KR20040108598A - 반도체 장치의 제조 방법 - Google Patents

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KR20040108598A
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가부시끼가이샤 한도따이 센단 테크놀로지스
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Abstract

본 발명의 과제는 제1 절연막과 제2 절연막의 밀착성을 개선하고, 또한 제1 절연막의 누설 전류 및 유전율의 상승을 억제할 수 있는 반도체 장치의 제조 방법을 얻는 것이다.
다층 절연막을 갖는 반도체 장치의 제조 방법이며, 다층 절연막 중 하나의 층인 제1 절연막을 형성하는 공정과, 이 제1 절연막의 표면에 Ar이 5 내지 31 ％ 포함되는 He과 Ar과의 혼합 가스의 분위기 중에서 플라즈마 처리를 행하는 공정과, 이 플라즈마의 처리 후에 제1 절연막 상에 다층 절연막 외의 층으로 제1 절연막과는 다른 제2 절연막을 형성하는 공정을 갖는다.

Description

반도체 장치의 제조 방법 {MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은, Cu 매립 배선의 층간 절연막으로서 다층 절연막을 갖는 반도체 장치의 제조 방법에 관한 것이다.
최근 반도체 집적 회로에 있어서, 배선 피치가 축소됨에 따라서 메탈 배선의 저항과 층간 절연막의 용량의 증대에 의한 신호 지연이 심각한 문제가 되고 있다. 이 문제를 해결하기 위해, 배선 재료에 Cu를 이용하고 층간 절연막에 저유전율막(Low - K막)을 이용하는 것이 불가결하게 되어 있다. 이 Cu 매립 배선의 층간 절연막은 복수의 절연막이 적층된 다층 절연막으로 형성되어 있다. 이 다층 절연막은, 저유전율막 외에도 하층 Cu 매립 배선으로부터 Cu가 저유전율막으로 확산되는 것을 방지하기 위한 Cu 배리어막, 배선 비어 또는 트렌치 가공을 행하기 위한 에칭 스토퍼막 및 하드 마스크 등을 갖는다.
여기서 저유전율막으로서는, 스핀 도포법 또는 CVD법(Chemical Vapor Deposition)으로 형성된 MSQ막(알킬실세스키옥산폴리머), HSQ막(수소화실세스옥산폴리머), SiOC막, 유기 폴리머막 등이 이용된다. 또한, 차세대에 있어서의 층간 절연막의 유전율을 한층 저감시키기 위해, 절연막 중에 수 Å 내지 수백 Å의 빈 구멍을 갖는, 이른바 다공질 저유전율막도 유망시되고 있다. 기타, Cu 배리어막, 에칭 스톱퍼막, 하드 마스크로서는 스핀 도포법 또는 CVD법으로 형성된 SiO2막, SiN막, SiC막, SiCN막 등의 다양한 것이 이용된다.
이와 같이 여러 재료를 조합하여 다층 절연막을 형성하면, 재료 물성의 차이에 의해 이종(異種) 재료간의 밀착성이 나빠 원하는 적층 구조를 얻을 수 없었다. 또한, 형성시에는 원하는 적층 구조가 얻어져도 그 후의 Cu 매립 배선 등의 형성시의 CMP(Chemical Mechanical Polishing) 공정이나 조립 공정에 있어서의 기계적 스트레스에 의해, 층간 절연막이 각 절연막의 계면에서 박리되어 완성 후의 신뢰성 평가에서 불량이 되어 있었다. 그리고, 다공질 저유전율막을 적용한 경우는 더욱 밀착성이 악화되어 문제가 현저해져 있었다.
이 문제를 해소하기 위해, 종래의 반도체 장치의 제조 방법에서는 제1 절연막의 표면에 N2, He, Ne, Ar 등의 어느 한 단일 부재의 가스 분위기 중에서 플라즈마 처리를 행한 후에, 제1 절연막 상에 제2 절연막을 형성함으로써 쌍방의 밀착성을 향상시키고 있었다(예를 들어, 특허 문헌 1 참조).
[특허 문헌 1]
일본 특허 공개 제2000-106364호 공보
그러나, 종래의 방법에 있어서 밀착성을 향상시키기 위한 플라즈마 처리를 행하면, 스퍼터링 효과나 덴시파이 효과에 의해 제1 절연막의 유전율이 상승한다고 하는 문제가 있었다.
본 발명은 상술한 바와 같은 과제를 해결하기 위해 이루어진 것으로, 그 목적은 제1 절연막과 제2 절연막의 밀착성을 개선하고, 또한 제1 절연막의 누설 전류 및 유전율의 상승을 억제할 수 있는 반도체 장치의 제조 방법을 얻는 것이다.
도1은 다층 구조의 일예를 도시하는 단면도.
도2는 본 발명의 제1 실시 형태에 있어서의 반도체의 제조 방법을 도시하는 개략도.
도3은 MSQ막의 I - V 특성을 나타내는 그래프.
도4는 본 발명의 제2 실시 형태에 있어서의 반도체의 제조 방법을 도시하는 개략도.
도5는 본 발명의 제3 실시 형태에 있어서의 반도체의 제조 방법을 도시하는 개략도.
<도면의 주요 부분에 대한 부호의 설명>
3 : MSQ막(제1 절연막)
4 : SiO2막(제2 절연막)
6 : 불소화아릴렌막(제1 절연막)
7 : 접착 강화제
8 : MSQ막(제2 절연막)
19 : 플라즈마
본 발명에 관한 반도체 장치는 다층 절연막을 갖는 반도체 장치의 제조 방법이며, 다층 절연막 중 한 층인 제1 절연막을 형성하는 공정과, 이 제1 절연막의 표면에 Ar이 5 내지 31 ％ 포함되는 He과 Ar과의 혼합 가스의 분위기 중에서 플라즈마 처리를 행하는 공정과, 이 플라즈마 처리 후에 제1 절연막 상에 다층 절연막 외의 층으로, 제1 절연막과는 다른 제2 절연막을 형성하는 공정을 갖는다. 본 발명의 그 밖의 특징은 이하에 밝힌다.
(제1 실시 형태)
본 발명은 Cu 매립 배선의 층간 절연막으로서 다층 절연막을 갖는 반도체 장치의 제조 방법이다. 이러한 다층 절연막의 일예를 도1에 도시한다.
도1에 도시한 다층 절연막은, 하부로부터 차례로 SiO2막(1), Cu 배리어 및 트렌치 가공용 스토퍼인 막 두께 50 ㎚의 SiC막(2), 비어 및 트렌치의 층간 절연막인 막 두께 250 ㎚의 MSQ막(3), 가공용 하드 마스크인 막 두께 50 ㎚의 SiO2막(4), Cu 배리어 및 트렌치 가공용 스토퍼인 막 두께 50 ㎚의 SiC막(5), 비어의 층간 절연막인 막 두께 200 ㎚의 불소화아릴렌막(6), 실란 커플링재를 포함하는 막 두께 5 내지 15 ㎚의 접착 강화재(7), 비어 및 트렌치의 층간 절연막인 막 두께 250 ㎚의 MSQ막(8), 가공용 하드 마스크인 막 두께 50 ㎚의 SiO2막(9)과, Cu 배리어 및 트렌치 가공용 스토퍼인 막 두께 50 ㎚의 SiC막(10), 가공용 하드 마스크인 막 두께 500 ㎚의 SiO2막(11), 막 두께 100 ㎚의 SiO2막(12), 막 두께 500 ㎚의 SiN막(13)을 갖는다. 그리고, MSQ막(3) 중에 배리어막(14)을 거쳐서 Cu 매립 배선(15)이 형성되고, 불소화아릴렌막(6) 중에 Cu 비어(16)가 형성되고, MSQ막(8) 중에 Cu 매립 배선(17)이 형성되고, SiO2막(11, 12) 및 SiN막(13) 중에 800 ㎚의 AlCu 배선(18)이 형성되어 있다. 또, 배리어막(14)으로서 막 두께 15 ㎚의 Ta막과, 막 두께 10 ㎚의 TaN막과, 막 두께 65 ㎚의 Cu 시드막이 물리 기상 성장법(Physical Vapor Deposition : PVD)에 의해 형성되어 있다.
이하에, 본 발명의 제1 실시 형태에 있어서의 반도체 장치의 제조 방법을 도2를 이용하여 설명한다. 단 도2에서는, 도1에 도시한 다층 절연막의 일부만을 도시하고, Cu 매립 배선이나 기판 등의 구성 요소는 생략하고 있다. 도1과 동일한 구성 요소에는 동일 번호를 붙여 설명을 생략한다.
우선, 도2의 (a)에 도시한 바와 같이 SiO2막(1) 상에 SiC막(2)을 플라즈마 CVD법으로 형성하고, 그 위에 제1 절연막으로서 MSQ막(3)을 스핀 도포법으로 형성한다.
다음에, 도2의 (b)에 도시한 바와 같이 MSQ막(3)의 표면에 플라즈마(19)를 이용한 플라즈마 처리를 행한다. 이 플라즈마 처리는, 플라즈마 CVD 챔버를 이용하여(도시하지 않음) He 가스를 가스 유량 1 slm으로 도입하고, 이에 Ar 가스를 가스 유량 300 sccm을 첨가하고, 압력을 1.0 ㎩, 히터 온도를 400 ℃로 유지하고,13.56 ㎒/1000 W와 430 ㎑/400 W의 2주파 RF 전력을 인가하여 15초간 행한다.
이 플라즈마 처리 후에 동일한 플라즈마 CVD 챔버를 이용하여, 도2의 (c)에 도시한 바와 같이 MSQ막(3) 상에 제2 절연막인 SiO2막(4)을 플라즈마 CVD법으로 형성한다.
이와 같이, 플라즈마 처리를 행함으로써 MSQ막(3)과 SiO2막(4)의 밀착성이 향상되어, 원하는 적층 구조를 얻을 수 있다. 또한, 이후의 공정에서 Cu 매립 배선을 형성하기 위한 CMP 등을 행할 때에, SiO2막(4)이 MSQ막(3)과의 계면에서 박리되는 것을 방지할 수 있다. 이 플라즈마 처리는, 층간 절연막의 모든 절연막의 계면에 대해 행해도 좋고, 특히 밀착성이 나쁜 절연막의 계면에 선택적으로 행해도 좋다.
여기서, MSQ 단층막(막 두께 250 ㎚)의 I - V 특성을 수은 프로우브로 평가하였다. 그 결과, 도3에 나타낸 바와 같이 플라즈마 처리를 행하지 않은 경우[「MSQ(Ref)」로 나타냄]에 비해, He 단일 부재의 가스 분위기 중에서 플라즈마 처리를 행한 경우(「He 플라즈마 처리」라 나타냄)는 I - V 특성이 열화되는 것이 판명되었다. 이는 MSQ막에 손상이 생겼기 때문이라고 생각된다. 한편, 상기한 바와 같이 He과 Ar의 혼합 가스의 분위기에서 플라즈마 처리를 행한 경우(「He/Ar 플라즈마 처리」라 나타냄)는, I - V 특성이 열화되지 않는 것이 판명되었다.
그래서, He과 Ar의 혼합 가스에 포함되는 Ar의 비율을 변화시켜 플라즈마 처리를 행한 후 마찬가지로 I - V 특성을 평가하였다. 인가 전압 50 V에 대한 누설전류를 조사한 결과를 표 1에 나타낸다.
혼합 가스에 포함되는 Ar의 비율 누설 전류(A/㎠)
0 ％ 4 내지 6E - 11 ×
13 ％ 7 내지 9E - 13 ○
23 ％ 7 내지 9E - 13 ○
31 ％ 7 내지 8E - 13 ○
37.5 ％ 7 내지 8E - 13 ○
이 결과로부터 플라즈마 처리를 행하지 않은 MSQ의 누설 전류 1 내지 2E - 12(A/㎠)를 기준으로 판단하면, He과 Ar의 혼합 가스에 포함되는 Ar이 13 ％ 이상이면 누설 전류의 상승을 억제할 수 있는 것이 판명되었다. 그리고, 상기 데이터로부터 아르곤이 5 ％ 정도 이상이면 누설 전류의 상승을 제어할 수 있다고 추측할 수 있다.
한편 상기 혼합 가스에 있어서, Ar의 비율이 증가하면 스퍼터링 효과나 덴시파이 효과에 의해 MSQ막이 손상을 받아 유전율이 상승될 것이라 예상된다. 그래서, He과 Ar의 혼합 가스에 포함되는 Ar의 비율을 변화시켜 플라즈마 처리를 행한 후, MSQ막의 유전율을 조사한 결과를 표 2에 나타낸다. 단, 표 2에 있어서 플라즈마 처리를 행하지 않은 MSQ막의 유전율을 기준으로 한 유전율의 상승율을 나타낸다.
혼합 가스에 포함되는 Ar의 비율 유전율 상승율
0 ％ 1.02 ○
13 ％ 1.02 ○
23 ％ 1.04 ○
31 ％ 1.06 ○
37.5 ％ 1.15 ×
이 결과로부터 플라즈마 처리를 행하지 않은 MSQ의 유전율을 기준으로 판단하면, He과 Ar의 혼합 가스에 포함되는 Ar이 31 ％ 이하이면 유전율의 상승율을 1.1 미만으로 억제할 수 있는 것이 판명되었다.
따라서, Ar이 5 내지 31 ％ 포함되는 He과 Ar과의 혼합 가스의 분위기에서 플라즈마 처리를 행함으로써 제1 절연막과 제2 절연막의 밀착성을 개선하고, 또한 제1 절연막의 누설 전류 및 유전율의 상승을 억제할 수 있다. 또, 상기 혼합 가스에 있어서의 Ar의 함유율은 13 내지 31 ％의 범위가 보다 바람직하다.
또한 상기한 도2에 도시한 예에서는, 제1 절연막으로서 MSQ막(3)을 스핀 도포법으로 형성하였지만 이에 한정되지 않으며, 저유전율막을 형성해도 좋다. 구체적으로는 MSQ, 불소화아릴렌, SiOC, 유기 폴리머, Si와 CH3기를 포함하는 재료 또는 Si - H기를 포함하는 재료, 또는 저유전율막 중에 빈 구멍을 분산시킨 다공질막을 스핀 도포법 또는 CVD법에 의해 형성해도 좋다. 단, 유전율이 낮은 경우나 다공질막인 경우는 플라즈마 처리에 의한 손상을 받기 쉬워진다. 그러나, 본 발명을 적용함으로써 그 손상을 억제할 수 있다.
그리고 상기한 예에서는, 제2 절연막으로서 SiO2막(4)을 플라즈마 CVD법으로 형성하였지만 이에 한정되지 않으며, SiO2, SiN, SiC, SiCN, SiOC 또는 SiON을 스핀 도포법 또는 CVD법으로 형성해도 좋다.
또한 플라즈마 처리의 시간은 길수록 밀착성이 향상되지만, 기초 손상이 커진다. 그로 인해, 기초 재료에 의해 처리 시간을 최적화할 필요가 있다. 통상,10초 내지 60초 정도가 바람직하다.
또 상기한 예에서는, MSQ막(3) 상에 SiO2막(4)을 형성할 때에 본 발명을 적용하는 경우에 대해 설명하였지만, 이에 한정되지 않고 다층 절연막의 형성에 있어서 반복하여 본 발명을 적용할 수 있다. 예를 들어, 도1에 도시한 MSQ막(8) 상에 SiO2막(9)을 형성할 때에도 본 발명을 적용할 수 있다.
(제2 실시 형태)
이하에, 본 발명의 제2 실시 형태에 있어서의 반도체 장치의 제조 방법을 도4를 이용하여 설명한다. 단 도4에서는, 도1에 도시한 다층 절연막의 일부만을 도시하고, Cu 매립 배선이나 기판 등의 구성 요소는 생략하고 있다. 도1과 동일한 구성 요소에는 동일 번호를 붙여 설명을 생략한다.
우선, 도4의 (a)에 도시한 바와 같이 하부로부터 차례로 SiC막(5)을 플라즈마 CVD법으로 형성하고, 제1 절연막인 불소화아릴렌막(6)을 스핀 도포법으로 형성한다.
다음에, 도4의 (b)에 도시한 바와 같이 불소화아릴렌막(6)의 표면에 제1 실시 형태와 마찬가지로 Ar이 5 내지 31 ％ 포함되는 He과 Ar과의 혼합 가스의 분위기에서 플라즈마 처리를 행한다.
그리고, 이 플라즈마 처리 후에 도4의 (c)에 도시한 바와 같이 동일한 플라즈마 CVD 챔버를 이용하여 불소화아릴렌막(6) 상에 실란 커플링재를 포함하는 접착 강화재(7)을 스핀 도포법으로 도포하고, 제2 절연막인 MSQ막(8)을 플라즈마 CVD법으로 형성한다. 여기서, 접착 강화제(7)의 막 두께는 5 내지 20 ㎚가 바람직하고, 10 ㎚ 전후가 가장 바람직하다.
이에 의해, 제1 실시 형태와 동일한 효과를 발휘한다. 또한, 불소화아릴렌막(6) 상에 MSQ막(8)을 직접 도포하면 탄력이 생겨 성막할 수 없지만, 상기한 바와 같이 접착 강화재의 도포 및 플라즈마 처리를 행함으로써 MSQ막(8)을 성막할 수 있어, 원하는 적층 구조를 얻을 수 있다.
(제3 실시 형태)
이하에, 본 발명의 제3 실시 형태에 있어서의 반도체 장치의 제조 방법을 도5를 이용하여 설명한다. 단 도5에서는, 도1에 도시한 다층 절연막의 일부만을 도시하고, Cu 매립 배선이나 기판 등의 구성 요소는 생략하고 있다. 도1과 동일한 구성 요소에는 동일 번호를 붙여 설명을 생략한다.
우선, 도5의 (a)에 도시한 바와 같이 하부로부터 차례로 SiC막(5)을 플라즈마 CVD법으로 형성하고, 제1 절연막인 불소화아릴렌막(6)을 스핀 도포법으로 형성한다. 그리고, 불소화아릴렌막(6) 상에 실란 커플링재를 포함하는 접착 강화재(7)를 스핀 도포법으로 도포한다. 여기서, 접착 강화제(7)의 막 두께는 5 내지 20 ㎚가 바람직하고, 10 ㎚ 전후가 가장 바람직하다.
다음에, 도5의 (b)에 도시한 바와 같이 접착 강화재(7)의 표면에 제1 실시 형태와 마찬가지로 Ar이 5 내지 31 ％ 포함되는 He과 Ar과의 혼합 가스의 분위기에서 플라즈마 처리를 행한다. 그리고, 이 플라즈마 처리 후에 도5의 (c)에 도시한 바와 같이 동일한 플라즈마 CVD 챔버를 이용하여, 접착 강화재(7) 상에 제2 절연막인 MSQ막(8)을 플라즈마 CVD법으로 형성한다.
이에 의해, 제1 실시 형태와 동일한 효과를 발휘한다. 또한, 불소화아릴렌막(6) 상에 MSQ막(8)을 직접 도포하면 탄력이 생겨 성막할 수 없지만, 상기한 바와 같이 접착 강화재의 도포 및 플라즈마 처리를 행함으로써 MSQ막(8)을 성막할 수 있어, 원하는 적층 구조를 얻을 수 있다.
본 발명에 의해 제1 절연막과 제2 절연막의 밀착성을 개선하고, 또한 제1 절연막의 누설 전류 및 유전율의 상승을 억제할 수 있다.

Claims (9)

  1. 다층 절연막을 갖는 반도체 장치의 제조 방법이며,
    상기 다층 절연막 중 한 층인 제1 절연막을 형성하는 공정과,
    이 제1 절연막의 표면에 Ar이 5 내지 31 ％ 포함되는 He과 Ar과의 혼합 가스의 분위기 중에서 플라즈마 처리를 행하는 공정과,
    이 플라즈마 처리 후에 상기 제1 절연막 상에 상기 다층 절연막 외의 층으로, 상기 제1 절연막과는 다른 제2 절연막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 다층 절연막을 갖는 반도체 장치의 제조 방법이며,
    상기 다층 절연막 중 한 층인 제1 절연막을 형성하는 공정과,
    이 제1 절연막의 표면에 Ar이 5 내지 31 ％ 포함되는 He과 Ar과의 혼합 가스의 분위기 중에서 플라즈마 처리를 행하는 공정과,
    이 플라즈마 처리 후에 상기 제1 절연막 상에 접착 강화재를 도포하는 공정과,
    이 접착 강화재 상에 상기 다층 절연막 외의 층으로, 상기 제1 절연막과는 다른 제2 절연막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 다층 절연막을 갖는 반도체 장치의 제조 방법이며,
    상기 다층 절연막 중 한 층인 제1 절연막을 형성하는 공정과,
    상기 제1 절연막 상에 접착 강화재를 도포하는 공정과,
    이 접착 강화재의 표면에 Ar이 5 내지 31 ％ 포함되는 He과 Ar과의 혼합 가스의 분위기 중에서 플라즈마 처리를 행하는 공정과,
    이 플라즈마 처리 후에 상기 접착 강화재 상에 상기 다층 절연막 외의 층으로, 상기 제1 절연막과는 다른 제2 절연막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1 절연막으로서 저유전율막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1 절연막으로서 MSQ, 불소화아릴렌, SiOC, 유기 폴리머, Si와 CH3기를 포함하는 재료 또는 Si - H기를 포함하는 재료, 또는 저유전율막 중에 빈 구멍을 분산시킨 다공질막을 스핀 도포법 또는 CVD법에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제2 절연막으로서 SiO2, SiN, SiC, SiCN, SiOC 또는 SiON을 스핀 도포법 또는 CVD법으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제2항 또는 제3항에 있어서, 상기 접착 강화재로서 실란 커플링재를 포함하는 접착 강화재를 스핀 도포법으로 도포하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제2항 또는 제3항에 있어서, 상기 접착 강화재의 막 두께는 5 내지 20 ㎚인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 플라즈마의 처리 시간은 10초 내지 60초인 것을 특징으로 하는 반도체 장치의 제조 방법.
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