JP3843275B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、Ｃｕ埋め込み配線の層間絶縁膜として多層絶縁膜を有する半導体装置の製造方法に関する。

近年、半導体集積回路において、配線ピッチが縮小するにつれ、メタル配線の抵抗と層間絶縁膜の容量の増大による信号遅延が深刻な問題となっている。この問題を解決するために、配線材料にＣｕを用い、層間絶縁膜に低誘電率膜（Ｌｏｗ−Ｋ膜）を用いることが不可欠となっている。このＣｕ埋め込み配線の層間絶縁膜は、複数の絶縁膜が積層された多層絶縁膜で形成されている。この多層絶縁膜は、低誘電率膜の他にも、下層Ｃｕ埋め込み配線からＣｕが低誘電率膜へ拡散するのを防止するためのＣｕバリア膜、配線ビア又はトレンチ加工を行うためのエッチングストッパー膜、ハードマスク等を有する。

ここで、低誘電率膜としては、スピン塗布法又はＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）で形成されたＭＳＱ膜（アルキルシルセスキオキサンポリマー）、ＨＳＱ膜（水素化シルセスキオキサンポリマー）、ＳｉＯＣ膜、有機ポリマー膜等が用いられる。また、次世代におけるより一層の層間絶縁膜の誘電率の低減のため、絶縁膜中に数Å〜数百Åの空孔を有する、いわゆるポーラス低誘電率膜も有望視されている。その他、Ｃｕバリア膜、エッチングストッパー膜、ハードマスクとしては、スピン塗布法又はＣＶＤ法で形成されたＳｉＯ_２膜、ＳｉＮ膜、ＳｉＣ膜、ＳｉＣＮ膜等の様々なものが用いられる。

このように様々な材料を組み合わせて多層絶縁膜を形成すると、材料物性の相違により、異種材料間の密着性が悪く、所望の積層構造が得られなかった。また、形成時は所望の積層構造が得られても、その後のＣｕ埋め込み配線などの形成時のＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程や組み立て工程における機械的ストレスによって、層間絶縁膜が各絶縁膜の界面で剥がれ、完成後の信頼性評価で不良となっていた。そして、ポーラス低誘電率膜を適用した場合はさらに密着性が悪化し、問題が顕著になっていた。

この問題を解消するために、従来の半導体装置の製造方法では、第１の絶縁膜の表面に、Ｎ_２、Ｈｅ、Ｎｅ、Ａｒ等の何れかの単体のガス雰囲気中でプラズマ処理を行った後に、第１の絶縁膜の上に第２の絶縁膜を形成することで、双方の密着性を向上させていた（例えば、特許文献１参照）。

特開２０００−１０６３６４号公報

しかし、従来の方法において、密着性を向上させるためのプラズマ処理を行うと、スパッタリング効果やデンシファイ効果により、第１の絶縁膜の誘電率が上昇するという問題があった。

本発明は、上述のような課題を解決するためになされたもので、その目的は、第１の絶縁膜と第２の絶縁膜の密着性を改善し、かつ、第１の絶縁膜のリーク電流及び誘電率の上昇を抑制することができる半導体装置の製造方法を得るものである。

本発明に係る半導体装置は、多層絶縁膜を有する半導体装置の製造方法であって、多層絶縁膜の一層である第１の絶縁膜を形成する工程と、この第１の絶縁膜の表面に、Ａｒが５〜３１％含まれる、ＨｅとＡｒとの混合ガスの雰囲気中でプラズマ処理を行う工程と、このプラズマ処理の後に、第１の絶縁膜の上に、多層絶縁膜の他の層であり、第１の絶縁膜とは異なる第２の絶縁膜を形成する工程と有する。本発明のその他の特徴は以下に明らかにする。

本発明により、第１の絶縁膜と第２の絶縁膜の密着性を改善し、かつ、第１の絶縁膜のリーク電流及び誘電率の上昇を抑制することができる。

実施の形態１．
本発明は、Ｃｕ埋め込み配線の層間絶縁膜として多層絶縁膜を有する半導体装置の製造方法である。このような多層絶縁膜の一例を図１に示す。

図１に示す多層絶縁膜は、下から順に、ＳｉＯ_２膜１、Ｃｕバリア及びトレンチ加工用のストッパーである膜厚５０ｎｍのＳｉＣ膜２、ビア及びトレンチの層間絶縁膜である膜厚２５０ｎｍのＭＳＱ膜３、加工用ハードマスクである膜厚５０ｎｍのＳｉＯ_２膜４、Ｃｕバリア及びトレンチ加工用のストッパーである膜厚５０ｎｍのＳｉＣ膜５、ビアの層間絶縁膜である膜厚２００ｎｍの弗素化アリレン膜６、シランカップリング材を含む膜厚５〜１５ｎｍの接着強化材７、ビア及びトレンチの層間絶縁膜である膜厚２５０ｎｍのＭＳＱ膜８、加工用ハードマスクである膜厚５０ｎｍのＳｉＯ_２膜９と、Ｃｕバリア及びトレンチ加工用のストッパーである膜厚５０ｎｍのＳｉＣ膜１０、加工用ハードマスクである膜厚５００ｎｍのＳｉＯ_２膜１１、膜厚１００ｎｍのＳｉＯ_２膜１２、膜厚５００ｎｍのＳｉＮ膜１３を有する。そして、ＭＳＱ膜３中にバリア膜１４を介してＣｕ埋め込み配線１５が形成され、弗素化アリレン膜６中にＣｕビア１６が形成され、ＭＳＱ膜８中にＣｕ埋め込み配線１７が形成され、ＳｉＯ_２膜１１，１２及びＳｉＮ膜１３中に８００ｎｍのＡｌＣｕ配線１８が形成されている。なお、バリア膜１４として、膜厚１５ｎｍのＴａ膜と、膜厚１０ｎｍのＴａＮ膜と、膜厚６５ｎｍのＣｕシード膜が物理気相成長法（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ： ＰＶＤ）により形成されている。

以下に、本発明の実施の形態１における半導体装置の製造方法を図２を用いて説明する。ただし、図２では、図１に示す多層絶縁膜の一部のみを示し、Ｃｕ埋め込み配線や基板等の構成要素は省略している。図１と同じ構成要素には同じ番号を付し、説明を省略する。

まず、図２（ａ）に示すように、ＳｉＯ_２膜１上にＳｉＣ膜２をプラズマＣＶＤ法で形成し、その上に第１の絶縁膜として、ＭＳＱ膜３をスピン塗布法で形成する。

次に、図２（ｂ）に示すように、ＭＳＱ膜３の表面に、プラズマ１９を用いたプラズマ処理を行う。このプラズマ処理は、プラズマＣＶＤチャンバを用い（図示せず）、Ｈｅガスをガス流量１ｓｌｍで導入し、これにＡｒガスをガス流量３００ｓｃｃｍで加えて、圧力を１．０Ｐａ、ヒータ温度を４００℃に保ち、１３．５６ＭＨｚ／１０００Ｗと４３０ｋＨｚ／４００Ｗの２周波ＲＦ電力を印加して１５秒間行う。

このプラズマ処理の後に、同一のプラズマＣＶＤチャンバを用いて、図２（ｃ）に示すように、ＭＳＱ膜３の上に、第２の絶縁膜であるＳｉＯ_２膜４をプラズマＣＶＤ法で形成する。

このようにプラズマ処理を行うことにより、ＭＳＱ膜３とＳｉＯ_２膜４の密着性が向上し、所望の積層構造を得ることができる。さらに、後の工程でＣｕ埋め込み配線を形成するためのＣＭＰ等を行う際に、ＳｉＯ_２膜４がＭＳＱ膜３との界面で剥がれるのを防ぐことができる。このプラズマ処理は、層間絶縁膜の全ての絶縁膜の界面に対して行ってもよいし、特に密着性の悪い絶縁膜の界面に選択的に行ってもよい。

ここで、ＭＳＱ単層膜（膜厚２５０ｎｍ）のＩ−Ｖ特性を水銀プローブで評価した。その結果、図３に示すように、プラズマ処理を行わなかった場合（「ＭＳＱ（Ｒｅｆ）」と示す）に比べて、Ｈｅ単体のガス雰囲気中でプラズマ処理を行った場合（「Ｈｅプラズマ処理」と示す）は、Ｉ−Ｖ特性が劣化することが判明した。これはＭＳＱ膜にダメージが入ったためであると考えられる。一方、上記のようにＨｅとＡｒの混合ガスの雰囲気でプラズマ処理を行った場合（「Ｈｅ／Ａｒプラズマ処理」と示す）は、Ｉ−Ｖ特性が劣化しないことが判明した。

そこで、ＨｅとＡｒの混合ガスに含まれるＡｒの割合を変化させてプラズマ処理を行った後、同様にＩ−Ｖ特性を評価した。印加電圧５０Ｖに対するリーク電流を調べた結果を表１に示す。

この結果から、プラズマ処理を行っていないＭＳＱのリーク電流１〜２Ｅ−１２（Ａ／ｃｍ^２）を基準に判断すると、ＨｅとＡｒの混合ガスに含まれるＡｒが１３％以上であれば、リーク電流の上昇を抑制することができることが判明した。そして、上記データから、アルゴンが５％程度以上あれば、リーク電流の上昇を抑制できると推測できる。

一方、上記混合ガスにおいてＡｒの割合が増えると、スパッタリング効果やデンシファイ効果により、ＭＳＱ膜がダメージを受け、誘電率が上昇することが予想される。そこで、ＨｅとＡｒの混合ガスに含まれるＡｒの割合を変化させてプラズマ処理を行った後、ＭＳＱ膜の誘電率を調べた結果を表２に示す。ただし、表２において、プラズマ処理を行っていないＭＳＱ膜の誘電率を基準とした誘電率の上昇率を示す。

この結果から、プラズマ処理を行っていないＭＳＱの誘電率を基準に判断すると、ＨｅとＡｒの混合ガスに含まれるＡｒが３１％以下であれば、誘電率の上昇率を１．１未満に抑制することができることが判明した。

従って、Ａｒが５〜３１％含まれる、ＨｅとＡｒとの混合ガスの雰囲気でプラズマ処理を行うことで、第１の絶縁膜と第２の絶縁膜の密着性を改善し、かつ、第１の絶縁膜のリーク電流及び誘電率の上昇を抑制することができる。なお、上記混合ガスにおけるＡｒの含有率は、１３〜３１％の範囲が、より好ましい。

また、上記の図２に示す例では、第１の絶縁膜として、ＭＳＱ膜３をスピン塗布法で形成したが、これに限らず、低誘電率膜を形成すればよい。具体的には、ＭＳＱ、弗素化アリレン、ＳｉＯＣ、有機ポリマー、ＳｉとＣＨ_３基を含む材料又はＳｉ−Ｈ基を含む材料、又は、低誘電率膜中に空孔を分散させたポーラス膜をスピン塗布法又はＣＶＤ法により形成してもよい。ただし、誘電率が低い場合やポーラス膜である場合は、プラズマ処理によるダメージを受け易くなる。しかし、本発明を適用することにより、このダメージを抑制することができる。

そして、上記の例では、第２の絶縁膜として、ＳｉＯ_２膜４をプラズマＣＶＤ法で形成したが、これに限らず、ＳｉＯ_２、ＳｉＮ、ＳｉＣ、ＳｉＣＮ、ＳｉＯＣ又はＳｉＯＮをスピン塗布法又はＣＶＤ法で形成してもよい。

また、プラズマ処理の時間は、長いほど密着性が向上するが、下地のダメージが大きくなる。このため、下地の材料によって処理時間を最適化する必要がある。通常１０〜６０秒程度が好ましい。

なお、上記の例では、ＭＳＱ膜３の上にＳｉＯ_２膜４を形成する際に本発明を適用する場合について説明したが、これに限らず、多層絶縁膜の形成において繰り返し本発明を適用することができる。例えば、図１に示すＭＳＱ膜８の上にＳｉＯ_２膜９を形成する際にも、本発明を適用することができる。

実施の形態２．
以下に、本発明の実施の形態２における半導体装置の製造方法を図４を用いて説明する。ただし、図４では、図１に示す多層絶縁膜の一部のみを示し、Ｃｕ埋め込み配線や基板等の構成要素は省略している。図１と同じ構成要素には同じ番号を付し、説明を省略する。

まず、図４（ａ）に示すように、下から順に、ＳｉＣ膜５をプラズマＣＶＤ法で形成し、第１の絶縁膜である弗素化アリレン膜６をスピン塗布法で形成する。

次に、図４（ｂ）に示すように、弗素化アリレン膜６の表面に、実施の形態１と同様にＡｒが５〜３１％含まれる、ＨｅとＡｒとの混合ガスの雰囲気でプラズマ処理を行う。

そして、このプラズマ処理の後に図４（ｃ）に示すように、同一のプラズマＣＶＤチャンバを用い、弗素化アリレン膜６の上に、シランカップリング材を含む接着強化材７をスピン塗布法で塗布し、第２の絶縁膜であるＭＳＱ膜８をプラズマＣＶＤ法で形成する。ここで、接着強化剤７の膜厚は５〜２０ｎｍが好ましく、１０ｎｍ前後が最も好ましい。

これにより、実施の形態１と同様の効果を奏する。さらに、弗素化アリレン膜６上にＭＳＱ膜８を直接に塗布するとはじきが生じて成膜することができないが、上記のように接着強化材の塗布及びプラズマ処理を行うことにより、ＭＳＱ膜８を成膜することができ、所望の積層構造を得ることができる。

実施の形態３．
以下に、本発明の実施の形態３における半導体装置の製造方法を図５を用いて説明する。ただし、図５では、図１に示す多層絶縁膜の一部のみを示し、Ｃｕ埋め込み配線や基板等の構成要素は省略している。図１と同じ構成要素には同じ番号を付し、説明を省略する。

まず、図５（ａ）に示すように、下から順に、ＳｉＣ膜５をプラズマＣＶＤ法で形成し、第１の絶縁膜である弗素化アリレン膜６をスピン塗布法で形成する。そして、弗素化アリレン膜６の上に、シランカップリング材を含む接着強化材７をスピン塗布法で塗布する。ここで、接着強化剤７の膜厚は５〜２０ｎｍが好ましく、１０ｎｍ前後が最も好ましい。

次に、図５（ｂ）に示すように、接着強化材７の表面に、実施の形態１と同様にＡｒが５〜３１％含まれる、ＨｅとＡｒとの混合ガスの雰囲気でプラズマ処理を行う。そして、このプラズマ処理の後に図５（ｃ）に示すように、同一のプラズマＣＶＤチャンバを用い、接着強化材７の上に、第２の絶縁膜であるＭＳＱ膜８をプラズマＣＶＤ法で形成する。

これにより、実施の形態１と同様の効果を奏する。さらに、弗素化アリレン膜６上にＭＳＱ膜８を直接に塗布するとはじきが生じて成膜することができないが、上記のように接着強化材の塗布及びプラズマ処理を行うことにより、ＭＳＱ膜８を成膜することができ、所望の積層構造を得ることができる。

多層構造の一例を示す断面図である。 本発明の実施の形態１における半導体の製造方法を示す概略図である。 ＭＳＱ膜のＩ−Ｖ特性を示す図である。 本発明の実施の形態２における半導体の製造方法を示す概略図である。 本発明の実施の形態３における半導体の製造方法を示す概略図である。

符号の説明

３ ＭＳＱ膜（第１の絶縁膜）
４ ＳｉＯ_２膜（第２の絶縁膜）
６ 弗素化アリレン膜（第１の絶縁膜）
７ 接着強化材
８ ＭＳＱ膜（第２の絶縁膜）
１９ プラズマ

Claims (8)

1. 多層絶縁膜を有する半導体装置の製造方法であって、
   前記多層絶縁膜の一層である第１の絶縁膜を形成する工程と、
   この第１の絶縁膜の表面に、Ａｒが５〜３１％含まれる、ＨｅとＡｒとの混合ガスの雰囲気中でプラズマ処理を行う工程と、
   このプラズマ処理の後に、前記第１の絶縁膜の上に、前記多層絶縁膜の他の層であり、前記第１の絶縁膜とは異なる第２の絶縁膜を形成する工程と有することを特徴とする半導体装置の製造方法。
2. 多層絶縁膜を有する半導体装置の製造方法であって、
   前記多層絶縁膜の一層である第１の絶縁膜を形成する工程と、
   この第１の絶縁膜の表面に、Ａｒが５〜３１％含まれる、ＨｅとＡｒとの混合ガスの雰囲気中でプラズマ処理を行う工程と、
   このプラズマ処理の後に、前記第１の絶縁膜の上に、シランカップリング材を含む接着強化材を塗布する工程と、
   この接着強化材の上に、前記多層絶縁膜の他の層であり、前記第１の絶縁膜とは異なる第２の絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
3. 多層絶縁膜を有する半導体装置の製造方法であって、
   前記多層絶縁膜の一層である第１の絶縁膜を形成する工程と、
   前記第１の絶縁膜の上に、シランカップリング材を含む接着強化材を塗布する工程と、
   この接着強化材の表面に、Ａｒが５〜３１％含まれる、ＨｅとＡｒとの混合ガスの雰囲気中でプラズマ処理を行う工程と、
   このプラズマ処理の後に、前記接着強化材の上に、前記多層絶縁膜の他の層であり、前記第１の絶縁膜とは異なる第２の絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
4. 前記第１の絶縁膜として、低誘電率膜を形成することを特徴とする請求項１〜３の何れか１項に記載の半導体装置の製造方法。
5. 前記第１の絶縁膜として、ＭＳＱ、弗素化アリレン、ＳｉＯＣ、有機ポリマー、ＳｉとＣＨ_３基を含む材料又はＳｉ−Ｈ基を含む材料、又は、低誘電率膜中に空孔を分散させたポーラス膜をスピン塗布法又はＣＶＤ法により形成することを特徴とする請求項１〜３の何れか１項に記載の半導体装置の製造方法。
   方法。
6. 前記第２の絶縁膜として、ＳｉＯ_２、ＳｉＮ、ＳｉＣ、ＳｉＣＮ、ＳｉＯＣ又はＳｉＯＮをスピン塗布法又はＣＶＤ法で形成することを特徴とする請求項１〜３の何れか１項に記載の半導体装置の製造方法。
7. 前記接着強化材の膜厚は５〜２０ｎｍであることを特徴とする請求項２又は３に記載の半導体装置の製造方法。
8. 前記プラズマ処理の時間は、１０〜６０秒であることを特徴とする請求項１〜３の何れか１項に記載の半導体装置の製造方法。
   
   

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