KR20040087339A - 반도체 기억장치 - Google Patents
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Abstract
1개의 트랜지스터에서 2비트의 기억유지를 실현하면서, 미세화할 수 있는 반도체 기억장치를 제공한다. 게이트 전극(13)의 측벽의 양측에 게이트 절연막(12)과 독립한 2개의 전하 유지부(61,62)를 형성한다. 이것에 의해, 전하 유지부(61,62)가 담당하는 메모리 기능과, 게이트 절연막(12)이 담당하는 트랜지스터 동작기능을 분리한다. 게이트 전극(13)의 양측에 형성된 2개의 전하 유지부(61,62)는 게이트 전극(13)에 의해 분리되어 있으므로 재기록시의 간섭이 효과적으로 억제된다. 따라서, 1개의 트랜지스터에서 2비트의 기억유지를 실현하면서, 미세화된 반도체 기억장치가 제공된다.
Description
종래부터, 1개의 전계효과 트랜지스터에서 2비트의 기억이 가능한 불휘발성 메모리로서, 사이판ㆍ세미컨덕터즈ㆍ리미티드사가 개발한 메모리가 있다(일본 특허 공표2001-512290호 공보).
이 메모리는, 도 21에 나타내는 바와 같이, P형 웰영역(901) 상에 게이트 절연막을 개재해서 형성된 게이트 전극(909), P형 웰영역(901) 표면에 형성된 제 1 N형 확산층 영역(902) 및 제 2 N형 확산층 영역(903)으로 구성된다. 게이트 절연막은 실리콘 산화막(904,905)의 사이에 실리콘 질화막(906)이 끼워진, 소위 ONO (Oxide Nitride Oxide)막으로 이루어진다. 실리콘 질화막(906) 중에는 제 1 및 제 2 N형 확산층 영역(902,903)의 단부 부근에 각각 기억유지부(907,908)가 형성되어 있다.
이들 기억유지부(907,908) 각각의 개소에서의 전하의 많고 적음을 트랜지스터의 드레인 전류로서 판독함으로써 1트랜지스터에서 2비트의 정보를 기억시킬 수있다.
그러나, 상기 메모리에서는 게이트 절연막은 ONO막의 3층구조이며, 박막화가 곤란하기 때문에 소자의 미세화가 곤란하다는 문제가 있었다. 즉, 게이트 절연막의 막두께에 관한 스케일링이 곤란하고, 단채널효과(Short Channel Effect)의 증대를 초래하는 것에 의해 소자의 미세화를 달성할 수 없었다. 또한, 채널 길이가 짧아짐에 따라 1개의 트랜지스터의 기억유지부(907,908)의 2개소를 분리하는 것이 곤란하게 되기 때문에 더나은 소자의 미세화를 이룰 수 없었다.
본 발명은 반도체 기억장치에 관한 것이다. 보다 상세하게는 전하량의 변화를 전류량으로 변환하는 기능을 갖는 전계효과 트랜지스터로 이루어지는 반도체 기억장치에 관한 것이다.
도 1은 본 발명의 반도체 기억장치의 실시형태를 나타내는 요부의 개략 단면도이다.
도 2는 본 발명의 반도체 기억장치의 실시형태를 일부 확대한 개략 단면도이다.
도 3은 도 2의 절단면선 A-A'를 따라서 에너지 밴드를 도시한 도면이다.
도 4A, 도 4B는 본 발명의 반도체 기억장치의 실시형태의 기록동작을 설명하기 위한 요부의 개략 단면도이다.
도 5는 본 발명의 반도체 기억장치의 실시형태의 제 1 소거동작을 설명하기 위한 요부의 개략 단면도이다.
도 6은 본 발명의 반도체 기억장치의 실시형태의 제 2 소거동작을 설명하기 위한 요부의 개략 단면도이다.
도 7A, 도 7B, 도 7C는 본 발명의 반도체 기억장치의 실시형태의 제조방법을 설명하기 위한 요부의 개략 단면 공정도이다.
도 8은 본 발명의 반도체 기억장치의 실시형태를 나타내는 요부의 개략 단면도이다.
도 9A, 도 9B, 도 9C는 본 발명의 반도체 기억장치의 실시형태의 제조방법을 설명하기 위한 요부의 개략 단면 공정도이다.
도 10은 본 발명의 반도체 기억장치의 실시형태를 나타내는 요부의 개략 단면도이다.
도 11은 본 발명의 반도체 기억장치의 실시형태를 일부 확대한 개략 단면도이다.
도 12는 본 발명의 반도체 기억장치의 실시형태의 일변형예를 일부 확대한 개략 단면도이다.
도 13은 본 발명의 반도체 기억장치에 있어서의 게이트 전극과 확산층 영역의 오프셋량(W1)과 드레인 전류(Id)의 관계를 나타내는 그래프이다.
도 14는 본 발명의 반도체 기억장치의 실시형태의 다른 변형예를 일부 확대한 개략 단면도이다.
도 15는 본 발명의 반도체 기억장치의 실시형태의 효과를 설명하는 개략 단면도이다.
도 16은 본 발명의 반도체 기억장치의 실시형태를 나타내는 요부의 개략 단면도이다.
도 17은 본 발명의 반도체 기억장치의 실시형태를 나타내는 요부의 개략 단면도이다.
도 18은 본 발명의 반도체 기억장치의 실시형태를 나타내는 요부의 개략 단면도이다.
도 19는 본 발명의 반도체 기억장치의 실시형태를 나타내는 요부의 개략 단면도이다.
도 20은 본 발명의 반도체 기억장치의 실시형태를 나타내는 요부의 개략 단면도이다.
도 21은 종래의 반도체 기억장치를 나타내는 요부의 개략 단면도이다.
본 발명은 상기 과제를 감안하여 이루어진 것이고, 1개의 트랜지스터에서 2비트의 기억유지를 실현하면서 더욱 미세화할 수 있는 반도체 기억장치를 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위하여, 본 발명의 반도체 기억장치는 반도체 기판과, 상기 반도체 기판 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 단일의 게이트 전극과, 상기 단일의 게이트 전극 측벽의 양측에 형성된 2개의 전하 유지부와, 상기 2개의 전하 유지부 각각에 대응하는 2개의 확산층 영역과, 상기 단일의 게이트 전극 아래에 배치된 채널영역을 구비하고, 상기 전하 유지부는 전하를 축적하는 기능을 갖는 제 1 절연체로 이루어지는 막이, 제 2 절연체와 제 3 절연체에 끼워진 구조를 갖고, 상기 전하 유지부는 상기 제 1 절연체에 유지된 전하의 많고 적음에 의해 상기 게이트 전극에 전압을 인가하였을 때의 상기 한쪽의 확산층 영역으로부터 다른쪽의 확산층 영역으로 흐르는 전류량을 변화시키도록 구성되어이루어지는 것을 특징으로 하고 있다.
상기 구성의 반도체 기억장치에 의하면 상기 게이트 전극 측벽의 양측에 형성된 2개의 전하 유지부는 상기 게이트 절연막과는 독립되어 있으므로, 전하 유지부가 담당하는 메모리 기능과, 게이트 절연막이 담당하는 트랜지스터 동작 기능은 분리되어 있다. 그 때문에, 충분한 메모리 기능을 가진 채 게이트 절연막을 박막화하여 단채널효과를 억제하는 것이 용이하다. 또한, 게이트 전극의 양측에 형성된 2개의 전하 유지부는 게이트 전극에 의해 분리되어 있으므로 재기록시의 간섭이 효과적으로 억제된다. 바꿔 말하면, 2개의 전하 유지부 간의 거리를 작게 할 수 있다. 따라서, 2비트 동작이 가능하고, 또한 미세화가 용이한 반도체 기억장치가 제공된다.
또한, 전하를 축적하는 기능을 갖는 제 1 절연체로 이루어지는 막이 제 2 절연체와 제 3 절연체에 끼워진 구조를 갖고 있다. 그 때문에, 전하의 주입에 있어서 짧은 시간에 제 1 절연체 내의 전하밀도를 올리고, 또한, 전하밀도를 균일하게 할 수 있다. 또한, 전하를 축적하는 제 1 절연체는 도전체부(게이트 전극, 확산층 영역, 반도체 기판)와는 다른 절연막으로 구획되어 있으므로, 전하의 누출이 억제되어 충분한 유지시간을 얻을 수 있다. 따라서, 반도체 기억장치의 고속 재기록, 신뢰성의 향상, 충분한 유지시간의 확보가 가능하게 된다.
일실시형태의 반도체 기억장치는 상기 제 1 절연체에 있어서의 진공준위와 전도 전자대의 최저 준위의 에너지 차를 χ1로 하고, 상기 제 2 절연체에 있어서의 진공준위와 전도 전자대의 최저 준위의 에너지 차를 χ2로 하고, 상기 제 3 절연체에 있어서의 진공준위와 전도 전자대의 최저 준위의 에너지 차를 χ3으로 할 때, χ1>χ2 또한 χ1>χ3이다.
상기 실시형태의 반도체 기억장치에 의해서도 또한, 상기 본 발명의 반도체 기억장치와 마찬가지의 작용 효과를 거둔다.
또한, 상기 제 1 절연체의 전자친화력이 상기 제 2 및 제 3 절연체의 전자친화력보다 크다. 그 때문에, 축적되는 전하가 전자인 경우, 전하를 축적하는 제 1 절연체로 이루어지는 막으로부터의 전하의 산란이 효과적으로 억제되고, 기억유지시간이 길게 된다. 또한, 전하를 축적하는 제 1 절연체로의 전하 주입 효율이 높게 되어 재기록시간이 단축된다. 따라서, 반도체 기억장치의 재기록시간을 단축하여 고속동작을 실현할 수 있다.
일실시형태의 반도체 기억장치는 상기 제 1 절연체에 있어서의 진공준위와 가전자대의 최고 준위의 에너지 차를 φ1로 하고, 상기 제 2 절연체에 있어서의 진공준위와 가전자대의 최고 준위의 에너지 차를 φ2로 하고, 상기 제 3 절연체에 있어서의 진공준위와 가전자대의 최고 준위의 에너지 차를 φ3으로 할 때, φ1<φ2 또한 φ1<φ3이다.
상기 실시형태의 반도체 기억장치에 의해서도 또한, 상기 본 발명의 반도체 기억장치와 마찬가지의 작용 효과를 거둘 수 있다.
또한, 상기 제 1 절연체에 있어서의 진공준위와 가전자대의 최고 준위의 에너지 차가, 상기 제 2 및 제 3 절연체에 있어서의 진공준위와 가전자대의 최고 준위의 에너지 차보다 작다. 그 때문에, 축적되는 전하가 정공(正孔)의 경우, 전하를축적하는 제 1 절연체로 이루어지는 막으로부터의 전하의 산란이 효과적으로 억제되고, 기억유지시간이 길게 된다. 또한, 전하를 축적하는 제 1 절연체로의 전하 주입 효율이 높게 되어 재기록시간이 단축된다. 따라서, 반도체 기억장치의 재기록시간을 단축하여 고속동작을 실현할 수 있다.
일실시형태의 반도체 기억장치는 상기 제 1 절연체에 있어서의 진공준위와 전도 전자대의 최저 준위의 에너지 차를 χ1로 하고, 상기 제 2 절연체에 있어서의 진공준위와 전도 전자대의 최저 준위의 에너지 차를 χ2로 하고, 상기 제 3 절연체에 있어서의 진공준위와 전도 전자대의 최저 준위의 에너지 차를 χ3으로 하고, 상기 제 1 절연체에 있어서의 진공준위와 가전자대의 최고 준위의 에너지 차를 φ1로 하고, 상기 제 2 절연체에 있어서의 진공준위와 가전자대의 최고 준위의 에너지 차를 φ2로 하고, 상기 제 3 절연체에 있어서의 진공준위와 가전자대의 최고 준위의 에너지 차를 φ3으로 할 때, χ1>χ2, χ1>χ3, φ1<φ2, φ1<φ3 모두를 만족시킨다.
상기 실시형태의 반도체 기억장치에 의해서도 또한, 상기 본 발명의 반도체 기억장치와 마찬가지의 작용 효과를 거둔다.
또한, 상기 제 1 절연체의 전자친화력이 상기 제 2 및 제 3 절연체의 전자친화력보다 크고, 또한, 상기 제 1 절연체에 있어서의 진공준위와 가전자대의 최고 준위의 에너지 차가, 상기 제 2 및 제 3 절연체에 있어서의 진공준위와 가전자대의 최고 준위의 에너지 차보다 작다. 그 때문에, 전자의 주입 효율과 정공의 주입 효율 양쪽이 높게 되고, 예컨대, 기록시에는 제 1 절연체에 전자를 주입하고, 소거시에는 정공을 주입하여 축적된 전자와 재결합시키는 경우(전자와 정공을 바꿔넣어도 마찬가지), 기록동작과 소거동작을 동시에 고속화할 수 있다.
일실시형태의 반도체 기억장치는 상기 제 1 절연체는 실리콘 질화물이며, 상기 제 2 및 제 3 절연막은 실리콘 산화물이다.
상기 실시형태의 반도체 기억장치는 상기 본 발명의 반도체 기억장치에 있어서 제 1~제 3 절연체를 구체적으로 특정하고 있다. 전하를 축적하는 기능을 갖는 제 1 절연체는 실리콘 질화막이고, 전하(전자 및 정공)를 트랩하는 준위가 다수 존재하기 때문에 큰 히스테리시스 특성을 얻을 수 있다. 또한, 제 2 및 제 3 절연체는 실리콘 산화막이기 때문에, 상기 제 1 절연체의 전자친화력이 상기 제 2 및 제 3 절연체의 전자친화력보다 크고, 또한, 상기 제 1 절연체에 있어서의 진공준위와 가전자대의 최고 준위의 에너지 차가, 상기 제 2 및 제 3 절연체에 있어서의 진공준위와 가전자대의 최고 준위의 에너지 차보다 작다. 따라서, 기록동작과 소거동작을 동시에 고속화할 수 있다. 또한, 실리콘 산화막 및 실리콘 질화막은 동시에 LSI 프로세스에서 극히 표준적으로 이용되는 재료이므로 제조 프로세스가 간단하게 된다.
일실시형태의 반도체 기억장치에서는, 실리콘 산화물인 상기 제 2 절연체는 막상이며, 상기 반도체 기판과 상기 제 1 절연체를 구획하고 있고, 상기 반도체 기판 상에 있어서의 상기 제 2 절연체로 이루어지는 막의 두께는 1.5nm이상이며 15nm이하이다.
상기 실시형태의 반도체 기억장치에 의하면 상기 제 1 절연체에 축적된 전하의 누출을 억제하면서, 상기 제 1 절연체로의 전하의 주입을 충분히 고속으로 행할 수 있다. 따라서, 고속의 재기록동작과 충분한 유지시간을 양립한 반도체 기억장치가 제공된다.
일실시형태의 반도체 기억장치에서는, 실리콘 질화물인 상기 제 1 절연체로 이루어지는 막의 두께는 상기 반도체 기판 상에 있어서 2nm이상이며 15nm이하이다.
상기 실시형태의 반도체 기억장치에 있어서의 임계값 변화(또는, 판독 전류 변화)를 충분하게 하여 소자 간 편차를 억제하고, 또한, 기억유지 중의 실리콘 질화막 중에서의 전하이동에 의한 임계값(또는 판독 전류)의 변화를 억제할 수 있다.
일실시형태의 반도체 기억장치는, 상기 제 2 절연체는 막상이며, 상기 반도체 기판 및 상기 게이트 전극의 측벽과, 상기 제 1 절연체를 구획하고 있고, 상기 게이트 전극의 측벽 근방에 있어서의 상기 제 2 절연체로 이루어지는 막의 두께는 상기 반도체 기판 상에 있어서의 상기 제 2 절연체로 이루어지는 막의 두께보다 두껍다.
상기 실시형태의 반도체 기억장치에 의해서도 또한, 상기 본 발명의 반도체 기억장치와 마찬가지의 작용 효과를 거둔다.
또한, 상기 게이트 전극의 측벽 근방에 있어서의 상기 제 2 절연체로 이루어지는 막의 두께는 상기 반도체 기판 상에 있어서의 상기 제 2 절연체로 이루어지는 막의 두께보다 두껍기 때문에, 게이트 전극으로부터 전하를 축적하는 제 1 절연체로의 전하의 주입(또는 제 1 절연체로부터 게이트 전극으로의 전하의 방출)을 효과적으로 억제할 수 있다. 따라서, 반도체 기억장치의 재기록 특성이 안정되고, 신뢰성이 향상한다.
일실시형태의 반도체 기억장치는 상기 반도체 기판 상에 있어서의 상기 제 2 절연체로 이루어지는 막의 두께가 상기 게이트 절연막의 두께보다 얇고, 또한 0. 8nm이상이다.
상기 실시형태의 반도체 기억장치에 의하면 상기 반도체 기판 상에 있어서의 상기 제 2 절연체로 이루어지는 막의 두께를 상기 게이트 절연막의 두께보다 얇고, 또한, 0.8nm 이상으로 함으로써 제조 프로세스에 의한 균일성이나 막질을 일정한 수준으로 유지할 수 있고, 또한 유지특성이 극단적으로 열화되지 않고, 메모리의 내압성능을 저하시키는 일이 없고, 기록동작 및 소거동작의 전압을 저하시키고, 또는 기록동작 및 소거동작을 고속으로 하고, 더욱 메모리 효과를 증대할 수 있게 된다.
일실시형태의 반도체 기억장치는 상기 반도체 기판 상에 있어서의 상기 제 2 절연체로 이루어지는 막의 두께가 상기 게이트 절연막의 두께보다 두껍고, 또한 20nm이하이다.
상기 실시형태의 반도체장치에 의하면 상기 반도체 기판 상에 있어서의 상기 제 2 절연체로 이루어지는 막의 두께를 상기 게이트 절연막의 두께보다 두껍고, 또한 20nm이하로 함으로써 재기록 속도를 대폭적으로 느리게 하는 일이 없고, 또한, 메모리의 단채널효과를 악화시키는 일없이 유지특성을 개선할 수 있게 된다.
일실시형태의 반도체 기억장치는 상기 전하를 축적하는 기능을 갖는 제 1 절연체로 이루어지는 막의 적어도 일부가 상기 확산층 영역의 일부에 오버랩되도록형성되어 이루어진다.
상기 실시형태의 반도체장치에 의하면 상기 전하를 축적하는 기능을 갖는 제 1 절연체로 이루어지는 막의 적어도 일부를 상기 확산층 영역의 일부에 오버랩되도록 형성함으로써 판독동작 속도를 고속으로 할 수 있다.
일실시형태의 반도체 기억장치는 상기 전하를 축적하는 기능을 갖는 제 1 절연체로 이루어지는 막이 게이트 절연막의 표면과 대략 평행한 표면을 갖는 부분을 포함한다.
상기 실시형태의 반도체장치에 의하면 상기 전하를 축적하는 기능을 갖는 제 1 절연체로 이루어지는 막이 게이트 절연막의 표면과 대략 평행한 표면을 갖는 부분을 포함하므로, 상기 전하를 축적하는 기능을 갖는 제 1 절연체로 이루어지는 막에 축적된 전하의 많고 적음에 의한 메모리 효과를 효과적으로 제어할 수 있고, 나아가서는 메모리 효과를 크게 할 수 있다. 또한, 상기 전하를 축적하는 기능을 갖는 제 1 절연체로 이루어지는 막의 상부방향으로의 전하의 이동이 억제되고, 기억유지 중에 전하이동에 의한 특성변화가 일어나는 것을 억제할 수 있다.
일실시형태의 반도체 기억장치는 상기 전하를 축적하는 기능을 갖는 제 1 절연체로 이루어지는 막이 게이트 전극 측면과 대략 평행으로 연장된 부분을 포함한다.
상기 실시형태의 반도체장치에 의하면 상기 전하를 축적하는 기능을 갖는 제 1 절연체로 이루어지는 막이 게이트 전극 측면과 대략 평행으로 연장된 부분을 포함하므로, 재기록 동작시에 상기 전하를 축적하는 기능을 갖는 제 1 절연체로 이루어지는 막에 주입되는 전하가 증가하고, 재기록 속도가 증대한다.
본 발명의 반도체 기억장치는 주로 게이트 절연막과, 게이트 절연막 상에 형성된 게이트 전극과, 게이트 전극의 양측에 형성된 전하 유지부와, 전하 유지부의 게이트 전극과 반대측의 각각에 배치된 소스/드레인 영역(확산층 영역)과, 게이트 전극 아래에 배치된 채널영역으로 구성된다.
상기 반도체 기억장치는 1개의 전하 유지부에 2값 또는 그 이상의 정보를 기억함으로써, 4값 또는 그 이상의 정보를 기억하는 메모리 소자로서 기능한다.
본 발명의 반도체 기억장치는 반도체 기판 상, 바람직하게는 반도체 기판 내에 형성된 제 1 도전형의 웰영역 상에 형성되는 것이 바람직하다.
반도체 기판으로서는 반도체장치에 사용되는 것이면 특별히 한정되는 것은 아니고, 예컨대, 실리콘, 게르마늄 등의 원소반도체, GaAs、 InGaAs, ZnSe 등의 화합물 반도체에 의한 기판, SOI기판 또는 다층 SOI기판 등의 각종 기판을 이용할 수 있다. 그 중에서도 실리콘 기판 또는 표면 반도체층으로서 실리콘층이 형성된 SOI기판이 바람직하다. 이 반도체 기판 상에는 소자 분리 영역이 형성되어 있는 것이 바람직하고, 또한 트랜지스터, 커패시터, 저항 등의 소자, 이들에 의한 회로, 반도체장치나 층간 절연막이 조합되어, 싱글 또는 멀티 레이어 구조로 형성되어 있어도 좋다. 또한, 소자 분리 영역은 LOCOS막, 트렌치 산화막, STI막 등 각종의 소자분리 막에 의해 형성할 수 있다. 반도체 기판은 P형 또는 N형의 도전형을 갖고 있어도좋고, 반도체 기판에는 1개이상의 제 1 도전형(P형 또는 N형)의 웰영역이 형성되어 있는 것이 바람직하다. 반도체 기판 및 웰영역의 불순물 농도는 상기 분야에서 공공의 범위의 것을 사용할 수 있다. 또한, 반도체 기판으로서 SOI기판을 이용하는 경우에는, 표면 반도체층에는 웰영역이 형성되어 있어도 좋지만, 채널영역 아래에 보디 영역을 갖고 있어도 좋다.
게이트 절연막은 통상 반도체장치에 사용되는 것이면 특별히 한정되는 것은 아니고, 예컨대, 실리콘 산화막, 실리콘 질화막 등의 절연막; 산화알루미늄막, 산화티타늄막, 산화탄탈막, 산화하프늄막 등의 고유전체막의 단층막 또는 적층막을 사용할 수 있다. 그 중에서도 실리콘 산화막이 바람직하다.
게이트 전극은 게이트 절연막 상에, 보통 반도체장치에 사용되는 형상으로 형성되어 있다. 게이트 전극은 실시형태 중에서 특별히 지정이 없는 한, 특별히 한정되는 것은 아니고, 도전막, 예컨대, 폴리실리콘: 구리, 알루미늄 등의 금속: 텅스텐, 티타늄, 탄탈 등의 고융점금속: 고융점금속과의 실리사이드 등의 단층막 또는 적층막 등을 들 수 있다. 게이트 전극의 막두께는 예컨대 50~400nm정도의 막두께로 형성하는 것이 적절하다. 또한, 게이트 전극 밑에는 채널영역이 형성되지만, 채널영역은 게이트 전극 아래뿐만 아니라, 게이트 전극과 게이트 길이방향에 있어서의 게이트 끝의 외측을 포함하는 영역 아래에 형성되어 있는 것이 바람직하다. 이와 같이, 게이트 전극으로 덮여져 있지 않은 채널영역이 존재하는 경우에는 그 채널영역은 게이트 절연막 또는 후술하는 전하 유지부로 덮여져 있는 것이 바람직하다.
전하 유지부는 전하를 축적하는 제 1 절연체로 이루어지는 막이, 제 2 절연체로 이루어지는 막과 제 3 절연체로 이루어지는 막에 의해 끼워진 샌드위치 구조를 갖는 것이 바람직하다. 전하를 축적하는 제 1 절연체가 막상이므로, 전하의 주입에 의해 짧은 시간에 제 1 절연체 내의 전하밀도를 올리고, 또한, 전하밀도를 균일하게 할 수 있다. 전하를 축적하는 제 1 절연체 내의 전하분포가 불균일한 경우, 유지 중에 제 1 절연체 내를 전하가 이동하여 메모리 소자의 신뢰성이 저하할 우려가 있다. 또한, 전하를 축적하는 제 1 절연체는 도전체부(게이트 전극, 확산층 영역, 반도체 기판)와는 다른 절연막으로 구획되어 있으므로, 전하의 누출이 억제되어 충분한 유지시간을 얻을 수 있다. 따라서, 상기 샌드위치 구조를 갖는 경우, 반도체 기억장치의 고속 재기록, 신뢰성의 향상, 충분한 유지시간의 확보가 가능하게 된다.
또한, 축적되는 전하가 전자인 경우, 상기 제 1 절연체의 전자친화력이 상기 제 2 및 제 3 절연체의 전자친화력보다 큰 것이 바람직하다. 여기에서, 전자친화력이란 진공준위와 전도전자체의 최저 준위의 에너지 차이다. 또는, 축적되는 전하가 홀(hole)(정공)인 경우, 상기 제 1 절연체에 있어서의 진공준위와 가전자대의 최고 준위의 에너지 차가, 상기 제 2 및 제 3 절연체에 있어서의 진공준위와 가전자대의 최고 준위의 에너지 차보다 작은 것이 바람직하다. 상기 조건을 만족하는 경우, 전하를 축적하는 제 1 절연체로 이루어지는 막으로부터의 전하의 산란이 효과적으로 억제되고, 기억유지시간이 길게 된다. 또한, 전하를 축적하는 제 1 절연체로의 전하 주입 효율이 높게 되어 재기록시간이 단축된다. 상기 조건을 만족하는 전하 유지부로서는, 상기 제 1 절연체를 실리콘 질화막으로 하고, 제 2 및 제 3 절연체를 실리콘 산화막으로 하는 것이 특히 바람직하다. 실리콘 질화막은 전하를 트랩하는 준위가 다수 존재하기 때문에 큰 히스테리시스 특성을 얻을 수 있다. 또한, 실리콘 산화막 및 실리콘 질화막은 동시에 LSI프로세스에서 극히 표준적으로 이용되는 재료이므로 바람직하다. 또한, 제 1 절연체로서, 질화 실리콘 외에, 산화하프늄, 탄탈옥사이드, 이트륨옥사이드 등을 이용할 수 있다. 또한, 제 2 및 제 3 절연체로서, 산화실리콘 외에, 산화알루미늄 등을 이용할 수 있다. 또한, 상기 제 2 및 제 3 절연체, 다른 물질이어도 좋고 동일한 물질이어도 좋다.
전하 유지부는 게이트 전극의 양측에 형성되어 있고, 또한, 반도체 기판(웰영역, 보디 영역 또는 소스/드레인 영역 또는 확산층 영역) 상에 배치되어 있다.
소스/드레인 영역은, 반도체 기판 또는 웰영역과 역 도전형의 확산층 영역으로서, 전하 유지부의 게이트 전극과 반대측의 각각에 배치되어 있다. 소스/드레인 영역과 반도체 기판 또는 웰영역의 접합은 불순물 농도가 급준한 것이 바람직하다. 열전자나 핫 홀(hot hole)이 저전압으로 효율 좋게 발생하고, 보다 저전압으로 고속의 동작이 가능하게 되기 때문이다. 소스/드레인 영역의 접합 깊이는 특별히 한정되는 것이 아니고, 얻고자 하는 반도체 기억장치의 성능 등에 따라서, 적절히 조정할 수 있다. 또한, 반도체 기판으로서 SOI기판을 이용하는 경우에는, 소스/드레인 영역은 표면 반도체층의 막두께보다 적은 접합 깊이를 갖고 있어도 좋지만, 표면 반도체층의 막두께와 거의 동일한 정도의 접합 깊이를 갖고 있는 것이 바람직하다.
소스/드레인 영역은 게이트 전극 끝과 오버랩하도록 배치하여 두어도 좋고, 게이트 전극 끝에 대하여 오프셋되어 배치되어 있어도 좋다. 특히, 오프셋되어 있는 경우에는, 게이트 전극에 전압을 인가하였을 때의 전하 유지막 아래의 오프셋 영역의 반전의 용이성이 전하 유지부에 축적된 전하량에 의해 크게 변화되고, 메모리 효과가 증대함과 아울러 단채널효과의 저감을 초래하기 때문에 바람직하다. 단, 지나치게 오프셋하면 소스ㆍ드레인 간의 구동전류가 현저하게 작게 된다. 따라서, 오프셋량은 메모리 효과와 구동전류의 쌍방이 적절한 값이 되도록 결정하면 좋다.
소스/드레인 영역은 그 일부가 채널영역표면, 즉, 게이트 절연막 하면보다 높은 위치에 연장되어 있어도 좋다. 이 경우에는 반도체 기판 내에 형성된 소스/드레인 영역 상에, 이 소스/드레인 영역과 일체화된 도전막이 적층되어 구성되어 있는 것이 적절하다. 도전막으로서는, 예컨대, 폴리실리콘, 비결정질 실리콘 등의 반도체, 실리사이드, 상술한 금속, 고융점금속 등을 들 수 있다. 그 중에서도 폴리실리콘이 바람직하다. 폴리실리콘은 불순물 확산속도가 반도체 기판에 비해서 매우 크기 때문에, 반도체 기판 내에 있어서의 소스/드레인 영역의 접합 깊이를 얕게 하는 것이 용이하고, 단채널효과를 억제하기 쉽기 때문이다. 또한, 이 경우에는, 상기 소스/드레인 영역의 일부는 게이트 전극과 함께, 전하 유지막의 적어도 일부를 끼워지지하도록 배치하는 것이 바람직하다.
본 발명의 반도체 기억장치는 게이트 절연막 상에 형성된 단일의 게이트 전극, 소스영역, 드레인 영역 및 반도체 기판을 4개의 단자로 하여, 이 4개의 단자 각각에 소정의 전위를 줌으로써, 기록, 소거, 판독의 각 동작을 행한다. 구체적인동작원리 및 동작 전압의 예는 후술한다. 본 발명의 반도체 기억장치를 어레이상으로 배치하여 메모리 셀 어레이를 구성하였을 경우, 단일 제어 게이트에서 각 메모리 셀을 제어할 수 있으므로 워드선의 개수를 적게 할 수 있다.
본 발명의 반도체 기억장치는 통상의 반도체 프로세스에 의해서, 예컨대, 게이트 전극의 측벽에 적층구조의 사이드월 스페이서(sidewall spacer)를 형성하는 방법과 마찬가지의 방법에 의해 형성할 수 있다. 구체적으로는 게이트 전극을 형성한 후, 절연막(제 2 절연체)/전하 축적막(제 1 절연체)/절연막(제 2 절연체)의 적층막을 형성하고, 적절한 조건 하에서 에치백(etchback)하여 이들 막을 사이드월 스페이서상으로 남기는 방법을 들 수 있다.
본 발명의 반도체 기억장치를 배열하여 메모리 셀 어레이를 구성한 경우, 반도체 기억장치의 최선의 형태는, 예컨대, (1) 복수의 반도체 기억장치의 게이트 전극이 일체로 되어 워드선의 기능을 갖고, (2) 상기 워드선의 양측에는 전하 유지부가 형성되어 있고, (3) 전하 유지부 내에서 전하를 유지하는 것은 절연체, 특히 실리콘 질화막이고, (4) 전하 유지부는 ONO(Oxide Nitride Oxide)막으로 구성되고 있고, 실리콘 질화막은 게이트 절연막의 표면과 대략 평행한 표면을 갖고 있고, (5) 전하 유지부 중의 실리콘 질화막은 워드선 및 채널영역과 실리콘 산화막으로 구획되어 있고, (6) 전하 유지부 내의 실리콘 질화막과 확산영역이 오버랩되어 있고, (7) 게이트 절연막의 표면과 대략 평행한 표면을 갖는 실리콘 질화막과 채널영역 또는 반도체층을 구획하는 절연막의 두께와, 게이트 절연막의 두께가 다르고, (8) 1개의 반도체 기억장치의 기록 및 소거동작은 단일 워드선에 의해 행하고, (9) 전하 유지부 상에는 기록 및 소거동작을 보조하는 기능을 갖는 전극(워드선)이 없고, (10) 전하 유지부의 바로밑에서 확산영역과 접하는 부분에 확산영역의 도전형과 반대 도전형의 불순물 농도가 짙은 영역을 갖는다라는 요건 모두를 만족시키는 것이다. 단, 이들 요건 중 1개라도 만족시키는 것이면 좋다.
상술한 요건의 특히 바람직한 조합은, 예컨대, (3) 전하 유지부 내에서 전하를 유지하는 것이 절연체, 특히 실리콘 질화막이며, (6) 전하 유지부 내의 절연막(실리콘 질화막)과 확산영역이 오버랩하고 있고, (9) 전하 유지부 상에는 기록 및 소거동작을 보조하는 기능을 갖는 전극(워드선)이 없는 경우다.
요건 (3) 및 요건 (9)를 만족시키는 경우에는, 이하와 같이, 매우 유용하다.
우선, 비트 선 콘택트를 워드선 측벽의 전하 유지부와, 더욱 접근하여 배치할 수 있고, 또는 반도체 기억장치 간의 거리가 접근하여도, 복수의 전하 유지부가 간섭하지 않고, 기억정보를 유지할 수 있다. 따라서, 반도체 기억장치의 미세화가 용이하게 된다. 또한, 전하 유지부 내의 전하 유지 영역이 도전체인 경우, 용량 커플링에 의해 반도체 기억장치 사이가 가깝게 됨에 따라 전하 유지 영역 사이에서 간섭이 일어나고, 기억정보를 유지할 수 없게 된다.
또한, 전하 유지부 내의 전하 유지 영역이 절연체(예컨대, 실리콘 질화막)인 경우, 메모리셀마다 전하 유지부를 독립시킬 필요가 없게 된다. 예컨대, 복수의 메모리셀에서 공유되는 1개의 워드선의 양측에 형성된 전하 유지부는, 메모리셀마다 분리할 필요가 없고, 1개의 워드선의 양측에 형성된 전하 유지부를, 워드선을 공유하는 복수의 메모리셀에서 공유할 수 있게 된다. 그 때문에, 전하 유지부를 분리하는 포토, 에칭공정이 불필요하게 되고, 제조공정이 간략화된다. 또한, 포토리소그래피 공정의 위치 맞춤 마진, 에칭의 막마모 마진이 불필요하게 되기 때문에 메모리셀 간의 마진을 축소할 수 있다. 따라서, 전하 유지부 내의 전하 유지 영역이 도전체(예컨대, 다결정 실리콘막)인 경우와 비교하여, 동일한 미세 가공 레벨로 형성하여도 메모리셀 점유면적을 미세화할 수 있다. 또한, 전하 유지부 내의 전하 유지 영역이 도전체인 경우, 전하 유지부를 메모리셀마다 분리하는 포토, 에칭공정이 필요하게 되고, 포토의 위치 맞춤 마진, 에칭의 막마모 마진이 필요하게 된다.
또한, 전하 유지부 상에는 기록 및 소거동작을 보조하는 기능을 갖는 전극이 없고 소자구조가 단순하기 때문에 공정수가 감소하고, 수율을 향상시킬 수 있다. 따라서, 논리회로나 아날로그 회로를 구성하는 트랜지스터와의 혼재를 용이하게 할 수 있음과 아울러 저렴한 반도체 기억장치를 얻을 수 있다.
또한, 요건 (3) 및 (9)를 만족시키는 경우이며, 추가로 요건 (6)을 만족시키는 경우에는 보다 유용하다.
즉, 전하 유지부 내의 전하 유지 영역과 확산영역을 오버랩시킴으로써 매우 저전압으로 기록, 소거가 가능하게 된다. 구체적으로는, 5V이하라는 저전압에 의해 기록 및 소거동작을 행할 수 있다. 그 작용은 회로 설계상에 있어서도 대단히 큰 효과이다. 플래시 메모리와 같은 고전압을 칩 내에서 만들 필요가 없게 되기 때문에 막대한 점유면적이 필요하게 되는 차지 펌핑(charge pumping)회로를 생략 또는 규모를 작게 할 수 있게 된다. 특히, 소규모 용량의 메모리를 조정용으로서 로직LSI에 내장하는 경우, 메모리부의 점유면적은 메모리셀보다, 메모리셀을 구동하는주변회로의 점유면적이 지배적으로 되기 때문에, 메모리셀용 전압승압회로를 생략 또는 규모를 작게 하는 것은, 칩사이즈를 축소시키기 위해서는 가장 효과적이다.
한편, 요건 (3)을 만족시키지 않는 경우, 즉, 전하 유지부 내에서 전하를 유지하는 것이 도전체인 경우는, 요건 (6)을 만족시키지 않는, 즉, 전하 유지부 내의 도전체와 확산영역이 오버랩하고 있지 않은 경우에도 기록동작을 행할 수 있다. 이것은, 전하 유지부 내의 도전체가 게이트 전극과의 용량 커플링에 의해 기록 보조를 행하기 때문이다.
또한, 요건 (9)을 만족시키지 않는 경우, 즉, 전하 유지부 상에 기록 및 소거동작을 보조하는 기능을 갖는 전극이 있는 경우는 요건 (6)을 만족시키지 않는, 즉, 전하 유지부 내의 절연체와 확산영역이 오버랩하고 있지 않은 경우에도 기록동작을 행할 수 있다.
본 발명의 반도체 기억장치에 있어서는, 반도체 기억장치는 그 한쪽 또는 양쪽에, 트랜지스터가 직렬로 접속되어 있어도 좋고, 로직 트랜지스터와, 동일한 칩 상에 혼재되어 있어도 좋다. 이러한 경우에는, 본 발명의 반도체 장치, 특히 반도체 기억장치를, 트랜지스터 및 로직 트랜지스터 등의 통상의 표준 트랜지스터의 형성 프로세스와 매우 친화성이 높은 공정으로 형성할 수 있기 때문에, 동시에 형성할 수 있다. 따라서, 반도체 기억장치와 트랜지스터 또는 로직 트랜지스터를 혼재하는 프로세스는 매우 간편한 것이 되고, 저렴한 혼재장치를 얻을 수 있다.
본 발명의 반도체 기억장치는, 반도체 기억장치가 1개의 전하 유지부에 2값 또는 그 이상의 정보를 기억시킬 수 있고, 이것에 의해, 4값 또는 그 이상의 정보를 기억하는 반도체 기억장치로서 기능시킬 수 있다. 또한, 반도체 기억장치는 2값의 정보를 기억시키는 것만으로도 좋다. 또한, 반도체 기억장치를, 전하 유지부에 의한 가변저항효과에 의해, 선택 트랜지스터와 메모리 트랜지스터의 기능을 겸비한 메모리셀로서도 기능시킬 수 있다.
본 발명의 반도체 기억장치는 전지구동의 휴대전자기기, 특히 휴대정보단말에 이용할 수 있다. 휴대전자기기로서는 휴대정보단말, 휴대전화, 게임기기 등을 들 수 있다.
이하에, 본 발명의 반도체 기억장치에 대해서 도면에 기초하여 상세하게 설명한다.
(실시형태1)
본 실시형태의 반도체 기억장치를 구성하는 메모리 소자는 2비트의 기억이 가능한 불휘발성 메모리셀로서, 도 1에 나타내는 바와 같이, 반도체 기판(11) 상에 게이트 절연막(12)을 개재하여 통상의 트랜지스터와 동일한 정도의 게이트 길이, 예컨대 0.015㎛~0.5㎛정도의 게이트 전극(13)이 형성되어 있고, 게이트 절연막(12) 및 게이트 전극(13)의 측벽에, 사이드월 스페이서 형상의 전하 유지부(61,62)가 형성되어 구성되어 있다. 또한, 전하 유지부(61,62)의 게이트 전극(13)과 반대측에는 제 1 확산층 영역(17) 및 제 2 확산층 영역(18)(소스/드레인 영역)이 형성되고 있고, 이 소스/드레인 영역(17,18)은 게이트 전극(13) 단부에 대해서[게이트 전극(13)이 형성된 영역(41)으로부터] 오프셋되어 있다.
이와 같이, 메모리 트랜지스터의 전하 유지부(61,62)는 게이트 절연막(12)과는 독립적으로 형성되어 있다. 따라서, 전하 유지부(61,62)가 담당하는 메모리 기능과, 게이트 절연막(12)이 담당하는 트랜지스터 동작기능은 분리되어 있다. 또한, 게이트 전극(13)의 양측에 형성된 2개의 전하 유지부(61,62)는 게이트 전극(13)에 의해 분리되어 있으므로 재기록시의 간섭이 효과적으로 억제된다. 따라서, 이 메모리 트랜지스터는 2비트의 기억이 가능하고, 또한 미세화가 용이하다.
또한, 소스/드레인 영역(17,18)이 게이트 전극(13)으로부터 오프셋되어 있음으로써, 게이트 전극(13)에 전압을 인가하였을 때의 전하 유지부(61) 아래의 오프셋 영역(42)의 반전 용이성을, 전하 유지부(61,62)에 축적된 전하량에 의해 크게 변화시킬 수 있고, 메모리 효과를 증대시킬 수 있게 된다. 또한, 통상의 로직 트랜지스터와 비교하여 단채널효과를 강력하게 방지할 수 있고, 더 한층의 게이트 길이의 미세화를 꾀할 수 있다. 또한, 구조적으로 단채널효과 억제에 적합하기 때문에 로직 트랜지스터와 비교하여 막두께가 두꺼운 게이트 절연막을 채용할 수 있고, 신뢰성을 향상시킬 수 있게 된다.
사이드월 스페이서 형상의 전하 유지부(61,62)는 제 1 절연체로 이루어지는 막의 일예로서의 실리콘 질화막(15)이, 제 2 절연체로 이루어지는 막의 일예로서의 실리콘 산화막(14)과, 제 3 절연체로 이루어지는 막의 일예로서의 실리콘 산화막(16)으로 끼워진 구조를 갖고 있다. 실리콘 질화막(15)은 전하(전자 또는 정공)를 트랩하여 축적하는 기능을 갖고 있다. 주로 전하를 축적하는 것은 실리콘 질화막(15) 중, 오프셋 영역(42) 상에 존재하는 부분[영역(43)]이다. 이와 같이, 전하 유지부(61,62)는 실리콘 질화막(15)이 실리콘 산화막(14,16)에 의해 끼워진 구조를갖기 때문에 전하 유지부(61,62)로의 전하 주입 효율이 올라가고, 재기록동작(기록 및 소거동작)의 고속화가 실현된다.
실리콘 질화막(15)의 적어도 일부가 제 1 확산층 영역(17) 또는 제 2 확산층 영역(18)의 일부에 오버랩하도록 형성되어 이루어지는 것이 바람직하다.
또한, 실리콘 질화막(15)은 게이트 절연막(12)의 표면과 대략 평행한 표면을 갖는 부분을 포함하는 것이 바람직하다.
또한, 실리콘 질화막(15)이, 게이트 전극(13)의 측면과 대략 평행하게 연장된 부분을 포함하는 것이 바람직하다.
도 2는, 도 1에 기재한 메모리 소자의, 한쪽의 게이트 끝부근에서의 확대도이다. 주로 전하를 축적하는 것은 영역(43)이기 때문에, 오프셋 영역(42) 상에 있어서의 실리콘 산화막(14)의 두께(T1) 및 실리콘 질화막(15)의 두께(T2)가 메모리 특성에 큰 영향을 준다.
오프셋 영역(42) 상에 있어서의 실리콘 산화막(14)의 두께(T1)는 이하와 같이 설정되는 것이 바람직하다. 실리콘 산화막(14)의 두께(T1)가 1.5nm이하인 경우, 영역(43)에 축적된 전하가 실리콘 산화막(14)을 통해서 빠져나가기 쉽게 되고, 유지시간이 현저하게 짧게 된다. 한편, T1이 15nm이상에서는 영역(43)으로의 전하 주입 효율이 악화되고, 기록시간의 증대를 무시할 수 없게 된다. 따라서, 실리콘 산화막(14)의 두께(T1)는 1.5nm~15nm로 하면 충분한 유지시간과 고속의 재기록이 양립하므로 바람직하다. T1은 5nm~12nm로 하는 것이 보다 바람직하다.
오프셋 영역(42) 상에 있어서의 실리콘 질화막(15)의 두께(T2)는 이하와 같이 설정되는 것이 바람직하다. 실리콘 질화막(15)의 두께(T2)가 2nm이하인 경우, 실리콘 질화막(15) 중에 포함되는 전하 트랩 밀도가 충분하지 않게 되기 때문에, 메모리 소자의 임계값 변화(또는 판독 전류 변화)가 충분하지 않게 된다. 또한, 실리콘 질화막(15)의 막두께 편차가 주는 소자간 편차를 무시할 수 없게 된다. 한편, 실리콘 질화막(15)의 두께(T2)가 15nm이상에서는 재기록시에 실리콘 질화막 중에 한번에 전하를 주입하는 것이 어렵고, 또한 보다 긴 시간을 필요로 한다. 또한, 실리콘 질화막(15)에 한번에 전하가 주입되지 않았을 경우, 기억유지 중에 실리콘 질화막(15) 중에서 전하가 이동하고, 임계값(또는 판독 전류)의 변화가 문제가 된다. 따라서, 실리콘 질화막(15)의 두께(T2)는 2nm~15nm로 하면 메모리 소자는 충분한 신뢰성을 구비하므로 바람직하다. T2는 3nm~7nm로 하는 것이 보다 바람직하다.
도 3은 도 2의 절단면선 A-A'에 있어서의, 전자에 대한 에너지 다이어그램(에너지 밴드도)을 도시하고 있다. 또한, 간단히 하기 위해, 밴드는 모두 플랫[진공준위(VL)가 위치에 따르지 않고 일정]으로 하고 있다. 도 3 중, ECs는 반도체[반도체 기판(11)]의 전도 전자대의 최저 준위, EVs는 반도체의 가전자대의 최고 준위, Ef s는 반도체의 페르미 레벨, EC1은 제 1 절연체[실리콘 질화막(15)]의 전도 전자대의 최저 준위, EV1은 제 1 절연체의 가전자대의 최고 준위, EC2는 제 2 절연체[실리콘 산화막(14)]의 전도 전자대의 최저 준위, EV2는 제 2 절연체의 가전자대의 최고 준위, EC3은 제 3 절연체[실리콘 산화막(16)]의 전도 전자대의 최저 준위, EV3은 제 3 절연체의 가전자대의 최고 준위이다. 따라서, χ1은 제 1 절연체에 있어서의 진공준위와 전도 전자대의 최저 준위의 에너지 차(전자친화력), φ1은 제 1절연체에 있어서의 진공준위와 가전자대의 최고 준위의 에너지 차, χ2는 제 2 절연체에 있어서의 진공준위와 전도 전자대의 최저 준위의 에너지 차(전자친화력), φ2는 제 2 절연체에 있어서의 진공준위와 가전자대의 최고 준위와의 에너지 차, χ3은 제 3 절연체에 있어서의 진공준위와 전도 전자대와의 최저 준위의 에너지 차(전자친화력), φ3은 제 3 절연체에 있어서의 진공준위와 가전자대의 최고 준위와의 에너지 차를 나타내고 있다.
전하를 축적하는 제 1 절연체에 전자가 축적되는 경우, χ1>χ2 또한 χ1>χ3인 것이 바람직하다. 이 경우, 제 1 절연체[실리콘 질화막(15)]에 전자를 주입할 때에 제 3 절연체[실리콘 산화막(16)]가 장벽이 되고, 전자의 주입 효율이 높게 된다. 또한, 제 1 절연체에 축적된 전자가 반도체 기판(11)에 누출되는 것을 효율적으로 방지할 수 있다. 따라서, 고속의 기록동작과 양호한 유지특성이 실현된다.
전하를 축적하는 제 1 절연체에 정공이 축적되는 경우, φ1<φ2 또한 φ1<φ3인 것이 바람직하다. 이 경우, 제 1 절연체[실리콘 질화막(15)]에 정공을 주입할 때에 제 3 절연체[실리콘 산화막(16)]가 장벽이 되어 정공의 주입 효율이 높게 된다. 또한, 제 1 절연체에 축적된 정공이 반도체 기판(11)에 누출되는 것을 효율적으로 방지할 수 있다. 따라서, 고속의 기록동작과 양호한 유지특성이 실현한다.
또한, 상기 4조건(χ1>χ2, χ1>χ3, φ1<φ2, φ1<φ3)이 모두 만족되는 것이 보다 바람직하다. 예컨대, 전하를 축적하는 제 1 절연체에 전자가 축적되는 경우이어도, 축적된 전자를 제거하기 위해서 정공을 주입하는 경우에는 정공의 주입 효율이 높게 되고, 소거동작도 고속화할 수 있다.
본 실시예에서는, 제 1 절연체는 실리콘 질화막, 제 2 및 제 3 절연체는 실리콘 산화막이었지만, 한정되는 것은 아니다. 예컨대, 제 1 절연체를 산화하프늄, 산화탄탈, 산화이트륨, 산화지르코늄 등의 고유전재료로 할 수 있다. 또한, 제 2 및 제 3 절연체를 산화알루미늄으로 할 수 있다.
이 메모리의 기록동작원리를 도 4A, 도 4B를 이용하여 설명한다.
여기서, 기록은 전하 유지부(61,62)에 전자를 주입하는 것을 나타내는 것으로 한다.
제 2 전하 유지부(62)에 전자를 주입하기(기록하기) 위해서는, 도 4A에 나타내는 바와 같이, 제 1 확산층 영역(17)을 소스 전극으로, 제 2 확산층 영역(18)을 드레인 전극으로 한다. 예컨대, 제 1 확산층 영역(17) 및 반도체 기판(11)에 0V, 제 2 확산층 영역(18)에 +5V, 게이트 전극(13)에 +2V를 인가하면 좋다. 이와 같은 전압조건에 의하면 반전층(31)이 제 1 확산층 영역(17)(소스 전극)으로부터 신장되지만, 제 2 확산층 영역(18)(드레인 전극)에 도달하는 일이 없고, 핀치 오프점이 발생한다. 전자는 핀치 오프점으로부터 제 2 확산층 영역(18)(드레인 전극)까지 고전계에 의해 가속되고, 소위 열전자(고에너지의 전도전자)가 된다. 이 열전자가 제 2 전하 유지부(62)[보다 정확하게는 실리콘 질화막(15)]에 주입됨으로써 기록이 행해진다. 또한, 제 1 전하 유지부(61) 근방에서는 열전자가 발생하지 않기 때문에 기록은 행해지지 않는다.
이와 같이 하여, 제 2 전하 유지부(62)에 전자를 주입하여 기록을 행할 수 있다.
한편, 제 1 전하 유지부(61)에 전자를 주입하기(기록하기) 위해서는, 도 4B에 나타내는 바와 같이, 제 2 확산층 영역(18)을 소스 전극으로, 제 1 확산층 영역(17)을 드레인 전극으로 한다. 예컨대, 제 2 확산층 영역(18) 및 반도체 기판(11)에 0V, 제 1 확산층 영역(17)에 +5V, 게이트 전극(13)에 +2V를 인가하면 좋다. 이와 같이, 제 2 전하 유지부(62)에 전자를 주입하는 경우는 소스/드레인 영역을 바꿔넣음으로써 제 1 전하 유지부(61)에 전자를 주입하여 기록을 행할 수 있다.
다음에, 상기 메모리 소자의 판독동작 원리를 설명한다.
제 1 전하 유지부(61)에 기억된 정보를 판독하는 경우, 제 1 확산층 영역(17)을 소스 전극으로, 제 2 확산층 영역(18)을 드레인 전극으로 하고, 트랜지스터를 포화 영역 동작시킨다. 예컨대, 제 1 확산층 영역(17) 및 반도체 기판(11)에 0V, 제 2 확산층 영역(18)에 +2V, 게이트 전극(13)에 +1V를 인가하면 좋다. 이 때, 제 1 전하 유지부(61)에 전자가 축적되지 않은 경우에는 드레인 전류가 흐르기 쉽다. 한편, 제 1 전하 유지부(61)에 전자가 축적되어 있는 경우는 제 1 전하 유지부(61) 근방에서 반전층이 형성되기 어려우므로, 드레인 전류는 흐르기 어렵다. 따라서, 드레인 전류를 검출함으로써 제 1 전하 유지부(61)의 기억정보를 판독할 수 있다. 이 때, 제 2 전하 유지부(62)에 있어서의 전하 축적의 유무는 드레인 근방이 핀치오프되어 있기 때문에 드레인 전류에 영향을 주지 않는다.
제 2 전하 유지부(62)에 기억된 정보를 판독하는 경우, 제 2 확산층 영역(18)을 소스 전극으로, 제 1 확산층 영역(17)을 드레인 전극으로 하고 트랜지스터를 포화 영역 동작시킨다. 예컨대, 제 2 확산층 영역(18) 및 반도체 기판(11)에0V, 제 1 확산층 영역(17)에 +2V, 게이트 전극(13)에 +1V를 인가하면 좋다. 이와 같이, 제 1 전하 유지부(61)에 기억된 정보를 판독하는 경우는 소스/드레인 영역을 바꿔넣음으로써, 제 2 전하 유지부(62)에 기억된 정보의 판독을 행할 수 있다.
이상의 설명으로부터 명확해지는 바와 같이, 한쪽측의 전하 유지부에 주목한 경우, 기록을 행할 경우와, 판독동작을 행하는 경우에는 소스와 드레인을 바꿔넣고 있다. 즉, 판독동작시와 기록동작시에서, 제 1 확산층 영역과 제 2 확산층 영역에 인가하는 전압의 대소관계를 반대로 하고 있다. 그 때문에, 2개의 전하 유지부의 각각에 기억된 정보를 감도 좋게 검출할 수 있는 것이다.
또한, 게이트 전극(13)으로 덮여지지 않는 채널영역[오프셋 영역(42)]이 남겨져 있는 경우, 게이트 전극(13)으로 덮여지지 않는 채널영역에 있어서는 전하 유지부(61,62)의 잉여전자의 유무에 따라 반전층이 소실 또는 형성되고, 그 결과, 큰 히스테리시스(임계값의 변화)가 얻어진다. 단, 오프셋 영역(42)의 폭이 너무 크면 드레인 전류가 크게 감소하고, 판독속도가 대폭적으로 지연되게 된다. 따라서, 충분한 히스테리시스와 판독속도가 얻어지도록 오프셋 영역(42)의 폭을 결정하는 것이 바람직하다.
제 1, 제 2 확산층 영역(17,18)이 게이트 전극(13)끝에 도달해 있는 경우, 즉, 제 1, 제 2 확산층 영역(17,18)과 게이트 전극(13)이 오버랩하고 있는 경우이어도, 기록동작에 의해 트랜지스터의 임계값은 거의 변화지 않았지만, 소스/드레인 끝에서의 기생 저항이 많이 변하고, 드레인 전류는 크게 감소(1자리수 이상)하였다. 따라서, 드레인 전류의 검출에 의해 판독이 가능하고, 메모리로서의 기능을 얻을 수 있다. 단, 보다 큰 메모리 히스테리시스 효과를 필요로 하는 경우, 제 1, 제 2 확산층 영역(17,18)과 게이트 전극(13)이 오버랩하지 않는[오프셋 영역(42)이 존재하는] 쪽이 바람직하다.
또한, 상기 반도체 기억장치의 소거동작원리를 도 5에서 설명한다.
우선, 제 1 방법으로서, 제 1 전하 유지부(61)에 기억된 정보를 소거하는 경우, 제 1 확산층 영역(17)에 양의 전압(예컨대, +6V), 반도체 기판(11)에 0V를 인가하여, 제 1 확산층 영역(17)과 반도체 기판(11)의 PN접합에 역 바이어스를 걸고, 또한 게이트 전극(13)에 음의 전압(예컨대, -5V)을 인가하면 좋다. 이 때, 상기 PN접합 중 게이트 전극(13) 부근에서는 음의 전압이 인가된 게이트 전극의 영향에 의해, 특히 포텐셜의 구배가 급하게 된다. 그 때문에, 밴드간 터널에 의해 PN접합의 반도체 기판(11)측에 핫 홀(고에너지의 정공)이 발생한다. 이 핫 홀이 음의 전위를 가지는 게이트 전극(13)방향으로 끌어 들여지고, 그 결과, 제 1 전하 유지부(61)에 홀 주입이 행해진다. 이와 같이 하여, 제 1 전하 유지부(61)의 소거가 행해진다. 이 때 제 2 확산층 영역(18)에는 0V를 인가하면 좋다.
제 2 전하 유지부(62)에 기억된 정보를 소거하는 경우는, 상기에 있어서 제 1 확산층 영역과 제 2 확산층 영역의 전위를 바꿔 넣으면 좋다.
제 2 방법으로서, 도 6에 나타내는 바와 같이, 제 1 전하 유지부(61)에 기억된 정보를 소거하는 경우, 제 1 확산층 영역(17)에 양의 전압(예컨대, +5V), 제 2 확산층 영역(18)에 0V, 게이트 전극(13)에 음의 전압(예컨대, -4V), 반도체 기판(11)에 양의 전압(예컨대, +0.8V)을 인가하면 좋다. 이 때, 반도체 기판(11)과 제2 확산층 영역(18) 사이에 순방향 전압이 인가되고, 반도체 기판(11)에 전자가 주입된다. 주입된 전자는 반도체 기판(11)과 제 1 확산층 영역(17)의 PN접합까지 확산하고, 거기에서 강한 전계에 의해 가속되어 열전자로 된다. 이 열전자는 PN접합에 있어서 전자-홀 쌍을 발생시킨다. 즉, 반도체 기판(11)과 제 2 확산층 영역(18) 사이에 순방향 전압을 인가함으로써 반도체 기판(11)에 주입된 전자가 트리거로 되어, 반대측에 위치하는 PN접합에 의해 핫 홀이 발생한다. PN접합으로 발생한 핫 홀은 음의 전위를 갖는 게이트 전극(13)방향으로 끌어 들여지고, 그 결과, 제 1 전하 유지부(61)에 정공 주입이 행해진다.
이 제 2 방법에 의하면 반도체 기판(11)과 제 1 확산층 영역(17)의 PN접합에 있어서, 밴드간 터널에 의해 핫 홀이 발생하기에 모자라지 않은 전압밖에 인가되지 않는 경우에 있어서도, 제 2 확산층 영역(18)으로부터 주입된 전자는 PN접합에 의해 전자-정공 쌍이 발생하는 트리거가 되고, 핫 홀을 발생시킬 수 있다. 따라서, 소거동작시의 전압을 저하시킬 수 있다. 특히, 오프셋 영역(42)이 존재하는 경우는 음의 전위가 인가된 게이트 전극에 의해 상기 PN접합이 급준하게 되는 효과가 적다. 그 때문에, 밴드간 터널에 의한 핫 홀의 발생이 어려운 것이지만, 제 2 방법은 그 결점을 보충하여 저전압으로 소거동작을 실현할 수 있다.
또한, 제 1 전하 유지부(61)에 기억된 정보를 소거하는 경우, 제 1 소거 방법에서는 제 1 확산층 영역(17)에 +6V를 인가해야만 하였지만, 제2의 소거 방법에서는 +5V로 충분하였다. 이와 같이, 제 2 방법에 의하면 소거시의 전압을 저감할 수 있으므로, 소비 전력이 저감되고, 핫 캐리어(Hot carrier)에 의한 반도체 기억장치의 열화를 억제할 수 있다.
상기 제 2 방법은 본 발명에 있어서의 반도체 기억장치에 적용될뿐만 아니라, 예컨대, 종래 기술인 사이판ㆍ세미컨덕더즈ㆍ리미티드사의 메모리 소자(도 21)에 있어서도 적용할 수 있다. 이 경우도 기억을 소거하기 위한 동작 전압을 저하할 수 있고, 저소비 전력화, 메모리 소자열화의 억제를 실현할 수 있다.
이상의 동작 방법에 의해, 1트랜지스터당 선택적으로 2비트의 기록 및 소거가 가능하게 된다.
또한, 상기 동작 방법에서는, 소스 전극과 드레인 전극을 바꿔넣음으로써 1트랜지스터당 2비트의 기록 및 소거를 시키고 있지만, 소스 전극과 드레인 전극을 고정하여 1비트 메모리로서 동작시켜도 좋다. 이 경우 소스/드레인 영역의 한쪽을 공통 고정 전압으로 하는 것이 가능하게 되고, 소스/드레인 영역에 접속되는 비트 선의 개수를 반감할 수 있다.
상기 메모리 소자는 통상의 로직 트랜지스터와는, 거의 마찬가지의 공정을 경유하여 형성할 수 있다. 우선, 도 7A에 나타내는 바와 같이, 반도체 기판(11) 상에, 막두께 1~6nm정도의 실리콘 산질화막으로 이루어지는 게이트 절연막(12) 및 막두께 50~400nm정도의 폴리실리콘, 폴리실리콘과 고융점 금속 실리사이드의 적층막 또는 폴리실리콘과 금속의 적층막으로 이루어지는 게이트 전극재료막을 형성하고, 소정의 형상으로 패터닝함으로써 게이트 전극(13)을 형성하였다. 또한, 게이트 절연막 및 게이트 전극의 재료는 상기한 바와 같이, 그 시대의 스케일링 규정에 준한 로직 프로세스에 있어서 사용되는 재료를 이용하면 좋고, 상기 재료에 한정되는 것이 아니다.
이어서, 도 7B에 나타내는 바와 같이, 얻어진 반도체 기판(11) 상부 전체면에, 막두께 1.5~15nm, 보다 바람직하게는 막두께 5~12nm의 실리콘 산화막(51)을 CVD(Chemical Vapor Deposition)법에 의해 퇴적하였다. 또한, 실리콘 산화막(51)은 열산화에 의해 형성하여도 좋다. 이어서, 실리콘 산화막(51) 상부 전체면에, 막두께 2~15nm, 보다 바람직하게는 3~7nm의 실리콘 질화막(52)을 CVD법에 의해 퇴적하였다. 또한, 실리콘 질화막(52) 상부 전체면에 20~70nm의 실리콘 산화막(53)을 CVD법에 의해 퇴적하였다.
이어서, 도 7C에 나타내는 바와 같이, 이방성 에칭에 의해 실리콘 산화막(53,51) 및 실리콘 질화막(52)을 에치백함으로써, 기억에 최적인 전하 유지부를, 게이트 전극의 측벽에 사이드월 스페이서상으로 형성하였다. 그 후, 게이트 전극(13) 및 사이드월 스페이서상의 전하 유지부를 마스크로서 이온 주입함으로써, 소스/드레인 영역(17,18)을 형성하였다.
본 실시형태1의 반도체 기억장치에 의하면 메모리 트랜지스터의 전하 유지부는 게이트 절연막과는 독립해서 형성되고, 게이트 전극의 양측에 형성되어 있다. 그 때문에, 2비트 동작이 가능하다. 또한, 각 전하 유지부는 게이트 전극에 의해 분리되어 있으므로 재기록시의 간섭이 효과적으로 억제된다. 또한, 전하 유지부가 담당하는 메모리 기능과, 게이트 절연막이 담당하는 트랜지스터 동작 기능은 분리되어 있으므로, 게이트 절연막압을 박막화하여 단채널효과를 억제할 수 있다. 따라서 소자의 미세화가 용이하게 된다.
또한, 전하 유지부로서 메모리 기능에 적합한 재료막을 선택하여 형성할 수 있다. 본 실시예에서는 실리콘 산화막과 실리콘 질화막의 적층막(실리콘 산화막/실리콘 질화막/실리콘 산화막)으로 이루어지는 전하 유지부를 이용하고 있으므로, 전하의 주입 효율이 올라가고, 또한, 전하의 누출을 경감할 수 있다. 따라서, 고속의 재기록 동작특성과 뛰어난 유지특성을 아울러 가지는 반도체 기억장치가 제공된다.
(실시형태2)
본 실시형태2의 반도체 기억장치인 메모리 소자는 상기 실시형태1의 반도체 기억장치에 있어서 게이트 전극으로부터 전하 유지부로의 전하의 주입을 억제한 것이다.
본 실시형태의 메모리 소자를 도 8을 이용해서 설명한다. 본 실시형태의 메모리 소자는 게이트 전극(13)의 측벽에서의 실리콘 산화막(14)의 두께(T1B)가 반도체 기판(11) 상에서의 실리콘 산화막(14)의 두께(T1A)보다 두꺼운 것을 특징으로 하고 있다. 그 때문에, 게이트 전극(13)으로부터 실리콘 질화막(15)으로의 전하의 주입[혹은 실리콘 질화막(15)으로부터 게이트 전극(13)으로의 전하의 방출]을 효과적으로 억제할 수 있다. 따라서, 메모리 소자의 재기록 특성이 안정되고, 신뢰성이 향상된다.
본 실시형태2의 메모리 소자를 형성하는 순서를 도 9A, 도 9B, 도 9C에 의해 설명한다. 이하, 반도체 기판은 실리콘 기판이고, 게이트 전극은 다결정 실리콘으로 이루어지는 경우를 설명한다. 도 9A에 나타내는 바와 같이, 반도체(실리콘)기판(11) 상에 게이트 절연막(12) 및 게이트 전극을 형성하였다. 이 때, 게이트 전극(13)은 다결정 실리콘으로 이루어지는 것이 바람직하다. 이어서, 도 9B에 나타내는 바와 같이, 열산화에 의해 실리콘 기판(11) 및 게이트 전극(13)의 표면에 실리콘 산화막(51)을 형성하였다. 이 때, 실리콘 산화막(51)의 막두께는 실리콘 기판(11)[영역(71)]상보다 게이트 전극(13)의 측벽[영역72]쪽이 두껍게 되었다. 이것은, 단결정 실리콘보다 다결정 실리콘의 열산화율이 크기 때문이다. 그 후, 도 9C에 나타내는 바와 같이, 실시형태1과 마찬가지의 순서로 메모리 소자를 완성되었다.
상기 순서에 의하면 결정성의 차이에 의한 산화율의 차이를 이용함으로써, 특히 공정을 늘리는 일없이 게이트 전극 측벽의 산화막 두께를 선택적으로 두껍게 할 수 있다. 따라서, 안정된 재기록 특성이 갖고, 신뢰성이 높은 메모리 소자를 간단한 공정으로 형성할 수 있게 된다.
(실시형태3)
본 실시형태3의 반도체 기억장치는 도 10에 나타내는 바와 같이, 전하 유지부(161,162)가 전하를 유지하는 영역(전하를 비축하는 영역으로서, 전하를 유지하는 기능을 갖는 막이여도 좋다)과 전하가 빠져나가기 어려운 영역(전하가 빠져나기 어렵게 하는 기능을 갖는 막이여도 좋다)으로 구성된다. 예컨대, 상기 반도체 기억장치는 ONO구조를 갖고 있다. 즉, 제 2 절연체로 이루어지는 막의 일례로서의 실리콘 산화막(141)과, 제 3 절연체로 이루어지는 막의 일례로서의 실리콘 산화막(143) 사이에, 제 1 절연체로 이루어지는 막의 일례로서의 실리콘 질화막(142)이 끼워져, 전하 유지부(161,162)를 구성하고 있다. 여기서, 실리콘 질화막(142)은 전하를 유지하는 기능을 한다. 또한, 실리콘 산화막(141,143)은 실리콘 질화막(142) 중에 축적된 전하가 빠져나가기 어렵게 하는 기능을 갖는 막의 역할을 한다.
또한, 전하 유지부(161,162)에 있어서의 전하를 유지하는 영역[실리콘 질화막(142)]은 확산층 영역(112,113)과 각각 오버랩하고 있다. 여기서, 오버랩한다는 것은 확산층 영역(112,113)의 적어도 일부의 영역 상에, 전하를 유지하는 영역[실리콘 질화막(142)]의 적어도 일부가 존재하는 것을 의미한다. 또한, 도면 부호 111은 반도체 기판, 도면 부호 114는 게이트 절연막, 도면 부호 117은 게이트 절연막(114) 상에 형성된 단일의 게이트 전극, 도면 부호 171은(게이트 전극과 확산층 영역의)오프셋 영역이다. 도시하지 않지만, 게이트 절연막(114) 아래로서 반도체 기판(111) 최표면부는 채널영역이 된다.
전하 유지부(161,162)에 있어서의 전하를 유지하는 영역[실리콘 질화막(142)]과 확산층 영역(112,113)이 오버랩하는 것에 의한 효과를 설명한다.
도 11은 도 10의 우측의 전하 유지부(162) 주변부의 확대도이다. 도면 부호 W1은 게이트 전극(117)과 확산층 영역(113)의 오프셋량을 나타낸다. 또한, 도면 부호 W2는 게이트 전극(117)의 채널 길이방향의 절단면에 있어서의 전하 유지부(162)의 폭을 나타내고 있지만, 전하 유지부(162) 중 실리콘 질화막(142)의 게이트 전극(117)과 떨어진 측의 끝이, 게이트 전극(117)으로부터 떨어진 측의 전하 유지부(162)의 끝과 일치하고 있기 때문에, 전하 유지부(162)의 폭을 W2로서 정의하였다. 전하 유지부(162)와 확산층 영역(113)의 오버랩량은 W2-W1로 표시된다. 특히 중요한 것은 전하 유지부(162) 중 실리콘 질화막(142)이 확산층 영역(113)과 오버랩하는, 즉, W2>W1로 되는 관계를 만족시키는 것이다.
또한, 도 12에 나타내는 바와 같이, 전하 유지부(162a) 중 전하 유지막(142a)의 게이트 전극(117)과 떨어진 측의 끝이, 게이트 전극(117)으로부터 떨어진 측의 전하 유지부(162a)의 끝과 일치하고 있지 않은 경우는 W2를 게이트 전극(117)의 실리콘 산화막(141a)측의 끝에서부터 전하 유지막(142a)의 게이트 전극(117)과 먼 측의 끝까지로 정의하면 좋다.
도 13은 도 11의 구조에 있어서 전하 유지부(162)의 폭(W2)을 100nm로 고정하고, 오프셋량(W1)을 변화시켰을 때의 드레인 전류(Id)를 나타내고 있다. 여기서, 드레인 전류는 전하 유지부(162)를 소거상태(홀이 축적되어 있는)로 하고, 확산층 영역(112,113)을 각각 소스 전극, 드레인 전극으로 하여, 디바이스 시뮬레이션에 의해 구하였다.
도 13으로부터 명확해지는 바와 같이, W1이 100nm이상[즉, 실리콘 질화막(142)과 확산층 영역(113)이 오버랩하지 않는]에서는 드레인 전류가 급속히 감소하고 있다. 드레인 전류값은 판독동작 속도에 거의 비례하므로, W1이 100nm이상에서는 메모리의 성능은 급속히 열화한다. 한편, 실리콘 질화막(142)과 확산층 영역(113)이 오버랩하는 범위에 있어서는, 드레인 전류의 감소는 완만하다. 따라서, 전하를 유지하는 기능을 갖는 막인 실리콘 질화막(142)의 적어도 일부와 소스/드레인 영역[확산층 영역(113)]이 오버랩하는 것이 바람직하다. 이것과 마찬가지로, 전하 유지부(161)에 있어서도 전하를 유지하는 기능을 갖는 막인 실리콘 질화막(142)의 적어도 일부와 소스/드레인 영역[확산층 영역(112)]이 오버랩하는 것이 바람직하다.
상술한 디바이스 시뮬레이션의 결과를 근거로 하여 W2를 100nm로 고정하고, W1을 설계값으로서 60nm 및 100nm로 하여 메모리 셀 어레이를 제작하였다. W1이 60nm인 경우, 실리콘 질화막(142)과 확산층 영역(112,113)은 설계값으로서 40nm 오버랩하고, W1이 100nm인 경우, 설계값으로서 오버랩하지 않는다. 이들 메모리 셀 어레이의 판독시간을 측정한 결과, 편차를 고려한 최악의 경우에 비교하여 W1을 설계값으로서 60nm로 한 경우 쪽이, 판독 액세스 시간에서 100배 고속이었다. 실용상, 판독 액세스 시간은 1비트당 100나노초 이하인 것이 바람직하지만, W1=W2에서는 이 조건을 도저히 달성할 수 없는 것을 알았다. 또한, 제조 편차까지 고려한 경우, W2-W1>10nm인 것이 보다 바람직하는 것이 밝혀졌다.
전하 유지부(161)[영역(181)]에 기억된 정보의 판독은 실시형태1과 마찬가지로, 확산층 영역(112)을 소스 전극으로 하고, 확산층 영역(113)을 드레인 영역으로 하여 채널영역 중의 드레인 영역에 가까운 측에 핀치 오프점을 형성하는 것이 바람직하다. 즉, 2개의 전하 유지부 중 한쪽에 기억된 정보를 판독할 때에, 핀치 오프점을 채널영역 내이며, 다른쪽의 전하 유지부에 가까운 영역에 형성시키는 것이 바람직하다. 이것에 의해, 전하 유지부(162)의 기억 상황의 여하에 관계없이 전하 유지부(161)의 기억정보를 감도 좋게 검출할 수 있고, 2비트 동작을 가능하게 하는 큰 요인이 된다.
한편, 2개의 전하 유지부의 편측에만 정보를 기억시키는 경우, 또는, 2개의 전하 유지부를 동일한 기억상태로 하여 사용할 경우에는 판독시에 반드시 핀치 오프점을 형성하지는 않아도 좋다.
또한, 도 10에는 도시하고 있지 않지만, 반도체 기판(111)의 표면에 웰영역(N채널 소자의 경우는 P형 웰)을 형성하는 것이 바람직하다. 웰영역을 형성함으로써, 채널영역의 불순물 농도를 메모리 동작(재기록동작 및 판독동작)에 최적으로 하면서, 그 밖의 전기 특성(내압, 접합 용량, 단채널효과)을 제어하는 것이 용이하게 된다.
전하 유지부(161,162)는 메모리의 유지특성을 향상시키는 관점에서 전하를 유지하는 기능을 갖는 전하 유지막과 절연막을 포함하고 있는 것이 바람직하다. 이 실시형태에서는 전하 유지막으로서 전하를 트랩하는 준위를 갖는 실리콘 질화막(142), 절연막으로서 전하 유지막에 축적된 전하의 산란을 방지하는 작용이 있는 실리콘 산화막(141,143)을 이용하고 있다. 전하 유지부가 전하 유지막과 절연막을 포함함으로써 전하의 산란을 방지하여 유지특성을 향상시킬 수 있다. 또한, 전하 유지부가 전하 유지막으로만 구성되는 경우에 비해서 전하 유지막의 체적을 적절히 작게 할 수 있다. 전하 유지막의 체적을 적절히 작게 함으로써 전하 유지막 내에서의 전하의 이동을 제한하고, 기억유지 중에 전하이동에 의한 특성변화가 일어나는 것을 억제할 수 있다.
또한, 전하 유지부(161,162)는 게이트 절연막(114)의 표면과 대략 평행하게 배치되는 전하 유지막을 포함하는 것, 즉, 전하 유지부(161,162)에 있어서의 전하 유지막의 상면이, 게이트 절연막(114)의 상면으로부터 같은 거리에 위치하도록 배치되는 것이 바람직하다. 구체적으로는, 도 14에 나타내는 바와 같이, 전하 유지부(162)의 전하 유지막(142a)이 게이트 절연막(114)의 표면과 대략 평행한 면을 갖고있다. 즉, 전하 유지막(142a)은 게이트 절연막(114)의 표면에 대응하는 높이로부터 균일한 높이로 형성되는 것이 바람직하다. 전하 유지부(162) 중에, 게이트 절연막(114) 표면과 대략 평행한 전하 유지막(142a)이 있음으로써, 전하 유지막(142a)에 축적된 전하의 많고 적음에 의해 오프셋 영역(171)에서의 반전층의 형성되기 쉬움을 효과적으로 제어할 수 있고, 나아가서는 메모리 효과를 크게 할 수 있다. 또한, 전하 유지막(142a)을 게이트 절연막(114)의 표면과 대략 평행하게 함으로써, 오프셋량(W1)이 불균일한 경우에도 메모리 효과의 변화를 비교적 작게 유지할 수 있고, 메모리 효과의 편차를 억제할 수 있다. 또한, 전하 유지막(142a) 상부방향으로의 전하의 이동이 억제되고, 기억유지 중에 전하이동에 의한 특성변화가 일어나는 것을 억제할 수 있다.
또한, 전하 유지부(162)는 게이트 절연막(114)의 표면과 대략 평행한 전하 유지막(142a)과 채널영역(또는 웰영역)을 구획하는 절연막[예컨대, 실리콘 산화막(144) 중 오프셋 영역(171) 상의 부분]을 포함하는 것이 바람직하다. 이 절연막에 의해, 전하 유지막에 축적된 전하의 산란이 억제되어, 또한 유지특성의 좋은 반도체 기억장치를 얻을 수 있다.
또한, 전하 유지막(142a)의 막두께를 제어함과 아울러, 전하 유지막(142a) 아래의 절연막[실리콘 산화막(144) 중 오프셋 영역(171) 상의 부분]의 막두께를 일정하게 제어함으로써, 반도체 기판(111)의 표면에서부터 전하 유지막 중에 축적되는 전하까지의 거리를 대략 일정하게 유지할 수 있게 된다. 즉, 반도체 기판표면에서부터 전하 유지막 중에 축적되는 전하까지의 거리를, 전하 유지막(142a) 아래의절연막의 최소 막두께값에서부터 전하 유지막(142a) 아래의 절연막의 최대 막두께값과 전하 유지막(142a)의 최대 막두께값의 합까지의 사이로 제어할 수 있다. 이것에 의해, 전하 유지막(142a)에 축적된 전하에 의해 발생하는 전기력선의 밀도를 대략 제어할 수 있게 되고, 메모리 소자의 메모리 효과의 크기 편차를 매우 작게 할 수 있게 된다.
(실시형태4)
본 실시형태4는 전하 유지부(162)의 전하 유지막(142)이, 도 15에 나타내는 바와 같이, 거의 균일한 막두께이며, 게이트 절연막(114)의 표면과 대략 평행하게 배치되고(화살표181), 또한, 게이트 전극(117) 측면과 대략 평행하게 배치된(화살표182) 형상을 갖고 있다.
게이트 전극(117)에 양의 전압이 인가된 경우에는 전하 유지부(162) 중에서의 전기력선은 화살표183과 같이, 실리콘 질화막(142)을 2회(화살표182 및 화살표181이 나타내는 부분) 통과한다. 또한, 게이트 전극(117)에 음의 전압이 인가되었을 때는 전기력선의 방향은 반대측이 된다. 여기서, 실리콘 질화막(142)의 비유전율(比誘電率)은 약 6이며, 실리콘 산화막(141,143)의 비유전율은 약 4이다. 따라서, 화살표181로 나타내는 전하 유지막만이 존재하는 경우보다, 화살표181 및 화살표182로 나타내는 전하 유지막이 존재하는 경우 쪽이, 전기력선 183방향에 있어서의 전하 유지부(162)의 실효적인 비유전율이 크게 되고, 전기력선의 양단에서의 전위차를 보다 작게 할 수 있다. 즉, 게이트 전극(117)에 인가된 전압의 많은 부분이 오프셋 영역(171)에 있어서의 전계를 강하게 하기 위해 사용되어지게 된다.
재기록 동작시에 전하가 실리콘 질화막(142)에 주입되는 것은 발생된 전하가 오프셋 영역(171)에 있어서의 전계에 의해 끌어 들여지기 때문이다. 따라서, 화살표182로 나타내어지는 전하 유지막을 포함함으로써, 재기록 동작시에 전하 유지부(162)에 주입되는 전하가 증가하고, 재기록 속도가 증대한다.
또한, 실리콘 산화막(143)의 부분도 실리콘 질화막인 경우, 즉, 전하 유지막이 게이트 절연막(114)의 표면에 대응하는 높이에 대하여 균일하지 않은 경우, 실리콘 질화막의 상방향으로의 전하의 이동이 현저하게 되어 유지특성이 악화된다.
전하 유지막은 실리콘 질화막 대신에 비유전율이 매우 큰 산화하프늄 등의 고유전체로 형성되는 것이 보다 바람직하다.
또한, 전하 유지부(161,162)는 게이트 절연막(114)의 표면과 대략 평행한 전하 유지막과 채널영역(또는 웰영역)을 구획하는 절연막[실리콘 산화막(141) 중 오프셋 영역(171) 상의 부분]을 추가로 포함하는 것이 바람직하다.
이 절연막에 의해, 전하 유지막에 축적된 전하의 산란이 억제되어 더욱 유지특성을 향상시킬 수 있다.
또한, 전하 유지부는 게이트 전극과, 게이트 전극 측면과 대략 평행한 쪽으로 연장된 전하 유지막을 구획하는 절연막[실리콘 산화막(141) 중 게이트 전극(117)에 접한 부분]을 추가로 포함하는 것이 바람직하다. 이 절연막에 의해, 게이트 전극으로부터 전하 유지막으로 전하가 주입되어 전기적 특성이 변화하는 것을 방지하고, 반도체 기억장치의 신뢰성을 향상시킬 수 있다.
또한, 실시형태3과 마찬가지로, 실리콘 질화막(142) 아래의 절연막[실리콘산화막(141) 중 오프셋 영역(171) 상의 부분]의 막두께를 일정하게 제어하는 것, 또한, 게이트 전극 측면 상에 배치되는 절연막[실리콘 산화막(141) 중 게이트 전극(117)에 접한 부분]의 막두께를 일정하게 제어하는 것이 바람직하다. 이것에 의해, 실리콘 질화막(142)에 축적된 전하에 의해 발생하는 전기력선의 밀도를 대략 제어할 수 있음과 아울러 전하 누전을 방지할 수 있다.
(실시형태5)
본 실시형태5는 게이트 전극, 전하 유지부 및 소스/드레인 영역간 거리의 최적화에 관한 것이다.
도 16에 나타내는 바와 같이, 도면 부호 A는 채널 길이방향의 절단면에 있어서의 게이트 전극길이, 도면 부호 B는 소스/드레인 영역간의 거리(채널 길이), 도면 부호 C는 한쪽의 전하 유지부의 끝에서부터 다른쪽의 전하 유지부의 끝까지의 거리, 즉, 채널 길이방향의 절단면에 있어서의 한쪽의 전하 유지부 내의 전하를 유지하는 기능을 갖는 막의 끝(게이트 전극과 떨어져 있는 측)에서부터 다른쪽의 전하 유지부 내의 전하를 유지하는 기능을 갖는 막의 끝(게이트 전극과 떨어져 있는 측)까지의 거리를 나타낸다.
우선, B<C인 것이 바람직하다. 채널영역 중 게이트 전극(117) 아래의 부분과 소스/드레인 영역(112,113) 사이에는 오프셋 영역(171)이 존재한다. B<C에 의해, 전하 유지부(161,162)[실리콘 질화막(142)]에 축적된 전하에 의해, 오프셋 영역(171)의 전체영역에 있어서, 반전의 용이성이 효과적으로 변동한다. 따라서, 메모리 효과가 증대하고, 특히 판독동작의 고속화가 실현된다.
또한, 게이트 전극(117)과 소스/드레인 영역(112,113)이 오프셋되어 있는 경우, 즉, A<B가 성립할 경우에는 게이트 전극에 전압을 인가하였을 때의 오프셋 영역의 반전 용이성이 전하 유지부에 축적된 전하량에 의해 크게 변화되고, 메모리 효과가 증대함과 아울러 단채널효과를 저감할 수 있다. 단, 메모리 효과가 발현되는 한에 있어서는 오프셋 영역이 반드시 존재할 필요는 없다. 오프셋 영역(171)이 없는 경우에 있어서도 소스/드레인 영역(112,113)의 불순물 농도가 충분히 엷으면 전하 유지부(161,162)[실리콘 질화막(142)]에 있어서 메모리 효과가 발현될 수 있다.
따라서, A<B<C인 것이 가장 바람직하다.
(실시형태6)
이 실시형태의 반도체 기억장치는 도 17에 나타내는 바와 같이, 실시형태3에 있어서의 반도체 기판을 SOI기판으로 하는 것 이외에는 실질적으로 마찬가지의 구성을 갖는다.
이 반도체 기억장치는 반도체 기판(186) 상에 매립 산화막(188)이 형성되고, 또한 그 위에 SOI층이 형성되어 있다. SOI 층 내에는 확산층 영역(112,113)이 형성되고, 그 이외의 영역은 보디 영역(반도체층)(187)으로 되어 있다.
이 반도체 기억장치에 의해서도 실시형태3의 반도체 기억장치와 마찬가지의 작용 효과를 거둔다. 또한, 확산층 영역(112,113)과 보디 영역(187)의 접합 용량을 현저하게 작게 할 수 있으므로, 소자의 고속화나 저소비 전력화가 가능하게 된다.
(실시형태7)
이 실시형태의 반도체 기억장치는 도 18에 나타내는 바와 같이, 실시형태3에 있어서 N형의 소스/드레인 영역(112,113)의 채널측에 인접하여, P형 고농도 영역(191)을 추가한 것 이외에는 실질적으로 마찬가지의 구성을 갖는다.
즉, P형 고농도 영역(191)에 있어서의 P형를 주는 불순물(예컨대 보론) 농도가 영역(192)에 있어서의 P형를 주는 불순물 농도보다 높다. P형 고농도 영역(191)에 있어서의 P형의 불순물 농도는, 예컨대, 5×1017~ 1×1019㎝-3정도가 적절하다. 또한, 영역(192)의 P형의 불순물 농도는, 예컨대, 5×1O16~ 1×1O18㎝-3으로 할 수 있다.
이와 같이, P형 고농도 영역(191)을 설치함으로써, 확산층 영역(112,113)과 반도체 기판(111)의 접합이 전하 유지부(161,162)의 바로밑에서 급준하게 된다. 그 때문에, 기록 및 소거동작시에 핫 캐리어가 발생하기 쉽게 되고, 기록동작 및 소거동작의 전압을 저하시키고, 또는 기록동작 및 소거동작을 고속으로 할 수 있게 된다. 또한, 영역(192)의 불순물 농도는 비교적 엷으므로, 메모리가 소거상태에 있을 때의 임계값이 낮고, 드레인 전류는 크게 된다. 그 때문에, 판독속도가 향상된다. 따라서, 재기록 전압이 낮고 또는 재기록 속도가 고속이며, 또한, 판독속도가 고속인 반도체 기억장치를 얻을 수 있다.
또한, 도 18에 있어서, 소스/드레인 영역 근방이며 전하 유지부(161,162)의 아래[즉, 게이트 전극(117)의 바로밑이 아닌]에 있어서, P형 고농도 영역(191)을 설치함으로써, 트랜지스터 전체로서의 임계값은 현저하게 상승한다. 이 상승의 정도는 P형 고농도 영역(191)이 게이트 전극(117)의 바로밑에 있을 경우에 비해서 현저하게 크다. 전하 유지부(161,162)에 기록 전하(트랜지스터가 N채널형인 경우는 전자)가 축적된 경우는 이 차가 한층 크게 된다. 한편, 전하 유지부(161,162)에 충분한 소거 전하(트랜지스터가 N채널형인 경우는 정공)가 축적된 경우는, 트랜지스터 전체로서의 임계값은 게이트 전극(117) 아래의 채널영역[영역(192)]의 불순물 농도에 의해 결정되는 임계값까지 저하한다. 즉, 소거시의 임계값은 P형 고농도 영역(191)의 불순물 농도에는 의존하지 않고, 한편으로, 기록시의 임계값은 매우 큰 영향을 받는다. 따라서, P형 고농도 영역(191)을 전하 유지부 아래이며 소스/드레인 영역 근방에 배치함으로써, 기록시의 임계값만이 매우 크게 변동하고, 메모리 효과(기록시와 소거시에서의 임계값의 차)를 현저하게 증대시킬 수 있다.
(실시형태8)
본 실시형태의 반도체 기억장치는 도 19에 나타내는 바와 같이, 실시형태3에 있어서, 전하 유지막[실리콘 질화막(142)]과 채널영역 또는 웰영역을 구획하는 절연막의 두께(T3)가 게이트 절연막(114)의 두께(T4)보다 얇은 것 이외에는 실질적으로 마찬가지의 구성을 갖는다.
게이트 절연막(114)은 메모리의 재기록 동작시에 있어서의 내압의 요청 때문에, 그 두께(T4)에는 하한값이 존재한다. 그러나, 절연막의 두께(T3)는 내압의 요점에 상관없이 T4보다 얇게 할 수 있다. T3을 얇게 함으로써 전하 유지부(161,162)로의 전하의 주입이 용이하게 되고, 기록동작 및 소거동작의 전압을 저하시키고, 또는 기록동작 및 소거동작을 고속으로 할 수 있게 되고, 또한, 실리콘 질화막(142)에 전하가 축적되었을 때에 채널영역 또는 웰영역에 유지되는 전하량이 증가되기 때문에 메모리 효과를 증대시킬 수 있다.
따라서, T3<T4로 함으로써, 메모리의 내압 성능을 저하시키는 일이 없고, 기록동작 및 소거동작의 전압을 저하시키고, 또는 기록동작 및 소거동작을 고속으로 하고, 또한 메모리 효과를 증대시킬 수 있게 된다.
또한, 절연막의 두께(T3)는 제조 프로세스에 의한 균일성이나 막질이 일정한 수준을 유지할 수 있고, 또한 유지특성이 극단적으로 열화하지 않는 한계가 되는 0. 8nm이상인 것이 보다 바람직하다.
(실시형태9)
이 실시형태의 반도체 기억장치는 도 20에 나타내는 바와 같이, 실시형태3에 있어서, 전하 유지막[실리콘 질화막(142)]과 채널영역 또는 웰영역을 구획하는 절연막[실리콘 산화막(141)]의 두께(T3)가 게이트 절연막(114)의 두께(T4)보다 두꺼운 것 이외에는 실질적으로 마찬가지의 구성을 갖는다.
게이트 절연막(114)은 소자의 단채널효과 방지의 요청 때문에, 그 두께(T4)에는 상한값이 존재한다. 그러나, 절연막의 두께(T3)는 단채널효과 방지의 요청에 상관없이, T4보다 두껍게 할 수 있다. T3을 두껍게 함으로써, 전하 유지부에 축적된 전하가 산란하는 것을 방지하고, 메모리의 유지특성을 개선할 수 있게 된다.
따라서, T3>T4로 함으로써, 메모리의 단채널효과를 악화시키는 일없이 유지특성을 개선할 수 있게 된다.
또한, 절연막의 두께(T3)는 재기록 속도의 저하를 고려하여 20nm이하인 것이바람직하다.
Claims (13)
- 반도체 기판(1,111,187);상기 반도체 기판(1,111,187) 상에 형성된 게이트 절연막(12,114);상기 게이트 절연막(12,114) 상에 형성된 단일의 게이트 전극(13,117);상기 단일의 게이트 전극(13,117) 측벽의 양측에 형성된 2개의 전하 유지부(61,62,161,162,162a);상기 2개의 전하 유지부(61,62,161,162,162a)의 각각에 대응하는 2개의 확산층 영역(17,18,112,113); 및상기 단일의 게이트 전극(13,117) 아래에 배치된 채널영역을 구비하고:상기 전하 유지부(61,62,161,162,162a)는 전하를 축적하는 기능을 갖는 제 1 절연체(15,142,142a)로 이루어지는 막이, 제 2 절연체(14,141,141a)와 제 3 절연체(16,143)에 끼워진 구조를 갖고,상기 전하 유지부(61,62,161,162,162a)는 상기 제 1 절연체(15,142,142a)에 유지된 전하의 많고 적음에 따라, 상기 게이트 전극(13,117)에 전압을 인가하였을 때의 상기 한쪽의 확산층 영역(17,18,112,113)으로부터 다른쪽의 확산층 영역(17,18,112,113)으로 흐르는 전류량을 변화시키도록 구성되어 이루어지는 것을 특징으로 하는 반도체 기억장치.
- 제1항에 있어서, 상기 제 1 절연체(15,142,142a)에 있어서의 진공준위와 전도 전자대의 최저 준위의 에너지 차를 χ1로 하고,상기 제 2 절연체(14,141,141a)에 있어서의 진공준위와 전도 전자대의 최저 준위의 에너지 차를 χ2로 하고,상기 제 3 절연체(16,143)에 있어서의 진공준위와 전도 전자대의 최저 준위의 에너지 차를 χ3으로 할 때,χ1>χ2 또한 χ1>χ3인 것을 특징으로 하는 반도체 기억장치.
- 제1항에 있어서, 상기 제 1 절연체(15,142,142a)에 있어서의 진공준위와 가전자대의 최고 준위의 에너지 차를 φ1로 하고,상기 제 2 절연체(14,141,141a)에 있어서의 진공준위와 가전자대의 최고 준위의 에너지 차를 φ2로 하고,상기 제 3 절연체(16,143)에 있어서의 진공준위와 가전자대의 최고 준위의 에너지 차를 φ3으로 할 때,φ1<φ2 또한, φ1<φ3인 것을 특징으로 하는 반도체 기억장치.
- 제1항에 있어서, 상기 제 1 절연체(15,142,142a)에 있어서의 진공준위와 전도 전자대의 최저 준위의 에너지 차를 χ1로 하고,상기 제 2 절연체(14,141,141a)에 있어서의 진공준위와 전도 전자대의 최저 준위의 에너지 차를 χ2로 하고,상기 제 3 절연체(16,143)에 있어서의 진공준위와 전도 전자대의 최저 준위의 에너지 차를 χ3으로 하고,상기 제 1 절연체(15,142,142a)에 있어서의 진공준위와 가전자대의 최고 준위의 에너지 차를 φ1로 하고,상기 제 2 절연체(14,141,141a)에 있어서의 진공준위와 가전자대의 최고 준위의 에너지 차를 φ2로 하고상기 제 3 절연체(16,143)에 있어서의 진공준위와 가전자대의 최고 준위의 에너지 차를 φ3으로 할 때,χ1>χ2, χ1>χ3, φ1<φ2, φ1<φ3 모두를 만족하는 것을 특징으로 하는 반도체 기억장치.
- 제1항에 있어서, 상기 제 1 절연체(15,142,142a)는 실리콘 질화물이고, 상기 제 2 및 제 3 절연막(14,16,141,141a,143)은 실리콘 산화물인 것을 특징으로 하는 반도체 기억장치.
- 제5항에 있어서, 실리콘 산화물인 상기 제 2 절연체(14,141,141a)는 막상이며, 상기 반도체 기판(1,111,187)과 상기 제 1 절연체(15,142,142a)를 구획하고 있고,상기 반도체 기판(1,111,187) 상에 있어서의 상기 제 2 절연체(14,141,141a)로 이루어지는 막의 두께는 1.5nm이상이며 15nm이하인 것을 특징으로 하는 반도체 기억장치.
- 제5항에 있어서, 실리콘 질화물인 상기 제 1 절연체(15,142,142a)로 이루어지는 막의 두께는 상기 반도체 기판(1,111,187) 상에 있어서 2nm이상이며 15nm이하인 것을 특징으로 하는 반도체 기억장치.
- 제1항에 있어서, 상기 제 2 절연체(14,141,141a)는 막상이며, 상기 반도체 기판(1,111,187) 및 상기 게이트 전극(13,117)의 측벽과, 상기 제 1 절연체(15,142,142a)를 구획하고 있고,상기 게이트 전극(13,117)의 측벽 근방에 있어서의 상기 제 2 절연체(14,141,141a)로 이루어지는 막의 두께는, 상기 반도체 기판(1,111,187) 상에 있어서의 상기 제 2 절연체(14,141,141a)로 이루어지는 막의 두께보다 두꺼운 것을 특징으로 하는 반도체 기억장치.
- 제5항에 있어서, 상기 반도체 기판(1,111,187) 상에 있어서의 상기 제 2 절연체(14,141,141a)로 이루어지는 막의 두께가, 상기 게이트 절연막(12,114)의 두께보다 얇고, 또한 0. 8nm이상인 것을 특징으로 하는 반도체 기억장치.
- 제5항에 있어서, 상기 반도체 기판(1,111,187) 상에 있어서의 상기 제 2 절연체(14,141,141a)로 이루어지는 막의 두께가, 상기 게이트 절연막(12,114)의 두께보다 두껍고, 또한 20nm이하인 것을 특징으로 하는 반도체 기억장치.
- 제1항에 있어서, 상기 전하를 축적하는 기능을 갖는 제 1 절연체(15,142,142a)로 이루어지는 막의 적어도 일부가 상기 확산층 영역(17,18,112,113)의 일부에 오버랩하도록 형성되어 이루어지는 것을 특징으로 하는 반도체 기억장치.
- 제1항에 있어서, 상기 전하를 축적하는 기능을 갖는 제 1 절연체(15,142,142a)로 이루어지는 막이, 게이트 절연막(12,114)의 표면과 대략 평행한 표면을 갖는 부분을 포함하는 것을 특징으로 하는 반도체 기억장치.
- 제12항에 있어서, 상기 전하를 축적하는 기능을 갖는 제 1 절연체(15,142,142a)로 이루어지는 막이, 게이트 전극(13,117) 측면과 대략 평행으로 연장된 부분을 포함하는 것을 특징으로 하는 반도체 기억장치.
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