KR20040087196A - 반도체 소자의 형성 방법 - Google Patents
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Abstract
반도체 기판 상에 잔여 산화막을 두껍게 형성하는 방법을 개시한다. 상기 방법에 따르면, 반도체 기판 상에 위치하는 잔여 산화막에 대하여 이온주입공정을 저에너지로 진행하고, 게이트 재산화 공정을 진행하여, 반도체 기판 상의 잔여 산화막을 충분히 두껍게 형성할 수 있다. 이로써 후속의 식각 공정에서 하부의 반도체 기판을 보호하며 동시에 반도체 소자의 고집적화에 기여할 수 있다.
Description
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 좀 더 상세하게는 반도체 기판 상의 산화막 형성 방법에 관한 것이다.
반도체 소자는 고집적화되면서 고성능과 저전력 소모가 요구되고 있다. DRAM 소자에 있어서 소자의 고집적화에 따라 리프레쉬 주기가 증가되어야 한다. 그러나 리프레쉬 주기는 게이트 스페이서 또는 콘택홀 형성을 위한 식각 공정에서 반도체 기판이 손상되어 취약해질 수 있다.
도 1은 종래기술에 따른 반도체 소자의 단면도를 나타낸다.
도 1을 참조하면, 반도체 기판(1) 상에 게이트 산화막(3), 폴리실리콘막(5), 텅스텐실리사이드막(7) 및 캐핑막(9)을 차례로 적층하고 패터닝하여 게이트 패턴을 형성한다. 이때 상기 게이트 산화막(3)은 상기 게이트 패턴의 양 측의 기판 상에서 기판을 보호하기 위하여 완전히 제거되지 않고 일부 남겨진다. 이렇게 남겨진 게이트 산화막을 편의상 잔여산화막(11)이라 명한다.상기 게이트 패턴을 이용하여 이온주입공정을 실시하여 상기 반도체 기판 내에 불순물 영역(13)을 형성한다. 상기 패터닝 과정에서 상기 게이트 패턴과 상기 기판의 손상을 치료하기 위하여 게이트 재산화 공정을 실시하여 상기 잔여산화막(11)을 좀더 두껍게 형성하는 동시에 상기 폴리실리콘막(5)과 상기 텅스텐실리사이드막(7)의 측벽에 산화막(15)을 형성한다. 상기 게이트 패턴의 측벽을 덮는 스페이서를 형성하기 위하여 절연막을 적층하고 패터닝하여 스페이서(17)를 형성한다. 이때, 상기 스페이서(17)를 형성하기 위한 패터닝 공정에서 상기 잔여산화막(11)이 충분히 두껍지 않아서 도 1과 같이 패터닝되어 결국 상기 반도체 기판(1)까지 패터닝될 수 있다. 이는 반도체 소자의 신뢰도를 저하시킨다. 이를 방지하기 위하여, 처음에 게이트 산화막을 매우 두껍게 형성할 수 있으나 이는 후속에 형성될 게이트 패턴도 두꺼운 게이트 산화막을 갖게 되므로 게이트의 문턱전압이 상승하며 소자의 속도가 저하된다.
따라서 이를 방지하기 위하여 도 2에 도시된바와 같이 게이트 패턴을 형성하고 이온주입공정을 진행하고, 게이트 재산화공정을 진행한 후, CVD 산화막(16)을 콘포말하게 증착할 수 있다. 후속으로 스페이서(17)를 형성할 때, 불순물 영역(13) 상에 잔여산화막(11)과 CVD 산화막(16)이 적층되어 있으므로 도 1과 같이 반도체기판(1)이 패터닝되지 않는다. 그러나 CVD 산화막(16)에 의해 게이트 패턴의 전체 폭이 늘어나게 되어 고집적화에 어려움을 준다.
따라서, 상기 문제점들을 해결하기 위하여, 본 발명의 기술적 과제는 불순물 영역 상의 잔여 산화막을 충분히 두껍게 형성하여 하부의 반도체 기판을 보호하며 동시에 고집적화에 기여할 수 있는 반도체 소자의 형성 방법을 제공하는데 있다.
도 1은 종래기술에 따른 반도체 소자의 단면도를 나타낸다.
도 2는 다른 종래기술에 따른 반도체 소자의 단면도를 나타낸다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 나타내는 공정 단면도들을 순차적으로 나타낸다.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 나타내는 공정 단면도들을 순차적으로 나타낸다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 형성 방법은 불순물 영역 상의 잔여 산화막에 대해 이온주입공정을 낮은 에너지로 진행한 후, 게이트 재산화 공정을 진행하여 잔여 산화막을 두껍게 형성하는 것을 특징으로 한다.
좀 더 상세하게, 상기 방법은 다음과 같다. 반도체 기판 상에 게이트 산화막, 게이트 전극막 및 캐핑막을 차례로 적층한다. 상기 캐핑막, 상기 게이트 전극막 및 상기 게이트 산화막을 차례로 패터닝하여 반도체 기판 상에 차례로 적층된 게이트 산화막 패턴, 게이트 전극 및 캐핑막 패턴으로 이루어지는 게이트 패턴을 형성하는 동시에 상기 게이트 패턴 양측의 반도체 기판 상에 게이트 산화막을 일부 남겨 잔여 산화막을 형성한다. 상기 잔여 산화막에 대해 제 2 이온주입공정을 진행한다. 그리고, 게이트 재산화(gate re-oxidation) 공정을 실시한다.
상기 방법에 있어서, 상기 제 2 이온주입공정은 바람직하게는 0.01 내지 1.2 keV의 에너지를 사용하여 진행된다. 상기 제 2 이온주입공정은 바람직하게는비소(As), 아르곤(Ar), 붕소(B), 질소(N), 실리콘(Si) 및 게르마늄(Ge)을 포함하는 그룹에서 선택되는 하나의 원소의 이온을 이용하여 진행된다. 상기 이온은 바람직하게는 1x1014원자/cm2~1x1015원자/cm2의 도우즈로 주입된다. 상기 게이트 재산화 공정은 바람직하게는 수소(H2), 산소(O2) 및 수분(H2O)를 포함하는 그룹에서 선택되는 적어도 하나의 가스를 이용하여 진행된다.
상기 방법에 있어서, 상기 잔여산화막에 대해 이온주입공정을 실시하기 전에, 상기 게이트 패턴을 이온주입마스크로 사용하여 상기 반도체 기판에 대하여 제 1 이온주입공정을 진행하여 상기 반도체 기판 내에 불순물 영역을 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 나타내는 공정 단면도들을 순차적으로 나타낸다.
도 3a를 참조하면, 반도체 기판(100) 상에 게이트 산화막(103), 제 1 도전막(105), 제 2 도전막(107) 및 캐핑막(109)을 순차적으로 적층하고 패터닝하여 게이트 패턴을 형성한다. 이때, 상기 패터닝과정에서 상기 게이트 산화막(103)은 상기 게이트 패턴의 양측의 반도체 기판 상에서 완전히 제거되지 않고 소정 두께 남는다. 이렇게 남겨진 게이트 산화막을 잔여산화막(111)이라 명한다. 상기 게이트 산화막(103)은 열산화막으로 형성될 수 있다. 상기 게이트 산화막(103)은 50Å의 두께로 형성될 수 있다. 상기 패터닝 과정 후의 상기 잔여산화막(111)은 20~30Å의 두께를 갖을 수 있다. 상기 제 1 도전막(105)은 폴리실리콘으로 형성될 수 있다. 상기 제 2 도전막(107)은 텅스텐, 구리, 및 알루미늄을 포함하는 그룹에서 선택되는 하나의 금속, 또는 상기 금속의 질화물, 또는 상기 금속의 실리사이드, 또는 폴리실리콘으로 형성될 수 있다. 상기 캐핑막(109)은 실리콘 질화막으로 형성될 수 있다. 상기 게이트 패턴을 이온주입 마스크로 사용하여 상기 반도체 기판(100) 내에 불순물을 주입하는 제 1 이온주입공정을 진행하여 불순물 영역(113)을 형성한다. 상기 제 1 이온주입공정은 바람직하게는 비소(As), 붕소(B), 이불화붕소(BF2), 및 인(P)을 포함하는 그룹에서 선택되는 하나의 물질을 이용하여 10~100keV의 에너지를 이용하여 진행된다.
도 3b를 참조하면, 상기 불순물 영역(113) 상에 위치하는 상기 잔여산화막(111)에 대해 제 2 이온주입공정을 진행한다. 상기 제 2 이온주입공정은 기울기(tilt)를 0°로 하고 0.01~1.2keV의 저에너지를 사용하여 진행되어 상기 잔여산화막(111) 내에 또는 상기 잔여산화막(111)과 상기 불순물 영역(113)의 계면에 격자결함(D)등을 형성한다. 이때, 상기 제 2 이온주입공정은 비소(As), 아르곤(Ar), 붕소(B), 질소(N), 실리콘(Si) 및 게르마늄(Ge)을 포함하는 그룹에서 선택되는 하나의 원소의 이온을 이용하여 진행된다. 상기 이온은 바람직하게는 1x1014원자/cm2~1x1015원자/cm2의 도우즈로 주입된다. 상기 제 2 이온주입공정은 0.01~1.2keV의 저에너지를 사용하여 진행되므로 상기 불순물 영역(113)내에 영향을 미치지 않는다.
도 3c를 참조하면, 상기 제 2 이온주입공정이 완료된 상태에서, 상기 패터닝 공정 및 상기 이온주입공정들도안 형성된 게이트 패턴의 손상 또는 반도체 기판의 손상을 치유하기 위하여, 상기 반도체 기판(100)에 대해 게이트 재산화공정을 실시하여 상기 불순물 영역(113) 상의 상기 잔여산화막(111)을 두껍게 형성하는 동시에 상기 제 1 도전막(105) 및 상기 제 2 도전막(107)의 측벽들에 산화막(115)을 형성한다. 이때, 상기 잔여산화막(111)은 상기 제 2 이온주입공정에 의해 종래보다 더욱 두껍게 형성된다. 즉, 상기 제 2 이온주입공정에 의해 형성된 상기 잔여산화막(111) 내의 또는 상기 불순물 영역(113)과의 경계의 격자결함(D)등에 상기 게이트 재산화 공정에서 공급되는 산소가 침투하여 종래보다 더욱 두꺼운 잔여산화막(111a)을 형성하게 된다. 상기 게이트 재산화공정은 급속열처리(Rapid thermal treatment) 장비에서 수백초 동안 또는 노(furnace)에서 수시간동안 진행될 수 있다. 상기 게이트 재산화 공정은 수소(H2), 산소(O2) 및 수분(H2O)를 포함하는 그룹에서 선택되는 적어도 하나의 가스를 이용하여 진행될 수 있다. 좀 더 구체적으로, 상기 제 2 도전막이 텅스텐, 텅스텐 질화막 또는 텅스텐 실리사이드로 이루어진 경우 상기 게이트 재산화 공정은 바람직하게는 수소(H2)와 수분(H2O)을 공급하여 진행된다. 상기 제 2 도전막이 텅스텐을 포함하지 않는 물질로 이루어진 경우, 상기 게이트 재산화 공정은 산소(O2) 또는 수분(H2O)을 공급하여 진행된다.
도 3d를 참조하면, 상기 게이트 패턴의 프로파일을 따라 실리콘 질화막과 같은 절연막을 콘포말하게 적층하고 이방성으로 식각하여 상기 게이트 패턴의 측벽을 덮는 스페이서(117)을 형성한다. 이때, 상기 잔여산화막(111a)이 상기 제 2 이온주입공정과 상기 게이트 재산화 공정에 의해 충분히 두껍게 형성되어 공정 마진이 커진다. 따라서 상기 패터닝공정에서 상기 잔여산화막(111a)은 일부 식각되더라도 상기 불순물 영역(113)을 보호하는 잔여산화막(111b)이 남게된다.
경우에 따라서 잔여산화막(111)을 두껍게 형성하는 것이 필요하지 않는 영역은 도 4와 같이 포토레지스트 패턴(110)을 이용하여 잔여산화막(111)을 두껍게 형성할 영역에 대해서만 제 2 이온주입공정을 실시한다.
따라서, 상술한 바와 같이 본 발명에 의한 반도체 소자의 형성 방법에 따르면, 반도체 기판 상에 위치하는 잔여 산화막에 대하여 이온주입공정을 저에너지로 진행하고, 게이트 재산화 공정을 진행하여, 반도체 기판 상의 잔여 산화막을 충분히 두껍게 형성할 수 있다. 이로써 후속의 식각 공정에서 하부의 반도체 기판을 보호하며 동시에 반도체 소자의 고집적화에 기여할 수 있다.
Claims (6)
- 반도체 기판 상에 게이트 산화막, 게이트 전극막 및 캐핑막을 차례로 적층하는 단계;상기 캐핑막, 상기 게이트 전극막 및 상기 게이트 산화막을 차례로 패터닝하여 반도체 기판 상에 차례로 적층된 게이트 산화막 패턴, 게이트 전극 및 캐핑막 패턴으로 이루어지는 게이트 패턴을 형성하는 동시에 상기 게이트 패턴 양측의 반도체 기판 상에 게이트 산화막을 일부 남겨 잔여산화막을 형성하는 단계;상기 잔여 산화막에 대해 이온주입공정을 진행하는 단계; 및게이트 재산화(gate re-oxidation) 공정을 실시하는 단계를 구비하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 이온주입공정은 0.01 내지 1.2 keV의 에너지를 사용하여 진행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 이온주입공정은 비소(As), 아르곤(Ar), 붕소(B), 질소(N), 실리콘(Si) 및 게르마늄(Ge)을 포함하는 그룹에서 선택되는 하나의 원소의 이온을 이용하여 진행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 3 항에 있어서,상기 이온은 1x1014원자/cm2~1x1015원자/cm2의 도우즈로 주입되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 게이트 재산화 공정은 수소(H2), 산소(O2) 및 수분(H2O)를 포함하는 그룹에서 선택되는 적어도 하나의 가스를 이용하여 진행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 잔여 산화막에 대해 이온주입공정을 진행하기 전에,상기 게이트 패턴을 이온주입마스크로 사용하여 상기 반도체 기판 내에 불순물 영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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Legal Events
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| WITN | Withdrawal due to no request for examination |