KR20040084708A - 내장 반도체 칩을 갖는 다층 회로 기판의 제조 방법 - Google Patents

내장 반도체 칩을 갖는 다층 회로 기판의 제조 방법 Download PDF

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KR20040084708A
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KR
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semiconductor chip
layer
back side
polished
adhesion
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KR1020040019576A
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스노하라마사히로
무라야마게이
히가시미츠토시
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신꼬오덴기 고교 가부시키가이샤
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Abstract

복수의 배선층과 절연층이 적층되어 형성되는 다층 구조 회로와 그 내부에 반도체 칩이 내장되어, 이루어진 다층 회로 기판의 제조 방법에 있어서, 이미 형성되어 있는 하부의 배선층 상에, 그 액티브면을 아래로 향하도록 하여, 연마된 뒷면을 갖는 반도체 칩을 탑재하는 단계, 및 상기 반도체 칩이 탑재되어 있는 상기 층 위에, 절연층을 형성하는 단계를 포함하고, 상기 절연층을 형성하는 단계 전에, 상기 절연층과의 그 밀착성을 향상시키기 위해, 상기 반도체 칩의 연마된 뒷면을 처리하는 단계를 더 포함하는 다층 회로 기판의 제조 방법을 제공한다.

Description

내장 반도체 칩을 갖는 다층 회로 기판의 제조 방법{METHOD OF PRODUCTION OF MULTILAYER CIRCUIT BOARD WITH BUILT-IN SEMICONDUCTOR CHIP}
본 발명은 복수의 배선층과 절연층이 서로 적층되어 형성된 다층 구조 회로 및 그 사이에 포함된 반도체 칩으로 이루어지는 다층 회로 기판의 제조 방법에 관한 것이다.
내장 반도체 칩을 갖는 다층 회로 기판은 박형 기판(thin board)으로서 널리사용되고 있다. 상기 내장 반도체 칩은 제한된 기판 두께 내에 맞추기 위해 가능한 한 얇게 만들어야 한다. 이를 위한 수단으로서, 뒷면을 연마하여 반도체 칩의 두께를 저감시키는 것이 행해지고 있다(예를 들어, 미국 2001/0008794A1, [0103] 내지 [0110]를 참조). 그러나, 그 뒷면이 연마된 이러한 반도체 칩은 다층 회로 기판의 제조 공정에 있어서 다음과 같은 문제점이 있었다.
즉, 내장해야할 반도체 칩은 그 액티브면이 아래로 향하도록 하여 하부의 배선층 위에 탑재하고, 그 위에 절연막을 형성하는 경우, 때로는 상기 평활면으로 연마된 뒷면은 그 위에 적층되는 절연막과의 비효율적인 밀착성을 가질 수 있다. 그 결과, 다층 회로 기판의 제조 공정의 일부로서 리플로우(reflow) 처리를 실행한다든지 혹은 완성된 다층 회로 기판의 테스트로서 환경 시험 등을 실행하는 때에, 상기 절연막이 수지의 수축 응력으로 인해 상기 반도체 칩으로부터 박리되어 버리는 문제가 일어났었다.
본 발명은 평활면으로 연마된 뒷면을 갖는 반도체 칩과 절연층을 형성하는 절연막 사이의 밀착성을 높인, 반도체 칩을 내장하는 다층 회로 기판의 제조 방법을 제공하는 것을 목적으로 한다.
도 1의 (a) 내지 (h)는 본 발명의 제 1 실시예에 따라 커플링재(coupling agent)로 반도체 칩의 뒷면을 도포함으로써 밀착성을 향상시키는 처리를 위한 수순(procedure)의 일례를 나타내는 단면도,
도 2의 (a) 내지 (h)는 본 발명의 제 2 실시예에 따라 반도체 칩의 뒷면 위에 밀착층을 형성함으로써 밀착성을 향상시키는 처리를 위한 수순의 일례를 나타내는 단면도,
도 3의 (a) 내지 (h)는 본 발명의 제 3 실시예에 따라 반도체 칩의 뒷면을 조화(粗化, roughening)함으로써 밀착성을 향상시키는 처리를 위한 수순의 일례를 나타내는 단면도,
도 4의 (a) 내지 (i)는 본 발명의 제 4 실시예에 따라 반도체 칩의 뒷면 위에 금속층을 형성한 후, 그 금속층의 표면을 조화함으로서 밀착성을 향상시키는 처리를 위한 수순의 일례를 나타내는 단면도,
도 5a 내지 5n은 본 발명에 따라 반도체 칩의 뒷면의 밀착성을 향상시키는 처리를 사용하여 반도체 칩 내장 다층 회로 기판 및 반도체 모듈의 제조 공정의 일례에서의 1 단계 내지 14 단계를 나타내는 단면도이다.
*도면의 주요 부분에 대한 부호의 설명*
100 실리콘 웨이퍼
102 반도체 칩 형성면 (또는 액티브면)
104' 연마 전의 실리콘 웨이퍼 뒷면
104 연마 후의 실리콘 웨이퍼 (또는 반도체 칩)의 뒷면
104R 조화 후의 뒷면
106 표면 보호 테이프
108 커플링재 층
110 다이싱 테이프
112, 116, 118 반도체 칩
114 밀착막
120 금속막
120R 금속막의 조화된 표면
상기 목적을 달성하기 위해서, 본 발명에 따르면, 복수의 배선층과 절연층이 적층되어 형성되는 다층 구조 회로와 그 내부에 반도체 칩이 내장되어, 이루어진 다층 회로 기판의 제조 방법에 있어서, 이미 형성되어 있는 하부의 배선층 상에,그 액티브면을 아래로 향하도록 하여, 연마된 뒷면을 갖는 반도체 칩을 탑재하는 단계, 및 상기 반도체 칩이 탑재되어 있는 상기 층 위에, 절연층을 형성하는 단계를 포함하고, 상기 절연층을 형성하는 단계 전에, 상기 절연층과의 그 밀착성을 향상시키기 위해, 상기 반도체 칩의 연마된 뒷면을 처리하는 단계를 더 포함하는 다층 회로 기판의 제조 방법을 제공한다.
(제 1 실시예)
본 발명의 제 1 실시예에 따라 반도체 칩의 뒷면 위에 커플링재를 도포하는 일례에 대하여, 도 1의 (a) 내지 (h)를 참조하여 설명한다.
도 1의 (a)에 도시된 실리콘 웨이퍼(100)는 그 반도체 칩 형성면(102)에 다수의 반도체 칩을 갖고 형성된다. 상기 웨이퍼(100)는 예를 들어 두께가 725㎛ 정도이다.
도 1의 (b)에 도시된 것처럼, 표면 보호 테이프(106)가 반도체 칩 형성면(102)에 접착된다. 이것은 상온에서 래미네이터(laminator)를 사용하여 롤(roll) 가압함으로써 실행된다.
도 1의 (c)에 도시된 것처럼, 실리콘 웨이퍼(100)의 뒷면(104')은 연마되어서, 연마된 뒷면(104)을 얻는다. 이 연마는 4000rpm, 1㎛/sec로 백 그라인더(back grinder)를 사용하여 실행된다. 웨이퍼(100)의 두께는 약 20 내지 100㎛ 정도로 줄어든다.
도 1의 (d)에 도시된 것처럼, 본 발명의 제 1 실시예의 특징은 연마된 뒷면(104) 위에 커플링재 층(108)을 형성하는 것이다. 일례로서, 이것은 실란계커플링재를 IPA 수용액에 분산시켜서 이루어지는 분산액에 침지(浸漬)함으로써 행해진다.
도 1의 (e)에 도시된 것처럼, 다이싱 테이프(110)는 커플링재 층(108) 위에 접착된다. 이것은 상온에서 래미네이터에 의해 롤 가압함으로써 행해진다.
도 1의 (f)에 도시된 것처럼, 표면 보호 테이프(106)가 제거된다. 이것은 테이프 제거기를 사용하여 벗겨냄(peel)으로써 행해진다.
도 1의 (g)에 도시된 것처럼, 웨이퍼는 다이싱되어, 개별 반도체 칩으로 절단된다. 이 절단은 다이서(dicer)를 사용하여 다이싱 블레이드의 속도가 40000rpm, 그리고 절단 속도가 50mm/sec로 행해진다.
도 1의 (h)에 도시된 것처럼, 각각 다이싱된 반도체 칩(112)은 액티브면(active surface)(102) 및 뒷면(104)를 갖는다. 상기 뒷면(104)은 커플링재 층(108)을 가지고 형성된다.
본 실시예에 있어서, 실란계 커플링재가 사용되었지만, 이것에 대하여 본 발명을 한정할 필요는 없다. 반도체 칩 및 절연막 사이에 화학적 결합력을 증가시키는 작용을 갖는 어떠한 재료라도 사용될 수 있다. 실란계 커플링재에 더하여, 티탄네이트계, 알루미늄계 등이 사용될 수 있다.
커플링재에 의한 처리 시기에 관하여, 본 실시예에서와 같이, 다수의 반도체 칩이 웨이퍼에 형성된 상태에서 뒷면을 연마한 후, 그 상태에서 커플링재에 의해 처리하고, 그 뒤 웨이퍼를 다이싱하는 것도 가능하다. 또다른 처리 시기로서, 하부 배선층 위에 반도체 칩을 탑재한 후 커플링재에 의해 처리하는 것도 가능하다.
커플링재에 의한 처리의 방법은 처리 시기를 선택하는 것이 가능하고 비용이 낮다는 장점을 갖는다.
(제 2 실시예)
다음으로, 본 발명의 제 2 실시예에 따라 반도체 칩의 뒷면 위에 밀착막을 접착한 일례에 대하여 설명한다.
제 1 실시예의 도 1의 (a) 내지 도 1의 (c)의 단계와 마찬가지로, 도 2의 (a) 내지 도 2의 (c)의 단계는 실리콘 웨이퍼(100)의 뒷면(104')을 연마된 뒷면(104)으로 연마하도록 행해진다.
다음으로, 도 2의 (d)에 도시된 것처럼, 본 발명의 제 2 실시예는 상기 연마된 뒷면(104) 위에 밀착막(114)를 접착하는 것을 특징으로 한다. 이것은, 예를 들어, 래미네이터를 사용함으로써 가열 온도 140℃, 가열 시간 10초, 가압력 1MPa의 조건 하에서, 에폭시계 경화 수지로 이루어지는 다이 부착막(die attach film)(두께 25㎛)을 접착하여 행해진다.
그 후, 제 1 실시예의 도 1의 (e) 내지 도 1의 (h)의 단계와 마찬가지로, 도 2의 (e) 내지 도 2의 (h)의 단계가 행해진다. 각각 다이싱된 반도체 칩(116)은 액티브면(102) 및 뒷면(104)를 갖는다. 밀착막(114)이 뒷면(104)에 접착되어 있다.
본 실시예에서는, 에폭시계 밀착막(114)이 사용되었지만, 본 발명은 이것에 제한될 필요는 없다. 반도체 칩과 절연막 모두에 대해서 밀착성을 갖는 어떤 재료도 가능하다. 전형적으로, 본 실시예에서 사용되는 다이 부착막(에폭시계) 외에, 다이싱 테이프의 밀착재료(아크릴계) 및 폴리이미드 수지(액체 상태 또는 막 상태)를 접착 또는 도포함으로써 형성한다. 어느 것도 종래부터 사용되던 재료 및 설비에 의해 실행될 수 있다.
(제 3 실시예)
다음으로, 본 발명의 제 3 실시예에 따라 실리콘 칩의 연마된 뒷면을 조화하는 일례에 대하여 설명한다.
제 1 실시예의 도 1의 (a) 내지 도 1의 (c)의 단계와 마찬가지로, 도 3의 (a) 내지 도 3의 (c)의 단계는 실리콘 웨이퍼(100)의 뒷면(104')을 연마된 뒷면(104)으로 연마하도록 행해진다.
다음으로, 도 3의 (d)에 도시된 것처럼, 본 발명의 제 3 실시예는 연마된 뒷면(104)을 조화하여 조화된 뒷면(104R)을 얻도록 하는 것을 특징으로 한다. 이것은 플라즈마 에처(etcher)를 사용하여 조도(粗度) 0.1 ㎛를 줄 수 있도록 가스압 100Pa의 조건 하에서 SF6Ar 혼합 가스에 의해 등방성 건식 에칭함으로써 행해진다.
그 후, 제 1 실시예의 도 1의 (e) 내지 도 1의 (h)의 단계와 마찬가지로, 도 3의 (e) 내지 도 3의 (h)의 단계가 행해진다. 각각의 다이싱된 반도체 칩(118)은 액티브면(102) 및 뒷면(104R)을 갖는다. 뒷면(104R)은 조화되어 있다.
본 실시예에 있어서, 반도체 칩의 뒷면을 조화하는 수단은 등방성 건식 에칭이었지만, 본 발명은 이것에 한정될 필요가 없다. 조화는 습식 에칭이나 건식 에칭에 의해 행해질 수도 있다. 습식 에칭은 HF/HNO3등에 의해 행해질 수 있지만, 건식 에칭은 SF6, CF4, Cl2등에 의해 행해질 수 있다. 플라즈마 에칭 및리모트(remote) 플라즈마도 또한 가능하다.
조화 처리는 조화된 면의 앵커(anchor) 작용으로 인해 기계적 결합력을 높이게 된다. 뒷면은 어떤 다른 추가적인 층도 주어지지 않기 때문에, 연마에 의해 얇게 만들어진 반도체 칩의 두께는 증가되지 않는다.
(제 4 실시예)
다음으로, 본 발명의 제 4 실시예에 따라 실리콘 칩의 연마된 뒷면 위에 금속막을 형성하고 그 금속막의 표면을 조화하는 일례에 대하여 설명한다.
제 1 실시예의 도 1의 (a) 내지 도 1의 (c)의 단계와 마찬가지로, 도 4의 (a) 내지 도 4의 (c)의 단계는 실리콘 웨이퍼(100)의 뒷면(104')을 연마된 뒷면(104)으로 연마하도록 행해진다.
다음으로, 도 4의 (d)에 도시된 것처럼, 본 발명의 제 4 실시예는 진공도 10-4Pa, 스퍼터링 출력 500W, 기판 온도 70℃의 조건 하에서 스퍼터링 장치를 사용하여 연마된 뒷면(104) 위에 구리로 이루어진 금속막(120)을 형성하는 것을 특징으로 한다.
다음으로, 도 4의 (e)에 도시된 것처럼, 구리 금속막(120)의 표면은 조화된 표면(120R)을 얻도록 조화된다. 이것은 예를 들어 80℃의 과망간산 칼륨 중에 침지함으로써 행해진다.
그 후, 제 1 실시예의 도 1의 (e) 내지 도 1의 (h)의 단계와 마찬가지로, 도 4의 (f) 내지 도 4의 (i)의 단계가 행해진다. 각각의 다이싱된 반도체 칩(122)은액티브면(102) 및 뒷면(104)을 갖는다. 뒷면(104) 위에 형성된 구리 금속막(120)의 표면은 조화되어서, 표면(120R)을 형성한다.
본 실시예에 있어서, 금속막은 스퍼터링에 의해 형성되었지만, 본 발명은 이것에 한정될 필요는 없다. 무전해 도금이나 또다른 금속 박막 형성 방법이 사용될 수 있다. 또한, 본 실시예에 있어서, 구리의 금속막이 사용되었지만, 구리 외에 니켈, 금, 알루미늄의 금속막 또는 다른 금속막을 사용하는 것도 또한 가능하다. 금속막의 조화는 광망간산 습식 처리에 국한될 필요는 없다. 예를 들어, 플라즈마 처리 등이 사용될 수도 있다.
본 실시예의 장점은 금속막의 조화가 실리콘의 조화보다 용이하다는 것이다. 또한, 조화된 표면의 앵커 작용에 의해 기계적인 결합력을 높이는 작용에 덧붙여 부수적인 작용으로서, 금속막의 열전도에 의해 반도체 칩의 방열성이 높아지게 된다.
(제 5 실시예)
다음으로, 제 1 내지 제 4 실시예의 어떤 것에 의해 뒷면의 밀착성을 향상시키기 위해 처리한 반도체 칩(실리콘 칩)을 사용하여 반도체 칩 내장 다층 회로 기판의 제조의 일례에 대하여 설명한다.
(단계 1)(도 5a)
절연성 수지 클래드(clad)로 이루어진 코어재(core material)(10)의 양면에 구리 포일(foil)이 부착되어 이루어지는 양면 구리 클래드 기판(12)을 사용하여, 양쪽 구리 포일을 패터닝함으로써 얻는 코어층 배선 패턴(14), 상기 코어재(10)를관통하는 스루홀(16), 절연층(18), 상기 절연층(18) 상의 배선 패턴(20), 및 상기 절연층(18)을 관통하며 상기 배선 패턴(14)과 상기 배선 패턴(20)을 접속하는 비어(via)(22)를 형성된다.
(단계 2)(도 5b)
레지스트층(24)은 배선 패턴(20) 위에 형성되며, 그 개구부(26)는 칩 매립 위치를 확정하기 위해 사용된다. 상기 개구부(26)는 매립 칩의 크기보다 약 1mm 내지 수 mm 더 크다. 상기 레지스트층(24)의 두께는 매립 칩의 두께(범프의 높이와 밀착성을 향상시키기 위한 층의 두께를 포함한다)와 동등하게 만든다(예를 들어, 약 30 내지 70 ㎛). 상기 레지스트층(24)은 레지스트 수지 시트를 적층하거나 레지스트 수지를 도포하고, 그 후 노광 및 현상에 의해 이를 패터닝하기 위한 통상의 리소그래피를 실행함으로써 형성된다.
(단계 3)(도 5c)
레지스트층(24)의 개구부(26) 내에 노출된 구리 배선 패턴(20)은 0.1 내지 1 ㎛ 정도의 두께로 무전해 금 도금(28)을 행한다. 따라서, 레지스트층(24)의 형성을 위해서는 무전해 금 도금에 견딜 수 있는 레지스트 수지를 선정한다. 무전해 금 도금은 150 ㎛ 이하의 협 피치(narrow pitch)를 취급할 수 있다.
(단계 4)(도 5d)
매립되는 반도체 칩으로서의 역할을 하는 실리콘 칩(30)은 그 뒷면 위가 연마되며 제 1 내지 제 4 실시예의 방법 중 하나에 의해 밀착성을 향상시키기 위해 그 뒷면 위에 처리를 행한다. 즉, 이것에 의해 형성된 밀착성 향상층(32)은, 제 1실시예에서 도시한 커플링재 층(108), 제 2 실시예에서 도시한 밀착층(114), 제 3 실시예에서 도시한 조화된 면(104R), 및 제 4 실시예에서 도시한 조화된 금속막(120) 중 어떤 것이다.
칩(30)의 액티브면(도면 상에서 하부면)은 금 전극 범프(34)를 갖고 형성된다. 범프(34)의 높이와 밀착성 향상층(32)의 두께를 포함하는 칩(30)의 두께는 약 30 내지 70 ㎛이다. 상술한 것처럼, 레지스트 층(24)의 두께와 이것은 일치된다. 상기 칩(30)의 외주와 상기 레지스트 층(24)의 개구부(26) 측벽과의 사이의 간극 "t"는 약 0.5 mm 내지 2 mm이다.
(단계 5)(도 5e)
상기 칩(30)과 상기 개구부(26) 사이의 간극 "t"로부터 언더필(underfill)(36)을 주입하여서, 칩(30)과 기판 상면 및 개구부(26)의 측벽 사이의 간극이 완전히 채워지게 된다. 상기 언더필(36)의 상면은 상기 칩(30)의 뒷면에 있는 밀착성 향상층(32)의 상면 및 레지스트 층(24)의 상면과 거의 동일 평면 상에 있다.
(단계 6)(도 5f)
절연층(38)은 상기 칩(30)의 밀착성 향상층(32)의 상면, 언더필(36)의 상면, 및 레지스트 층(24)의 상면의 전체를 도포하도록 형성된다. 이것은 절연막을 적층하거나 또는 액체 절연 수지를 스핀 코팅함으로써 실행된다. 상기 절연층(38)의 두께는 약 20 내지 30 ㎛이다.
(단계 7)(도 5g)
비어홀(40')은 절연층(38) 및 그 아래의 레지스트 층(24)을 관통하여 형성되며, 배선 패턴(20)에 도달한다. 이것은 YAG 레이저, CO2레이저 등에 의한 레이저 가공에 의해 혹은 반응성 이온 에칭(RIE)에 의해 실행된다.
(단계 8)(도 5h)
구리 무전해 도금층(42)은 절연층(38)의 상면 전체 및 비어홀(40')의 내면 전체를 도포하도록 형성되며, 전해 도금용 급전층을 만든다.
(단계 9)(도 5i)
구리 무전해 도금층(42) 위에 통상의 리소그래피에 의해 레지스트 층(44)을 형성한다.
(단계 10)(도 5j)
구리 무전해 도금층(42)은 구리 전해 도금을 위한 급전층으로서 사용되어서, 접속 패드(46)와 비어(40)를 함께 형성한다.
(단계 11)(도 5k)
상기 레지스트 층(44)은 박리되고, 그 후 아래로부터 노출된 구리 무전해 도금층(42)의 부분이 에칭에 의해 제거되어서 개개의 접속 패드(46)를 전기적으로 분리한다.
(단계 12)(도 5l)
솔더(solder) 레지스트 층(48)은 접속 패드(46)의 실효 영역을 획정하기 위해 형성된다. 이것은 상면 전체 위에 솔더 레지스트 시트를 적층한 다음, 노광,현상 및 그것을 경화함으로써 형성된다. 이로 인하여, 접속 패드(46)의 실효 영역만이 솔더 레지스트 층(48)의 개구부(50)로부터 노출된다.
(단계 13)(도 5m)
솔더 레지스트 층(48)의 개구부(50) 내부에 노출된 접속 패드(46)의 실효 영역의 표면은, Ni/Au 무전해 도금층(52)에 의해 도포된다. 이로 인해, 내장 반도체 칩 타입 다층 회로 기판(60)이 완성된다.
(단계 14)(도 5n)
개별 실리콘 칩(54)이 상면에 탑재된다. 이것은 칩(54)의 액티브면(도면에서 하면)에 설치된 전극 범프(56)를 Ni/Au 도금 접속 패드(46)에 접합함으로써 행해진다. 탑재 후, 언더필(58)이 상기 칩(54)과 그 아래의 기판 상면과의 사이를 채워진다. 이로 인하여, 내장 반도체 칩 타입 다층 회로 기판(60)에 반도체 칩(54)이 탑재되어 이루어진 반도체 모듈(70)이 얻어진다.
본 발명에 따르면, 평활면으로 연마된 뒷면을 갖는 반도체 칩과 절연층을 형성하는 절연막 사이의 밀착성을 높인, 반도체 칩을 내장하는 다층 회로 기판의 제조 방법을 제공할 수 있다.
본 발명은 설명을 위해 선택된 구체적인 실시예를 참조하여 설명했지만, 본 발명의 기본 개념 및 범위를 일탈하지 않는 한, 당업자들에 의해 다양한 변형을 가할 수 있다는 것은 명백하다.

Claims (5)

  1. 함께 적층된 복수의 배선층과 절연층으로 형성되는 다층 구조 회로와 그 내부에 내장된 반도체 칩으로 이루어지는 다층 회로 기판의 제조 방법에 있어서,
    이미 형성되어 있는 하부의 배선층 상에, 그 액티브면을 아래로 향하도록 하고, 연마된 뒷면을 갖는 반도체 칩을 탑재하는 단계, 및
    상기 반도체 칩이 탑재되어 있는 상기 층 위에, 절연층을 형성하는 단계를 포함하고,
    상기 절연층을 형성하는 단계 전에, 상기 절연층과의 밀착성을 향상시키기 위해, 상기 반도체 칩의 연마된 뒷면을 처리하는 단계를 더 포함하는 다층 회로 기판의 제조 방법.
  2. 제 1 항에 있어서,
    상기 밀착성을 향상시키는 처리는, 상기 탑재 단계 전 또는 후에, 커플링재로 상기 반도체 칩의 뒷면을 도포하는 것을 포함하는 다층 회로 기판의 제조 방법.
  3. 제 1 항에 있어서,
    상기 밀착성을 향상시키는 처리는, 상기 탑재 단계 전에, 상기 반도체 칩의 뒷면 위에 밀착층을 형성하는 것을 포함하는 다층 회로 기판의 제조 방법.
  4. 제 1 항에 있어서,
    상기 밀착성을 향상시키는 처리는, 상기 탑재 단계 전에, 상기 반도체 칩의 뒷면을 조화(粗化, roughening)시키는 것을 포함하는 다층 회로 기판의 제조 방법.
  5. 제 1 항에 있어서,
    상기 밀착성을 향상시키는 처리는, 상기 탑재 단계 전에, 상기 반도체 칩의 뒷면 위에 금속막을 형성한 후에 상기 금속막의 표면을 조화시키는 것을 포함하는 다층 회로 기판의 제조 방법.
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