KR20040017852A - 반도체 소자 제조 방법 및 특히 박막 센서인 관련 반도체소자 - Google Patents

반도체 소자 제조 방법 및 특히 박막 센서인 관련 반도체소자 Download PDF

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Abstract

본 발명은 반도체 캐리어(1)를 포함하는 반도체 소자의 제조 방법에 관한 것이다. 소자를 위한 자립식 구조물(3)을 형성하기 위해, 평평한 다공성 박막층(3) 및 다공성 박막층 아래의 공동(2)이 제조된다. 본 발명의 목적은 제조 중에 또는 통상적인 사용의 경우에 박막의 손상을 방지하는 것이다. 이러한 목적은 다양한 방식으로 달성될 수 있다. 제1 실시예에서, 반도체 캐리어(1)는 박막 영역 내에서 공동에 비교하여 상이하게 도핑되어, 상이한 공극 크기 및/또는 다공성이 생성되고, 이는 공동 생성 시에 개선된 에칭 가스 운반을 위해 사용될 수 있다. 그러나, 본 발명의 목적은 또한 보조 구조물로서 박막 영역 내에 중공극을 생성하고 이후의 공동 영역 내에 세공극을 생성함으로써 달성될 수 있다. 또한, 무엇보다도 하나 이상의 이러한 방법에 기초한 반도체 소자가 제안된다.

Description

반도체 소자 제조 방법 및 특히 박막 센서인 관련 반도체 소자 {METHOD FOR PRODUCING A SEMICONDUCTOR COMPONENT AND ASSOCIATED SEMICONDUCTOR COMPONENT, ESPECIALLY A MEMBRANE SENSOR}
특히 박막 센서인 반도체 소자와, 센서 구조물을 위한 캐리어 층으로서 평평한 다공성 박막 영역이 배치되어 있으며 박막 영역 아래에 특히 박막의 단열을 위한 공동이 존재하는 예를 들어 실리콘 웨이퍼의 반도체 캐리어에 기초한 박막 센서의 제조 방법이 이미 공지되어 있다.
현재 시장에 존재하는 박막 센서는 대부분 박층 박막 센서로서 실현된다. 이를 위해, 수십 ㎚ 내지 수 ㎛ 사이 두께의 층 시스템이 캐리어 기판 상에 침착되고 그 후에 소정의 영역 내의 캐리어 기판이 제거되어 자립식 박막 영역을 얻는다. 박막 중심 내에, 센서 구성 요소가 배치될 수 있다.
박막의 자립을 위한 다른 가능성은 일반적으로 박막 침착 이전에 캐리어 기판의 전방면 상에 침착되는 희생층이 사용되는 표면 미세 메커니즘(OMM)이다. 희생층은 이후에 센서의 전방면으로부터 박막 내의 "해제 개구"를 통해 제거되고, 이에 의해 자립식 구조물이 생성된다. 이러한 표면 미세 메커니즘 방법은 별도의 희생층의 필요성으로 인해 비교적 많은 비용을 필요로 한다.
아직 공개되지 않은 독일 특허 출원 제100 325 79.3호에서, 특히 박막 센서를 위해 다공화된 반도체 캐리어 재료의 층이 공동 위에 배치되어 있는 반도체 소자의 제조 방법 및 그러한 방법에 따라 제조되는 반도체 소자가 공지되어 있다.
이러한 처리에 의하여, OMM 반도체 소자의 구성은 현저하게 단순화될 수 있고, 이는 추가로 침착되는 희생층이 필요하지 않으며 또한 박막 자체 또는 박막의 대부분이 반도체 캐리어 재료로부터 생성되기 때문이다.
그러나, 다공성 박막이 제조 중에 손상을 이미 입을 수 있거나 또는 사용의 경우에 종래의 적용 조건 하에서 손상이 항상 확실히 방지되지는 않는 것이 실험에서 밝혀졌다.
본 발명은 청구항 제1항의 전제부에 따른 반도체 소자의 제조 방법, 및 청구항 제10항의 전제부에 따른 반도체 소자에 관한 것이다.
도1은 OMM 박막을 갖는 실리콘 캐리어의 개략적인 단면도이다.
도2는 OMM 박막 구조물의 다른 실시예이다.
도3a 및 도3b는 자립식 OMM 박막을 생성하기 위해 다공성 층 아래에서의 공동의 에칭을 도시하는, 도1 및 도2에 대응하는 개략적인 단면도이다.
도4는 OMM 박막 구조물의 다른 실시예의 이전 도면들에 대응하는 단면도이다.
도5a 내지 도5d는 OMM 박막 구조물의 네 가지 실시예의 개략적인 평면도이다.
도6은 추가적인 지지 구조물의 작용 방식을 설명하는, 절결되어 도시된 OMM 박막 구조물의 개략적인 단면도이다.
본 발명의 목적은 제조 시에 또는 일반적인 사용의 경우에 박막 손상을 방지하는 것이다.
이러한 목적은 청구항 제1항, 제6항, 제10항, 제12항, 제17항, 및 제21항의 특징부에 의해 달성된다.
본 발명의 양호하고 유용한 실시예들이 종속항에 주어져 있다.
본 발명은 반도체 소자, 특히 반도체 캐리어를 갖는 박막 센서의 제조 방법에 관한 것이고, 여기서 소자를 위한 자립식 구조물을 형성하기 위해 다공성 박막층과 다공성 박막층 아래의 공동이 생성된다. 본 발명의 특징은 반도체 캐리어가다공성 박막층의 영역 내에서 이후의 공동의 영역에 대해 상이한 도핑을 받고, 박막층의 반도체 재료가 다공화되고, 다공화된 반도체 재료 아래의 반도체 재료가 공동을 제공하기 위해 제거되거나 또는 부분적으로 제거 및 이동되는 것이다. 이러한 방식은 예를 들어 공동 생성 시에 다공성 박막층의 손상을 방지할 목적으로, 공동의 에칭 시에 발생하는 가스가 다공성 박막층을 통해 가능한 방해받지 않고 유출될 수 있거나 또는 공동의 영역 내에서 먼저 박막층의 공극에 대해 상이한 적절한 공극 크기를 갖는 보조 구조물이 만들어지는 방식으로, 다공성 박막층의 특성과 공동의 생성이 서로 조화될 수 있는 장점을 갖는다. 이러한 예비 또는 보조 구조물은 다음 단계에서 제거되거나 예를 들어 고온 공정에서 이동될 수 있다.
본 발명의 다른 양호한 실시예에서, 반도체 재료 캐리어는 다공성 박막층의 영역 내에서 측방향 및/또는 수직 방향으로 상이한 도핑을 받는다. 상이한 도핑(도핑의 방식 및 정도)들은 일반적으로 실리콘 반도체 캐리어(예를 들어, 실리콘 웨이퍼)의 양극 하에서의 플루오르화수소산(HF)과 실리콘 사이의 전기 화학적인 반응이 플루오르화수소산 전해질에 대해 경우에 따라서 (n-도핑된 반도체 영역에 대해) 반도체 캐리어의 추가적인 조사(illuminating) 하에서 사용되는, 다공성 반도체, 예를 들어 다공성 실리콘의 제조 시에, 다양한 크기의 공극 또는 공극 종류로 이어진다. 따라서, 본 발명에 따르면 측방향 및/또는 수직 방향으로 소정의 박막 영역 내에서 큰 공극 및/또는 더 높은 다공성을 갖는 공극이 생성되고, 이를 통해 공동의 에칭 시에 발생하는 가스가 쉽게 유출될 수 있다. 이러한 방식으로, 공동의 에칭 시의 기포 형성이 민감한 다공성 박막층의 손상을 야기하는 것이 방지된다. 종래의 다공성 박막 구조에서, 공극은 종종 에칭 시에 공동으로부터의 가스에 의해 제어되고 충분한 유출을 보장할 수 없으며, 이는 최악의 경우에 박막의 파괴에 이른다.
본 발명의 특히 양호한 실시예에서, 박막의 가장자리 영역 및 중간 영역을 위한 반도체 재료의 도핑은 가장자리 영역 내에서 중공극(5 내지 50 ㎚ 정도 크기의 공극)이 그리고 박막의 중간 영역 내에서 조공극(50 ㎚ 내지 수 ㎛의 공극) 또는 가장자리 영역에 비교해서 더 높은 다공성을 갖는 중공극 또는 세공극이 생성되는 방식으로 선택된다. 더 작은 다공성을 갖는 박막 가장자리 영역 내에서 예를 들어 다음의 에피택셜 공정을 위해 양호한 층 품질이 가능하고, 박막 중간 영역 내에서 더 높은 다공성의 단면에 의해 에피택셜 품질은 상대적으로 더 낮다. 그러나, 여러 용도, 예를 들어 OMM 압력 센서의 용도에서, 이는 중요하지 않고, 왜냐하면 압력 센서의 특성은 이에 의해 열화되지 않기 때문이다.
예를 들어 실리콘 웨이퍼에서, 박막 중간 영역은 조공극을 생성하기 위해 n-도핑을 받고, 박막 가장자리 영역은 중공극 실리콘을 제공하기 위해 p+-도핑을 구비한다.
본 발명의 특히 양호한 다른 실시예에서, 반도체 캐리어는 박막층의 영역 내에서 그리고 이후의 공동의 영역 내에서, 박막층의 반도체 재료 내에서 중공극이 그리고 공동 영역 내에서 상대적으로 더 높은 다공성을 갖는 세공극(2 내지 5 ㎚의 공극)이 "예비 구조물"로서 생성될 수 있으며 이후의 단계에서 세공극 예비 구조물이 제거되는 방식으로 상이하게 도핑된다. 세공극 예비 구조물의 제조는 더 큰 가스 기포의 형성을 방지하고, 이는 다공성 박막층을 통한 가스 기포의 송출을 충분히 가능케 한다. 이러한 방식에서, 무엇보다도 "미세 구조물"이 박막 영역의 "중공극 구조물"보다 대체로 더 큰 내측 표면을 포함한다는 것이 인식되고, 이는 이후의 공정 단계에서 더 작은 산화 기간에 대해 이용될 수 있다. 이에 의해, 다음의 에칭 공정, 예를 들어 습식 에칭 공정에서 선택적으로 제거될 수 있는 완전히 산화된 세공극 구조물이 생성된다. 또한, 특히 습식 에칭 공정에 의해, 예를 들어 다공성 실리콘 박막의 건조 시에 종종 수직 모세관력에 의해 기판 바닥 상에서 다공성 층의 점착이 발생하여 다공성 박막층을 못 쓰게 만드는 관점에서의 박막의 건조 시의 문제점이 방지된다. 공동은 또한 고온 공정에서 세공극 층의 이동에 의해 달성된다. 다공성 박막층의 중공극은 예를 들어 다공성이 약 10 내지 30%이며 층 두께가 0.1 내지 10 ㎛ 이상인 다공성 실리콘 웨이퍼 내의 p+-도핑(약 0.02 Ω㎝의 비저항)으로부터 대략 30 내지 40%의 HF 농도를 갖는 상대적으로 고농도의 플루오르화수소산 내에서 대략 1 내지 20 mA/㎝2의 전류 밀도에 의해 달성된다. 세공극 예비 구조물의 제조는 양호하게는 p-도핑된 층(1 내지 10 Ω㎝의 비저항)에 기초하여 대략 15 내지 40%의 HF 농도에서 10 내지 80 mA/㎝2의 전류 밀도로 달성된다. 이러한 파라미터에서, 1 내지 10 ㎛의 층 두께에 대해 80% 이상의 다공성이 달성될 수 있다.
공동 구조물 형성의 다른 방식은 다공성 층 아래의 반도체 재료가 전기 연마에 의해 예를 들어 비교적 높은 전류 밀도 및 낮은 HF 농도에서 직접 용해되는 것일 수도 있다. 실리콘 웨이퍼에서, 이는 예를 들어 공동 위에 다공성 층을 형성하기 위한 시작층이 p+-도핑되고 이후의 공동의 영역만이 p-도핑을 받음으로써 달성될 수 있다. 예를 들어, 공동 위에 다공성 층을 형성하기 위한 시작층은 대략 0.02 Ω㎝의 비저항을 갖는 p+-도핑을 받는다. 예를 들어 30 내지 40%의 HF 농도 및 대략 1 내지 20 mA/㎝2의 전류 밀도에서, 10 내지 30%의 다공성이 달성될 수 있다. 이 때, 다공성 층의 층 두께는 1 내지 10 ㎛ 이상에 달할 수 있다. 박막 영역이 이후의 공동 영역에 비교해서 상이하게 도핑되는 다른 실시예에서, 공동 위에 다공성 층을 형성하기 위한 시작층은 예를 들어 0.1 내지 10 Ω㎝의 비저항을 갖는 n-도핑을 받는다. 5 mA/㎝2의 전류 밀도 및 2 내지 10%의 비교적 낮은 HF 농도에서, 양호하게는 조공극은 예를 들어 1 내지 10 ㎛의 층 두께로 형성된다. 조공극은 공동 제조 시의 가스가 그를 통해 쉽게 유출될 수 있어서, 다공성 층의 약화 또는 완전한 파괴가 방지되는 장점을 갖는다.
공동 영역은 예를 들어 p-도핑되어, 1 내지 10 Ω㎝의 비저항이 생성된다. 이러한 경우에 대해, 공동층은 2 내지 10%의 HF 농도 및 양호하게는 50 mA/㎝2이상의 전류 밀도에서 전기 연마에 의해 직접 생성될 수 있다. 그러나, 공동은 또한 세공극의 생성에 의한 "예비 구조물"에 의해 제조된다. "세공극 구조물"은 예를들어 15 내지 40%의 HF 농도 및 2 내지 50 mA/㎝2의 전류 밀도에서 생성되고, 양호하게는 80% 이상의 다공성을 포함한다.
공동 위의 다공성 층 및 공동의 층 두께는 각각 용도에 따라 1 내지 10 ㎛ 이상에 달할 수 있다.
공동층에 대한 p-도핑 대신에, 공동층은 p+-또는 p--도핑될 수 있고, 따라서 공동을 직접 제조하기 위한 전기 연마 영역은 양호하게는 2 내지 10%의 HF 농도 및 50 mA/㎝2이상의 전류 밀도에서 실현될 수 있다. 또한, 이러한 경우에, "예비 구조물" 및 다른 공정은 원하는 공동으로 이어질 수 있다. 조공극 박막의 장점은 박막층 및 이후의 공동 영역이 동일한 도핑, 예를 들어 n-도핑을 받는 실시예에서 달성될 수도 있지만, 이후의 공동 영역의 처리를 위해 다른 에칭 파라미터가 다공성 박막을 위해 사용되어 박막 영역 아래의 공동은 전기 연마에 의해 직접 제조될 수 있다. 예를 들어, 박막 영역을 위한 시작층은 n-도핑되어, 0.1 내지 10 Ω㎝의 비저항이 생성된다. 이후의 공동 영역은 동일한 방식으로 도핑된다. 시작층 내에서, 조공극은 경우에 따라서 기판의 후면 조사 하에서 예를 들어 5 mA/㎝2이상의 전류 밀도 및 예를 들어 5 내지 10%의 HF 농도에서 1 내지 10 ㎛ 이상의 층 두께에 관련된다.
이에 따라 공동층은 전기 연마를 통해 직접 생성되고, 이는 다공성 상부층을 생성하기 위한 전류 밀도보다 더 큰 전류 밀도에 의해 가능하다.
공동 위에 다공성 박막층을 제조하기 위한 반도체 캐리어의 에칭 시의 전류 밀도의 개선된 제어 및 조정을 위하여 또는 공동을 직접 제조하거나 "예비 구조물"로서 이후의 공동의 영역 내에 다공성 층을 생성하기 위한 전기 연마 공정 중에 반도체 재료 캐리어의 에칭 시의 전류 밀도의 개선된 조정을 위하여, 양호하게는 반도체 캐리어의 후면, 예를 들어 실리콘 웨이퍼의 후면이 조사된다(illuminate).
공동 위의 다공성 층은 또한 예를 들어 0.02 Ω㎝의 비저항에서 두 영역에 대해 동일한 도핑, 예를 들어 p+-도핑에 의해 생성된다. 시작층, 즉 공동 위의 다공성 박막층에 대해, 예를 들어 30 내지 40%의 비교적 높은 HF 농도 및 1 내지 20 mA/㎝2의 전류 밀도에서 10 내지 30%의 다공성이 요구된다. 그 후에, 공동 영역은 예를 들어 2 내지 10%의 HF 농도 및 50 mA/㎝2이상의 전류 밀도에서 전기 연마를 통해 직접 제조되거나 또는 이후에 제거되는 예비 구조물에 의해 제조될 수 있다. 예비 구조물을 형성하기 위해, 양호하게는 p+-도핑 시에 5 내지 20%의 HF 농도, 및 예를 들어 2 내지 50 mA/㎝2의 전류 밀도가 80% 이상의 다공성을 달성하기 위해 선택된다.
그러나, HF 농도를 시작층의 생성 시와 같이 비교적 높게 유지하는 것도 가능하지만, 이는 80%의 높은 다공성을 생성하기 위해 시작층의 제조 시의 전류 밀도보다 더 큰 전류 밀도를 요구한다.
또한, 시작층(다공성 박막층) 및 공동층은 각각 이에 따라 0.1 내지 10 ㎛이상에 달할 수 있다.
모든 공지된 공정에 대하여, 실리콘 웨이퍼의 경우에 대해 박막층을 한정하기 위한 마스킹으로서 n-도핑된 실리콘이 사용될 수 있다. 그러한 마스크층은 다공성 실리콘의 제조 시에 항상 쉽게 부식되기 때문에, 예를 들어 질화실리콘(Si3N4)의 격리층을 통해 예를 들어 저압 화학 웨이퍼 증착 방법(LPCVD 방법)으로 제조될 수 있다. 따라서, n-도핑된 마스크층은 전기 화학적인 부식에 대해 보호된다. 손상되지 않은 n-도핑된 마스크층은 다음의 공정에서 그 위에 에피택셜층이 성장해야 할 때 유리하다. 그러나, 구조물을 박막 센서로서 사용하는 경우에, n-도핑된 마스킹 영역의 부식은 종종 허용될 수 있다.
질화실리콘 층 대신, 다른 층이 보호층으로서 사용될 수 있고, 예를 들어 대응하는 두께를 갖는 크롬/금의 도전성 금속층이 사용될 수 있다.
추가의 마스킹에 의해, 측방향으로 한정된 영역의 깊이 균일성이 개선될 수 있으며, 이는 특히 조공극의 생성 시에 매우 유리하다.
또한, 본 발명은 특히 반도체 소자 구조물을 형성하기 위해 박막 및 박막 아래에 배치된 공동을 포함하며 반도체 재료의 캐리어를 갖는 박막 센서인 반도체 소자에 관한 것이고, 여기서 박막은 다공화되고 경우에 따라서 후처리, 예를 들어 산화된 반도체 재료의 층을 포함한다. 본 발명의 주요 태양은 층의 다공성의 정도가 측방향 및/또는 수직 방향에서 의도적으로 상이하다는 것이다. 이는 이미 위에서 실시된 바와 같이 특히 측방향으로 다공성 차이가 있는 공동의 제조 시에 에칭 시에 발생하는 가스의 비교적 높은 다공성을 지니는 다공성 층의 영역을 통한 개선된 유출을 가능케 한다.
양호하게는, 박막의 가장자리 영역 내의 층의 다공성은 박막 중간 영역 내에서보다 더 작다. 따라서, 가스의 유출은 박막의 중심에서 증진된다.
가스의 유출은 다공성의 정도에 의해서 뿐만 아니라 공극 크기에 의해서 조절된다. 다공성 층의 가스 투과성은 동일한 다공성에서, 특히 더 큰 공극에서 상승된다.
박막 영역 중심에서의 개선된 가스 투과성을 증진시키기 위해, 양호하게는 그곳의 공극 크기가 박막 가장자리 영역에서보다 더 크다.
유리하게는, 다공성 층은 박막 가장자리 영역 내에서는 중공극성이고 박막 중간 영역 내에서는 조공극성이다.
본 발명에 따른 목적은 청구범위 제10항의 전제부로부터, 다공화된 재료의 박막의 층이 대체로 조공극을 포함함으로써 달성된다. 더 큰 체적을 갖는 공극은 공동 제조 시의 가스 운반의 가능성을 개선한다. 예를 들어, 박막 영역 및 이후의 공동 영역은 예를 들어 n-도핑된 실리콘으로부터 생성된다. 박막 영역의 다공성 층은 조공극을 형성하기 위해 예를 들어 비교적 낮은 농도인 2 내지 10%의 플루오르화수소산 내에서 5 mA/㎝2이상의 전류 밀도에 의해 생성된다. 공동을 제조하기 위해 전류 밀도가 상승되고, 이는 공극 증대 및 다공성 박막층을 형성하는 시작층의 공극 형성의 결과를 낳는다. 결과는 조공극성 층(100 ㎚ 내지 수 ㎛ 범위의 공극)에 의해 덮인 공동이다.
또한, 위에서 언급된 목적은 청구범위 제10항의 전제부에 따른 반도체 소자로부터, 공동 위의 다공성 층 내부에 다공성 층의 두께보다 더 큰 두께를 갖는 다공화되지 않은 반도체 재료의 하나 이상의 영역이 배치됨으로써 달성된다. 이러한 처리에 의해, 여러 장점이 달성된다. 먼저, 이에 의해 다공성 박막층의 제조 시에 다공성 박막층이 제조 과정에서 모세관력에 의해 공동 바닥 상에 점착되는 것이 방지된다. 예를 들어 압력 센서로서 사용되는 경우에, 그러한 실시예는 과부하 보호를 형성한다. 공동 바닥 상에서의 층의 점착이 방지될 뿐만 아니라 다공성 층이 공동 바닥과의 접촉에 의해 변형되고 경우에 따라서 다공성 층의 재료가 이탈되는 것이 방지된다. 이탈된 재료는 박막 만곡의 차단을 야기할 수 있다. 또한, 다공화되지 않은 영역은 특히 다공화되지 않은 영역이 다공성 층 내에서 격자망을 형성할 때, 특히 공동의 제조 시에 다공성 층의 안정화를 이룰 수 있다. 그러한 실시예는 또한 이후의 공정 단계, 예를 들어 다음의 에피택셜 단계에 대해 다공성 층의 기계적인 안정성을 상승시킨다.
본 발명의 양호한 실시예에서, 영역은 섬 형상, 즉 박막의 가장자리에 대한 연결부가 없이 형성된다. 예를 들어, 다공화되지 않은 영역은 링 구조를 포함한다. 그러한 구조는 링 구조가 박막의 가장자리가 적절하게 제거되면 공동의 바닥 상에 지지되고 고정 영역 내의 박막의 부하 제거가 이루어지는 점에서, 예를 들어 과부하에서의 사용 중에 고정 영역 내의 박막 파열이 발생하는 위험을 감소시킨다.
공동 제조 시의 박막의 손상은 청구범위 제10항의 전제부에 따른 반도체 소자로부터, 다공성 박막층 내의 가장자리 영역이 다공화된 반도체 재료의 제조 시에 또는 공동 형성 시에 대응하는 도핑에 의해 마스크층으로서 사용되며 공동의 깊이를 포함한 다공성 박막층의 두께보다 더 큰 두께를 포함하는 반도체 재료의 다공화되지 않은 양호하게는 박막층을 완전히 둘러싸는 영역을 포함함으로써 방지될 수 있다. 이러한 처리에 의해, 특히 공동 형성 시에 특별한 공정 관리가 얻어지고, 이에 의해 공동의 측방향 범위는 깊이에 대해 단지 약간 변화된다. 이는 항상 다공성 박막의 손상의 방지를 증진시키며, 왜냐하면 측방향으로의 제어되지 않은 에칭 과정이 방지되기 때문이다.
본 발명의 여러 실시예가 도면에서 다른 장점 및 특징을 언급하여 설명된다.
도1은 공동(2)이 형성되어 있는 실리콘 캐리어(1)의 절결부를 개략적인 단면도로 도시한다. 마스크층(4)에 의해 측방향으로 한정된 다공성 박막층(3)이 존재한다. 도1에서, 마스크층(4) 상에서 마스크층(4)을 보호하는 다른 선택적인 마스크층(5)이 도시되어 있다. 선택적인 마스크층으로서, 금속 또는 절연체가 사용될 수 있다.
공정 관리에 따라서, 마스크층(3)은 n- 또는 p-도핑된 실리콘으로부터 제조될 수 있다. 공동(2)은 양호하게는 상이하게 p-도핑된 실리콘에 기초하여 형성된다. 실리콘 캐리어 재료로서, 실리콘 덩어리 또는 상이하게 p-도핑된 실리콘이 사용될 수 있다. 다공성 박막층(3)을 한정하는 마스크층(4)에 대해, 양호하게는 n-도핑된 실리콘이 적용된다.
도2에 따른 구성은 박막층(3)의 두께 및 공동(7)의 깊이를 넘는 깊이에서 연장되며 n-도핑된 마스크층(6)이 실리콘 캐리어 재료 내에 형성됨에 의해 도1에 따른 구성과 다르다. 이에 의해, 공동 생성 시의 에칭면은 깊이에 대해 약간 변화되고, 이에 의해 공동 제조 시의 공정 제어가 본질적으로 단순화된다.
도3a 및 도3b에, 반도체 재료가 다공성 박막층(10)의 제조 시에 측방향으로 상이한 도핑 영역을 포함하는 경우에 대해, 공동(11)이 아래에 놓여 있는 박막층(10)의 형성이 도시되어 있다. 본 실시예에서 다공성 실리콘의 생성 시에 박막 가장자리 영역(13) 내에서보다 박막 중간 영역(12) 내에서 더 큰 공극이 생성된다. 또한, 박막 가장자리 영역 내에서 대응하는 공정 관리에 의해 층(10)의 다공성은 더 작고, 이는 예를 들어 OMM 압력 센서의 제조를 위한 다른 공정 관리에서 포위층을 위한 양호한 에피택셜 성장을 가능케 한다.
도3a는 상이한 다공성의 박막층(10)이 적절한 마스킹(4, 5)에 의해 생성된 상태를 도시한다. 다음으로 도3b에 도시된 바와 같은 공동(11)을 제조할 때, 박막 중간의 큰 공극 구조물은 공동의 에칭 시에 발생하는 가스에 대한 양호한 투과성을 증진시킨다. 이에 의해, 공동(11)의 제조 시에 박막을 파괴할 수도 있는, 박막 아래의 가스 정체가 방지된다. 그럼에도 불구하고, 가장자리 영역 내에서 양호한 에피택셜 성장을 위해 필요한 다공성 박막층(10)의 세공성은 보장된다.
도4는 실리콘 캐리어(21) 내에서 공동(22) 위에 형성되고, 전술한 박막층과 달리 중심에서 다공성 영역(25) 내부에 다공화되지 않은 영역(24)을 보유하는 OMM 박막(20)의 실시예를 도시한다. 이러한 다공화되지 않은 영역(24)은 다공성 박막의 측면 한정을 위한 n-도핑된 마스크 영역(23)에 대응하며 다공성 영역(25)의 두께(26)보다 더 큰 측방향 범위에 대해 수직이다.
박막(20)이 만곡되면 매우 민감한 박막의 다공성 영역(24)은 공동(22)의 공동 바닥(27)과 접촉하지 못하게 된다.
그러므로, 다공화되지 않은 영역(24)은 과부하 시에 공동 바닥(27) 상에 놓여서 만곡을 제한하는 스토퍼를 나타낸다.
도5a는 대응 형성된 박막(20)에 대한 개략적인 평면도이다.
도5b는 다공화되지 않은 영역(24)에 추가하여 박막의 중심 내에 직접 추가의 다공화되지 않은 링 영역(28)이 다른 원형의 다공화된 영역(25)의 중심에 대해 동심으로 형성된 점에서 도5a와 다르다.
그러한 링 구조(28)의 장점은 도6에서 개략적인 단면도 및 화살표(31 내지 35)에 따라 도시되어 있다. 다공성 박막(20)에 대한 과부하를 의미하며 굵은 화살표(31)에 의해 개략적으로 표시된 압력 작용 시에, 박막(20)은 공동 바닥(27)의 방향으로 가압되고, 이는 고정 영역(29) 상에서 박막(20)의 파열을 일으킬 수 있다. 그러나, 링 구조(28)에 의해, 박막이 고정 영역 내에서 상향으로 부하가 제거되고 (화살표(34) 참조) 동시에 하방으로의 힘의 작용(화살표(32))이 존재하는 방식으로 힘의 방향 전환이 일어난다 (화살표(33) 참조). 전체적으로, 이에 의해 박막(20)의 고정 영역(29) 상에서의 균열이 방지된다.
다공성 영역(35) 내부에 다공화되지 않은 영역(40, 41)을 형성하는 다른 가능성이 도5c 및 도5c의 평면도에 도시되어 있다. 특히 도5c에 도시된 바와 같은 격자 구조물(41)에 의해, 제조 및 사용 시의 다공성 박막의 안정성이 현저하게 상승된다.

Claims (21)

  1. 반도체 소자, 특히 소자를 위한 자립식 구조물을 형성하기 위해 다공성 박막층 및 다공성 박막층 아래의 공동이 생성되는 반도체 캐리어를 갖는 박막 센서의 제조 방법에 있어서,
    반도체 캐리어(1)는 다공성 박막(3)의 영역 내에서 이후의 공동의 영역에 대해 상이한 도핑을 받고, 박막층의 반도체 재료는 다공화되고, 다공화된 반도체 재료 아래의 반도체 재료는 공동(2)을 제공하기 위해 제거되거나 또는 부분적으로 제거 및 이동되는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 반도체 캐리어(1)는 다공성 박막층(3)의 영역 내에서 측방향 및/또는 수직 방향으로 상이한 도핑을 받는 것을 특징으로 하는 방법.
  3. 제2항에 있어서, 박막 가장자리 영역(13) 및 박막 중간 영역(12)을 위한 반도체 재료의 도핑은 가장자리 영역 내에서 중공극이 그리고 중간 영역 내에서 조공극 또는 가장자리 영역에 비교해서 더 높은 다공성을 갖는 중공극이 생성되는 방식으로 선택되는 것을 특징으로 하는 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 반도체 재료 캐리어는 박막 영역(3) 및 이후의 공동의 영역 내에서, 다공성 박막층의 영역 내에서 중공극이 그리고 공동 영역 내에서 상대적으로 더 높은 다공성을 갖는 세공극이 생성되는 방식으로 상이한 도핑을 받고,
    이후의 단계에서 세공극 층은 제거되거나 또는 부분적으로 제거 및 이동되는 것을 특징으로 하는 방법.
  5. 제4항에 있어서, 먼저 세공극 층이 산화되고 그 후에 산화된 층이 에칭에 의해 제거되는 것을 특징으로 하는 방법.
  6. 제1항의 전제부, 특히 제1항 내지 제5항 중 어느 한 항에 있어서, 박막 영역(3) 내에 조공극 또는 중공극이 생성되고, 공동은 전기 연마에 의해 박막 영역(3) 아래에 형성되는 것을 특징으로 하는 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 다공성 박막 영역(3)을 제조하기 위한 반도체 재료의 에칭 시의 전류 밀도의 개선된 조정을 위해 반도체 캐리어(1)의 후면이 조사되는 것을 특징으로 하는 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 공동(2)을 제조하기 위한 전기 연마 중에 반도체 재료의 에칭 시의 전류 밀도의 개선된 조정을 위해 또는 이후의 공동(2)의 영역 내에 다공성 층을 생성하기 위해, 반도체 캐리어(1)의 후면이 조사되는 것을 특징으로 하는 방법.
  9. 제1항의 전제부, 특히 제1항 내지 제8항 중 어느 한 항에 있어서, 전류 밀도의 조정 및/또는 박막 영역 내의 에칭제의 변경에 의해, 이후의 공동 영역 내에서 대략 10 내지 30%의 다공성이 그리고 반도체 재료 내에서 80% 이상의 다공성이 생성되는 것을 특징으로 하는 방법.
  10. 특히 반도체 소자 구조물을 형성하기 위해, 다공화되고 경우에 따라서 후처리된 반도체 재료의 층(3)을 포함하는 박막(3) 및 박막 아래에 배치된 공동(2)을 포함하며 반도체 재료의 캐리어(1)를 갖는 박막 센서인 반도체 소자에 있어서,
    층(3)의 다공성의 정도는 측방향 및/또는 수직 방향에서 의도적으로 상이한 것을 특징으로 하는 반도체 소자.
  11. 제10항에 있어서, 박막의 가장자리 영역 내의 층(3)의 다공성은 박막 중간 영역 내에서보다 더 작은 것을 특징으로 하는 반도체 소자.
  12. 제10항의 전제부, 특히 제10항 또는 제11항에 있어서, 다공성 층(3) 내의 공극 크기는 측방향 및/또는 수직 방향에서 변화되는 것을 특징으로 하는 반도체 소자.
  13. 제10항 내지 제12항 중 어느 한 항에 있어서, 박막 가장자리 영역(13) 내의층(3)의 공극 크기는 박막 중간 영역(12) 내에서보다 더 작은 것을 특징으로 하는 반도체 소자.
  14. 제10항 내지 제13항 중 어느 한 항에 있어서, 박막 가장자리 영역(13) 내의 층 재료는 중공극성인 것을 특징으로 하는 반도체 소자.
  15. 제10항 내지 제14항 중 어느 한 항에 있어서, 박막 중간 영역(12) 내의 층 재료는 중공극 또는 조공극성인 것을 특징으로 하는 반도체 소자.
  16. 제1항의 전제부에 있어서, 다공성 층(3)은 대체로 조공극을 포함하는 것을 특징으로 하는 반도체 소자.
  17. 제10항의 전제부, 특히 제10항 내지 제16항 중 어느 한 항에 있어서, 다공성 박막층(3) 내부에, 다공성 박막층(3, 20)의 두께보다 더 큰 두께를 갖는 다공화되지 않은 반도체 재료의 하나 이상의 영역이 배치되는 것을 특징으로 하는 반도체 소자.
  18. 제17항에 있어서, 영역(24)은 섬 형상으로 형성되는 것을 특징으로 하는 반도체 소자.
  19. 제17항 또는 제18항에 있어서, 다공화되지 않은 영역(24)은 다공성 박막층(3, 20)의 대칭 중심에 배치되는 것을 특징으로 하는 반도체 소자.
  20. 제16항 내지 제19항 중 어느 한 항에 있어서, 다공화되지 않은 영역(28)은 링 형상인 것을 특징으로 하는 반도체 소자.
  21. 제10항의 전제부, 특히 제10항 내지 제20항 중 어느 한 항에 있어서, 다공성 박막층(3)의 가장자리 영역은 에칭 시에 마스크층으로서 사용되며 공동(7)의 깊이를 포함한 다공성 박막층(3)의 두께보다 더 큰 두께를 포함하는, 반도체 재료의 다공화되지 않은 양호하게는 박막층(3, 20)을 완전히 둘러싸는 영역(6)을 포함하는 것을 특징으로 하는 반도체 소자.
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