KR20040000294A - 전계방사형 전자원 및 그의 제조방법 - Google Patents
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Abstract
전계방사형 전자원(10)에서, 강전계 드리프트층(6)과 금박막으로구성되는 표면전극(7)이 n형 실리콘기판(1)상에 형성된다. 오믹전극(2)이 n형 실리콘기판(1)의 배면상에 형성된다. 표면전극(7)이 오믹전극(2)에 대하여 양의 전위가 되도록 직류전압이 인가 된다. 이러한 방식으로 오믹전극(2)으로 부터 강전계 트리프트층(6)으로 주입된 전자가 n형 실리콘기판(6)을 통하여 강전계 드리프트층(6)으로 드리프트하고, 표면전극(7)을 경유하여 외측으로 방출된다. 강전계 드리프트층(6)은 강전계 드리프트층(6)을 구성하는 반도체층의 부분적으로 형성된 나노-미터 오더의 다수의 반도체 나노결정(63); 그리고 각 반도체 나노결정(63)의 표면상에 각각 형성되고 전자 터널링 현상이 일어나는 정도의 막두계를 각각 가지는 다수의 절연막(64)을 가진다.
Description
종래에, 전계방사형 전자원(이하, 간단히 "전자원"이라 한다)으로써, 예를들면, 미국특허 NO 3,665,241 등에 개시되어 있는 스핀드트형(spindt type) 전극이 알려져 있다. 스핀드트형 전극은 그 위에 증착되는 많은 미세한 삼각형 피라미드 형상의 이미터칩을 가지는 기판과, 이미터칩에 대하여 절연되고 이미터칩의 선단부를 노출시키기 위한 방출홀을 가지는 게이트층을 포함하고 있다.
스핀드트형 전극은 이미터칩이 게이트층에 대하여 음의 극성이 되도록 고전압을 인가함으로써 이미터칩의 선단부로부터 방출홀을 통하여 전자빔을 방출한다.
그러나 스핀드트형 전극은 제조공정에서 복잡하고, 다수의 삼각형 피라미드 형상의 이미터칩을 정밀하게 제조하는 것이 곤란하다. 그래서, 예를들면, 이 스핀드트형 전극이 평면광 이미터나 디스플레이에 적용되는 경우에, 그의 표면영역을더욱 넓게 만드는 것이 어렵다는 문제가 있다. 또한 스핀드트형 전극에서, 전계가 이미터 칩의 선단부에 집중한다. 그래서, 이미터칩의 선단부 주위의 진공도가 낮아서 잔류가스가 존재하는 경우에 방출되는 전자의 수단에 의해 잔류가스는 양이온으로 이온화된다. 양이온은 이미터칩의 선단부에 충돌하여서 이미터칩의 선단부가 손상된다(예를들면 이온충격으로 인한 손상). 그래서, 전류밀도나 또는 방출된 전자의 방출효율이 불안정하게 되고 이미터칩의 사용수명이 감소된다고 하는 불이익이 발생한다. 따라서, 상술한 불이익을 방지하기 위하여 고진공(약 10-5Pa 내지 약 10-6Pa)상태에서 스핀드트형 전극을 사용하는 것이 필요하게 된다. 그 결과로, 비용이 더 높게 되거나 또는 취급이 복잡하게 된다고 하는 문제가 있다.
상술한 불이익을 개선하기 위하여, MIM(Metal Insulator Metal)형이나 또는 MOS(Metal Oxide Semiconductor)형의 전자원이 제안된 바 있다. 전자는 메탈-절연막-메탈의 증착구조를 가지는 평면형 전자원이고, 한편, 후자는 메탈-산화막-반도체의 증착구조를 가지는 평면형 전자원이다. 그와 같은 형태의 전자원에서 전자방출효율을 향상시키기 위하여 (즉, 많은 전자를 방출시키기 위하여) 절연막이나 또는 산화막의 두께를 줄이는 것이 요구되고 있다. 그러나, 절연막이나 또는 산화막의 두께가 너무 작으면, 증착구조의 상부 및 하부전극사이에 전압이 인가될때 절연파괴가 일어날 위험이 있다. 그와 같은 절연파괴는 방지되어야 하며, 그래서 절연막이나 또는 산화막의 두께의 축소에는 한계가 있다. 그래서, 전자 방출효율(인출효율)이 그렇게 크게 증가될 수 없다고 하는 문제가 있다.
근년에, 반도체 기판과 표면전극 사이에 전압을 인가하여서 전자를 방출하도록 하여 높은 전자 방출효율을 가진 전자원(반도체 냉전자 방출소자)이 제안된 바 있다.
이 전자원에서, 실리콘기판과 같은 단결정 반도체기판의 일 표면이 양극산화됨으로써 다공성 반도체층(다공성 실리콘층)을 형성한다. 그 다음, 다공성 반도체층 상에, 금속박막(도전성 박막)으로 구성되는 표면전극이 형성되어 있다.
그러나, 일본국 공개특허공보 No. 8-250766에 개시되어 있는 전자원에서, 포핑(Popping)현상이 전자방출동안 일어나기 쉽고 전자방출량에서 불균일성이 발생하기 쉽다. 그래서 이와같은 전자원이 평면광 이미터나 또는 디스플레이 장치에 응용되는 경우, 불균일 광방출이 생성된다고하는 문제가 있다.
상술한 문제를 해결하기 위하여, 예를들면, 일본국 특허출원 No. 10-272340 및 No. 10-272342 등에서 본 발명의 발명자들은 도전성 기판으로부터 주입된 전자가 드리프트하는 강전계 드리프트층(이하 간단히 "드리프트층" 이라 한다)이 도전성 기판과 금속박막(표면전극)사이에 끼어지게 되는 전자원을 제안하였다.
예를들면, 도 38에 도시된 바와 같이, 그와 같은 형태의 전자원(10')에서, 도전성 기판인 n-형 실리콘기판의 주 표면측에서 산화된 다공성 다결정 실리콘층(다공성 다결정 실리콘층)으로 드리프트층(6)이 구성된다. 금속박막(예를들면, 금박막)으로 구성되는 표면전극(7)이 드리프트층(6)상에 형성되어 있다. 또한, 오믹전극(2)이 n형 실리콘기판(1)의 이면에 형성되어 있다. 하부전극(도전성 기판)(12)이 n형 실리콘기판(1)과 오믹전극(2)으로 구성되어 있다.
도 38에 도시된 예에서, 하부전극(12)과 드리프트층(6)사이에 논도프 다결정 실리콘층(3)이 끼어져 있지만, 하부전극(12)상에 형성된 드리프트층(6)을 가지는 전자원도 제안되어 있다.
그밖에, 투명한 도전막(예를들면, ITO막)으로 구성되는 콜렉터전극(21)이 표면전극(7)에 대향하여 배치되어 있다. 전자원(10')으로부터 전자를 방출하기 위하여 표면전극(7)과 콜렉터전극(21)사이에 진공으로 설치되어 있고 한편, 표면전극(7)이 하부전극(12)에 대하여 고전위가 되도록 직류전압 Vps가 표면전극(7)과 하부전극(12)사이에 인가되어 있다. 또한 콜렉터전극(21)이 표면전극(7)에 대하여 고전위가 되도록 직류전압 Vc가 콜렉터전극(21)과 표면전극(7) 사이에 인가되어 있다. 직류전압 Vps 및 Vc가 적절히 설정될때, 하부전극(12)으로부터 주입된 전자가 드리프트층(6)에서 드리프트하여 표면전극(12)을 경유하여 방출된다(도 38에서, 일점쇄선은 표면전극(7)을 통하여 전자 "e-"의 흐름을 나타낸다) 표면전극(7)의 두께는 약 3㎚ 내지 15㎚로 설정된다.
드리프트층(6)에서, 논도프 다결정 실리콘층이 하부전극(12)상에 형성되어진 후에, 다결정 실리콘층이 양극 산화처리에 따라 다공성으로 만들어지고, 이것에 의해 다공질 다결정 실리콘층을 형성한다. 그래서 다공질 다결정 실리콘층이, 예를들면, 900℃에서 급속 열산화를 수행하기 위한 급속 열산화기술에 따라 형성된다.
도 39에 도시된 바와같이, 드리프트층(6)은 적어도 원주상 다결정 실리콘 그레인(51); 얇은 절연막(52); 나노미터 오더의 다수의 실리콘 나노결정(53); 그리고 다수의 절연막(64)을 포함한다. 그레인(51)은 n형 실리콘기판(1)의 주 표면측(즉,하부전극(12)내의 표면전극(7))에 배열되어 있다. 절연막(52)은 그레인(51)의 표면상에 배열되어 있다. 실리콘 나노결정(63)은 그레인(51) 사이에 끼어져 있다. 절연막(64)은 실리콘 나노결정(63)의 표면상에 형성되어 있고, 절연막의 각각은 실리콘 나노결정(63)의 결정입자 크기보다 더 작은 막두께를 가진다. 즉, 드리프트층(6)에서, 다결정 실리콘층내의 각 그레인(51)의 표면은 다공성으로 만들어지고 결정상태가 각 그레인(51)의 중심에 유지되어있다. 각 그레인(51)은 하부전극(12)의 두께방향으로 연장하여 있다. 절연막(52, 64)은 실리콘 산화막으로 구성되어 있다.
전자원(10')에서, 전자방출은 다음의 모델에서 일어난다고 생각된다. 즉, 전자방출동안 고전위로써 제공되는 전극(7)을 가지는 직류전압 Vps가 표면전극(7)과 하부전극(12)사이에 인가되고, 고전위로써 제공되는 콜렉터전극(21)을 가지는 직류전압 Vc가 콜렉터전극(21)과 표면전극(7)사이에 인가된다. 직류전압 Vps가 소정값(임계값)에 도달할때, 전자"e-"가 열적 여기로 인해 하부전극으로부터 드리프트층(6)으로 주입된다. 다른한편, 드리프트층(6)에 인가되는 전계중의 대부분이 절연막(64)에 인가된다. 그래서, 주입된 전자 "e-"는 절연막(64)에 인가되는 강전계에 의하여 가속된다. 그 다음, 전자 "e-"가 그레인(51) 사이의 영역에서 표면을 향하여 도 39에서 화살표로 표시된 방향으로 드리프트층(6)에서 드리프트하고 표면전극(7)을 터널링하여 진공중으로 방출된다.
이와같은 방식으로, 드리프트층(6)에서, 하부전극(12)으로부터 주입된 전자가 가속되고 실리콘 나노결정(63)에서 거의 확산됨이 없이 절연막(64)에 인가된 전계에서 드리프트한다. 그후 전자가 표면전극(7)을 경유하여 방출된다(탄도형 전자방출현상). 이 때에, 드리프트층(6)에서 발생된 열은 그레인(51)을 통하여 방사된다. 그래서, 포핑현상이 전자방출동안 일어나지 않고, 전자가 일정하게 방출될 수 있다. 드리프트층(6)의 표면에 도달한 전자는 열전자라고 생각된다. 전자가 용이하게 표면전극(7)을 터널링하여 진공중으로 방출한다.
한편, 전자원(10')에서, 하부전극(12)이 n형 실리콘기판(1)과 오믹전극(2)으로 구성되어 있다. 그러나 도 40에 도시된 바와같이, 예를들면, 금속재료로 구성되는 하부전극(12)이 그라스기판으로 구성되는 절연기판(11)의 한 표면상에 형성되는 전자원(10")도 제안되어 있다. 도 40에서, 도 38에 도시된 전자원(10')과 공통의 구성요소는 동일 인용부호로 표시되어 있다. 여기에서 이들의 설명은 생략된다. 도 40에서 도시된 전자원(10")에서 마찬가지로, 전자가 도 38에 도시된 전자원(10')의 경우와 유사한 과정으로 방출될 수 있다.
전자원(10', 10")에서, 일반적으로 표면전극(7)과 하부전극(12)사이에서 흐르는 전류는 다이오드전류 Ips로써 언급되고, 콜렉터(21)와 표면전극(7)사이에서 흐는 전류는 방출전류(방출전자전류) Ie로써 언급된다. 다이오드전류 Ips에 대한 방출전류 Ie의 비율(Ie/Ips)이 증가함에 따라, 전자방출효율((Ie/Ips)×100[%])도 증가한다. 전자원(10', 10")에서, 표면전극(7)과 하부전극(12)사이에 인가되는 직류전압 Vps가 약 10V 내지 20V의 저전압으로 된다 하더라도 전자가 방출될 수 있다. 또한 직류전압 Vps가 증가함에 따라 방출전류 Ie도 증가한다.
한편, 전자원(10', 10")을 제조하는 공정에서, 드리프트층(6)을 형성하는 단계는 막 형성단계, 양극 산화처리단계 및 산화단계로 구성된다. 막형성단계에서, 논도프 다결정 실리콘층이 반도체층으로써 하부전극(12)의 한 표면상에 형성된다. 양극 산화처리단계에서 다결정 실리콘층이 양극 산화처리단계에 따라 다공성으로 만들어지고, 이것에 의해 다결정 실리콘 그레인(51)과 실리콘 나노결정(63)을 포함하는 다공성 폴리실리콘층을 형성한다. 상기 양극 산화처리단계에서, 양극 산화용으로 사용되는 전해액으로써 불화수소 수용액 및 에탄올을 실질적으로 1:1로 혼합하여 얻어진 혼합용액이 사용된다. 상기 산화단계에서, 다공성 다결정 실리콘층이 고온처리인 급속 열산화기술에 따라 급속하게 열적으로 산화되어서, 얇은 절연막(실리콘 산화막)(52, 64)이 각각 그레인(51)의 표면 및 실리콘 나노결정(63)의 표면상에 형성된다.
또한, 도 41에 도시된 바와같이, 산화단계에서 기판온도가, 예를들면, 램프어닐링장치를 사용함으로써 실온에서, 건식산소(dry oxygen)에서의 열처리온도(예를들면, 900℃)까지 상승된다. 그 후, 기판온도는 소정 열처리시간(예를들면, 1시간)까지 이 열처리온도에 유지되고, 이것에 의하여 다공성 다결정 실리콘층을 산화한다. 그 다음, 기판온도가 실온으로 하강된다.
산화된 다공성 다결정 실리콘층 대신에 질화 다공성 다결정 실리콘층으로 형성된 전자원이 제안되어 있다. 또한, 마찬가지로 산화 또는 질화된 다공성 다결정 실리콘층으로 형성된 전자원이 제안되어있다.
그와같은 드리프트층을 구비하는 종래의 전자원에서, 면적을 증가시키고 비용의 경감을 확보하는 것이 가능하다. 그러한 형태의 전자원이 디스플레이의 전자원으로 응용되는 경우에, 표면전극 또는 하부전극(도전성기판)이 적절히 패턴화될 수 있다. 그러나 그와같은 전자원에서는 다음과 같은 문제들이 발생한다.
[문제 1]
그러한 형태의 종래 전자원에서, 전자방출효율, 절연내력 및 제조되는 롯트들(lots)간의 사용수명과 같은 특성에서의 편차가 증가된다는 문제점이 있다. 그와 같은 원인에 대한 상세한 연구결과, 이와같은 전자는 절연막인 실리콘 산화막의 두께에서의 편차에 의하여 야기된다는 것을 알게 되었다.
[문제 2]
이미 설명된 바와같이, 급속 열산화기술이 산화단계에서 사용되고 있다. 그러나 모든 그레인(51) 및 실리콘 나노결정(63)의 표면상에서 양호한 막품질을 가진 실리콘 산화막(52, 64)을 형성하기 위하여, 전기화학 산화기술에 따라 황산 또는 질산과 같은 수용액으로 구성되는 전해액에서 다공성 다결정 실리콘층을 산화하기 위한 산화단계가 사용되고 있다.
상기의 전기화학 산화기술을 사용함으로써, 처리온도가 급속 열산화기술을 사용하는 경우에 비하여 내려가게 될 수 있다. 그래서, 기판재료에서의 저항이 감소된다. 석영 그라스기판과 비교하여 낮은 내열온도 및 저렴한 그리스 기판을 사용하는 경우에 비-알카리(non-alkali) 그라스기판이나 또는 저 알카리 그라스기판등이 사용될 수 있다. 따라서, 전자원(10', 10")용으로 보다 큰 면적 및 비용의 경감이 매우 효율적으로 얻어질 수 있다는 이점이 있다.
그러나, 전기화학 산화기술에 따라 다공성 다결정 실리콘층을 산화함으로써제조되는 종래의 전자원에서는 급속 열산화기술에 따라 산화되어서 제조되는 전자원과 비교하여 절연내력이 작다는 문제가 있다. 이것은 전기화학 산화기술에 따라 형성되는 SiO2막은 급속 열산화기술에 따라 형성된 것과 비교하여 수분함량이나 또는 스테인이 휠씬 많기 때문이다. 급속 열산화기술에 따라 다공성 다결정 실리콘층을 마찬가지로 산화하여서 제조되는 전자원(10', 10")에서는 전자방출효율, 절연내력 및 사용수명이 보다 현저히 개선되는 것이 바람직하게 된다. 그러나, 예를들면, 드리프트층(6)에 관한 여러가지 분석평가(예를들면, 광 발광측정, 단면의 TEM 관측, 또는 XPS구성분석과 같은)의 결과, 다음과 같은 연구결과가 얻어지게 되었다. 즉, 실리콘 산화막(64)의 막두께는 막이 드리프트층(6)의 표면에 가까울수록 증가하고, 실리콘 나노결정(63)이 파괴되어서, 실리콘 나노결정(63)이 드리프트층(6)의 표면근방에는 존재하지 않는다. 그래서, 종래의 전자원(10', 10")에서는, 드리프트층(6)으로 주입된 전자의 일부가 확산되거나 또는 전자 터널링 현상이 일어나는 정도의 막두께(전자의 평균 자유행정도)보다 더 큰 실리콘 산화막(64)에 의하여 포획된다고하는 위험이 있다. 이경우에는 전자방출효율이 떨어지게 되고, 절연내력 및 사용수명이 감소된다고 하는 위험이 있다.
[문제 3]
양극 산화처리에서, 불화수소 수용액과 에탄올사이의 혼합용액이 전해액으로써 이용된다. 그래서 도 42에 도시된 바와같이 양극 산화처리에 따라 형성된 다공성 다결정 실리콘층은 그의 상부표면상에 수소원자에 의하여 종단된다. 더욱이,수분이 다공성 다결정 실리콘층의 표면상에서 흡수되는 것이라고 생각된다.
양극 산화처리에 따라 형성된 다공성 다결정 실리콘층이 도 41에 도시된 바와같이 온도프로파일로 산화되는 경우, 도 43에서 도시된 바와같이, 수소원자가 잔존하거나 또는 Si-OH결합이 일어난다.
그래서, SiO2로 구성하는 양호한 구조를 가진 산화막이 거의 생성되지 않아 절연내력이 떨어진다는 문제가 있다. 더욱이, 마찬가지로 불소원자가 수소원자와는 다르게 드리프트층(6)내에 잔존하는 문제가 있다. 또한 드리프트층(6)의 수소함유량은 양에 있어서 비교적 많다. 그래서 드리프트층(6)내의 수소분포가 시간의 경과에 따라 변화하며(예를들면, 수소원자가 드리프트층(6)의 표면으로부터 탈착한다) 시간경과에 따라 전자방출효율의 안전성이 떨어진다고 하는 위험이 있다.
[문제 4]
전자원(10")에서 절연기판(11)으로써 석영 그라스기판에 비교하여 비교적 저렴한 그라스기판(예를들면 비-알카리 그리스기판, 저 알카리 그라스기판 또는 소다 림(soda lime) 그라스기판과 같은)이 사용될 때, 절연기판(11)의 내열온도가 떨어지지만 비용경감이 달성될 수 있다.
이 때문에, 다공성 실리콘층을 형성하는 온도가 낮아지는(예를들어, 600℃나 또는 그 미만으로 설정) 것으로 생각된다.
그러나, 비교적 낮은 온도에서 다결정 실리콘층을 형성하는 경우에, 다결정 실리콘층의 결정특성이 비교적 고온에서 형성된 다결정 실리콘층에 비하여 떨어지고 많은 결정 결함이 발생한다. 그 결과, 드리프트층(6)내에 포함된 많은 결함이 증가하여, 전자방출특성이 떨어지고 신뢰성이 낮게된다고 하는 문제가 있다. 예를들면, 드리프트층(6)내의 실리콘 산화막(52, 64)에 각각 결함이 존재하면 실리콘 산화막(52, 64)의 절연내력이 각각 떨어지고 전자원의 절연내력도 떨어진다. 또한, 전자방출효율이 전자확산 때문에 떨어진다.
[문제 5]
종래의 전자원(10', 10")에서, 이들 전자원이 장시간동안 계속하여 구동되는 경우에, 다이오드전류 Ips가 시간의 경과에 따라 감소되고 동시에 방출전류 Ic도 마찬가지로 감소된다는 문제가 있다. 그 결과, 전자가 절연막(64)내의 트랩에 의해 포획되고, 절연막(64)내의 전계가 완화되어서 전자의 터널링확율이 떨어진다고 생각된다.
더욱이, 상술히 제조방법에서는, 산화단계에서 비교적 높은 열처리 온도(예를들면, 900℃)가 비교적 긴 열처리시간(예를들면, 1시간)을 필요로 하는 공정이 사용되고 있다. 그래서 공정시간이 늘어난다는 문제가 있다. 더욱이, 석영 그라스기판과 비교하여 비교적 저렴한 비-알카리 그라스기판이나 또는 저 알카리 그라스기판이 절연기판(11)으로써 사용될 수 없다고 하는 문제가 있다.
[문제 6]
종래의 전자원(10', 10")에서, 전자가 고효율로 일정하게 방출될 수 있지만, 전자방출효율과 같은 전자방출특성이나 또는 절연내력과 같은 신뢰성을 더욱 현저하게 향상시키는 것이 다람직하다. 그러나, 전자원(10', 10")에서, 드리프트층(6)내에 제조공정에 의해 야기된 결함이 존재하는 것으로 생각된다. 예를들면, 실리콘 나노결정(63)이나 또는 실리콘 산화막(52, 64)등에 결함이 존재하는 경우에, 전자확산으로 인한 전자방출효율의 저하나 또는 절연내력등의 저하가 야기된다고 하는 문제가 있다.
본 발명은 반도체재료를 사용하는 전계방사수단에 의하여 전자빔을 방출하는 전계방사형 전자원 및 그의 제조방법에 관한 것이다.
더욱 구체적으로, 본 발명은 전계방사형 전자원이 제조될때 반도체 결정의 표면에서 절연박막을 형성하기 위한 방법 및 장치에 관한 것이다.
본 발명은 다음의 상세한 설명 및 첨부도면에 의해 충분히 이해될 것이다. 첨부도면에서 공통구성소자는 동일한 인용번호에 의해 표시된다.
도 1은 본 발명의 실시예 1에 따른 전자원의 필수부분을 나타낸 개략단면도이다.
도 2는 도 1에서 도시된 전자원의 동작을 나타내는 도면이다.
도 3a 내지 3d는 도 1에 도시된 전자원이나 또는 제조의 중간공정에서의 중간본체를 각각 나타내는 개략단면도이고 전자원의 제조방법을 나타낸다.
도 4는 도 1에 도시된 전자원 및 비교예의 광 발광강도를 사용하는 광 방출스펙트럼이며, 파장에 관련한 광발광측정의 특성을 나타낸다.
도 5는 도 1에 도시된 전자원 및 비교예의 X선 광-전자스펙트로스코프를 사용한 구성요소의 깊이방향에서의 방향나타내는 그래프이며, 깊이에 대한 원자농도의 특성을 나타낸다.
도 6a 및 6b는 각각 도 1에 도시된 전자원의 전자 방출원리를 나타내는 도면이다.
도 7a 및 7b는 각각 비교예에 따른 전자원의 전자 방출원리를 나타내는 도면이다.
도 8a 및 8b는 각각 도 1에 도시된 전자원과 비교예에 따른 전자원에서 산화공정을 나타내는 도면이다.
도 9는 도 1에 도시된 전자원과 비교예에 따른 전자원에서 시간경과에 따른 전자방출효율의 변화를 나타내는 도면이다.
도 10은 도 1에 도시된 전자원과 비교예에 따른 전자원에서 전자원의 전자 방출특성을 나타내는 도면이다.
도 11은 본 발명의 제 2 실시예에 따른 전자원의 동작을 나타내는 도면이다.
도 12a 내지 도 12d는 도 11에 도시된 전자원 또는 제조의 중간공정에서의 중간본체의 개략적인 단면도이며 전자원의 제조방법을 나타낸다.
도 13은 본 발명의 실시예 3에 따른 전자원을 나타내는 개략단면도이다.
도 14는 도 13에 도시된 전자원의 동작을 나타내는 도면이다.
도 15a 내지 15d는 각각 도 13에 도시된 전자원 또는 그의 제조중간공정에서의 중간본체 및 전자원의 제조방법을 나타내는 도면이다.
도 16은 본 발명의 실시예 3에 따른 전자원에서 절연박막을 형성하는 기술을 나타내는 도면이며, 열처리온도의 시간경과에 따른 변화를 나타낸다.
도 17은 도 13에 도시된 절연박막을 형성하기 위해 사용되는 열처리장치의 개략적인 구조이다.
도 18은 온도상승 탈착가스 질량분광분석의 측정결과를 나타내는 그래프이며 가열온도에 대한 이온전류의 변경특성을 나타낸다.
도 19a 내지 도 19g는 각각 본 발명의 실시예 4에 따른 전자원이나 또는 제조의 중간공정에서의 본체를 나타내는 개략단면도이며 전자원의 제조방법을 나타낸다.
도 20은 어닐링처리후 다공성 다결정 실리콘층의 윗 표면의 종단외관을 나타내는 도면이다.
도 21a 내지 도 21f는 각각 본 발명의 실시예 5에 따른 전자원 또는 그의 제조 중간공정에서의 중간본체를 나타내는 개략단면도이며 전자원 제조방법을 나타낸다.
도 22a 내지 도 22c는 각각 어닐링처리가 수행되지 않는 경우, 어닐링 처리가 500℃에서 수행되는 경우, 그리고 어닐링 처리가 550℃에서 수행되는 경우에 직류전압 Vps에 대한 전자원의 전류밀도의 변화특성을 나타내는 그래이프이다.
도 23은 본 발명의 실시예 6에 따른 전자원을 나타내는 개략단면도이다.
도 24는 도 23에서 도시된 전자원의 동작을 나타내는 도면이다.
도 25a 내지 도 25d는 각각 본 발명의 실시예 6에 따른 전자원 또는 그 제조중간공정에서의 중간본체을 각각 나타내는 개략단면도이며 전자원의 제조방법을 나타낸다.
도 26은 도 23에 도시된 전자원에서 직류전압 Vps에 대한 전류밀도의 변경특성을 나타내는 그래프이다.
도 27은 도 23에 도시된 전자원에서 시간에 대한 전류밀도의 변경특성을 나타내는 그래프이다.
도 28은 비교예에 따른 전자원에서 직류전압 Vps에 대한 전류밀도의 변경특성을 나타낸 그래프이다.
도 29은 도 28의 경우와 같은 비교예에 따른 전자원에서 시간에 대한 전류밀도의 변경특성을 나타내는 그래프이다.
도 30은 또하나의 다른 비교예에 따른 전자원에서 직류전압 Vps에 대한 전류밀도의 변경특성을 나타내는 그래프이다.
도 31은 도 30의 경우의 동일한 비교예에 따른 전자원에서 시간에 대한 전류밀도의 변경특성을 나타내는 그래프이다.
도 32는 본 발명의 실시예 7에 따른 전자원에서 직류전압 Vps에 대한 전류밀도의 변경특성을 나타내는 그래프이다.
도 33은 본 발명의 실시예 7에 따른 전자원에서 시간에 대한 전류밀도의 변경특성을 나타내는 그래프이다.
도 34는 본 발명의 실시예 10에 따른 전자원에서 직류전압 Vps에 대한 전류밀도의 변경특성을 나타낸 그래프이다.
도 35는 본 발명의 실시예 10에 따른 전자원에서 시간에 대한 전류밀도의 변경특성을 나타낸 그래프이다.
도 36a 내지 도 36f는 본 발명의 실시예 13에 따른 전자원 또는 그 제조중간공정에서의 중간본체를 각각 나타내는 개략단면도이며 그 전자원의 제조방법을 나타낸다.
도 37은 본 발명의 실시예 13에 따른 전자원의 제조방법에서 수소라디칼 방출단계에서의 처리기술을 나타내는 도면이다.
도 38은 종래의 전자원의 동작을 나타낸 도면이다.
도 39는 종래의 전자원을 나타내는 개략단면도이다.
도 40은 또 하나의 다른 종래의 전자원의 동작을 나타내는 도면이다.
도 41은 급속 가열기술에서 열처리온도의 시간경과에 따른 변화를 나타내는 그래프이다.
도 42는 양극 산화처리후 다공성 다결정 실리콘층의 윗 표면에서의 종단외관을 나타내는 도면이다.
도 43은 급속 열처리후 다공성 다결정 실리콘층의 윗 표면에서의 종단외관을 나타내는 도면이다.
본 발명은 상술한 문제점들을 해결하기 위해 달성되어진다. 본 발명의 목적은 평판 디스플레이, 평면광원 또는 고체 진공장치등으로 사용될 수 있는 높은 효율 및 높은 신뢰성을 가지며, 바람직한 전계방사에 따라 전자빔을 방출할 수 있는 전자원 및 그의 제조방법을 제공하는 것이다.
본 발명의 다른 하나의 목적은 절연내력과 사용수명을 설계하는 것을 용이하게 하여 주는 전자원 및 그의 제조방법을 제공하는 것이다.
본 발명의 또하나의 다른 목적은 종래기술에 비하여 높은 절연내력을 가진 절연박막을 형성할 수 있는 절연박막을 형성하기 위한 방법 및 장치의 제공이나 또는 종래기술에 비하여 사용수명을 연장할 수 있는 전자원을 제공하는 것이다.
본 발명의 아직 또하나의 다른 목적은 비용을 감소시킬수 있고, 전자방출효율과 같은 전자원 특성 및 신뢰성을 향상시킬수 있는 전자원을 제조하는 방법을 제공하는 것이다.
본 발명에 따른 전자원(전계방사형 전자원)은 도전성 기판; 도전성 기판상에 형성된 드리프트층(강전계 드리프트층); 그리고 드리프트층상에 형성된 표면전극은 포함한다. 드리프트층은 드리프트층을 구성하는 반도체 층의 부분적으로 형성된 나노미터 오더의 다수의 반도체 나노결정 가지고, 그리고 반도체 나노결정의 각각 표면상에 형성되는 작은 막을 가지는 다수의 절연막을 가지며 상기 절연막은 반도체 나노결정의 결정 입자 크기보다도 더 작은 막을 가진다. 반도체 나노결정의 각 표면에 형성된 절연막은 전계가 인가될 때 전자 터널링 현상이 일어나는 막두께(전자의 평균 자유행정도)를 가진다. 이런 방식으로, 표면전극이 고전위로 되도록 표면전극과 도전성 기판사이에 전압이 인가되고, 이것에 의하여 도전성 기판으로부터 드리프트층으로 주입된 전자가 드리프트층에서 드리프트하여 표면전극을 경유하여 방출된다.
이 전자원에서, 절연막내에서 전자의 확산을 감소시키고 드리프트층내에서 절연막의 두께차이를 감소시키는 것이 가능하다. 그래서, 전자원에서의 절연내력 및 수명시간을 설계하는 것이 용이하다.
이 전자원에서, 반도체 나노결정의 각 표면상에 형성된 절연막내에 함유된 수분이 실질적으로 0(실질적으로 수분이 없는)인 것이 바람직하다. 이 경우에, 전자원의 전기적특성에 역효과를 내는 결함 또는 스트레인등이 경감되어서, 높은 절연내력을 가지며 사용수명이 연장되는 절연막이 형성될 수 있다.
이 전자원에서, 반도체와 금속으로 구성되는 복합층 또는 합금층이 드리프트층을 구성하는 반도체층과 도전성 기판사이의 임계면 상에 끼어지는 것이 바람직하다.
또한, 드리프트층을 구성하는 반도체층과 도전성 기판사이의 임계면상에 반도체층이 실질적으로 결정화되는 것이 바람직하다. 이들 경우에서, 반도체층과 도전성 기판사이에서 장벽층 또는 고저항층이 경감될 수 있어서 전자방출효율 및 신뢰성이 향상된다.
본 발명에 따른 전자원의 제조방법은 본 발명에 따른 상기 전자원을 제조하기 위한 공정이다. 반도체 나노결정의 표면상에 절연막을 형성하는 전자원 제조방법은 전기화학방법, 급속 열산화기술, 급속 열질화기술 및 급속 산질화기술의 어느하나 나 또는 이들의 조합에 의하여 수행된다. 이와같은 제조방법을 사용함으로써, 절연막의 막두께가 전자 터널링 현상이 일어나는 두께(전자의 평균 자유행정도)와 같게 얻어질 수 있다.
전자원의 제조방법에서, 절연막이 반도체 나노결정의 표면상에 형성된 후에, 700℃이하의 온도에서 처리하는 어닐링은 진공, 비활성가스, 발포가스 또는 화물가스내에서 수행되는 것이 바람직하다. 이 경우에, 반도체 나노결정의 각 표면상에 형성된 절연막내에 함유된 수분이 실질적으로 0으로 설정될 수 있다. 더욱이, 반도체층과 도전성 기판사이에서 장벽층 또는 고저항층이 감소될 수 있어서 전자방출효율 및 신뢰성이 향상된다.
이와같은 전자원을 제조하는 방법에서, 절연막이 반도체 나노결정의 표면상에 형성되게 한 후에, 열처리가 산화물류(oxide species)나 또는 질화물류(nitride species)를 함유하는 분위기에서 600℃의 온도로 급속 가열기술에 따라 수행되는 것이 바람직하다. 이경우에, 전자원의 전기특성에 악영향을 주는 결함 또는 스트레인이 경감될 수 있고, 높은 절연내력을 가지며 사용수명이 연장되는 절연막이 형성될 수 있다. 더욱이, 반도체층과 도전성 기판사이에서 장벽층 또는 고저항층이감소될 수 있어서 전자방출효율 및 신뢰성이 향상된다.
이와같은 전자원의 제조방법에서, 반도체 나노결정이 형성된후에 어닐링처리가 진공 또는 비활성가스내에서 수행되는 것이 바람직하다. 이경우에, 드리프트층내에 함유된 수소 또는 불소와 같은 불순물에 의해 야기된 결함이 양극 산화처리후에 즉시 다공성 반도체층 상에서 수분등이 흡수되는 동안 다공성 반도체층을 산화하는 경우와 비교하여 감소될 수 있다. 이러한 방식으로, 양호한 산화막이 형성될 수 있어서 시간의 경과에 따라 전자방출효율의 변화가 작고, 높은 절연내력 및 높은 신뢰성을 가지는 전자원이 얻어질수 있다. 더욱이, 반도체층과 도전성 기판사이에 장벽층이나 또는 고저항층이 감소될 수 있어서 전자방출효율 및 신뢰성이 향상된다.
이러한 전자원의 제조방법에서, 반도체층이 도전성 기판상에 형성되어진 후에, 어닐링처리가 진공 또는 비활성가스에서 수행되는 것이 바람직하다. 이 경우에, 반도체와 금속으로 구성되는 복합층 또는 합금층이 반도체층과 도전성 기판사이의 임계면상에서 끼어질 수 있다. 또는, 반도체층이 반도체층과 도전성 기판사이의 임계면상에서 거의 결정화될 수 있다. 이런 방식으로 반도체층과 도전성 기판사이에서 장벽층 또는 고저항층이 감소될 수 있으며 전자방출효율 및 신뢰성이 향상될 수 있다.
이러한 전자원 제조방법에서, 절연막이 반도체 나노결정의 표면상에 형성되어진 후에 ⓐ 진공, 비활성가스, 발포가스 또는 질화물가스내에서 700℃이하의 온도로 처리하는 어닐링을 수행하는 상기단계와; ⓑ 산화물류나 또는 질화물류를 함유하는 분위기에서 600℃이상의 온도로 급속 가열처리 기술에 따라 열처리를 수행하는 상기 단계; 그리고 ⓒ 비활성가스 분위기에서 600℃이상의 온도로 급속 가열기술에 따라 처리하는 어닐링을 수행하는 상기 단계중의 적어도 2 단계를 각각 한번 또는 복수회 수행될 수 있다(예를들면, ⓐ →ⓑ , ⓐ →ⓒ, ⓐ →ⓑ →ⓑ , ⓐ →ⓑ →ⓒ, ⓐ →ⓒ →ⓑ 등).
이러한 전자원의 제조방법에서, 반도체 나노결정을 형성한 후, 그리고 반도체 나노결정의 표면상에 절연막을 형성한후의 적어도 한기간에서 수소내에서의 어닐링처리, 수소라디칼(Radical) 방출처리 또는 수소라디칼 방출 어닐링처리를 수행하는 것이 바람직하다. 이 경우에 수소라디칼이 도전성 기판의 일 표면측상의 상부 표면으로 방출되어서 드리프트층내에 존재하는 결함이 수동으로 만들어지거나 또는 감소될 수 있어서, 전자원의 전자방출특성 및 신뢰성이 향상될 수 있다. 더욱이, 반도체층과 도전성 기판사이에서 장벽층 또는 고저항층이 감소될 수 있어서 전자 방출효율 및 신뢰성이 향상된다.
본원은 일본국 특허출원 No. 2001-125156, 일본국 특허출원 No. 2001-125157, 일본국특허출원 No. 2001-159625, 및 일본국 특허출원 No. 2001-329908을 기초로 하며, 그의 내용은 전적으로 본원에 통합된다. 이하 본 발명의 몇개의 실시예가 상세히 설명된다. 실시예들에 대한 공통의 요소, 즉 구성 및 기능이 실질적으로 서로 동일한 요소는 동일인용번호로 표시되고 그의 중복설명은 원칙적으로 생략된다.
[실시예 1]
이하, 본 발명의 실시예 1이 설명된다.
실시예 1에서, 도전성 기판(하부전극)으로서, 저항이 도전체의 저항과 비교적 가까운 단결정 n형 실리콘기판(예를들면, 저항이 0.01Ω㎝ 내지 0.02Ω㎝인 (100)기판)이 사용된다.
도 2에 도시된 바와같이, 실시예 1에 따른 전자원(10)(전계방사형 전자원)에서 산화된 다공성 다결정 실리콘층으로 구성되는 드리프트층(6)(강전계 드리프트층)이 도전성 기판인 n형 실리콘기판의 주 표면측상에 형성되어 있다. 오믹전극(2)이 n형 실리콘기판(1)의 이면에 형성되어 있다. 실시예 1에서, n형 실리콘기판(1)은 도전성 기판을 구성한다.
작은 일함수를 가진 재료가 표면전극(7)용 재료로 사용된다. 표면전극(7)의 두께는 10㎚로 설정되어 있다. 그러나, 이 두께는 이 값으로 한정되지 않으며 드리프트층(6)을 통하여 통과하는 전자가 터널링될 수 있는 두께이면 된다. 표면전극(7)의 두께는 약 3㎚ 내지 15㎚로 설정될 수 있다.
표면전극(7)은 드리프트층(6)상에 형성된 금속막으로 구성되는 제 1 박막층과 제 1 박막층상에 증착되는 금속막으로 구성되는 제 2 박막층으로 구성되어 있다. 드리프트층(6)상의 제 1 박막 레이터용의 재료로써, 예를들면 드리프트층(6)과 친밀성을 가지며 크롬, 플라티늄, 티타늄, 이리듐과 같이 제 2 박막층과 드리프트층(6)사이에서 확산을 방지할 수 있는 재료가 사용되어도 되고, 제 2 박막층의 재료로써, 낮은 저항 및 시간의 경과에 따른 높은 안정성을 가지는 금이 사용되어도 된다. 실시예 1에서, 크롬(Cr)이 제 1 박막층용의 재료로 사용된다. 제 1 박막층의 막두께는 2㎚로 설정된다. 제 2 박막층용의 재료로써 금(Au)이 사용된다. 제 2 박막층의 막두께는 8㎚로 설정된다. 실시예 1에서, 표면전극(7)이 2층 금속막으로 구성되어 있지만 이 전극은 이 막대신에 하나 또는 3개 이상 층의 금속막으로 구성되어도 된다.
전자원(10)에서, 표면전극(7)은 진공내에 배치되고 콜렉터전극(21)은 표면전극(7)에 대향하여 배치된다. 그리고 나서, 직류전압 Vps가 표면전극(7)이 실리콘기판(1)(오믹전극2)에 대하여 양의 극성으로 되도록 인가되고, 직류전압 Vvc가 콜렉터전극(21)이 표면전극(7)에 대하여 양의 극성으로 되도록 인가된다. 이러한 식으로, n형 실리콘기판으로부터 주입된 전자가 드리프트층(6)에서 드리프트하여, 표면전극(7)을 경유하여 방출된다. 도 2의 일점쇄선은 표면전극(7)을 통하여 방출되는 전자 "e-"의 흐름을 나타낸 것이다. 표면전극(7)과 n형 실리콘기판(1) (오믹전극(2)) 사이에서 흐르는 다이오드 전류 Ips에 대한 콜렉터전극(21)과 표면전극(7)사이에서 흐르는 방출전류(방출 전자전류) Ie의 비율이 더 크면 클수록 전자 방출효율이 증가한다.
도 1에 도시된 바와같이, 실시예 1에 따른 드리프트층(6)은, 적어도 원주상 다결정 실리콘 그레인(51); 그레인(51)의 표면상에 형성된 얇은 실리콘 산화막(52); 그레인(51) 사이에 끼어져 있는 나노미터 오더의 다수의 실리콘 나노결정(63); 그리고 실리콘 나노결정(63)의 표면상에 형성되고, 각각 실리콘 나노결정(63)의 결정입자 크기 보다도 더 작은 막두께를 가지는 절연막인 다수의 실리콘 산화막(64)으로 구성되어 있다. 즉, 각 그레인(51)의 표면은 드리프층(6)에서 다공성으로 만들어지고, 결정상태가 각 그레인의 중심부에 유지된다. 실리콘 나노결정(63)의 표면상에 형성된 실리콘 산화막(64)의 두께가 전자 터널링 현상이 일어나는 정도의 막두께(전자의 평균 자유행정도: SiO2에서 전자의 평균자유행정도는 약 3㎚)에서, 예를들면 약 1 내지 3㎚에서 설정되는 것이 바람직하다.
실시예 1에 따른 전자원(10)에서, 전자방출을 다음 모델에서 일어나는 것으로 생각된다. 즉, 표면전극(7)이 진공내에 배치되어 있다. 그 후에, 표면전극(7)과 n형 실리콘기판(1)(오믹전극(2))사이에서, 표면전극(7)이 양의 극성이 되도록하여 직류전압 Vc가 인가된다. 또한, 동시에 콜렉터전극(21)과 표면전극(7)사이에서, 콜렉터전극(21)이 양의 극성이 되도록 하며 직류전압 Vps가 인가된다. 직류전압 Vps가 소정값(임계값)에 도달할 때, 전자 "e-"가 도전성 기판으로서 역할을 하는 n형 실리콘기판(1)으로부터 드리프트층(6)으로 열적 여기에 기인하여 주입된다. 다른한편, 드리프트층(6)에 인가되는 전계중의 대부분이 실리콘 산화막(64)에 인가된다. 그래서 주입된 전자 "e-"는 실리콘 산화막(64)에 인가되는 강전계에 의하여 가속된다. 그 후 전자가 드리프트층(6)중의 그레인(51)사이의 영역에서 도 1에서 화살표 A로 표시된 방향의 표면을 향하여 드리프트하고, 표면전극(7)으로 터널링하여 진공중으로 방출된다. 이러한 방식으로, 드리프트층(6)에서 n형 실리콘기판(1)으로부터 주입된 전자는 실리콘 나노결정(63)에서 확산됨이 없이 실리콘 산화막(64)에 인가된 전계에서 가속되어서 드리프트하여, 표면전극(7)를 경유하여 방출된다(탄도형 전자 방출현상) 드리프트층(6)에서 발생된 열은 그레인(51)을 통하여 방출된다. 그래서, 포핑현상이 전자 방출동안 일어나지 않으며 전자가 일정하게 방출될 수 있다.
이하, 본 실시예 1에 따른 전자원(10)의 제조방법에 대하여 도 3a 내지 3d을 참조하여 설명된다. 먼저, 오믹전극(2)이 n형 실리콘기판(1)의 이면에 형성된후, 논도프 다결정 실리콘층(3)이 n형 실리콘기판(1)의 주 표면상에 반도체층으로서 형성되어서, 도 3a에 도시된 구조가 얻어진다. 다결정 실리콘층(3)을 형성하는 박막의 방법으로써, 예를들면, CVD기술(예를들면, LPCVD기술, 플라즈마 CVD기술, 또는 촉매 CVD기술과 같은), 스퍼터링기술, 또는 CGS(Continuous Grain Silicon)기술등이 사용될 수 있다.
논도프 다결정 실리콘층(3)이 형성된 후, 다결정 실리콘층(3)은 양극 산화처리단계에 따라 다공성으로 만들어지고, 이것에 의해 다공성 반도체층인 다공성 다결정 실리콘층(4)이 형성되며, 도 3b에 도시된 구조가 얻어진다. 양극 산화처리 단계에서, 불화수소 수용액과 에탄올의 55중량%를 실질적으로 1:1로 혼합함으로써얻어진 혼합용액으로 구성된 전해액을 담고있는 양극 산화처리 용기가 사용된다. 이때에 플라티늄전극(도시않됨)을 음의 극성으로하고, n형 실리콘기판(1) (오믹전극(2))을 양의 극성으로 하여 광 방사가 다결정 실리콘층(3)에 향하여 수행하는 동안 양극산화가 일정전류로 수행된다. 이러한 방식으로, 다공성 다결정 실리콘층(4)이 형성된다. 이와같이 형성된 다공성 다결정 실리콘층(4)은 다결정 실리콘 그레인과 실리콘 나노결정을 포함한다. 실시예 1에서 다결정 실리콘층(3)의 모두 다공성으로 만들어지지만 이 다결정 실리콘층은 부분적으로 다공성으로 만들어져도 된다.
양극 산화처리단계가 종료한 후, 다공성 다결정 실리콘층(6)이 산화단계에 따라 산화되며, 이것에 의해 산화된 다공성 다결정 실리콘층으로 구성되는 드리프트층(6)이 형성되며, 도 3c에 도시된 구조가 얻어진다. 산화단계에서, 다공성 다결성 실리콘층(4)은 급속 가열기술로 산화되며, 이것에 의하여 드리프트층(6)이 형성되고, 이 드리프트층은 그레인(51), 실리콘 나노결정(63) 및 실리콘 산화막(52, 64)으로 형성된다. 램프 어닐링장치가 급속 가열기술을 사용하는 산화단계에서 사용된다. 이 경우에, O2가스 분위기가 노내에 생성되는 동안 기판온도는 소정 온도상승속도(예를들면, 80℃/초)로 실온에서 소정 산화온도(예를들면, 900℃)까지 상승한다. 그 후, 기판온도는 소정 산화시간(예를들면, 1시간)까지 유지되며, 급속 열산화(RTO)가 수행된다. 그 다음, 기판온도가 실온으로 하강된다. 실시예 1에서, 온도상승속도가 80℃/초로 설정되지만, 온도상승속도는 80℃/초 이상으로 설정되어도 되며 이 속도는 150℃/초 이상으로 설정되는 것이 바람직하다. 그와 같이 온도상승속도를 설정하는 이유는 후술한다.
실시예 1에서, 산화단계는 절연막인 실리콘 산화막(64)을 반도체 나노결정인 실리콘 나노결정의 표면상에 형성하는 절연막 형성단계로서 제공된다.
드리프트층(6)이 형성된 후, 금속막(실시예1에서 크롬막)으로 구성되는 제 1 박막층이 전자빔 증착기술에 따라 드리프트층(6)상에 증착된다. 또한, 금속막(실시예 1에서 금박막)으로 구성되는 제 2 박막층이 전자빔 증착기술에 따라 제 1 박막층상에 증착된다. 이러한 방식으로, 제 1 박막층과 제 2 박막층으로 구성되는 표면전극(7)이 형성되며, 도 3d에 도시된 구조를 가지는 전자원(10)이 얻어진다. 실시예 1에서, 표면전극(7)이 전자빔 증착기술에 따라 형성되지만, 표면전극(7)을 형성하는 방법은 전자빔 증착기술에 한정되는 것은 아니며, 예를 들면, 스퍼터링기술이 사용되어도 된다.
한편, 본 발명자들은 조사결과, 급속 가열기술을 사용하는 산화단계에 대한 조건, 특히, 온도상승속도가 전자방출효율, 절연내력 또는 사용수명과 같은 특성에 대한 로트들(lots)간의 편차에 영향을 준다고하는 연구결과를 얻었다.
그 후, 본 발명자들은 급속 가열기술에서의 온도상승속도를 80℃/초로 설정하여서 전자원(10)의 드리프트층(6)의 분석평가를 수행하였다. 구체적으로는, 광 발광기술(PL기술)에 따라 드리프트층(6)의 표면근방에서의 구조평가; 단면 TEM(Transmission type Emission Microscope)을 사용하여 드리프트층 표면근방부분의 구조에 대한 관측 및 구성요소분석; 그리고 X선 광-전자 분광기(XPS기술)를 사용하여 깊이방향에 대한 드리프트층 구성요소의 현존량의 칫수측정이 수행되었다. 또한, 유사한 분석평가가 마찬가지로 비교예에 따른 전자원(드리프트층)에 대하여 수행되었다. 비교예에 따른 전자원은 급속 열처리기술에 있어서의 온도속도를 80℃/초보다 더욱 낮은 20℃/초로 설정하여 제조되었다. 그 결과, 온도속도가 20℃로 설정되었던 비교예에서, 드리프트층에서 SiO2막이 표면(표면전극(7)의 임계면)에서 약 100㎚의 깊이까지 형성되었고, 실리콘 나노결정의 존재가 확인되지 않았다. 반면에, 온도상승속도를 비교적 높은 80℃/초로 설정되었던 전자원(10)의 드리프트층에서, 실리콘 나노결정(63)이 마찬가지의 표면으로부터 약 100㎚ 깊이까지의 영역에 존재하고 있음이 발견되었다.
이하에 각 분석평가결과에 대하여 설명한다. 먼저, 표면근방에서 구조에 대한 단면 TEM으로 야기되는 관측 및 구성요소분석에 의하여 얻어진결과를 실시예 1에 따른 전자원(10)의 드리프트층(6)과 비교예에 따른 드리프트층에 관해서 각각 설명한다. 단면 TEM에 의해 야기되는 평가에 의하면, 전자원(10)의 드리프트층(6)에서, 다결정 실리콘의 원주상 결정과 나노미터 오더의 실리콘 나노결정이 확인되었다. 반면에, 비교예에 따른 드리프트층에서, SiO2막이 표면으로부터 약 100㎚의 깊이까지의 전영역에 걸쳐서 형성되었으며, 다결정 실리콘의 원주상 그레인은 100㎚보다 더 깊은 영역에서만 확인되었다.
이번에는, PL기술에 따른 드리프트층의 표면근방에서 구조적 평가결과에 대하여 도 4를 참조하여 설명한다.
도 4는 He-Cd 레이저로부터 325㎚파장 광을 방사함으로써 측정되는 광 방사 스펙트럼를 나타낸다. 도 4에서 "a"는 실시예 1에 따른 드리프트층(6)의 광 방사 스펙트럼을 나타내고, "b"는 비교예에 따른 드리프트층의 광 방사 스펙트럼을 나타낸다. He-Cd레이저로부터 드리프트층(6)으로 방출되는 광의 침투길이는 드리프트층(6)의 표면으로부터 깊이 방향에서 100㎚의 범위내에 있다. 따라서 도 4에서 "a" 및 "b"의 각각의 광 방출스펙트럼은 표면근방에서의 얕은 영역으로부터의 광 방사스펙트럼을 나타낸다. 일반적으로, 실리콘 산화막으로부터 광 방사은 F밴드로써 언급되며 430㎚ 내지 540㎚의 근방에서 피크값을 가지는 것으로 알려져 있다. 또한, 실리콘 나노결정으로부터 광 방사은 S밴드로 언급되며, 650㎚ 내지 800㎚의 근방에서 피크값을 가지는 것으로 알려져 있다. 도 4로부터 명백한 바와같이, 실시예 1에 따른 드리프트층(6)에서 실리콘 나노결정(63)으로부터의 광 방사라고 생각되는 피크값과 실리콘 산화막으로부터의 광 방사라고 생각되는 피크값이 관측된다. 반면에, 비교예에 따른 드리프트층에서, 산화 실리콘막으로부터의 광 방사라고 생각되는 피크값만이 관측된다. 즉, 비교예에 따른 드리프트층(6)의 표면으로부터 약 100㎚ 깊이까지의 영역에서는 실리콘 나노결정은 거의 존재하지 않으며, 그 영역의 대부분 또는 전부가 실리콘 산화막이라고 생각된다. 이결과는 단면 TEM에 의해 야기되는 분석결과와 일치한다.
이번에는, XPS기술에 따른 드리프트층 구성요소의 현존량에 관한 깊이방향에서의 분포측정결과에 대하여 도 5를 참조하여 설명한다. 도 5의 수평축은 드리프트층(6)의 표면으로부터의 깊이를 나타낸다. 도 5의 수직축은 원자농도를 나타낸다. 도 5에서의 "a1", "a2" 과 "a3"은 실시예 1에 따른 드리프트층에 대한 측정결과를 나타낸 것이다. 또한, "b1", "b2"와 "b3"는 비교예에 따른 드리프트층에 대한 측정결과를 나타낸다. 여기서, "a1"과 "b1"는 깊이방향 SiO2에서의 분포를 나타내고, "a2" 및 "b2"는 Si의 깊이방향에서의 분포를 나타내며, "a3" 및 "b3"는 SiOx의 깊이방향에서의 분포를 나타낸 것이다. 도 5로부터 명백한 바와같이, 실시예 1에 따른 드리프트층(6)에서 Si와 SiO2가 표면으로부터 깊이가 100㎚보다 더 얕은 영역에서 관측된다. 반면에, 비교예에 따른 드리프트층에서 Si는 표면으로부터 100㎚보다 더 얕은 영역에서 관측되지 않고, SiO2만이 관측된다. 이 결과는 단면 TEM에 의하여 야기된 분석결과와 일치한다.
상기 분석결과로부터, 도 6a 및 도 6b에 도시된 바와같이, 실시예1에 따른 드리프트층(6)에서는 표면에 형성되는 실리콘 산화막을 가진 실리콘 나노결정(63)은 마찬가지로 드리프트층(6)의 표면근방에 포함되어 있는 것으로 생각된다. 그때에, 드리프트층(6)으로 주입되는 전자 "e-"가 실리콘 산화막(64)에 인가되는 강전계에 의하여 가속되어서, 실리콘 나노결정(63)과 거의 충돌하지 않고 도 6a에서 화살표로 나타내는 방향(오른쪽)에서 드리프트하여 드리프트층(6)의 표면에 도달하고, 표면전극(7)을 터널링하여 진공중으로 방출된다(도6a에서 일점쇄광은 전자 "e-"의 흐름을 나타낸다). 도 6a의 상부에 기재된 "PPS"는 드리프트층(6)을 나타내고, "Metal"은 표면전극(7)을 나타내며, "Vacuum"은 진공을 나타낸다. 또한, 도6b는 전자방출의 원리를 설명하는 에너지밴드 챠트이다. 도 6b에서 "SiO2"는 실리콘 산화막(64)을 나타내고, "μc-Si"는 나노미터 오더의 실리콘 나노결정을 나타내며, "EFM"은 표면전극(7)의 페르미레벨을 나타내며, "Eva"는 진공레벨을 나타낸다.
다른 한편, 도 7에 도시된 바와같이, 비교예에 따른 드리프트층(이하 "드리프트층(6')"이라 한다)에서, 실리콘 산화막(64)의 각 막 두께는 이 막이 드리프층(6')의 표면에 근접함에 따라 증가하여서, 실리콘 나노결정(63)이 파괴된다. 표면의 근방에서, 어떠한 실리콘 나노결정도 존재하지 않는다. 그래서, 드리프트층(6')에서 주입된 전자 "e-"의 일부는 확산되거나 또는 전자 터널링 현상이 일어나는 정도로 막두께 보다 더 큰 막두께(전자의 평균자유행정도)를 각각 가지는 실리콘 산화막(64)에 의하여 흡수된다. 그래서, 전자방출효율이 저하되고, 절연내력 및 사용수명이 저하된다고 생각된다.
실시예 1에 따른 드리프트층(6)에서, 실리콘 나노결정(63)이 마찬가지로 표면의 근방에 존재한다. 반면에, 비교예에 따른 드리프트층(6')에서는, 표면근방에서 실리콘 나노결정(63)의 파괴에 대한 원인이 되는 것으로 다음과 같은 모델이 생각된다. 즉, 실시예 1에서는, 양극 산화처리단계이후의 산화단계에서, 도 8a에 도시된 바와같이, 산소분자(80)가 실리콘 나노결정(63)의 주변에 도달한다. 이때에, 온도상승속도가 비교적 높으므로(80℃/초), 실리콘 산화막(64)이 양극 산화에 따라 형성된 실리콘 나노결정의 표면상에 단시간내에 형성된다. 그래서 실리콘 나노결정(63)의 중심부로의 산소원자(81)의 확산이 억제된다. 이와같은 방식으로, 전자 터널링 현상이 일어나는 막두께(전자의 평균 자유행정도)를 가진 실리콘 산화막이 실리콘 나노결정(63)의 표면상에만 형성되는 것이라고 생각된다. 다른한편, 마찬가지의 비교예서, 양극 산화처리단계후의 산화단계에서, 도 8b에 도시된 바와같이, 산소분자가 실리콘 나노결정(63)의 주 표면에 도달한다. 그러나, 온도상승속도가 비교적 낮으므로(20℃/초), 산소원자(81)가 양극산화에 따라 형성된 실리콘 나노결정(63)의 중심부로 확산하여서, 실리콘 나노결정(63)의 전부가 산화된다. 이것은 실리콘 나노결정(63)이 파괴되기 때문이다.
도 9는 온도상승속도가 80℃/초, 160℃/초 및 20℃/초로 각각 설정되는 경우, 각 전자방출효율의 시간경과에 따른 변경을 나타낸 것이다. 도 9의 수직축은 전자방출효율을 나타내고, 수평축은 시간경과를 나타낸다. 도9 에서 "a"는 온도상승속도가 80℃/초로 설정된 경우를 나타내고, "b"는 온도상승속도가 20℃/초로 설정된 경우를 나타내며, "c"는 온도상승속도가 160℃/초로 설정된 경우를 나타낸다. 도 9에서 명백한 바와같이, 실시예 1에서는 비교예와 비교하여 전자방출효율이 높고 전자방출효율의 시간경과에 따른 변경이 감소되어있다. 이와같은 방식으로, 사용수명이 연장된다. 또한, 온도상승속도가 80℃/초에서 160℃/초로 증가되고 이것에 의해 전자방출효율이 더욱 현저하게 증가된다.
도 9에 도시된 전자방출효율의 시간경과에 따른 변화는 지수함수적으로 시간경과에 대하여 진폭이 감소하는 함수(이하 "댐핑함수"라 한다)에 의하여 적응될 수 있다. 즉, 전자방출효율의 초기값(이하 "초기 전자방출효율"이라 한다)이 η으로정의되고, 시정수가 τ로 정의되며, 비례상수(선형필터)가 γ로서 정의되고, 경과시간이 t로서 정의되면, 임의의 경과시간 "t"에서의 전자방출효율 η은 다음의 수학식 1로 근사될 수 있다. 시정수 τ의 값이 증가함에 따라 전자원의 사용수명이 증가한다.
[수학식 1]
η= η0 ·exp((-t/τ) ·γ)
도 10은 댐핑함수에 의하여 적응됨으로써 얻어진 초기 전자방출효율 η0 과 시정수 τ사이의 관계를 나타낸 것이다. 도 10의 수직축의 초기 전자방출효율 η0 을 나타내고, 수평축은 시정수 τ를 나타낸다. 도 10에서 "a"는 온도상승속도가 80℃/초로 설정된 경우를 나타내고, "b"는 온도상승속도가 20℃/초로 설정된 경우를 나타내며, "c"는 온도상승속도가 160℃/초로 설정된 경우를 나타낸다. 도 10에 따르면 온도상승속도가 증가함에 따라 초기 전자방출효율 η0 과 시정수 τ가 증가하는 것임이 알게된다. 즉, 온도상승속도가 증가함에 따라 전자방출효율이 향상될 수 있고, 사용수명이 연장될 수 있다. 여기서, 전자원의 특성평가는 초기 전자방출효율을 η0과 시정수 τ간의 곱 η0 ·τ의 값이 증가함에 따라 더욱 우수한 것으로 생각된다. η0 ·τ의 값은 "b"에서 0.092이고, "a"에서 5.2이며 "c"에서 21.8이다. 온도상승속도가 20℃/초에서 80℃/초로 증가되는 경우, η0 ·τ의 값은 20℃/초의 경우와 비교하여 50배만큼 더 크게 된다. 따라서, 온도상승속도가 80℃/초 이상으로 설정되고, 이것에 의하여 전자방출효율이 20℃/초의 경우와 비교하여 향상될 수 있고, 사용수명이 연장될 수 있다. 더욱이, 온도상승속도가150℃/초이상으로 설정되고, 이것에 의하여 전자방출효율은 더욱 현저하게 향상될 수 있고 사용수명은 더욱 현저하게 연장될 수 있다. 온도상승속도가 급속 가열기술에서 사용되는 제조장치(예를들면, 램프어닐링장치)의 성능에 의하여 제한되지만, 온도상승속도가 약 400℃/초까지 증가될 수 있는 것이 최근에 알려져 있다.
실시예 1에 따른 전자원(10)의 제조방법으로 드리프트층(6)내에서 절연막인 실리콘 산화막(64)의 두께가 전자 터널링 현상이 일어나는 정도의 막두께에서 설정될 수 있다. 그래서 실리콘 산화막(64)에서의 전자확산이 경감될 수 있고, 드리프트층(6)내에서 실리콘 산화막(64)의 두께편차가 경감될 수 있다. 이와같은 방식으로, 절연내력 및 사용수명에 대한 설계가 용이하게 이루어져서 절연내력이 향상될 수 있고 사용수명이 연장될 수 있다. 또한, 전자방출효율이 향상될 수 있다.
[실시예 2]
이하, 본원의 실시예 2에 대하여 설명한다.
실시예 2에서, 도전성 기판으로써, 금속막(예를들면, 텡스텐막)이 그라스기판(예를들면, 석영 그라스기판)으로 구성되는 절연기판의 표면상에 형성되어 있는 기판이 사용된다.
도 11에 도시된 바와같이, 실시예 2에 따른 전자원(10)에서, 산화 다공성 다결정 실리콘층으로 구성되는 드리프트층(6)이 절연기판(11)상의 도전층(12)상에 형성되어 있다. 표면전극(7)이 드리프트층(10)상에 형성되어 있다. 표면전극(7)의 구성은 실시예 1의 것과 동일하다.
전자원(10)으로 부터 전자를 방출하기 위하여, 콜렉터전극(21)이표면전극(7)과 대향하도록 배치되어 있으며 진공상태가 표면전극(7)과 콜렉터전극(21)사이에 확립되어있다. 그때에 표면전극(7)이 콜렉터전극(21)에 대하여 양의 극성이 되도록 직류전압Vps가 표면전극(7)과 도전층(12)사이에 인가되고 콜렉터전극(21)이 표면전극(7)에 대하여 양의 극성이 되도록 직류전압 Vc가 콜렉터 전극(21)과 표면전극(7)사이에 인가된다.
직류전압 Vps 및 Vc가 적절히 설정될 때, 도전층(12)으로부터 주입된 전자가 드리프트층(6)에서 드리프트하여, 표면전극(7)을 통하여 방출된다(도 11에서 일점쇄선은 표면전극(7)을 통하여 방출되는 전자 "e-"의 흐름을 나타낸다). 드리프트층(6)의 표면에 도달한 전자는 열전자라 생각되며, 용이하게 표면전극(7)을 터널링하여 진공으로 방출된다. 마찬가지로 실시예 2에 따른 전자원(10)에서 실시예 1에 따른 전자원(10)에서와 같이, 다이오드 전류 Ips에 대한 방출전류 Ie의 비율(=Ie/Ips)이 증가함에 따라, 전자방출효율이 증가한다.
드리프트층(6)의 구조와 기능은 실시예 1의 것들과 유사하다. 즉, 드리프트층(6)은 적어도 그레인(51), 실리콘 산화막(52), 다수의 실리콘 나노결정(63) 및 다수의 실리콘 산화막(64)으로 구성되어 있다(도 1 참조). 또한, 드리프트층(6)에서, 각 그레인의 표면은 다공성으로 만들어지고, 결정상태가 각 그레인의 중심부에서 유지되어 있다. 실리콘 산화막(64)의 각각의 두께는 전자 터널링 현상이 일어나는 정도의 막두께(전자의 평균 자유행정도), 예를들면 1㎚ 내지 3㎚로 설정되어 있다.
실시예 2에 따른 전자원(10)에서 마찬가지로, 실시예 1에 따른 전자원(10)의경우와 유사한 모델에서 일어나는 것으로 생각된다. 즉, 표면전극(7)을 양의 극성으로 하여, 직류전압 Vps가 표면전극(7)과 도전층(12)사이에 인가되고 콜렉터전극(21)을 양의 극성으로 하여 직류전압 Vc가 콜렉터전극(21)과 표면전극(7)사이에 인가되며, 이것에 의하여 열적 여기로 도전층(12)으로부터 드리프트층(6)으로 주입된 전자 "e-"가 드리프트하여, 표면전극(7)을 터널링하여 진공으로 방출된다.
실시예 2에 따른 전자원(10)이 디스플레이의 전자원으로 사용되는 경우에, 하부전극(도전성 기판) 또는 표면전극(7)등이 적절히 패턴화될 수 있다.
실시예 2에 따른 전자원(10)의 제조방법에 대하여 도 12a 내지 도 12d를 참조하여 설명한다.
먼저, 절연기판(11)의 한 표면측에 금속층(예를들면, 텅스텐막)으로 구성되는 도전층(12)이 형성되고, 도전성 기판이 스퍼터링기술등에 따라 제조된다. 그 다음 도전성 기판의 주표면측 상에 (도전층(12)상에) 논도프 다결정 실리콘층(3)이 반도체층으로써 형성되어서, 도 12a에 도시된 구조가 얻어진다. 다결정 실리콘층(3)을 형성하는 막 형성방법으로써, 예를들면, CVD기술(LPCVD기술, 플라즈마 CVD기술 또는 촉매 CVD기술등과 같은), 스퍼터링기술 또는 CGS(Continuous Grain Silicon)기술등이 사용될 수 있다.
논도프 다결정 실리콘층(3)이 형성된 후에, 다결정 실리콘층(3)은 양극 산화처리단계에 따라 다공정으로 만들어지고 이것에 의하여 다공성 반도체층인 다공성 다결정 실리콘층(4)이 형성되며, 도 12b에 도시된 구성이 얻어진다. 양극 산화처리단계에서, 실질적 1:1로 불화수소 수용액 및 에탄올의 55 중량%를 혼합하여 얻어진 혼합용액으로 구성되는 전해액을 담고 있는 양극 산화처리 용기가 사용된다.
그 다음, 플라티늄전극(도시않됨)을 음의 극성으로 하고 도전층(12)을 양의 극성으로 하여 다공성 다결정 실리콘층(3)에 대하여 광방사가 수행되는 동안, 양극산화처리가 일정전류로 수행된다. 이러한 방식으로 다공성 다결정 실리콘층(4)이 형성된다. 다공성 다결정 실리콘층(4)은 다결정 실리콘 그레인과 실리콘 나노결정을 포함한다. 실시예 2에서 전체의 다결정 실리콘층(3)이 다공성으로 만들어 지지만, 이층은 부분적으로 다공성으로 만들어도 된다.
양극 산화처리단계가 종료된 후, 다공성 다결정 실리콘층(4)이 산화되고, 이것에 의하여, 산화된 다공성 다결정 실리콘층으로 구성되는 드리프트층(6)이 형성되며, 도 12c에서 도시된 구성이 얻어진다. 산화단계에서, 다공성 다결정 실리콘층(4)이 급속 가열기술에 따라 산화되고, 이것에 의해 그레인(51), 실리콘 나노결정(63) 및 실리콘 산화막(52, 64)를 포함하는 드리프트층(6)이 형성된다. 급속 가열기술을 사용하는 산화단계에서 실시예 1의 경우와 같이 램프어닐링장치를 사용함으로써 O2가스 분위기가 생성되며, 기판온도가 실온에서 소정 산화온도(예를들면, 900℃)까지 소정 온도상승속도(예를들면, 80℃/초)로 상승된다. 그다음 기판온도가 소정 산화시간(예를들면, 1시간)동안 유지되어서 급속 열산화(RTO)가 가하여 진다. 그 다음 기판온도가 실온으로 낮추어진다. 실시예 2에서, 온도상승속도가 80℃/초로 설정되어 있지만, 온도상승속도는 실시예 1의 경우와 같이 80℃/초 이상으로 설정되어도 되며, 온도상승속도가 150℃/초 이상으로 설정되는 것이 바람직하다. 마찬가지로 실시예 2에서, 실시예 1의 경우와 같이 산화단계는 절연막인 실리콘 산화막(64)을 반도체 나노결정인 실리콘 나노결정(63)의 표면상에 형성하는 절연막 형성단계로써 제공된다.
드리프트층(6)이 형성된 후에, 금속막(실시예 2에서 크롬막)으로 구성되는 제 1 박막층이 전자빔 증착기술에 따라 드리프트층(6)상에 증착된다. 또한 금속층(실시예 2에서 금층)으로 구성되는 제 2 박막층이 전자빔 증착기술에 따라 제 1 박막층상에 증착된다. 이러한 방식으로, 제 1 박막층과 제 2 박막층으로 구성되는 표면전극(7)이 형성되어서 도 12d에 도시된 구조를 가진 전자원(10)이 얻어진다. 실시예 2에서, 표면전극(7)이 전자빔 증착기술에 따라 형성되지만, 표면전극(7)을 형성하는 기술은 전자빔 증착기술에 한정되는 것은 아니며, 예를들면 스퍼터링기술이 사용되어도 된다.
이러한 방식으로, 실시예 2에 따른 전자원(10)의 제조방법에서, 드리프트층(6)에서 절연막인 실리콘 산화막의 두께가 전자 터널링현상이 일어나는 정도의 막두께(전자의 평균 자유행정도)를 제공할 수 있다. 그래서, 실리콘 산화막(64)내의 전자확산이 감소될 수 있고, 드리프트층(6)내 실리콘 산화막(64)의 두께 편차가 감소될 수 있다. 이러한 방식으로, 절연내력 및 사용수명의 설계가 용이하게 만들어진다. 따라서, 절연내력이 향상될 수 있고 사용수명이 연장될 수 있다. 게다가, 전자방출효율이 향상될 수 있다.
한편, 실시예 1 및 2에서, 드리프트층(6)은 산화된 다공성 다결정 실리콘층으로 구성되어있다. 그러나, 드리프트층(6)은 질화된 다공성 다결정 실리콘층 또는 산질화된 다공성 다결정 실리콘층으로 구성되어도 된다. 또는, 이층은 다른 산화, 질화 또는 산질화의 다공성 반도체층으로 구성되어도 된다.
드리프트층(6)이 질화된 다공성 다결정 실리콘층으로 형성되는 경우, O2가스를 사용하는 급속 열처리기술에 따라 산화를 수행하는 산화단계(절연막 형성단계) 대신에, 예를들면, NH3가스를 사용함으로써 실시예들에서 처럼 온도상승속도가 설정되는 급속 가열기술에 따라 다공성 다결정 실리콘층을 질화하는 질화단계(절연펌 형성단계)가 사용되어도 된다. 이 경우에 도 1에서 실리콘 산화막(52, 64)은 실리콘 질화막으로 형성된다.
드리프트층(6)이 산질화 다공성 다결정 실리콘층으로 형성되는 경우에, 급속가열기술에 따라 다공성 다결정 실리콘층(4)을 산화하는 대신에, 예를들면 O2가스와 NH3가스, N2O가스, NO가스 또는 N2가스와 같이 질소를 함유하는 가스 간의 혼합가스를 사용함으로써 상기 실시예들에서처럼 온도상승속도가 설정되는 급속 가열기술에 따라 다공성 다결정 실리콘층(4)을 산화/질화하는 산화 및 질화단계(절연막 형성단계)가 사용될 수 있다. 이 경우에, 도 1에서 실리콘 산화막(52, 64)은 실리콘 산질화막으로써 제공된다.
또한, 드리프트(6)이 산질화 다공성 다결정 실리콘층으로 형성되는 경우에, 실리콘 산질화막으로 구성되는 절연막을 형성하는 절연막 형성단계로서, 온도상승속도가 상기 실시예들에서와 같이 설정되는 급속 가열기술에 따라 실리콘나노결정(63)의 표면측상에 산화막인 실리콘 산화막을 형성하는 산화막 형성단계; 그리고 산화막 형성단계에 따라 형성된 실리콘 산화막을 질화함으로써 산화와 질화된 막인 실리콘 산질화막을 형성하는 단계가 사용될 수 있다.
실리콘 질화막 또는 실리콘 산질화막이 반도체 막결정인 실리콘 나노결정(63)의 표면측상에 형성되는 절연막으로써 사용되는 경우에, 절연내력이 실리콘 산화막을 사용하는 경우와 비교하여 향상된다. 또한, 실리콘 산화막과 실리콘 질화막간의 적층이 마찬가지의 절연막으로써 사용되는 경우에, 절연내력이 실리콘 산화막을 사용하는 경우에 비교하여 향상된다.
실시예 1 및 2에 따른 전자원(10)을 제조하는 방법에서 드리프트층(6)을 각각 형성한 후에, 드리프트층(6)내의 결함을 보상하기 위한 발포처리가 표면전극(7)형성전에 수행되며, 이것에 의해 절연막의 결함이 보상될 수 있다. 이러한 방식으로, 절연내력이 더욱 현저하게 향상될 수 있고 사용수명이 더욱 뚜렷하게 연장될 수 있다. 발포처리는 적어도 H2및 N2로 구성되는 혼합가스에서 소정온도(예를들면, 450℃)로 기판온도를 상승시킴으로써 수행될 수 있다. 그러한 발포처리에 따라 발포처리전보다 전열막 두께가 더 두껍게 되는 것을 방지하고 불순물이 도입되는 것을 방지하는 것이 가능하다. 게다가, 절연막의 결함이 급속 가열처리를 사용하는 기판온도에 비하여 비교적 낮은온도에서 보상될 수 있다.
실시예 1과 2에 따른 절연막 형성단계에서, 절연막도 급속 가열기술을 사용함으로써 형성된다. 그러나, 절연막인 실리콘 산화막(64)이 전기화학방법에 따라형성되어도 된다. 이 경우에, 예를들면, 플라티늄전극(도시않됨)을 음의 극성으로 하고 하부전극(실시예 1에서 n형 실리콘기판이나 또는 실시예 2에서 도전층(12))이 양의 극성으로 하는 전해액(예를들면, H2SO4의 1M, HNO3의 1M 또는 왕수와 같은)을 담고 있는 산화처리 용기를 사용함으로써, 일정전류가 공급되고 이것에 의해 다공성 다결정 실리콘층(6)이 산화될 수 있다. 이러한 방식으로, 그레인(51), 실리콘 나노결정(63) 및 실리콘 산화막(52, 64)를 포함하는 드리프트층(6)이 형성될 수 있다. 물론 전기화학방법에 따라 형성되는 절연막은 실리콘 질화막 같은 질화막이나 또는 실리콘 산질화막 같은 산질화막으로 형성될 수 있다.
그와같은 전기화학방법에서 절연막이 형성될 때, 전자 터널링 현상이 일어나는 정도의 막두께(전자의 평균자유행정도)를 가진 절연막이 형성될 수 있고, 실리콘 나노결정(63)이 파괴되지 않는 것이 확인되었다. 그러나 온도상승속도가 80℃/초로 설정된 급속 가열기술에 따라 절연막이 형성되는 경우와 비교하여 전자방출효율이 낮고 사용수명이 짧다는 결과가 얻어졌다. 또한 전기화학방법에 따라 형성된 산화막은 급속 가열기술에 따라 형성된 실리콘 산화막과 비교하여 많은 수분함량을 포함하는 것이 확인되었다.
따라서, 각각의 절연막을 형성하는 절연막 형성단계에서, 절연막이 전기화학적으로 형성된 후에, 절연막은 급속 가열기술에 따라 형성되며, 이것에 의해 실리콘 산화막의 수분이 제거될 수 있다. 즉, 급속 가열기술에 따라 절연막을 형성하기전에, 절연막이 전기화학방법에 따라 형성되고, 이것에 의해 실리콘 나노결정이급속 가열기술에 다라 파괴되는 것으로부터 방지되면서, 높은 전자방출효율과 절연내력 및 연장되는 사용수명을 가진 전자원(10)이 제공될 수 있다.
[실시예 3]
이하 본 발명의 실시예 3에 대하여 설명한다.
실시예 3에 따른 전자원은 실리콘 산화막으로 구성되는 절연막을 가진다. 실시예 3에서, 도전성 기판(하부기판)으로써, 그의 저항이 비교적 도전체의 저항에 가까운 다결정 n형 실리콘기판(예를들면, 그의 저항이 0.01Ω㎝ 내지 0.02Ω㎝인(100)기판)이 사용된다.
도 3에 도시된 바와같이, 실시예 3에 따른 전자원(10)에서 산화된 다공성 다결정 실리콘층으로 형성되는 드리프트층(6)이 도전성 기판인 n형 실리콘기판의 주변측상에 형성되어 있다. 오믹전극(2)이 n형 실리콘기판(1)의 이면상에 형성되어 있다. 따라서, 표면전극(7)는 하부전극(12)과 대향되어 있으며 드리프트층(6)이 하부전극(12)과 표면전극(7)사이에 끼어져 있다. 또한 다공성 다결정 실리콘층이 다공성 반도체층을 구성한다.
작은 일함수을 가진 재료가 표면전극(7)용의 재료로 사용된다. 표면전극(7)의 두께는 10㎚로 설정된다. 그러나, 그의 두께는 이 값에 한정되는 것은 아니며 드리프트층(6)을 통과하는 전자가 터널링될 수 있는 두께이면 된다. 표면전극(7)의 두께는 약 3㎚ 내지 15㎚로 설정될 수 있다.
드리프트층(6)의 구조와 기능은 실시예 1의 이들과 유사하다. 즉, 드리프트층(6)은 적어도 그레인(51), 실리콘 산화막(52), 다수의 실리콘 나노결정(63) 및다수의 실리콘 산화막(64)(도 1 참조)으로 구성되어 있다. 또한, 드리프트층(6)에서, 각 그레인의 표면은 다공성으로 만들어져 있고, 결정상태가 각 그레인의 중심부에서 유지되어 있다. 실리콘 산화막(64)의 각각의 두께는 전자 터널링 현상이 일어나는 정도의 막두께, 예를들면 1㎚ 내지 3㎚에 설정되어 있다.
도 14에 도시되어 있는 바와같이, 실시예 3에 따른 전자원(10)에서 마찬가지로 실시예 1에 따른 전자원(10)의 경우와 유사한 모델에서 전자방출이 일어나는 것으로 생각된다. 즉, 직류전압 Vps가 표면전극을 양의 극성으로 하여 표면전극(7)과 하부전극(12)사이에 인가되고, 직류전압 Vc가 콜렉터전극(21)을 양의 극성으로 하여 콜렉터전극(21)과 표면전극(7)사이에 인가되며, 이것에 의해, 열적 여기에 따라 하부전극(12)으로부터 드리프트층(6)으로 주입된 전자 "e-"가 드리프트하고, 표면전극(7)을 터널링하여 진공중으로 방출된다.
이하에 실시예 3에 따른 전자원(10)의 제조방법에 대하여 도 15a 내지 도 15d를 참조하여 설명한다.
먼저, 오믹전극(2)이 n형 실리콘기판(1)의 이면상에 형성된다. 그 다음, 논도프의 다결정 실리콘층(3)이 반도체층으로써 n형 실리콘기판(1)의 주 표면상에 형성된다. 다결정 실리콘층(3)을 막으로 형성하는 방법은, 예를들면, CVD기술(예를들면, LPCVD기술, 플라즈마CVD기술, 촉매CVD기술과 같은), 스퍼터링기술 또는 CGS(Continuous Grain Silicon)기술등이 사용될 수 있다.
논도프의 다결정 실리콘층(3)이 형성된 후에, 양극 산화을 위해 타겟으로 되는 반도체층인 다결정 실리콘층(3)이 양극 산화처리 단계에 따라 다공성으로 만들어지고, 이것에 의하여 다공성 다결정 실리콘층(4)이 형성되며, 도 15b에 도시된 구조가 얻어진다. 양극 산화처리 단계에 따라 형성된 다공성 다결정 실리콘층(4)은 다수의 다결정 실리콘 그레인과 다수의 실리콘 나노결정을 포함한다. 양극 산화처리 단계에서, 실질적으로 1:1로 불화수소 수용액과 에탄올의 55중량%를 혼합함으로써 얻어진 혼합용액으로 구성되는 전해액을 담고있는 처리용기가 사용된다. 그 다음, 500W 텅스텐 램프로 구성되는 광원을 사용함으로써, 다결정 실리콘층(3)의 표면상에 광의 방사가 수행되는 동안 하부표면(12)과 플라티늄전극으로 구성되는 음극사이에 일정전류가(즉, 전류밀도를 일정하게 하여) 전원(도시않됨)으로부터 공급된다. 이러한 방식으로, 다결정 실리콘층(3)이 다결정 실리콘층(3)의 주 표면으로부터 n형 실리콘기판(1)에 이르는 깊이까지 다공성으로 만들어진다.
양극 산화처리 단계가 종료된 후 절연막인 실리콘 산화막(52, 64)이 다공성 다결정 실리콘층(4)내에 포함된 반도체결정(각 그레인과 각 실리콘 나노결정)의 표면상에 형성된다. 이러한 방식으로, 그레인(51), 실리콘 나노결정(63) 및 실리콘 산화막(52, 64)을 포함하는 드리프트층(6)이 형성되며, 도 15c에 도시된 구조가 얻어진다. 절연막이 형성될 때, 양극 산화처리 단계 종료후에 에탄올을 사용하여 헹구기(rinsing)가 수행되며, 그후 황산수용액의 1M을 포함하는 처리용기를 사용하여, 일정전압이 하부전극(12)와 플라티늄전극으로 구성되는 음극사이에 전원(도시않됨)으로부터 인가된다. 이러한 방식으로, 기저(basis)를 형성하는 절연박막(실리콘 산화막)이 전기화학방법에 따라 각 그레인 및 각 실리콘 나노결정의 표면상에 형성된다.
그 다음 도 16에 도시되는 바와같은 온도프로파일의 열처리단계가 수행되며 소망의 절연막(실리콘 산화막(52,64))이 얻어진다. 도 16에 도시된 바와같이, 열처리단계에서, 제 1 열처리가 제 1 설정온도 T1및 절연박막내에 함유된 수분이 급하게 비등함이 없이 제거되도록 설정된 온도상승속도에서 수행된다.
그 다음, 제 2 열처리가 제 1 설정온도 T1보다 더 높도록하고 절연박막의 구조적 경감이 일어나도록 설정되는 제 2 설정 온도 T2에서 수행된다. 이러한 방식으로 소망의 절연박막이 얻어진다.
열처리 단계에서, 램프어닐링장치가 사용되지만, 예를들면, 일반의 노(furnace)가 마찬가지로 사용될 수 있다. 제 1 열처리가 산소가스 분위기(즉, 산화물류(oxide species)를 함유하는 분위기)에서 수행된다.
제 1 설정온도 T1은 예를들면, 450℃로 설정되고, 열처리시간 H2은 예를들면, 1시간으로 설정된다. 또한, 제 2 열처리는 산소가스 분위기(즉, 산화물류를 함유하는 분위기)에서 수행된다.
제 2 설정온도는 예를들면, 900℃로 설정되고 열처리시간 H4는 예를들면, 20분으로 설정된다. 실시예 3에서, 급속 열처리기술이 제 2 열처리로써 사용된다. 기판온도가 제 1 설정온도 T1에서 제 2 설정온도 T2로 상승하는 온도상승기간 H3동안의 온도상승속도는 150℃/초로 설정된다. 온도상승기간 H3동안의 온도상승속도는 온도가 실온에서 제 1 설정온도로 증가되는 온도상승기간 H1동안의 것보다 더 높게설정된다.
제 1 설정온도 T1은 100℃ 내지 700℃의 범위내에 설정되어도 되며, 이 온도는 300℃이상으로 설정되는 것이 바람직하다. 제 2 설정온도는 600℃이상의 범위내에서 설정되어도 된다.
온도상승기간 H3동안의 온도상승속도는 20℃/초 이상으로 설정되어도 되며, 이 온도상승속도는 150℃/초로 설정되는 것이 바람직하다. 절연막내에 함유된 수분이 급하게 비등하지 않도록 온도상승기간 H1동안 온도상승속도를 설정하는 것이 요구된다. 그래서, 이 속도를 예를들면, 20℃/초 이하로 설정하는 것이 바람직하다.
드리프트층(6)이 형성된 후, 금속층(예를들면 금층)으로 구성되는 표면전극(7)이 증착기술에 따라 형성되고 도 15d에 도시된 구조를 가지는 전자원(10)이 얻어진다. 실시예 3에서, 표면전극(7)은 증착기술에 따라 형성된다. 그러나, 표면전극(7)을 형성하는 방법은 증착기술에 한정되는 것은 아니며, 예를들면 스퍼터링기술이 사용되어도 된다.
절연막(52, 64)를 형성함에 있어서, 먼저, 기저를 형성하는 절연박막이 전기화학방법에 따라 반도체결정(다공성 다결정 실리콘층(4)내에 포함된 다수의 그레인 및 다수의 실리콘 나노결정)의 표면상에 형성된다. 이러한 방식으로 반도체 결정이 나노미터 오더내인 실리콘 나노결정(반도체 나노결정)과 같은 작은 사이즈의 반도체결정에서도, 절연막이 실리콘 나노결정을 파괴시키지 않고 형성될 수 있다.그 다음, 제 1 열처리가 제 1 설정온도 및 절연박막내에 함유된 수분이 급하게 비등하지 않고 제거되도록 설정된 온도상승속도에서 수행된다.
그 다음, 제 2 열처리가 제 1 설정온도보다 더 높도록 설정되고 절연박막의 구조적 경감이 일어나도록 설정된 제 2 설정온도에서 수행된다. 이러한 방식으로, 소망의 절연막(실리콘 산화막(52, 64))이 얻어질 수 있다. 즉, 절연막의 절연내력이 절연막내에 함유된 수분의 급속한 비등으로 인해 저하되는 것으로부터 방지되는 한편, 절연막내에 함유된 수분이 전기화학방법으로만 따라 형성된 절연막에 비교하여 감소될 수 있다. 또한 전기특성에 악영향을 주는 결함이나 스트레인등이 구조적 경감에 의하여 완화될 수 있다. 이러한 방식으로, 높은 절연내력과 연장된 사용수명을 가진 절연막이 형성될 수 있다.
그와 같은 제조방법에 따라 제조된 전자원(10)에서, 실리콘 산화막(52, 64)이, 드리프트층(6)내의 실리콘 산화막(52,64)이 급속 열산화기술으로만 형성된 경우와 비교하여, 실리콘 나노결정(63)의 파괴없이 형성될 수 있다. 그래서, 전자방출효율, 절연내력 및 사용수명이 향상될 수 있다. 또한, 실리콘 산화막(52,64)내의 수분 및 스트레인이 감소될 수 있어서, 절연내력 및 사용수명이, 드리프트층(6)내의 실리콘 산화막(52, 64)이 전기화학방법으로만 따라 형성되는 경우와 비교하여, 향상될 수 있다.
상기 제조방법에서, 제 1 설정온도 T1이 700℃이하로 설정된다. 그래서, 반도체결정(그레인 및 실리콘 나노결정)이 석영 그라스기판에 비교하여 가격에 있어서 저렴하고 내열온도에 있어서 더 낮은 그라스기판의 표면측상에 형성되는 경우에서도 제 1 열처리의 열처리시간 H2이 비교적 더 길게 될 수 있다. 이러한 방법으로, 제 1 열처리의 잔류수분이 더욱 현저히 감소될 수 있다. 또한 제 2 설정온도가 600℃이상의 온도범위내에 설정되고, 그래서 절연막(실리콘 산화막(52, 64))내의 잔류수분이 제 1 열처리후의 절연박막보다도 더욱 현저히 감소될 수 있다. 더욱이나, 제 2 열처리가 급속 열처리기술에 따라 수행되고, 그래서 온도가 짧은시간내에 제 2 설정온도로 상승될 수 있다. 그래서 실리콘 나노결정으로 일어나는 손상이 경감될 수 있다.
제 1 열처리가 산화물류를 포함하는 분위기에서 수행되고, 그래서 절연박막내에서의 수분탈착으로 인해 일어나는 결함등이 보상되는 것으로 예측될 수 있다. 또한, 에너지 또는 열에너지뿐만 아니라 반응에너지를 결합하는 산소가 절연박막내에서 수분을 탈착하는데 이용될 수 있다. 이러한 방식으로 제 1 열처리후의 잔류수분이 더욱 현저하게 감소될 것으로 예측될 수 있다. 게다가, 산화물류를 포함하는 분위기에서 제 2 열처리가 수행된다. 그래서 얇은 열산화막이 제 2 열처리에 따라 절연막의 표면측에 형성되어서 절연막의 절연내력이 향상된다. 실시예 3 에서, 제 2 열처리가 제 1 열처리후에 수행된다. 그러나, 제 2 열처리의 수행없이 제 1 열처리만 수행되어도 된다. 이 경우에, 마찬가지로 절연내력 및 사용수명이 종래기술과 비교하여 향상될 수 있다.
제 1 열처리가 진공 또는 비활성가스 분위기에서 수행되어도 된다. 제 1 열처리가 진공에서 수행되고, 이것에 의하여 제 1 설정온도 T1이 비교적 낮게 설정될 수 있다. 즉, 제 1 열처리가 진공중에서 수행되고, 절연박막내에 함유된 수분이 비교적 낮은온도에서 탈착하며, 그래서 제 1 설정온도 T1은 비교적 낮게 설정될 수 있다. 제 1 열처리가 비활성가스 분위기에서 수행되고, 이것에 의하여 제 1 열처를 수행하기 위하여 진공장치를 사용하는 것이 불필요하게 된다. 그래서 진공장치와 비교하여 간단한 장치가 사용될 수 있고 제 1 열처리를 수행하는 장치내의 처리율이 향상될 수 있다.
제 2 열처리가 비활성가스 분위기나 또는 대안으로, 질화물류(nitride species)를 포함하는 분위기에서 수행될 수 있으며, 이것에 의해 제 2 열처리를 수행하기 위하여 진공장치를 사용하는 것이 불필요하게 된다. 그래서, 진공장치에 비교하여 보다 간단한 장치가 사용될 수 있고, 제 2 열처리를 수행하는 장치에서의 처리율이 향상될 수 있다. 또한, 절연박막의 두께가 제 2 열처리에 의하여 변경되지 않고, 그래서 단지 전기화학방법에 대한 조건하에서만 절연막의 막두께를 조절하는 것이 가능하다. 이것은 절연막의 막두께 조절가능성을 향상시켜 준다. 다른 한편, 제 2 열처리가 질화물류를 포함하는 분위기에서 수행되고, 이것에 의하여 얇은 산질화막이 제 2 열처리에 따라 절연막의 표면측에 형성된다. 이러한 방식으로 절연막의 절연내력이 향상되고, 절연막내의 결함밀도의 감소로 인해 전기특성이 향상됨을 예측할 수 있다.
절연막을 형성함에 있어서, 제 1 열처리장치와 제 2 열처리장치를 구비하는박막 형성장치 및 절연막 형성장치가 사용될 수 있다. 여기에서, 박막 형성장치는 반도체결정의 표면상에 전기화학적으로 절연박막을 형성한다. 제 1 열처리장치는 제 1 설정온도 및 절연박막내에 함유된 수분이 급속한 비등없이 제거되도록 설정된 온도상승속도에서 열처리를 수행한다. 제 2 열처리장치는 제 1 설정온도보다 더 높으며 절연박막의 구조적 감소가 일어나게 설정된 제 2 온도에서 제 2 열처리를 수행하고, 이것에 의하여 소망의 절연막이 형성된다.
도시되지는 아니하였으나, 박막 형성장치는 소정의 전해액(예를들면, 황산, 질산 또는 왕수와 같은 산이나 또는 대안으로, 유기용제내에서 용질을 용해함으로써 얻어진 전해액이 사용될 수 있다)을 담고 있는 처리용기; 처리용기내의 전해액내에 담겨지고 플라티늄으로 구성되는 음극, 그리고 양극이 높은 전위로 되게 양극과 음극사이에 전력을 공급하기 위한 전력공급수단으로 사용되는 전원(예를들면, 일정전원)을 구비하고 있다. 박막 형성장치에서, 절연박막을 형성하기 위하여 타켓으로되는 반도체결정을 가지는 타켓이 처리용기내의 전해액에 담겨져 있으며, 타켓의 이면상에 마련된 전극(실시예 3에서 하부전극(12))은 양극으로 사용된다.
도 17에 도시된 바와같이, 제 1 열처리장치는 램프어닐링장치이며, 온도검출수단인 에미션 서모미터(42)와 제어수단(44)을 포함한다. 에미션 서모미터(42)는 제 1 열처리를 수행하는 챔버(41)내에 설정된 타켓 C에서의 기판온도(실시예 3에서 하부전극(12)의 온도)를 검출한다. 실시예 3에서, 그레인(51), 실리콘 나노결정(63) 및 절연박막을 포함하는 타켓층(6')이 하부전극(12)의 주 표면측 상에 형성된다. 제어수단(44)은 에미션 서모미터(42)에 의한 검출온도가 실질적으로소정 설정온도(제 1 설정온도 T1)와 같도록 할로겐램프로 구성되는 램프(도시않됨)의 출력을 제어한다. 따라서, 제 1 열처리장치는 제 2 열처리장치와 호환가능하다. 그래서, 제 1 열처리 및 제 2 열처리는 동일 챔버(41)내에서 계속하여 수행될 수 있다.
또한, 수분검출수단(43)이 제 1 열처리장치에 설치된다. 수분검출수단(43)은 타켓 C의 절연박막에 의하여 야기된 수분을 검출하기 위하여 챔버(41)의 공기배기측에 설치되어 있다, 제어수단(44)에서 수분검출수단(43)에 의해 검출되는 수분의 양이 설정량보다 더 적은 경우에, 제 1 열처리가 종료되는 것이 바람직하다. 이것을 수행함으로써 제 1 열처리의 열처리시간내에서의 초과나 또는 부족이 발생하는 것을 방지할 수 있으며, 절연막에 대한 전기특성의 재현성을 향상할 수 있다. 수분검출수단(43)으로써, 예를들면, 4중극 질량 분석계(Quadruple Mass Spectrometer)가 사용될 수 있다. 수분검출수단(43)은 챔버(41)의 공기배기측에 설치되고, 이것에 의해 절연박막으로부터 야기된 수분이 비교적 용이하게 검출될 수 있다.
도 18은, TDS(Thermal Desorption Spectrometry)를 사용하여 기판온도에 대하여 절연박막으로부터 탈착하는 수분의 유량속도에 대한 변화특성을 측정함으로써 얻어진 결과를 나타낸다. 도 18에서, 탈착하는 수분의 유량은 이온전류형식으로 도시되어있다. 도 18에 도시된 결과에 따르면 절연박막내의 수분은 기판온도가 450℃이상인 온도영역에서 충분히 탈착되는 것으로 생각될 수 있다. 그러한 상태는 실질적으로 수분이 없는 상태로 생각될 수 있다.
그와 같은 절연막 형성장치를 사용함으로써 절연내력을 향상할 수 있고 사용수명을 연장할 수 있는 절연막이 높은 재현성으로 형성될 수 있다. 제 1 열처리장치는 제 2 열처리장치와 같이 사용되며, 이것에 의하여 제 1 열처리 및 제 2 열처리가 연속적으로 수행될 수 있다.
실시예 3에서, 드리프트층(6)이 그레인(51) 및 실리콘 나노결정(63)을 포함하지만, 이 층은 그레인(51)이 없도록 구성되어도 된다. 실시예 3에서 절연박막은 실리콘 산화막으로써 정의되어 있다. 그러나, 실리콘 산화막 대신에 실리콘 질화막으로 사용되어도 된다. 또한 실리콘이 반도체결정용의 재료로써 사용되지만, 실리콘이외의 다른 반도체재료가 사용되어도 된다.
드리프트층(6) 대신에 절연층이 사용되며, 이것에 의해 하부전극(도전성 기판); 표면전극; 그리고 절연박막을 형성하는 상술한 방법에 따라 상기 절연층을 형성하도록 하부표면과 표면전극사이에 끼어져 있는 절연층이 제공된다. 그와 같은 전자원에서, 절연내력 및 사용수명이 MIM형 전계방사 레이트를 가진 종래의 전자원과 비교하여 향상될 수 있다.
[실시예 4]
이하 실시예 4에 대하여 설명한다.
도 19g에 도시된 바와같이, 실시예 4에서 도전성 기판으로서 도전층(12)(예를들면, 크롬막 또는 ITO막과 같은 금속막)이 그라스기판으로 구성되는 절연기판(11)의 일 표면상에 제공되는 기판이 사용된다. 도전층(12)이절연기판(11)의 일 표면측상에 형성되는 기판이 사용되는 경우에, 반도체 기판이 도전성 기판으로 사용되는 경우에 비교하여 전자원용으로 보다 큰 영역과 비용경감을 달성하는 것이 가능하다.
실시예 4에 따른 전자원(10)의 기본구성은 도 40에 도시된 종래의 전자원(10")과 유사하다. 즉, 논도프의 다결정 실리콘층(3)이 절연기판(11)상의 도전층(12)상에 형성되어 있다. 산화 다공성 다결정 실리콘층으로 구성되는 드리프트층(6)이 다결정 실리콘층(3)상에 형성되어 있다. 표면전극(7)이 드리프트층(6)상에 형성되어 있다. 작은 일함수를 가진 재료(예를들면, 금)가 표면전극(7)으로 사용되고 있다. 표면전극(7)의 막두께는 약 3㎚ 내지 15㎚로 설정되어 있다. 드리프트층(6)의 구조에 대하여 이하에 설명한다. 도 19g에 도시된 전자원(10)에서, 다결정 실리콘층(3)의 일부가 도전층(12)과 드리프트층(6)사이에 끼어져 있다. 그러나, 드리프트층(6)은 끼어져 있는 다결정 실리콘층(3)을 가지지 않고 도전층(12)상에 형성되어도 된다.
전자원(10)으로부터 전자를 방출하기 위한 공정은 도 40에 도시된 종래의 전자원(10")의 경우와 유사하다. 즉, 콜렉터전극(21)(도 40참조)이 표면전극(7)과 대향되도록 배치되어 있고, 진공상태가 표면전극(7)과 콜렉터전극(21)사이에 확립되어 있다. 그때에 표면전극(7)이 도전층(12)사이에 인가된다. 또한, 콜렉터전극(21)이 표면전극(7)에 대하여 높은 전위가 되도록 콜렉터전극(21)과 표면전극(7)사이에 직류전압 Vc가 인가된다. 직류전압 Vps 및 Vc는 각각 적절히 설정되며 이것에 의하여 도전층(12)으로부터 주입된 전자가 드리프트층(6)에서 드리프트하여 표면전극(7)을 통하여 방출된다.
이하, 실시예 4에 따른 전자원(10)의 제조방법에 대하여 도 19a 내지 도 19g를 참조하여 설명한다. 먼저, 절연기판(11)의 일 표면측상에 스퍼터링기술에 따라 도전층(12)이 제공되고 이것에 의하여 도전성 기판이 형성되어서 도 19a에 도시된 구조가 얻어진다. 그 다음 소정 막두께(예를들면 1.5㎛)를 가진 반도체층인 논도프의 다결정 실리콘층(3)이 도전성 기판의 일 표면측상에 형성되어서(막형성) 도 19b에 도시된 구조가 얻어진다. 다결정 실리콘층(3)의 막형성 방법으로써, CVD기술(예를들면, LPCVD기술, 플라즈마CVD기술, 또는 촉매 CVD기술과 같은), 스퍼터링기술 또는 CGS(Continuous Grain Silicon)기술등이 사용될 수 있다.
논도프의 다결정 실리콘층(3)이 형성된 후에, 소정 영역에만 후술하는 다결정 실리콘층(4')을 형성하기 위한 마스크재료(도시않됨)가 다결정 실리콘층(13)상에 제공된다. 그다음 불화수소 수용액과 에탄올의 55중량%를 실질적으로 1:1로 혼합함으로써 얻어진 혼합용액으로 구성되는 전해액을 담고 있는 양극 산화처리 용기가 마련된다. 그 다음, 플라티늄전극(도시않됨)을 음의 극성으로 하고 도전층(12)을 양의 극성으로 하게 하여, 광 방사가 다결정 실리콘층(3)에 향하여 수행하는 동안, 양극 산화처리가 소정 조건하에서 수행된다. 이러한 방식으로 다공성 다결정 실리콘층(4')이 형성된다. 그 다음 마스크재료가 제거되어서 도 19c에 도시된 구조가 얻어진다. 실시예 4에 따른 양극 산화처리에서, 양극 산화처리기간, 다결정 실리콘층(3)의 표면으로 방사되는 광의 전력 및 전류밀도가 일정하게 만들어져 있다. 그러나 이러한 처리조건은 필요에 따라 변경될 수 있다(예를들면, 전류밀도가 변경되어도 된다).
양극 산화처리가 종료된 후, 다공질 다결정 실리콘층(4')은 비활성가스인 N2가스에서 400℃로 어닐링되고, 이것에 의하여 도 19d에 도시된 구조가 얻어진다. 도 19d에서 "4"는 어닐링된 후의 다공성 다결정 실리콘층을 타낸 것이다. 어닐링하기전에, 다공서 다결정 실리콘층(4')의 윗 표면은 도 42에 도시된 바와같이 수소원자에 의하여 종단된 것으로 생각한다. 또한, 불화수소원자가 다공성 다결정 실리콘층(4')내에서 포획되고 수분이 다공성 다결정 실리콘층(4')의 표면상에서 흡착되어 있는 것으로 생각된다.
도 20에 도시된 바와같이, 상기 어닐링을 수행함으로써, 수소원자, 불소원자, 및 수분이 어닐링후에 다공성 다결정 실리콘표면(4)의 상부 표면상에서 탈착하는 것으로 생각된다. 다공성 다결정 실리콘층(4)을 어닐링할 때의 온도는 도전성 기판용의 재료나 또는 반도체층용의 재료에 따라 100℃ 내지 700℃의 온도범위내에서 적절히 선택될 수 있다. 다공성 다결정 실리콘층(4)이 어닐링될때의 비활성가스는 N2가스에 한정되지 않으며, 예를들면 Ar가스등이 사용될 수 있다.
그 다음, 어닐링된 후의 다공성 다결정 실리콘층(4)은 황산(H2SO4)의 1M 수용액에서 전기화학적으로 산화되며, 이것에 의하여 드리프트층(6')이 형성되어서, 도 19g에 도시된 구조가 얻어진다. 전기화학산화를 위해 사용되는 수용액 및 농도는 특별히 한정되지 않는다. 예를들면, 질산수용액등이 사용될 수 있다.
전기화학산화가 종료된 후, 드리프트층(6')은 비활성가스인 N2가스내에서400℃로 어닐링되어서 도 19f에 도시된 구조가 얻어진다. 도 19f에서의 "6"은 어닐링된 후의 드리프트층(6)을 나타낸 것이다. 드리프트층(6')을 어닐링할 때의 온도는 도전성 기판용의 재료나 또는 반도체층용의 재료에 따라 100℃ 내지 700℃의 온도범위에서 적절히 설정될 수 있다. 드리프트층(6')을 어닐링할 때의 비활성가스는 N2가스에 한정되지 않으며, 예를들어 Ar가스가 사용될 수 있다. 또한 비활성가스내에서만 드리프트층(6')을 어닐링하는 것이 필요하게되는 것은 아니며, 이 어닐링은 진공내에서 수행되어도 된다.
드리프트층(6)이 형성된 후, 도전성 박막(예를들면, 금박막)으로 구성되는 표면전극(7)이 예를들면, 증착기술에 따라 드리프트층(6)상에 형성되어서 도 19f에 도시된 구조가 얻어진다. 표면전극(7)을 형성하는 방법은 그와같은 증착기술에 한정되지 않으며, 예를들면, 스퍼터링기술이 사용되어도 된다.
그와같은 방법에 따라 제조되는 전자원(10)의 드리프트층(6)은 적어도 원주상의 다결정 실리콘 그레인(51); 얇은 실리콘 산화막(52); 나노미터 오더의 실리콘 나노결정(63); 그리고 도 39에 도시된 종래의 전자원 드리프트층(6")에서와 같은 실리콘 산화막(64)으로 구성되어 있다. 그러나 실시예 4에 따른 전자원(10)은 다음과 같은 점에서 종래의 전자원과 상이하다.
즉, 이 전자원에서 양극 산화처리에서 형성된 다공성 다결정 실리콘층(4')이 비활성 가스내에서 어닐링된 후, 양극 산화처리에 따라 형성된 다공성 다결정 실리콘층(4)이 산화되고, 이것에 의하여 드리프트층(6')이 형성된다. 그 다음, 드리프트층(6')이 비활성가스내에서 어닐링된 후 표면전극(7)이 형성된다. 그래서, 드리프트층(6)내에 포함된 수소 또는 불소와 같은 불순물에 의하여 야기된 결함이, 수분등이 양극 산화처리후에 즉시 다공성 다결정 실리콘층 상에서 흡착되어 있는 다공성 다결정 실리콘층이 산화되는 경우와 비교하여 비교적 더욱 현저하게 감소될 수 있다. 게다가 SiO2의 구조에 가까운 양호한 산화막이나 또는 SiO2막이 형성될 수 있다. 이러한 방식으로 시간경과에 따른 전자방출효율, 높은 절연내력 및 높은 신뢰성에 대한 전자원(10)이 제공될 수 있다.
상술한 제조방법에서, 어닐링된 후의 다공성 다결정 실리콘층(4)은 전기화학적으로 산화된다. 그래서 어닐링된 후의 다공성 다결정 실리콘층(4)은 비교적 낮은 온도에서 산화될 수 있다. 그러나 어닐링 된후의 다공성 다결정 실리콘층(4)을 산화하는 단계는 전기화학적으로 산화하는 단계에 한정되지 않는다. 예를들면 O2가스를 사용하는 열산화단계, O2플라즈마를 사용하는 산화단계, 또는 오존을 사용하는 산화단계와 같은 건식처리가 사용되어도 된다. 이들 단계들은 전기화학적으로 산화하는 단계와 같은 습식처리가 아니며, 산화단계후에 항상 어닐링을 수행할 필요는 없다. 따라서 전기화학적 산화를 수행하는 경우와 비교하여 다수의 단계가 감소될 수 있다. 더욱이나, 다공성 다결정 실리콘층(4)의 어닐링처리와 어닐링된 후의 다공성 다결정 실리콘층(4)의 산화처리가 예를들면, 램프어닐링장치에서 연속적으로 수행될 수 있다.
실시예 4에서, 도전성 기판으로써 그라스기판으로 구성되는 절연기판(11)의일 표면상에 도전층(12)이 형성되는 기판이 사용된다. 그러나, 크롬등으로 만들어진 금속기판이 도전성 기판으로써 사용되어도 된다. 또한, 반도체기판(예를들면, 저항이 도전체의 것과 비교적 가까운 n형 실리콘기판이나 또는 일 표면측상에 도전층으로써 n형 영역이 형성되어 있는 P형 실리콘기판)이 사용되어도 된다. 절연기판(11)으로써 그라스기판뿐만아니라 세락믹기판이 사용될 수 있다.
실시예 4에서, 금이 표면전극(7)용의 재료로써 사용된다. 그러나 표면전극(7)용 재료는 금에 한정되지 않으며, 알루미늄, 크롬, 텅스텐, 니켈 또는 플라티늄등이 사용되어도 된다. 또한 표면전극(7)은 두께방향으로 증착되는 적어도 2층으로된 박막층으로 구성되어도 된다. 표면전극(7)이 2개층의 박막층으로 구성되는 경우, 예를들면, 금등이 상부박막층용의 재료로써 사용될 수 있다. 하부박막층(드리프트층(6)측에서의 박막)용의 재료로써 예를들면 크롬, 니켈, 플라티늄, 티타늄, 인듐등이 사용될 수 있다.
또한, 실시예 4에서 드리프트층(6)이 산화된 다공성 다결정 실리콘층으로 구성되어 있다. 그러나 드리프트층(6)은 산화된 다공성 다결정 실리콘층이나 또는 다른 산화된 다공성 반도체층으로 구성되어도 된다.
[실시예 5]
이하 실시예 5에 대하여 설명한다.
도 21f에 도시되어 있는 바와같이, 실시예 5에서, 도전성 기판으로써 도전층(12)(예를들면, 크롬막, 티타늄막, 텅스텐막등과 다수 종류의 적층된 금속막, 또는 ITO막등)이 그라스기판으로 구성되는 절연기판(11)의 일 표면상에 형성되어 있는 기판이 사용된다. 그래서, 도전층(12)이 절연기판(11)의 일 표면측상에 형성되어 있는 기판이 사용되는 경우에, 반도체기판이 도전성 기판으로써 사용되는 경우와 비교하여 전자원에 대한 더욱 넓은 영역과 비용경감을 달성하는 것이 가능하다.
실시예 5에 따른 전자원(10)의 기본구성은 도40에 도시된 종래의 전자원(10")과 유사하다. 즉, 논도프의 다결정 실리콘층(3)이 절연기판(11)상의 도전층(12)상에 형성되어 있다. 산화 다공성 다결정 실리콘층으로 구성되는 드리프트층(6)이 다결정 실리콘층(3)상에 형성되어 있다. 표면전극(7)이 드리프트층(6)상에 형성되어 있다. 작은 일함수를 가진 재료(예를들면 금)가 표면전극(7)으로 사용되어있다. 표면전극(7)의 막두께가 약 10㎚ 내지 15㎚로 설정되어 있다. 드리프트층(6)의 구조에 대하여 이하에 설명한다. 도 21f에 도시된 전자원(10)에서, 다결정 실리콘층(3)의 일부가 도전층(12)과 드리프트층(6)사이에 끼어져 있다. 그러나 드리프트층(6)은 삽입되는 다결정 실리콘층(3)을 설치하지 않고 도전층(12)상에 형성되어도 된다.
전자원(10)으로부터 전자를 방출하기 위한 공정은 도 40에 도시된 종래의 전자원(10") 경우의 것과 유사하다. 즉, 콜렉터전극(21)(도 40 참조)이 표면전극(7)과 대향하도록 배치되어 있고 표면전극(7)과 콜렉터전극(21)사이에 진공상태가 확립되어 있다. 표면전극(7)이 도전층(12)에 대하여 고전위(양의 극성)가 되도록 직류전압 Vps가 표면전극(7)과 도전층(12)사이에 인가된다.
또한, 콜렉터전극(21)이 표면전극(7)에 대하여 고전위가 되도록 직류전압 Vc가 콜렉터전극(21)과 표면전극(7)사이에 인가된다. 직류전압 Vps 및 Vc가 적절히 설정되고 이것에 의하여 도전층(12)으로부터 주입된 전자가 드리프트층(6)에서 드리프트하여 표면전극(7)을 통하여 방출된다.
이하, 실시예 5에 따라 전자원(10)을 제조하는 방법에 대하여 도 21a 내지 도 21f을 참조하여 설명한다.
먼저, 절연기판(11)의 일 표면측상에, 스퍼터링기술에 따라 도전층(12)이 제공되며 이것에 의하여 도전성 기판을 형성하여서 도 21a에 도시된 구조가 얻어진다. 그 다음 도전성 기판의 일 표면측상(즉, 도전층(12)상)에 소정두께(예를들면 1.5㎛)의 다결정 실리콘층(3)이 다결정 반도체인 다결정 실리콘으로 구성되는 반도체층으로 형성되어서(막으로 형성되어서) 도 21b에 도시된 구조가 얻어진다. 다결정 실리콘층(3)을 막으로 형성하는 방법은 예를들면, CVD기술(예를들어, LPCVD기술, 플라즈마 CVD기술 또는 촉매 CVD기술등과 같음), 스퍼터링기술 또는 CGS(Continuous Grain Silicon)기술등이 사용될 수 있다. 막 형성온도가 600℃이하로 설정될 때 절연기판(11)으로써 예를들면 비-알카리 그라스기판, 저알카리 그라스기판, 소다 림(Soda lime) 그라스기판과 같은 비교적 저렴한 그라스기판이 사용될 수 있어서 비용경감이 달성될 수 있다.
논도프의 다결정 실리콘층(3)이 형성된 후에, 비활성가스인 N2가스내에서 소정어닐링온도(예를들면, 100℃ 내지 700℃, 바람직하기로는 500℃ 내지 600℃)에서 소정시간(예를들면, 1시간)에 어닐링된다. 이와같은 방법으로, 결정특성이 향상되고, 결함이 감소되며, 도 21에 도시된 구조가 얻어진다. 도 21c에서 3'는 어닐링된 후의 다결정 실리콘층을 나타낸 것이다. 실시예 5에서 어닐링된 후의 다결정 실리콘층(3')은 다결정 반도체층을 구성한다. 다결정 실리콘층(3)을 어닐링할 때 비활성가스는 N2가스에 한정되지 않으며 예를들면 Ar가스가 사용되어도 된다. 다결정 실리콘층(3)은 비활성가스내에서 어닐링하지 않해도 되며 진공에서 어닐링해도 된다. 어닐링이 비활성가스 또는 진공에서 수행될 때, 비활성 불순물이 어닐링하는 동안 다결정 실리콘층(3)으로 도입되는 것이 금지될 수 있다. 다결정 실리콘층(3)을 어닐링하는데의 온도는 도전성 기판재료와 같이 내열온도를 고려하여 비교적 높은온도에 설정되는 것이 바람직하다.
어닐링이 수행된 후에 소정영역에만 다공성 다결정 실리콘층(4)을 형성하기 위한 마스크재료(도시않됨)가 다결정 실리콘층(3')상에 제공된다. 그 다음 불화수소 수용액과 에탄올의 55중량%를 실질적으로 1:1로 혼합하여서 얻은 혼합용액으로 구성되는 전해액을 담고있는 양극 산화처리 용기가 마련된다. 그 다음 플라티늄전극(도시않됨)을 음의 극성으로 하고 도전층(12)을 양의 극성으로 하여, 광 방사가 다결정 실리콘층(3)에 향하여 행하여지는 동안, 양극 산화처리가 소정 조건하에서 수행된다. 그 다음 마스크재료가 제거되어서 도 21d에 도시된 구조가 얻어진다. 실시예 5에 따른 양극 산화처리에서, 양극 산화처리기간, 다결정 실리콘층(3)의 표면으로 방사되는 광의 전력 및 전류밀도가 일정하게 되도록 한다. 그러나 이러한 처리조건은 필요에 따라 변경되어도 된다(예를들면, 전류밀도가 변경되어도 된다).
양극 산화처리가 종료된 후 다공성 다결정 실리콘층(4')이 황산(H2SO4) 1M의 수용액에서 전기화학적으로 산화되며, 이것에 의해 드리프트층(6')이 형성되어서 도 21e에 도시된 구조가 얻어진다. 전기화학 산화를 위해 사용되는 수용액 및 농도는 특별하게 한정되지 않는다. 예를들면, 질산수용액등도 사용되어도 된다.
드리프트층(6)이 형성되어진 후, 박막(예를들면, 금박막)으로 구성되는 표면전극(7)이 예를들면, 증착기술에 따라 드리프트층(6) 상에 형성되어서 도 21f에 도시된 전자원(10)이 얻어진다. 표면전극(7)을 형성하는 방법은 증착기술에 한정되는 것은 아니며 예를들면, 스퍼터링기술이 사용되어도 된다.
그와같은 방법에 의하여 제조된 전자원(10)의 드리프트층(6)은 적어도 도 39에 도시된 종래 전자원의 드리프트층(6")에서와 같이 다결정 실리콘 그레인(51); 얇은 실리콘 산화막(52); 나노미터 오더의 실리콘 나노결정(63); 그리고 실리콘 산화막(64)으로 구성되는 것으로 생각된다. 그러나 실시예 5에 따른 전자원(10)은 다음과 같은 점에서 종래의 전자원과 다르다. 즉, 전자원(10)에서 다결정 실리콘층(3)을 어닐링한 후에, 양극 산화처리에 따라 형성된 다공성 다결정 실리콘층(4)이 산화되고 이것에 의해 드리프트층(6)이 형성된다. 그래서 다결정 실리콘층인 다결정 실리콘층(3')이 층상으로된 반도체층인 다결정 실리콘층(3)을 어닐링함으로써 형성된다.
이와같은 방식으로, 다결정 실리콘층(3')이 비교적 낮은 온도(600℃이하)에서 형성되는 동안 반도체 및 금속으로 구성되는 복합층 또는 합금층이 다결정 실리콘층(3) 도전층(12)사이의 임계면상에서 다결정 실리콘층(3')의 결정성질을 가지게 형성될 수 있다. 또한, 다결정 실리콘층(3)은 임계면상에서 거의 결정화되어 있어서 비교적 낮은 온도에서 형성된 종래의 다결정 실리콘층(3)과 비교하여 낮은 저항이 얻어질 수 있다. 이 결과, 다결정 실리콘층(3)과 도전성층(12)사이에서 장벽층 또는 고저항층이 감소될 수 있다. 그래서, 전자방출효율 및 신뢰성을 향상할 수 있는 전자원(10)이 제공될 수 있다. 그러한 방법에 따라 제조된 전자원(10)에서 도 38에 도시된 종래의 전자원(10')에서처럼 전자방출특성에서 진공도 의존성이 적고, 전자방출동안 포핑현상이 발생되지 않으면서도 전자가 일정하게 방출될 수 있다.
도 22a 내지 도 22c는 각각 전자방출특성(방출전류 Ie 또는 전자방출효율과 같은)이 종래의 전자원(10")(도 40 참조)에 따라 제조된 전자원과 실시예 5에 따른 제조방법에 따라 제조된 전자원에 대하여 측정될 때 얻어진 결과를 나타낸 것이다. 도 22a는 종래전자원(10")(종래예 : 어닐링하지않음)의 측정결과를 나타낸 것이고, 도 22b는 어닐링온도가 500℃로 설정될 때(실시예1)의 실시예 5에 따른 전자원(10)의 측정결과를 나타낸 것이다. 도 22c는 어닐링온도가 550℃로 설정될 때(실시예 2)의 실시예 5에 따른 전자원의 측정결과를 나타낸 것이다.
도 22a 내지 도 22c의 수평축은 직류전압 Vps를 나타내고 좌측의 수직축은 전류밀도를 나타낸다. "α"는 다이오드전류 Ips의 전류밀도를 나타내고, "β"는 방출전류 Ie의 전류밀도를 나타낸다. 또한, 도 22a 내지 도 22c의 좌측 수직축은 각각 전자방출효율을 나타낸다. "γ"은 전자방출효율을 나타낸다. 직류전압 Vc은일정한 100V이다. 전자방출효율은 (Ie/Ips)X100[%]으로 얻어진 값이다. 종래기술, 실시예 1 및 실시예 2의 어느 것에 있어서도 다결정 실리콘층(3)은 플라즈마 CVD기술에 따라 도전성 기판상에 증착되었다.
도 22a 내지 도 22c를 참조하면, 어닐링이 수행되는 실시예 1 및 실시예 2에서 방출전류 Ie 및 전자방출효율이 어닐링 수행되지 않은 종래기술과 비교하여 현저하게 향상되어 있음을 알게 된다. 또한, 실시예 1과 실시예 2를 비교하면, 방출전류 Ie 및 전자방출효율의 양자에 있어서, 어닐링 온도가 높은 실시예 2가 실시예 1과 비교하여 향상되어 있음을 알게된다.
상술한 제조방법에서, 층상으로된 반도체층은 다결정 실리콘으로 구성되는 다결정 실리콘층(3)으로 구성되어 있다. 그러나 그와같은 층상으로 된 반도체층은 예를들면, 실리콘 나노결정과 같은 반도체 나노결정으로 구성되어도 된다. 이 경우에 실리콘 나노결정으로 구성되는 층상으로된 반도체층을 형성한 후에, 반도체층은 어닐링에 의하여 다결정화되며, 이것에 의하여 다결정 실리콘층(3')이 형성되어도 된다.
실시예 5에서, 도전성기판으로써 그라스기판으로 구성되는 절연기판(11)의 일 표면상에 도전층(12)이 형성되어 있는 기판이 사용된다. 그러나 도전성 기판으로써 크롬등으로 만들어진 금속기판이 사용되어도 된다. 대안으로써, 반도체기판(예를들면, 저항이 도전체의 것과 비교적 가까운 n형 실리콘기판층이나 또는 n형 영역이 일 표면측상에 도전층으로써 형성되는 P형 실리콘)이 사용되어도 된다. 절연기판(11)으로써 그라스기판뿐만 아니라 세라믹기판이 사용될 수 있다.
실시예 5에서, 금이 표면전극(7)용 재료로써 사용되고있다. 그러나, 표면전극(7)용 재료는 금에 한정되지 않으며 예를들면, 알루미늄, 크롬, 텅스텐, 니켈, 플라티늄등이 사용되어도 된다.
또한, 표면전극(7)은 두께방향으로 증착되는 적어도 2개층의 박막층으로 구성되어도 된다. 이 경우에, 예를들면, 금 등이 상부박막층용 재료로써 사용될 수 있다. 크롬, 니켈, 플라티늄, 티타늄 또는 인듐등이 하부박막층(드리프트층(6) 측상의 박막층)용 재료로써 사용될 수 있다.
실시예 5에서, 드리프트층(6)은 산화 다공성 다결정 실리콘층으로 구성되어 있다. 그러나 드리프트층(6)은 다른 산화 다공성 다결정 실리콘층으로 구성되어도 된다.
[실시예 6]
이하, 실시예 6에 대하여 설명한다.
도 23에 도시된 바와같이, 실시예 6에 따른 전자원(10)에서 도전성 기판으로써, 그의 저항이 도전체의 저항과 비교적 가까운 단결정 n형 실리콘기판(1)(예를들면, 그의 저항이 0.01Ω㎝ 내지 0.02Ω㎝인 (100)기판)이 사용된다.
이 전자원(10)에서 산화 다공성 다결정 실리콘층으로 구성되는 드리프트층(6)이 n형 실리콘기판(1)의 주 표면측상에 형성된다. 하부전극(12)이 n형 실리콘기판(1)과 오믹전극(2)으로 구성된다. 따라서 표면전극(7)은 하부전극(12)과 대향되어 있고, 드리프트층(6)이 하부전극(12)과 표면전극(7)사이에 끼어져 있다.
표면전극(7)은 금속막들과 이들 금속막들의 적층막으로 형성되어도 되며, 이들 금속막들의 각각은 예를들면 금(Au), 플라티늄(Pt), 또는 크롬(Cr)과 같은 작은 일함수와 높은 산화내성을 가진 화학적으로 안정한 금속으로 구성되어 있다. 표면전극(7)의 두께는 약 3㎚ 내지 15㎚의 범위내에서 설정되어도 된다.
드리프트층(6)의 구성과 기능은 실시예 1의 이들과 유사하다. 즉, 드리프트층(6)은 적어도 그레인(51), 실리콘 산화막(52), 다수의 나노결정(63) 및 다수의 실리콘 산화막(64)(도 1참조)으로 구성된다. 또한, 드리프트층(6)에서 각 그레인의 표면은 다공성으로 만들어지며, 결정상태가 각 그레인의 중심부에서 유지되어 있다. 각 그레인(51)은 하부전극(12)의 두께방향으로 연장한다. 또한, 절연막(52, 64)의 상세한 설명은 하기에 설명하는 제조방법이 설명될 때 설명된다.
도 24에 도시된 바와같이, 실시예 6에 따른 전자원(10)에서 마찬가지로 실시예 1이나 또는 실시예 2에 따른 전자원(10)의 경우와 유사한 모델에서 전기방출이 일어나는 것으로 생각된다. 즉, 직류전압 Vps가 표면전극(7)과 하부전극(12)사이에 인가되고 직류전압 Vc가 콜렉터전극(21)이 양의 극성이 되도록하여, 콜렉터전극(21)(예을들면, ITO막과 같은 투명한 도전성 막)과 표면전극(7)사이에 인가되고 이것에 의하여 열 여기에 따라 하부전극(12)으로부터 드리프트층(6)으로 주입된 전자 "e-"가 드리프트하고 표면전극(7)을 터널링하여 진공중으로 방출된다.
이하 실시예 6에 따른 전자원(10)의 제조방법에 대하여 도 25a 내지 도 25d를 참조하여 설명한다.
먼저, 오믹전극(2)이 n형 실리콘기판(1)의 이면상에 형성된다. 그 다음 n형실리콘기판(1)의 주 표면(일 표면)상에 반도체층으로서, 논도프의 다결정 실리콘층(3)을 형성하는 막 형성단계가 수행되어서 도 25a에 도시된 구조가 얻어진다. 다결정 실리콘층(3)의 막 형성방법은 예를들면, CVD기술은 (예를들면 LPCVD기술, 플라즈마 CVD기술, 또는 촉매 CVD기술과 같은), 스퍼터링기술 또는 CGS (Continuous Grain Silicon)기술등이 사용되어도 된다.
논도프의 다결정 실리콘층(3)이 형성된 후, 다결정 실리콘층(3)은 양극 산화처리 단계에 따라 다공성으로 만들어진다. 이러한 방식으로, 다공성 반도체층인 다공성 다결정 실리콘층(4)이 형성되어서, 도 25b에 도시된 구조가 얻어진다. 양극 산화처리 단계에 의하여 형성된 다공성 다결정 실리콘층(4)은 다결정 실리콘의 다수의 그레인(51)(도 1 참조) 및 다수의 실리콘 나노결정(63)(도 1 참조)를 포함한다. 양극 산화처리 단계에서, 불화수소 수용액과 에탄올의 55중량%를 실질적으로 1:1로 혼합하여 얻은 혼합용액으로 구성되는 전해액을 담고있는 양극 산화처리 용기가 사용된다. 그 다음 500W 텅스텐램프로 구성되는 광원에 의하여 광 방사가 다결정 실리콘층(3)상에 수행되는 동안, 하부전극(12)과 플라티늄전극으로 구성되는 음극사이에 전류가 공급된다. 이러한 방식으로, 다결정 실리콘층(3)이 주 표면으로부터 소정깊이(실시예 6에서는 이층이 하부전극(12)에 이르지 않는 깊이로 설정되지만 하부전극(12)에 이르는 깊이로 설정되어도 된다)까지 다결정으로 만들어진다. 양극 산화처리 단계가 종료된 후 헹구기(rinsing)가 에탄올을 사용하여 수행된다. 그 다음 다공성 다결정 실리콘층(4)내에 포함되어있는 각 그레인(51) 및 각 실리콘 나노결정(63)의 표면상에 절연막(52, 64)을 형성하는 절연막 형성단계가수행된다. 이러한 방식으로, 그레인(51), 실리콘 나노결정(63) 및 절연막(52, 64)을 포함하는 드리프트층(6)이 형성되어서 도 25c에 도시된 구조가 얻어진다. 절연막 형성단계에 대하여서 후술한다.
드리프트층(6)이 형성되어진 후, 금속층(예를들면, 금)으로 구성되는 표면전극(7)이 증착기술에 따라 형성되어서 도 25d에 도시된 구조가 얻어진다. 실시예 6에서 표면전극(7)은 증착기술에 따라 형성된다. 그러나 표면전극(7)을 형성하는 방법은 증착기술에 한정되지 않으며, 예를들면, 스퍼터링기술이 사용되어도 된다.
절연막 형성단계에서, 산화처리와 질화처리가 수행된다. 산화처리에서 전자 터널링 현상이 각 실리콘 나노결정(63)의 표면상에서 일어나는 정도의 막두께를 가진 산화막(실리콘 산화막, 실리콘 나노결정(63)의 결정입자 크기 보다 더 얇은 박막)이 각 실리콘 나노결정(63)에 대해 손상의 발생을 억제할 수 있는 처리에 따라 형성된다. 질화처리에서, 각 산화막(실리콘 산화막)의 막 품질이 각 실리콘 나노결정(63)에 대해 손상의 발생이 억제될 수 있는 처리에 따라 향상된다. 산화처리는 예를들면 산소가스 분위기에서, 램프어닐링장치를 사용함으로써 산화가 제 1 소정 열처리온도(예를들면, 900℃)에서 제 1 소정 열처리시간(예를들면, 5분)까지 수행된다. 즉, 제 1 소정 열처리시간은 종래의 급속 열처리 산화기술을 사용하는 산화단계에 따른 소정 열처리시간(1시간)과 비교하여 현저하게 감소된다. 제 1 소정 열처리시간이, 제조된 전자원(10)의 전자방출특성의 측정결과로부터, 5분이내에 설정되는 것이 바람직한 것으로 확인된다. 그러나 기판온도가 제 1 소정 가열처리온도로 상승하는 온도상승기간의 온도상승속도는 20℃/초 이상, 바람직하기로는 150℃/초 이상으로 설정된다.
질화처리는 급속 열질화기술에 따른 각 실리콘 나노결정(63)에 대한 손상의 발생을 억제할 수 있는 열처리시간(이하, "제 2 소정 열처리시간"이라 한다)에서 각 산화막을 질화하는 단계로 구성된다. 이 질화단계에서, 예를들면 N2가스 분위기에서 램프어닐링장치를 사용함으로써, 질화가 제 2 소정 열처리시간(예를들면, 5분)동안 제 2 소정 열처리온도(예를들면, 900℃)에서 수행된다. 제 2 소정 열처리시간은 제조되는 전자원(10)의 전자방출특성의 측정결과로부터 5분이내로 설정되는 것이 바람직한 것으로 확인된다. 그러나 기판온도가 제 2 소정 열처리온도로 상승되는 온도상승기간의 온도상승온도가 20℃/초 이상, 바람직하기로는 150℃이상으로 설정된다. 실시예 6에서, N2가스가 질화단계에서 사용되며 그래서 각 산화막이 질화되는 동일시간에 산화가 진행된다. 그 결과 절연막(52, 62)은 각각 산질화막(실리콘 산질화막)으로써 제공된다.
이 제조방법에 따르면, 절연막(52, 64)를 형성하는 절연막 형성단계에서 전자 터널링 현상이 일어나는 정도의 막두께를 가진 산화막이 각 실리콘 나노결정(63)에 대한 손상의 발생이 억제될 수 있는 처리에 따라 각 실리콘 나노결정(63)의 표면상에 된다. 또한, 산화막이 그레인(51)의 표면상에 형성되고, 각 산화막이 각 실리콘 나노결정(63)에 대한 손상의 발생을 억제할 수 있는 처리에 따라 질화되며 이것에 의해 막 품질을 향상한다. 그래서 전자방출효율의 시간경과에 따른 안정성이 종래기술에서 이와같이 급속 열산화기술에 따라 비교적 긴열처리시간(예를들면, 1시간)이내에 절연막(52, 64)이 각각 형성되는 경우와 비교하여 향상된다. 더욱이나, 절연막(52, 64)를 형성함으로써 야기되는 높은 온도에서의 열처리시간이 감소될 수 있다. 그래서, 도 40에 도시된 종래의 전자원(10")에서와 같이 그라스기판과 같은 절연기판(11)상에 하부전극(12)이 형성되는 경우에, 그라스기판으로써, 석영 그라스와 비교하여 비교적 저렴한 비 알카리 그라스기판이나 또는 저 알칼리 그라스기판과 같은 비교적 낮은 내열온도를 가진 그라스기판이 사용되는 것이 가능하게 되어서, 비용경감이 달성될 수 있다. 실시예 6에서, 산화처리와 질화처리가 동일장치내에서 수행될 수 있어서 산화처리와 질화처리사이에 불순물이 부착되는 것을 방지하는 것이 가능하게 하여준다.
도 26 및 도 27은 각각 상술한 제조방법에 따라 제조되는 전자원(10)의 전자방출특성을 측정함으로써 얻어진 결과와 전자방출특성의 시간경과에 따른 변경을 나타낸 것이다.
도 28 및 도 29는 각각 절연막 형성단계에서, 급속 열질화기술만을 사용함으로써 열처리온도가 900℃로 설정되고 열처리시간이 5분으로 설정되는 비교예 1에 따른 전자원의 전자방출특성을 측정함으로서 얻은 결과와 전자방출특성의 시간경과에 따른 변경을 나타낸 것이다. 도 30 및 도 31은 각각, 절연막 형성단계에서 급속 열질화기술만을 사용함으로써 열처리온도가 900℃로 설정되고 열처리시간이 60분으로 설정되는 비교예 2에 따른 전자원의 전자방출특성을 측정하여서 얻은 결과와 전자방출특성의 시간경과에 따른 변경을 나타낸 것이다.
전자원(10)과 비교예 1 및 2에 따른 전자원의 전자방출특성의 측정은 다음과같이 수행되었다. 즉, 전자원(10)과 비교예 1 및 2에 따른 전자원이 진공챔버(도시않됨)내로 도입되었다. 그 다음, 도 38에 도시된 바와같이 콜렉터전극(21)이 표면전극(7)에 대향되게 배치되었다. 또한, 표면전극(7)이 하부전극(12)에 대하여 고전위로 되게하여 직류전압 Vps가 인가되었으며, 콜렉터전극(21)이 표면전극(7)에 대하여 고전위로 되게하여 직류전압 Vc가 인가되었다.
도 26 , 도 28 및 도 30은 직류전압 Vc가 100V에서 일정하고 진공챔버내의 진공도가 5 X 10-5Pa로 설정할때의 전자방출특성의 측정결과를 나타낸 것이다. 이들 각 도면에서 수평축은 직류전압 Vps를 나타내고 수직축은 전류밀도를 나타낸다. "P"는 다이오드전류 Ips의 전류밀도를 나타내고, "Q"는 방출전류 Ie의 전류밀도를 나타낸다,
도 27, 도 29 및 도 31에서, 직류전압 Vc가 100V에서 일정하고 진공챔버내의 진공도가 5 X 10-5Pa로 설정될 때의 전자방출특성의 측정결과를 나타낸다. 이들 도면에서 각각 수평축은 구동시작으로부터의 시간경과를 나타내고, 좌측상의 수직축은 전류밀도를 우측상의 수직축은 전자방출효율을 나타낸다. "P"는 다이오드전류 Ips의 전류밀도를 나타내고, "Q"는 방출전류 Ie의 전류밀도를 나타내며, "R"은 전자방출효율을 나타낸다. 그러나 도 27은 직류전압 Vps가 15V에서 일정일때의 측정결과를 나타낸다. 도 29는 직류전압 Vps가 11V에서 일정일때의 측정결과를 나타낸다. 도 31는 직류전압 Vps가 15V에서 일정일때의 측정결과를 나타낸다.
도 26 내지 도 31을 참조하면, 실시예 6에 따른 전자원(10)에서, 전자방출특성의 시간경과에 따른 안정성이 비교예 1 및 2에 따른 전자원과 비교하여 향상됨이 알게된다.
실시예 6에서 하부전극(12)은 n형 실리콘기판(1)과 오믹전극(2)으로 구성되어 있다. 그러나, 금속재료나 또는 고농도 도프의 다결정 실리콘층으로 구성되는 하부전극(12)이 절연기판(예를들면, 그라스기판 또는 세라믹기판과 같은)의 일 표면측상에 형성되어도 된다. 또한 n형 실리콘기판(1)의 표면측의 일부가 양극 산화처리 단계에 따라 다공성으로 만들어져 있고 이것에 의해 다공성 반도체층인 다공성 실리콘층이 이와같은 다공성 실리콘층을 위한 절연막 형성단계를 수행하도록 형성된다.
[실시예 7]
이하에 본 발명의 실시예 7에 대하여 설명한다.
실시예 7에 따른 전자원의 제조방법은 절연막 형성단계만이 실시예 6에 따른 것과 다르다. 그래서 절연막 형성단계만 주로 설명된다. 실시예 7에서 마찬가지로 실시예 6에서와 같이, 산화처리와 질화처리가 절연막 형성단계에서 수행된다.
실시예 7에서의 산화처리는 산화단계와 어닐링단계로 구성된다. 산화단계에서 산화막이 전기화학방법에 따라 각 실리콘 나노결정(63)의 표면상에 형성된다. 어닐링단계는 산화단계후에 수행되며 각 산화막이 어닐링된다.
구체적으로, 산화단계에서, 양극 산화처리 단계의 종료후에 에탄올을 사용하는 헹구기가 수행된다. 그 다음 소정 농도(예를들면 1몰/ℓ=1M)의 황산수용액을 담고있는 처리용기를 사용하여 하부전극(12)과 플라티늄전극으로 구성되는 음극사이에 일정전압을 인가하는 전기화학방법이 이용된다. 이러한 방식으로, 전자 터널링 현상이 일어나는 정도의 막두께를 가진 산화막이 각 그레인(51)과 각 실리콘 나노결정(63)의 표면상에 형성된다. 산화단계에서 사용되는 전해액을 황산수용액에 한정되지 않으며, 예를들면, 황산수용액 또는 왕수등이 사용될 수 있다. 대안으로써, 유기용매에 용질을 용해하여 얻어진 전해액이 사용되어도 된다.
어닐링 단계에서, 예를들면 N2O가스분위기에서, 램프어닐링장치(일반전인 노가 역시 사용될 수 있다)를 사용함으로써, 어닐링이 소정 어닐링시간(예를들면, 1시간)동안 소정 어닐링온도(예를들면, 450℃)에서 수행된다. 어닐링온도는 700℃이하로 설정되어도 되며 그 온도를 600℃이하로 설정되는 것이 바람직하다. 전기화학방법에 따라 산화막이 실온에서 형성될 수 있다. 그래서 어닐링온도가 700℃이하로 설정되고 이것에 의해 산화단계내의 고온(예를들면, 900℃이하)에서의 열처리가 실시예 6과 비교하여 제거될 수 있다. 또한, 어닐링 온도가 700℃이하로 설정되고 이것에 의해 하부전극(12)이 도 40에 도시된 종래의 전자원(10")에서와 같이 그라스기판과 같은 절연기판(11)상에 형성되는 경우에, 그라스기판상에서의 산화단계의 영향이 제거될 수 있다.
질화처리는 각 실리콘 나노결정(63)에 대한 손상의 발생을 억제할 수 있는 열처리시간(이하, 실시예 1에서처럼 제 2 소정 열처리시간이라 한다)에서 각 산화막을 질화하는 질화단계로 구성된다. 질화단계에서, 예를들면 N2O가스분위기에서, 램프어닐링장치를 사용함으로써 소정 열처리시간(예를들면, 5분)동안 제 2 소정 열처리온도(예를들면, 900℃)에서 질화가 수행된다. 제 2 소정 열처리시간은 5분이내로 설정되는 것이 바람직한 것으로 제조된 전자원(10)의 전자방출특성의 측정결과로부터 확인된다. 그러나 기판온도가 제 2 소정 열처리온도로 상승되는 온도상승속도가 20℃/초 이상, 바람직하게는 150℃/초 이상으로 설정된다. 실시예 7에서, N2O가스가 질화단계에서 사용되므로 각 산화막이 질화되는 동일시간에 산화가 진행한다. 그 결과 절연막(52, 64) 각각은 산질화막(실리콘 산질화막)으로써 제공된다. 질화단계에서 사용되는 가스는 N2O가스에 한정되지 않으며 예를들면, NO가스, NH3가스 또는 N2가스와 같은 질소를 함유하는 가스가 사용되어도 된다.
실시예 7에 따라 전자원(10)을 제조하는 방법으로 실시예 6의 것과 유사한 동작/유익한 효과가 얻어진다. 즉, 이 제조방법에서는 절연막 형성단계에서 전자 터널링 현상이 일어나는 정도의 막두께를 가진 산화막이 각 실리콘 나노결정(63)에 대한 손상의 발생을 억제할 수 있는 처리에 따라 각 실리콘 나노결정(63)의 표면상에 형성된다. 또한, 산화막이 그레인(51)의 각 표면상에 형성되고, 각 실리콘 나노결정(63)에 대하여 손상의 발생을 억제할 수 있는 처리에 따라 각 산화막을 질화하여서 막 품질이 향상된다. 그래서 종래의 전자원과는 달리 전자방출특성의 시간경과 따른 안정성이 급속 열산화처리에 따라 비교적 긴 열처리시간(예를들면, 1시간)에서 절연막(52, 64)가 각각 형성되는 경우와 비교하여 향상된다. 더욱이나, 절연막(52, 64)를 각각 형성함으로써 야기되는 고온에서의 열처리시간이 감소될 수 있다. 그래서 도40에 도시된 종래의 전자원(10")에서와 같이 그라스기판과 같은절연기판(11)상에 하부전극(12)이 형성되는 경우에, 그라스기판으로써 비교적 저렴한 비-알카리 그라스기판이나 또는 저 알카리 그라스기판을 사용하는 것을 가능하게 하여 주어서 비용경감이 달성될 수 있다. 또한, 절연막 형성단계에서 고온(예를들면, 900℃)에서의 열처리시간이 실시예 1과 비교하여 더욱 현저히 감소될 수 있다. 게다가, 각 실리콘 나노결정(63)이 습식 양극 산화처리에 따라 형성되며 그래서 양극 산화처리후에 산화막을 공기에 노출하지 않고 산화단계에서 각 실리콘 나노결정(63)과 각 그레인(51)의 표면상에 산화막을 형성시키는 것이 가능하게 하여준다. 그래서 자연적인 산화막이 각 실리콘 나노결정(63) 및 각 그레인(51)의 표면상에 형성되는 것이 방지될 수 있다. 이 것은 산화단계에서 각 실리콘 나노결정(63) 및 각 그레인(51)의 표면상에 양호한 품질의 산화막을 형성하는 것을 가능하게 하여준다.
도 32 및 도 33은 각각 도 7에 따른 제조방법에서 제조된 전자원(10)의 전자방출특성과 전자방출특성의 시간경과에 따른 변경을 측정함으로써 얻은 결과를 나타낸 것이다.
실시예 7에 따른 전자원(10)의 전자방출특성의 측정은 다음과 같이 수행되었다. 즉, 전자원(10)이 진공챔버(도시않됨)내로 도입되었다. 그 다음에 도 38에 도시된 바와같이 콜렉터전극(21)이 표면전극(7)과 대향되게 배치되었다. 그 다음 표면전극(7)이 하부전극(12)에 대하여 고전위로 되게하여서 직류전압 Vps가 인가되어 콜렉터전극(21)이 표면전극(7)에 대하여 고전위로 되게하여서 직류전압 Vc가 인가되었다. 도 32는 직류전압 Vc가 100V에서 일정이고, 진공챔버내의 진공도가 5 X10-5Pa로 설정될 때의 전자방출특성의 측정결과를 나타낸 것이다. 이들 도면에서 수평축은 직류전압 Vps를 나타내고, 수직축은 전류밀도를 나타낸다. "P"는 다이오드전류 Ips의 전류밀도를 나타내며 "Q"는 방출전류 Ie의 전류밀도를 나타낸다.
도 33은 직류전압 Vc가 100V에서 일정이고, 진공챔버내의 진공도가 5 X 10-5Pa일때의 전자방출특성의 측정결과를 나타낸 것이다. 도 33에서, 수평축 h는 구동시작으로 부터의 시간경과를 나타내고, 좌측상의 수직축은 전류밀도를 나타내며, 우측상의 수직축은 전자방출효율을 나타낸다. "P"는 다이오드전류 Ips의 전류밀도를 나타내고, "Q"는 방출전류 Ie의 전류밀도를 나타내며, "R"은 전자방출효율을 나타낸 것이다. 도 32 및 도 33과, 실시예 6에서 설명된 비교예 1 및 2에 관한 측정결과를 나타내는 도 28 내지 도 31을 참조하면, 실시예 7에 따른 전자원(10)에서, 전자방출특성의 시간경과에 따른 안정성이 비교예 1 및 2에 따른 전자원과 각각 비교하여 향상되어 있음이 알게된다.
[실시예 8]
이하 본발명의 실시예 8에 대하여 설명한다.
실시예 8에 따른 전자원의 측정방법은 실시예 6에 따른 것과는 단지 절연막 형성단계에서 다르다. 그래서 절연막 형성단계가 주로 설명된다. 실시예 8에서 마찬가지로, 실시예 6에서와 같이 산화처리와 질화처리가 절연막 형성단계에서 수행된다.
실시예 8에서의 산화처리는 제 1 산화단계, 어닐링단계, 제 2 산화단계로 구성된다. 제 1 산화단계에서 산화막이 전기화학방법에 따라 각 실리콘 나노결정(63)의 표면상에 형성된다. 어닐링단계가 제 1 산화단계 이후에 수행되어서 각 산화막이 어닐링한다. 제 2 산화단계는 어닐링단계후에 수행되어서 각 산화막이 급속 열산화기술에 따른 각 실리콘 나노결정(63)에 대한 손상의 발생을 억제할 수 있는 열처리시간에서 더욱 산화된다.
구체적으로 산화단계에서, 양극 산화처리 단계의 종료된 후에 에탄올을 사용하는 헹구기가 수행된다. 그 다음 소정농도(예를들면 1몰/ℓ=1M)의 황산수용액을 담고있는 처리용기를 사용하여 하부전극(12)과 플라티늄으로 구성되는 음극사이에 일정전압을 인가하는 전기화학방법이 이용된다. 이러한 방식으로 전자 터널링 현상이 일어나는 정도의 막두께를 가진 산화막이 그레인(51)과 각 실리콘 나노결정(63)의 표면상에 형성된다. 산화단계에서 사용되는 전해액은 황산수용액에서 한정되지 않으며, 예를들면, 황산수용액 또는 왕수등이 사용되어도 된다. 대안으로써. 유기용매에 용질을 용해하여 얻어진 전해액이 사용되어도 된다.
어닐링단계에서, 램프어닐링장치(일반전인 노가 사용가능하다)를 사용함으로써 예를들면, N2O가스 분위기에서 어닐링은 소정 어닐링시간(예를들면, 1시간) 동안 소정 어닐링온도(예를들면, 450℃)에서 수행된다. 어닐링온도는 700℃이하로 설정되어도 되며 그 온도가 600℃이하로 설정되는 것이 바람직하다. 어닐링온도가 700℃이하로 설정되고, 이것에 의하여 도 40에 도시된 종래의 전자원(10")에서와 같이 그라스기판과 같은 절연성기판(11)상에 하부전극(12)이 형성되는 경우에, 그라스기판에서의 산화단계에서의 영향이 제거될 수 있다.
제 2 산화단계에서, 램프어닐링장치를 사용함으로써 예를들면, 산소가스 분위기에서 산화가 제 1 소정 열처리시간(예를들면, 5분)동안 제 1 소정 열처리온도(예를들면, 900℃)에서 수행된다. 제 1 소정 열처리시간이 종래의 급속 열산화시간을 사용하는 산화단계에서의 소정 열처리시간(1시간)과 비교하여 현저하게 감소된다. 제조된 전자원(10)의 전자방출특성의 측정결과로 부터 제 1 열처리시간이 5분이내로 설정되는 것이 바람직한 것으로 확인된다. 그러나 기판온도가 제 1 소정 열처리온도로 상승하는 온도상승기간동안의 온도상승속도가 20℃/초 이상, 바람직하기로는 150℃/초 이상으로 설정된다.
질화처리는 급속 열질화기술에 따른 각 실리콘 나노결정(63)에 대한 손상의 발생을 억제할 수 있는 열처리시간(즉, "제 2 소정 열처리시간")에 각 산화막을 질화하는 질화단계를 구성된다. 이 질화단계에서, 램프 어닐링장치를 사용하여, 예를들면 N2O가스 분위기에서, 질화기 제 2 소정 열처리시간(예를들면, 5분)동안 제 2 소정 열처리온도(예를들면, 900℃)에서 수행된다. 이와같이 제조된 전자원(10)의 전자방출특성의 측정결과로부터 제 2 소정 열처리시간이 5분이내로 설정되는 것이 바람직한 것으로 확인된다. 그러나 기판온도가 제 2 특정의 열처리온도까지 상승하는 온도상승시간의 온도상승온도가 20℃/초이상, 바람직하기로는 150℃/초 이상으로 설정된다. 실시예 8에서 N2O가스가 질화단계에서 사용되며, 그래서 각 산화막이 질화되는 동일시간에 산화가 진행한다. 그 결과 절연막(52, 64)은 각각 산 질화막(실리콘 산질화막)으로써 제공된다. 질화단계에서 사용되는 가스는 N2O가스에 한정되지 않으며 예를들면, NO가스, NH3가스, 또는 N2가스를 포함하는 가스가 사용되어도 된다.
실시예 8에 따른 제조방법으로, 실시예 6의 것과 유사한 동작/유익한 효과가 얻어진다. 즉, 절연막 형성단계에서, 각 실리콘 나노결정(63)의 표면상에 전자 터널링 현상이 일어나는 정도의 막두께를 가진 산화막이 각 실리콘 나노결정(63)에 대한 손상의 발생을 억제할 수 있는 처리에 따라 산화막이 그레인(51)의 각각의 표면상에 형성된다. 그 다음, 각 산화막은 각 실리콘 나노결정(63)에 대한 손상의 발생을 억제할 수 있는 처리에 따라 질화되고, 이것에 의하여 막 두께를 향상시킨다. 그래서, 전자방출특성의 시간경과에 따른 안정성이 종래 기술에서와 같이 급속 열산화기술에 따라 비교적 긴 열처리시간(예를들면, 1시간)내에 절연막(52, 64)이 형성되는 경우와 비교하여 향상된다. 더욱이나, 절연막(52, 64)의 형성에 의하여 각각 야기되는 고온에서의 열처리시간이 감소될 수 있다. 그래서 도 40에 도시된 종래의 전자원(10")에서의 그라스기판과 같은 절연기판(11)상에 하부전극(12)이 형성되는 경우에, 그라스기판으로써 비교적 저렴한 비-알카리 그라스기판이나 또는 저 알카리 그라스기판을 사용하는 것이 가능하게 되어서 비용경감이 달성될 수 있다. 또한 절연막(52, 64)내의 결점이 실시예 7에 따른 제조방법과 비교하여 각각 감소될 수 있어서 전자방출특성이 향상될 수 있다. 또한 각 실리콘 나노결정(63)이 습식 양극 산화처리에 따라 형성되고 그래서 양극 산화처리후에 산화막을 공기에 노출시키지 않고, 제 1 산화단계에서 각 실리콘 나노결정(63)과 각 그레인(51)의 표면상에 산화막을 형성하는 것을 가능하게 하여준다. 그래서, 자연적인 산화막이 각 실리콘 나노결정(63)과 그레인(51)의 표면상에 형성되는 것으로부터 방지될 수 있다. 따라서 제 1 산화단계에서 각 실리콘 나노결정(63)과 각 그레인(51)의 표면상에 양질의 산화막을 형성하는 것이 가능하게 된다.
[실시예 9]
이하 본 발명의 제 9 실시예 대하여 설명한다.
실시예 9에 따른 전자원의 제조방법은 실시예 6에 따른 것과는 단지 절연막 형성단계에서만 다르다. 이하에 절연막 형성단계에 대하여 설명한다. 실시예 9에서 마찬가지로 실시예 6에서와 같이 산화처리와 어닐링처리가 절연막 형성단계에서 수행된다.
실시예 9에서 산화처리는 전기화학방법에 따라 각 실리콘 나노결정(63)의 표면상에서 산화막을 형성하는 산화단계를 구성된다. 산화단계에서, 에탄올을 사용하는 헹구기가 양극 처리단계 종료 후에 수행된다. 그 때에, 소정 농도(예를들면, 1몰/ℓ= 1M)의 황산수용액을 담고 있는 처리용기를 사용함으로써 하부전극(12)과 플라티늄으로 구성되는 양극사이에 일정한 전압을 인가하는 전기화학방법이 사용된다. 이러한 방식으로, 전자 터널링 현상이 일어나는 정도의 막두께의 산화막이 각 그레인(51)과 각 실리콘 나노결정(63)의 표면상에 형성된다. 산화단계에서 사용되는 전해액은 황산수용액에 한정되지 않으며, 예로써, 질산액 또는 왕수가 사용되어도 된다. 대안으로써, 유기용매에 용질을 용해하여 얻어진 전해액이 사용되어 된다.
어닐링처리는 N2O가스분위기에서 각 산화막을 어닐링하는 어닐링단계로 구성되어 있다. 어닐링단계에서, 예를들면 N2O가스 분위기에서, 램프어닐링장치(일반적인 노가 또한 사용가능하다)를 사용함으로써, 어닐링이 소정 어닐링시간(예를들면 , 1시간)동안 소정 어닐링온도(예를들면, 450℃)에서 수행된다. 어닐링온도는 700℃이하로 설정되어도 되며 온도가 600℃이하로 설정되는 것이 바람직하다. 어닐링온도가 700℃이하에 설정되며, 이것에 의해 도 40에서 도시된 종래의 전자원(10")에서의 그라스기판과 같은 절연기판(11)상에 형성되는 경우에, 그라스기판상의 어닐링단계에서의 영향이 제거될 수 있다.
실시예 9에 따른 전자원(10)의 제조방법으로, 실시예 6의 것과 유사한 동작/유익한 효과가 기본적으로 얻어진다. 즉, 절연막 형성단계에서, 전자 터널링 현상이 일어나는 정도의 막두께를 가진 산화막이 각 실리콘 나노결정(63)에 대한 손상의 발생을 억제할 수 있는 처리에 따라 각 실리콘 나노결정(63)의 표면상에 형성되어서 산화막이 그레인(51)의 표면상에 형성된다. 그 다음 각 산화막에 대한 결함손상이 각 실리콘 나노결정(63)에 대한 손상의 발생을 억제할 수 있는 처리에 따라 수행되어서 막 품질이 향상된다. 그래서 전자방출특성의 시간경과에 따른 안정성이 종래기술에서와 같이 급속 열산화기술에 따라 비교적 긴 열처리시간(예를들면, 1시간)내에 절연막(52, 64)를 각각 형성하는 경우와 비교하여 향상된다. 더욱이나 절연막(52, 64)를 각각 형성함으로써 야기되는 고온에서의 열처리시간이 감소될수 있다. 그래서 도 40에 도시된 종래의 전자원(10")에서의 그라스기판과 같은 절연기판(11)상에 하부전극(12)이 형성되는 경우에, 그라스기판으로서 비교적 저렴한 비-알카리 그라스기판이나 또는 저 알카리 그라스기판을 사용하는 것이 가능하게 되어서 비용감소가 달성될 수 있다. 또한 절연막(52, 64)에서의 결함이 실시예 7에 따른 제조방법과 비교하여 각각 감소될 수 있고, 전자방출특성이 향상될 수 있다. 또한 각 실리콘 나노결정(63)이 습식 양극 산화처리에 따라 형성되어서 양극 산화처리후 산화막을 노출시키지 않고 산화단계에서 각 실리콘 나노결정(63)과 각 그레인(51)의 표면상에 산화막을 형성하는 것이 가능하게 하여준다. 그래서 자연산화막이 각 실리콘 나노결정(63)과 각 그레인(51)의 표면상에 형성되는 것이 방지될 수 있다. 따라서 산화단계에서 각 실리콘 나노결정(63)과 각 그레인(51)의 표면상에 양질의 산화막을 형성하는 것이 가능하게 된다.
[실시예 10]
이하 본 발명의 실시예 10에 대하여 설명한다.
실시예 10에 따른 전자원의 제조방법은 실시예 6에 따른 것과는 단지 절연막 형성단계에서만 다르다. 이하에 절연막 형성단계가 주로 설명된다. 실시예 10에서 마찬가지로, 실시예 6에서와 같이, 산화처리와 질화처리가 절연막 형성단계에서 수행된다.
실시예 10에서 산화처리는 전기화학방법에 따라 각 실리콘 나노결정(63)의 표면상에 산화막을 형성하는 산화단계로 구성된다. 제 1 산화단계에서, 양극처리단계의 종료 후, 에탄올을 사용하여 헹구기가 수행된다. 그 다음, 소정 농도(예를들면, 1몰/ℓ=1M)의 황산수용액을 담고 있는 처리용기를 사용함으로써 하부전극(12)과 플라티늄으로 구성되는 음극사이에 일정한 전압을 인가하는 전기화학방법이 이용된다. 이러한 방식으로, 전자 터널링 현상이 일어나는 정도의 막두께의 산화막이 각 그레인(51)과 각 실리콘 나노결정(63)의 표면상에 형성된다. 제 1 산화단계에서 사용되는 전해액을 황산유용액으로 한정되는 것이 아니며, 예를들면, 질산액 또는 왕수가 사용되어도 된다. 대안으로써, 유기용매에 용질을 용해하여서 얻은 전해액이 사용되어도 된다.
어닐링 단계에서, 예를들면 N2O가스 분위기에서 램프어닐링장치(일번적인 노가 또한 사용가능하다)를 사용함으로써, 어닐링이 소정 어닐링시간(예를들면, 1시간)동안 소정 어닐링온도(예를들면, 450℃)에서 수행될 수 있다. 어닐링온도는 700℃이하로 설정되어도 되며, 온도가 600℃이하로 설정되는 것이 바람직하다. 어닐링온도가 700℃이하로 설정되고, 이것에 의해 도 40에 도시된 종래의 전자원(10")에서의 그라스기판과 같은 절연기판(11)상에 하부전극(12)이 형성되는 경우에 그라스기판상에서의 어닐링단계의 영향이 제거될 수 있다.
실시예 10에 따른 제조방법에서, 절연펌 형성단계는, 어닐링 처리후 급속 열산화기술에 따라 각 실리콘 나노결정(63)에 대한 손상의 발생이 억제될 수 있는 열처리시간이내에 각 산화막을 더 산화시키는 제 2 산화단계; 그리고 제 2 산화단계이후 급속 열질화기술에 따라 각 실리콘 나노결정(63)에 대한 손상의 발생을 억제할 수 있는 열처리시간이내에 각 산화막을 질화시키는 질화단계를 포함한다.
제 2 산화단계에서, 램프어닐링장치를 사용함으로써 예를들면, 산소가스 분위기에서, 산화가 제 1 소정 열처리온도(예를들면, 900℃)에서 제 1 소정 열처리시간(예를들면, 5분)까지 수행된다. 즉, 제 1 소정 열처리시간이 종래의 급속 열산화기술을 사용하는 산화단계에 따른 소정 열처리시간과 비교하여 현저하게 감소된다. 제조된 전자원(10)의 전자방출특성의 측정결과로부터 제 1 소정 열처리시간이 5분이내로 설정되는 것이 바람직한 것으로 확인된다. 그러나 기판온도가 제 1 소정 가열처리온도로 상승하는 온도상승기간의 온도상승속도 20℃/초 이상, 바람직하기로는 150℃/초 이상으로 설정된다. 질화처리는 급속 열질화기술에 따른 각 실리콘 나노결정(63)에 대한 손상의 발생을 억제할 수 있는 열처리시간 즉 "제 2 소정 열처리시간"에서 각 산화막을 질화하는 질화단계로 구성된다. 이 질화단계에서 예를들면, N2O가스 분위기에서, 램프어닐링장치를 사용함으로써, 제 2 소정 열처리시간(예를들면, 5분)동안 제 2 소정 열처리온도(예를들면, 900℃)에서 질화가 수행된다. 제조된 전자원(10)의 전자방출특성의 측정결과로부터 제 2 소정 열처리시간이 5분 이내로 설정되는 것이 바람직한 것으로 확인된다. 그러나 기판온도가 제 2 소정 열처리온도로 상승되는 온도상승기간의 온도상승속도는 20℃/초 이상, 바람직하기로는 150℃/초로 설정된다. 실시예 10에서, N2O가스가 질화단계에서 사용되며 그래서 각 산화막이 질화하는 동일시간에 산화가 진행한다. 그 결과 절연막(52, 64)는 각각 산질화막(실리콘 산질화막)으로써 제공된다. 질화단계에서 사용되는 가스는 N20가스에 한정되지 않으며, 예를들면, NO가스, NH3가스 또는 N2가스를 함유하는가스가 사용되어도 된다.
실시예 10에 따른 제조방법으로, 실시예 6의 것과 유사한 동작/유익한 효과가 기본적으로 얻어진다. 즉, 절연막 형성단계에서 전자 터널링 현상이 일어나는 정도의 막두께를 가진 산화막이 각 실리콘 나노결정(63)에 대한 손상의 발생을 억제할 수 있는 처리에 따라 각 실리콘 나노결정(63)의 표면상에 형성되며, 산화막이 그레인(51)표면상에 형성된다. 그 다음, 각 산화막은 각 실리콘 나노결정(63)에 대한 손상의 발생을 억제할 수 있는 처리에 따라 질화되어서 막 품질이 향상된다. 그래서 전자방출특성의 시간경과에 따른 안정성이 종래기술에서와 같이 급속 열산화기술에 따라 비교적 긴 열처리시간내에 절연막(52, 64)을 각각 형성하는 경우와 비교하여 향상된다. 더욱이나, 절연막(52, 64)을 각각 형성함으로써 야기된 고온에서의 열처리시간이 감소될 수 있다. 그래서, 도 40에 도시된 종래의 전자원(10")에서의 그라스기판과 같은 절연기판(11)상에 하부전극(12)이 형성되는 경우에 기판으로써 비교적 저렴한 비-알칼리 그라스기판 또는 저 알카리 그라스기판을 사용하는 것이 가능하게 되어서 비용감소가 달성될 수 있다. 또한 절연막(52, 64)내의 결함이 실시예 7에 따른 제조방법과 비교하여 각각 감소될 수 있고, 전자방출특성이 향상될 수 있다. 또한 각 실리콘 나노결정(63)이 습식 양극 산화처리에 따라 형성되므로 양극 산화처리후에 산화막을 노출시키지 않고 제 1 산화단계에서 각 실리콘 나노결정(63)과 각 그레인(51)의 표면상에 산화막을 형성하는 것이 가능하게 하여준다. 그래서, 자연산화막이 각 실리콘 나노결정(63)과 그레인(51)의 표면상에 형성되는 것이 방지될 수 있다. 따라서 제 1 산화단계에서각 실리콘 나노결정(63)과 각 그레인(51)의 표면상에 양질의 산화막을 형성하는 것이 가능하게 된다.
도 34와 도 35는 실시예 10에 따른 제조방법에 따라 제조된 전자원(10)의 전자방출특성과 전자방출특성의 시간경과에 따른 변경을 측정하여서 얻어진 결과를 각각 나타낸 것이다.
전자원(10)의 전자방출특성의 측정은 다음과 같이 수행되었다. 즉, 전자원(10)이 진공챔버(도시않됨)내로 도입되었다. 그 다음, 도 38에 도시된 바와같이, 콜렉터전극(21)이 표면전극(7)과 대향하여 배치되었다. 또한, 표면전극(7)이 하부전극(12)에 대하여 고전위로 되게하여 직류전압 Vps가 인가되었으며, 콜렉터전극(21)이 표면전극(7)에 대하여 고전위로 되게하여 직류전압 Vc가 인가되었다.
도 34는 직류전압 Vc가 100V에서 일정하고 진공챔버내의 진공도가 5 X 10-5Pa일때 전자방출특성의 측정결과를 나타낸 것이다. 도 34에서, 수평축은 직류전압 Vps를 나타내고, 수직축은 전류밀도를 나타낸다. "P"는 다이오드전류 Ips의 전류밀도를 나타내고 "Q"는 방출전류 Ie의 전류밀도를 나타낸다.
도 35는 직류전압 Vc가 100V에서 일정하고, 직류전압 Vps가 15V에서 일정하며 진공챔버내의 진공도가 5 X 10-5Pa로 설정될 때 전자방출특성의 시간경과에 따른 변경에 대한 측정결과를 나타낸 것이다. 도 35에서 수평축은 구동시작으로부터 시간경과를 나타내고 좌측의 수직축은 전류밀도를 나타내며, 우측의 수직축은 전자방출효율을 나타낸 것이다. "P"는 다이오드전류 Ips의 전류밀도를 나타내고 "Q"는 방출전류 Ie의 전류밀도를 나타내며, "R"는 전자방출효율을 나타낸 것이다.
도 34 와 도 35와 실시예 6에서 각각 설명된 비교예 1과 2에 고나한 측정결과를 각각 나타내는 도 28 내지 도 31을 참조하면, 실시예 10에 따른 전자원(10)에서 전자방출특성의 시간경과에 따른 안정성이 비교예 1과 2에 따른 전자원과 비교하여 향상된다.
[실시예 11]
이하에, 본 발명의 실시예 11에 대하여 설명한다. 실시예 11에 따른 전자원의 제조방법은 실시예 6에 따른 것과는 단지 절연막 형성단계에서만 다르다. 이하에서, 절연막 형성단계가 주로 설명된다. 실시예 11에서 마찬가지로 실시예 6에서와 같이 산화처리와 질화처리가 절연막 형성단계에서 수행된다.
실시예 11에서 산화처리는 전기화학방법에 따라 각 실리콘 나노결정(63)의 표면상에 산화막을 형성하는 제 1 산화단계로 구성된다. 제 1 산화단계에서 양극처리단계의 종료 후에 에탄올을 사용하는 헹구기가 수행된다. 그 다음 소정농도(예를들면 1몰/ℓ=1M)의 황산수용액을 담고 있는 처리용기를 사용하여 하부전극(12)과 플라티늄으로 구성되는 음극사이에 일정전압을 인가하는 전기화학방법이 이용된다. 이러한 방식으로, 전자 터널링 현상이 일어나는 정도의 막두께를 가진 산화막이 각 그레인(51)과 각 실리콘 나노결정(63)의 표면상에 형성된다. 제 1 산화단계에서 사용되는 전해액은 황산수용액에 한정되지 않으며 예를들면, 질산액 또는 왕수가 사용되어도 된다. 대안으로써, 유기용매에 용질을 용해하여서 얻어진 전해액이 사용되어도 된다.
질화처리는 N2O가스 분위기에서 각 산화막을 어닐링하는 어닐링단계와 어닐링단계후에 급속 열처리기술에 따른 각 실리콘 나노결정(63)에 대한 손상의 발생을 억제할 수 있는 열처리시간에 각 산화막을 질화하는 질화단계를 포함한다.
어닐링단계에서, 예를들면, N2O가스 분위기에서, 램프어닐링장치(일반적인 노가 또한 사용가능하다)를 사용함으로써, 어닐링이 소정 어닐링시간(예를들면, 1시간)동안 소정 어닐링온도(예를들면, 450℃)에서 수행된다. 어닐링온도는 700℃이하로 설정되어도 되며, 600℃이하로 설정되는 것이 바람직하다. 어닐링온도가 700℃이하로 설정되고, 이것에 의해 도 40에 도시된 종래의 전자원(10")에서의 그라스기판과 같은 절연기판(11)상에 하부전극(12)이 형성되는 경우에, 그라스기판상에서의 어닐링단계의 영향이 제거될 수 있다. 질화단계에서, 예를들면 N2O가스 분위기에서, 램프어닐링장치를 사용함으로써 질화가 제 2 소정 열처리시간(예를들면, 5분)동안 제 2 소정 열처리온도(예를들면, 900℃)에서 수행된다. 제조된 전자원(10)의 전자방출특성의 측정결과로부터, 제 2 소정 열처리시간은 5분이내로 설정되는 것이 바람직한 것으로 확인된다. 그러나 기판온도가 제 2 소정 열처리온도로 상승되는 온도상승기간의 온도상승속도는 20℃/초 이상, 바람직하기로는 150℃/초 이상으로 설정된다. 실시예 11에서, N2O가스가 질화단계에서 사용되며 그래서 각 산화막이 질화되는 동일시간에 산화가 진행한다. 그 결과 절연막(52, 64)는 각각 산질화막(실리콘 산질화막)으로써 제공된다. 질화단계에서 사용되는 가스는N2O가스에 한정되지 않으며, 예를들어 NO가스, NH3가스 또는 N2가스를 함유하는 가스가 사용되어도 된다.
실시예 11에 따른 전자원(10)의 제조방법으로, 실시예 6의 것과 유사한 동작/유익한 효과가 얻어진다. 즉, 절연막 형성단계에서, 전자 터널링 현상이 일어나는 정도의 막두께를 가진 산화막이 각 실리콘 나노결정(63)에 대한 손상의 발생을 억제할 수 있는 처리에 따라 각 실리콘 나노결정(63)의 표면상에, 산화막이 그레인(51)의 표면 각각에서도 형성된다. 그 다음 각 산화막은 각 실리콘 나노결정(63)에 대한 손상의 발생을 억제할 수 있는 처리에 따라 질화되고, 이것에 의하여 막 품질을 향상시킨다. 그래서, 전자방출특성의 시간경과에 따른 안정성이 종래의 기술에서와 같이 급속 열산화기술에 따라 비교적 긴 열처리시간(예를들면, 1시간)내에 절연막(52, 64)이 형성되는 경우와 비교하여 향상된다. 더욱이나, 절연막(52, 64)의 형성에 의하여 야기되는 고온에서의 열처리가 감소될 수 있다. 그래서, 도 40에 도시된 종래의 전자원(10")에서의 그라스기판과 같은 절연기판(11)상에 하부전극(12)이 형성되는 경우에, 그라스기판으로서 비교적 저렴한 비-알카리 그라스기판이나 또는 저 알카리 그라스기판을 사용하는 것이 가능하게 되어서 비용경감이 달성될 수 있다. 또한, 절연막(52, 64)내의 결함이 각각 실시예 7에 따른 제조방법과 비교하여 감소될 수 있고 전자방출특성이 향상될 수 있다. 또한, 각 실리콘 나노결정(63)이 습식 양극산화처리에 따라 형성되며, 그래서 양극 산화처리후 산화막을 공기에 노출하지 않고 제 1 산화단계에서 각 실리콘 나노결정(63)과각 그레인(51)의 표면상에 산화막을 형성하는 것이 가능하게 하여준다. 그래서, 자연산화막이 각 실리콘 나노결정(63)과 각 그레인(51)의 표면상에 형성되는 것이 방지될 수 있다. 따라서 제 1 산화단계에서 각 실리콘 나노결정(63)과 각 그레인(51)의 표면상에 양질의 산화막을 형성하는 것이 가능하게 된다.
[실시예 12]
이하에 본 발명의 실시예 12에 대하여 설명한다. 실시예 12에 따른 전자원의 제조방법은 단지 실시예 6에 따른 것과는 절연막 형성단계에서만 다르다. 이하에 절연막 형성단계가 주로 설명된다.
실시예 12에 따른 절연막 형성단계에서, 절연막(52, 64)이 급속 열산화기술에 다라 각 실리콘 나노결정(반도체 나노결정)(63)에 대한 손상의 발생을 억제할 수 있는 시간이내에 산화처리; 그리고 산화처리후 급속 열질화기술에 따라 각 실리콘 나노결정(반도체 나노결정)(63)에 대한 손상의 발생을 억제할 수 있는 열처리시간내에 질화처리로 구성되는 기본단계를 복수회 반복함으로써 형성된다. 산화처리에서, 각 실리콘 나노결정(63)의 표면측이 산화되며, 막 품질이 질화처리에서 향상된다.
산화처리에서, 예를들면 산소가스 분위기에서 램프어닐링장치를 사용함으로써 산화가 제 1 소정 열처리시간(예를들면, 5분)동안 제 1 소정 열처리온(예를들면, 900℃)에서 수행된다. 제 1 소정 열처리시간은 종래의 급속 열산화기술에 따라 산화단계에서의 소정열처리시간(1시간)과 비교하여 현저하게 감소된다. 그러나 기판온도가 제 1 소정 열처리온도를 상승되는 온도상승기간의 온도상승속도가20℃/초 이상, 바람직하기로는 150℃/초 이상으로 설정된다.
질화처리는 급속 질화기술에 따라 각 실리콘 나노결정(63)에 대한 손상의 발생을 억제할 수 있는 열처리시간(즉, 제 2 소정 열처리시간)이내에 각 산화막을 질화한다. 이러한 질화처리에서, 예를들면, N2O가스 분위기에서 램프어닐링장치를 사용함으로써 질화가 제 2 소정 열처리시간(예를들면, 5분)동안 제 2 소정 열처리온도(예를들면, 900℃)에서 수행된다. 그러나 기판온도가 제 2 소정 열처리온도로 상승되는 온도상승기간의 온도상승속도는 20℃/초 이상, 바람직하기로는 150℃/초 이상으로 설정된다. 실시예 12의 질화처리에서 N2O가스가 사용되며, 그래서 각 산화막이 질화되는 동일시간에 산화가 진행한다. 그 결과 절연막(52, 64) 각각은 산질화막(실리콘 산질화막)으로 된다. 질화처리동안에 사용되는 가스는 N2O가스에 한정되지 않으며, NO가스, NH3가스 또는 N2가스와 같은 질소를 함유하는 가스이다.
실시예 12에 다른 전자원(10)의 제조방법으로, 실시예 6의 것과 유사한 동작/유익한 효과가 기본적으로 얻어진다. 즉, 전자방출특성의 시간경과에 따른 안정성이 종래기술에서과 같이 급속 열산화기술에 따라 비교적 긴 열처리시간(예를들면, 1시간)내에 절연막(52, 64)이 형성되는 경우와 비교하여 향상된다. 더욱이나, 절연막(52, 64)을 각각 형성함으로써 야기되는 고온에서의 열처리시간이 감소될 수 있다. 그래서 도 40에 도시된 종래의 전자원(10")에서의 그라스기판과 같은 절연기판(11)상에 형성되는 경우에 그라스기판으로써 비-알카리 그라스기판이나 또는 저 알카리 그라스기판을 사용하는 것이 가능하여서 비용경감이 달성될 수 있다.또한, 절연막(52, 64)내의 결함이 각각 감소될 수 있어서 전자방출특성이 실시예 7에 따른 제조방법과 비교하여 향상될 수 있다.
[실시예 13]
이하에 본원의 실시예 13에 대하여 설명한다.
도 36f에 도시된 바와같이, 실시예 13에서 도전성 기판으로써, 그라스기판으로 구성되는 절연기판(11)의 일 표면상에 도전층(금속막이나 또는 크롬막과 같은 ITO막의)이 제공되는 기판이 사용된다. 그래서, 그 위에 형성되는 도전층(12)을 가지는 기판이 절연성기판(11)의 일 표면측상에 형성되는 경우에, 도전성 기판으로서 반도체기판을 사용하는 경우와 비교하여 전자원의 큰 면적과 비용경감이 달성될 수 있다.
실시예 13에 따른 전자원(10)의 기본구성은 도 40에 도시된 종래의 전자원(10")과 실질적으로 동일하다. 즉, 다결정 반도체층인 논 도프의 다결정 실리콘층(3)은 절연기판(11)상의 도전층(12)상에 형성되어있다. 산화 다공성 다결정 실리콘층으로 구성되는 드리프트층(6)이 다결정 실리콘층(3)상에 형성되어있다. 표면전극(7)이 드리프트층(6)상에 형성되어 있다. 일함수가 작은 재료(예를들면, 금)이 표면전극(7)에서 사용되어있다. 표면전극(7)의 막두께는 약 3㎚ 내지 15㎚로 설정되어 있다. 드리프트층(6)의 구조가 다음에 설명한다. 도 36f에서 도시된 전자원(40)에서 다결정 실리콘층(3)의 일부가 도전층(12)과 드리프트층(6)사이에 끼어져 있다. 그러나, 드리프트층(6)은 끼어진 다결정 실리콘층(3)을 형성함이 없이 도전층(12)상에 형성되어도 된다.
전자원(10)으로부터 전자를 방출하는 과정은 도 40에 도시된 종래의 전자원(10")과 유사하다. 즉, 표면전극(7)에 대향하여 콜렉터전극(21)을 설정함으로써(도 40참조), 진공상태가 표면전극(7)과 전극콜렉터(21)사이에 확립된다. 그 다음, 표면전극(7)이 도전층(12)에 대하여 고전위(양의 극성)가 되도록 표면전극(7)과 도전층(12)사이에 직류전압 Vps가 인가된다. 또한, 콜렉터전극(21)이 표면전극(7)에 대하여 고전위(양의 전극)가 되도록 콜렉터전극(21)과 표면전극(7)사이에 직류전압 Vc가 인가된다. 직류전압 Vps 및 Vc가 각각 절절히 설정되고, 이것에 의해 도전층(12)으로부터 주입된 전자가 드리프트층(6)에서 드리프트하여 표면전극(7)을 경유하여 방출된다.
이하, 실시예 13에 따른 전자원(10)의 제조방법에 대하여 도 36a 내지 도 36f를 참조하여 설명한다.
먼저, 절연기판(11)의 일측 표면상에 도전층(12)이 스퍼터링기술에 따라 형성되며, 이것에 의해 도전성 기판이 형성되어서 도 36a에 도시된 구조가 얻어진다. 그 다음, 도전성 기판의 주 표면측상(도전층(12)상)에 소정 막두께(예를들면, 1.5㎛)의 반도체층인 다결정 실리콘층(3)이 형성되어서, 도 36b에 도시된 구조가 얻어진다. 다결정 실리콘층(3)을 형성하는 방법으로서, 예를들면, CVD기술은 (예를들면 LPCVD기술, 플라즈마 CVD기술, 또는 촉매 CVD기술과 같은), 스퍼터링기술 또는 CGS(Continuous Grain Silicon)기술등이 사용되어도 된다. 막형성온도를 600℃이하로 설정함으로써 절연기판(11)으로 예를들면, 비-알카리 그라스기판, 저 알카리 그라스기판, 또는 소다 림 그라스기판과 같은 비교적 저렴한 그라스기판이 사용될수 있어서, 비용경감이 달성될 수 있다.
그 다음, 소정 영역에서만 후술하는 다공성 다결정 실리콘층(4)을 형성하기 위한 마스크재료(도시않됨)가 다결정 실리콘층(3)상에 제공된다. 그 다음, 광 방사가 다결정 실리콘층(3)에 대하여 수행되는 동안, 플라티늄전극(도시않됨)이 음의 극성으로 되게 하고 도전층(12)이 양의 극성으로 되게 하여, 불화수소 수용액과 에탄올의 55중량%사이에서 실질적으로 1:1로 혼합하여 얻어진 혼합용액으로 구성되는 전해액을 담고 있는 양극 산화처리 용기를 사용함으로써 양극 산화처리가 소정 조건하에서 수행된다. 이러한 방식으로, 다공성 다결정 실리콘층(4)이 형성된다. 그 다음, 마스크 재료가 제거되어서 도 36c에 도시된 구조가 얻어진다. 실시예 13의 양극 산화처리동안, 양극 산화처리기간, 다결정 실리콘층(3)의 표면상에 방사되는 광의 전력 및 전류밀도가 균일하게 되게 한다. 그러나 이러한 처리조건은 필요에 따라 변경되어도 된다(예를들면, 전류밀도가 변경되어도 된다).
양극 산화처리가 종료된 후에, 다공성 다결정 실리콘층(4)은 황산(H2SO4) 수용액의 1M에서 전기화학적으로 산화되고, 이것에 의하여 드리프트층(6')을 형성하여서 도 36d에서 도시된 구조가 얻어진다. 전기화학방법으로 사용되는 수용액 및 농도는 특정하게 한정되지 않으며 예를들면, 질산수용액등이 사용되어도 된다.
드리프트층(6')이 형성되어진 후에, 수소라디칼이 도전성 기판의 일 표면측상에 상부표면(여기에서, 드리프층(6')의 표면)으로 방출되고, 이것에 의해 드리프트층(6')내에 존재하는 결함이 수동적으로 되어서, 도 36e에 도시된 구조가 얻어진다. 도 36e에서 6은 수소라디칼 방출후의 드리프트층을 나타낸 것이다. 드리프트층(6')의 표면으로 수소라디칼을 방출하는 수소라디칼 방출단계에서, 수소플라즈마내의 수소라디칼이 도전성 기판의 일 표면측상의 상부표면으로 방출된다. 그래서, 수소라디칼 방출단계의 처리온도가 저하될 수 있다(600℃이하의 처리온도가 얻어질 수 있다). 또한, 전자원(10)용의 보다 큰 면적이 용이하게 달성될 수 있다. 또한, 플라즈마상태로 되도록 고주파 또는 마이크로파를 수소가스에 인가함으로써 수소플라즈마를 발생할 수 있는 일반 반도체 제조장치가 사용될 수 있어서 비용경감이 달성될 수 있다. 수소플라즈마 방출단계가 종료된 후 도전성 박막(예를들면, 금박막)으로 구성되는 표면전극(7)이, 예를들면, 증착기술에 따라 드리프트층(6)상에 형성되어서 도 36f에 도시된 구조를 가진 전자원(10)이 얻어진다. 표면전극(7)을 형성하는 방법은 증착기술에 한정되지 않으며 예를들면, 스퍼터링방법이 사용되어도 된다.
상술한 제조방법에 따라 제조되는 전자원(10)의 드리프트층(6)은, 적어도 원주상의 다결정 실리콘 그레인(51); 얇은 실리콘 산화막(52); 나노미터 오더의 실리콘 나노결정(63); 그리고 실리콘 산화막(64)으로 구성되는 것으로 생각된다. 그러나, 실시예 13에 따른 전자원(10)에서 수소라디칼이 다공성 다결정 실리콘층(4)을 산화함으로써 형성된 드리프트층(6')의 표면으로 방출되고, 이것에 의해 드리프트층(6)을 형성한다. 그래서, 드리프트층(6)내에 존재하는 결함(예를들면, 실리콘 산화막(52, 64)이나 또는 실리콘 나노결정(63)의 표면상의 결함)이 수동적으로 되거나 감소될 수 있다. 이러한 방식으로, 향상된 전자방출특성과 신뢰성을 가진 전자원(10)이 얻어질 수 있다. 상술한 제조방법에 따라 제조되는 전자원(10)에서, 도 38에 도시된 종래의 전자원(10')에서와 같이, 전자방출특성에서의 진공도 의존성이 작고, 포핑현상이 전자방출동안 일어나지 않아서 전자가 일정하게 방출될 수 있다.
상술한 전자원(10)의 제조방법에서, 다공성 다결정 실리콘층(4)이 드리프트층(6')을 형성하기 위해 산화된 후 그것에 의하여 수소플라즈마 방출처리가 수행된다. 그러나, 수소플라즈마 방출단계는 양극 산화처리전에 수행되어도 된다. 대안으로써, 수소플라즈마 방출단계는 양극 산화처리후에 수행되어도 된다. 또한, 수소가스내에서의 어닐링처리에서 마찬가지로 상술한 수소라디칼 방출에서와 같이 드리프트층(6')내에 존재하는 결함(예를들면, 실리콘 산화막(52, 64)이나 실리콘 나노결정(63)의 표면상에서의 결함)이 수동적으로 될 수 있거나 감소될 수 있다. 어닐링온도는 700℃이하로 설정되어도 되며, 그 온도가 600℃이하로 설정되는 것이 바람직하다. 또한 수소가스가 100%이지만, 다른 가스와의 혼합가스가 사용되어도 된다.
상술한 전자원(10)의 제조방법에서, 다공성 다결정 실리콘층(4)이 드리프트층(6')을 형성하도록 산화된 후, 수소플라즈마 방출단계가 수행된다. 그러나 수소플라즈마 방출단계는 양극 산화처리전에 수행되어도 된다. 대안으로써, 수소플라즈마 방출단계는 양극 산화처리후에 수행되어도 된다.
또한, 상술한 전자원(10)의 제조방법에서, 수소플라즈마내의 수소라디칼은 수소플라즈마 방출단계에서 도전성 기판의 일 표면측상의 상부표면으로 방출된다.그러나 도 37에서 도시된 바와같이, 수소가스와 텅스텐 주성분의 와이어로 구성된느 촉매본체(42)로 촉매분해 반응을 이용하여 발생하는 수소라디칼이 도전성 기판의 일 표면상의 상부표면(도 37에서 도시된 예에서 드리프트층(6')의 표면)으로 방출되어도 된다. 이 경우에 촉매본체(42)는 전류원(도시않됨)으로부터 전류를 공급함으로써 적정온도에서 가열된다. 도전성 기판이 기판홀더(41)상에 설치되고, 기판홀더(41)는 필요에 따라 히터(도시않됨)에 의하여 100℃ 내지 700℃에서 가열된다. 그러나 도전성 기판으로써 그라스기판으로 구성되는 절연기판(11)의 일 표면상에 도전층(12)이 형성되는 기판이 사용되는 경우에, 절연기판(11)의 온도가 절연기판(11)의 내열온도에 도달하지 않도록 기판홀더(41)의 온도를 설정하는 것이 필요하다. 한편, 수소라디칼 방출단계에서, 수소플라즈마내의 수소라디칼이 도전성 기판의 일 표면상의 상부표면으로 방출되는 경우에, 드리프트층(6)은 방출의 결과 플라즈마에 손상될 수 있다. 그러나, 수소라디칼 방출단계에서 수소가스 촉매본체(42)를 이용하는 분해에 의하여 발생되는 수소라디칼이 도전성 기판의 일 표면상의 상부표면으로 방출되고, 이것에 의하여 수소라디칼 방출단계로 인한 손상이 드리프트층(6)상에서 발생되는 것을 방지하는 것이 가능하게 하여준다. 따라서, 수소플라즈마내에서 수소라디칼을 방출하는 경우와 비교하여 향상된 전자방출특성과 신뢰성을 가진 전자원(10)이 얻어질 수 있다. 수소라디칼 방출단계에서, 수소가스의 열분해나 또는 광분해에 의해 발생되는 수소라디칼이 도전성 기판의 일 표면측으로 방출되어도 된다. 이 경우에 마찬가지로 수소플라즈마내에서 수소라디칼을 방출하는 경우와 비교하여 향상된 전자방출특성과 신뢰성을 가지는전자원(10)이 얻어질 수 있다.
실시예 13에서, 도전성 기판으로써 도전층(12)이 그라스기판으로 구성되는 절연기판(11)의 일 표면상에 형성되는 기판이 사용된다. 그러나, 크롬으로 만들어진 금속기판이 도전성 기판으로써 사용되어도 된다. 대안으로써, 반도체기판(저항이 도전체의 것과 비교적 가까운 n형 실리콘기판이나 또는 n형 영역이 일 표면상에 도전층으로써 형성된 P형 실리콘기판과 같은)이 사용되어도 된다. 세라믹기판등도 그라스기판뿐만 아니라 절연기판(11)으로써 사용될 수 있다.
실시예 13에서, 금이 표면전극용 재료로써 사용되어도 된다. 그러나, 표면전극(7)용 재료는 금에 한정되지 않으며, 예를들면, 알루미늄, 크롬, 텅스텐, 또는 플라티늄등이 사용되어도 된다. 또한, 표면전극(7)은 두께방향으로 증착되는 적어도 2개층의 박막층으로 구성되어도 된다. 표면전극(7)이 2개층의 박막층으로 구성되는 경우에 예를들면, 금이 상부박막층으로써 사용되고 크롬, 니켈, 플라티늄, 티타늄, 인듐등이 하부박막층(드리프트층(6) 측상의 박막층)용 재료로써 사용되어도 된다.
실시예 13에서, 드리프트층(6)은 산화 다공성 다결정 실리콘층으로 구성된다. 그러나 드리프트층(6)은 질화 다공성 다결정 실리콘층이나 또는 산질화 다공성 다결정 실리콘층으로 구성되어도 된다. 대안으로써, 이층은 다른 산화, 질화 또는 산질화 다공성 반도체층으로 구성되어도 된다. 드리프트층(6)이 다공성 다결정 실리콘층으로써 제공되는 경우에, 질화단계가 다공성 다결정 실리콘층(4)을 산화하는 대신에 사용될 수 있다. 이 경우에 실리콘 산화막(52, 64)의 모두가 실리콘 질화막으로써 제공된다. 드리프트층(6)이 산질화 다공성 다결정 실리콘층으로써 제공되는 경우에, 산화질화단계는 다공성 다결정 실리콘층(4)을 산화하는 단계 대신에 사용될 수 있다. 이 경우에 실리콘 산화막(52, 64)의 모두 실리콘 산질화막으로써 제공된다.
앞에서, 본 발명은 본 발명의 특정 실시예들에 관련하여 설명하였지만, 다수의 변경 및 수정이 일어날 수 있음은 본 발명의 기술분야에서 통상의 지식을 가진자에게 자명하다. 따라서 본 발명은 그와같은 실시예에 한정되지 않으며 첨부된 청구범위에 의하여 한정되어야 한다.
상술한 바와같이, 본 발명에 따른 전계방사형 전자원 및 그의 제조방법은 특히 전자방출효율 및 신뢰성을 향상시키는데 특히 효과적이며, 평면광원, 평면디스플레이소자 또는 고체진공장치와 같은 전자원으로써 적절히 사용될 수 있다.
Claims (12)
- 도전성 기판;상기 도전성 기판상에 형성되는 강전계 드리프트층; 그리고상기 강전계 드리프트층상에 형성되는 표면전극을 구비하고,상기 강전계 드리프트층은 상기 강전계 드리프트층을 구성하는 반도체층내에 부분적으로 형성되는 나노-미더 오더(nano-meter order)의 다수의 반도체 나노결정(nanocrystal)과, 상기 반도체 나노결정의 각각의 결정입자 크기 보다 더 작은 두께를 가지는 다수의 절연막을 가지며,상기 표면전극이 고전위로 되도록 상기 표면전극과 상기 도전성 기판사이에 전압인 인가되고, 이것에 의해 상기 도전성 기판으로부터 상기 강전계 드리프트층으로 주입되는 전자가 상기 강전계 드리프트층에서 드리프트하여 상기 표면전극을 통하여 방출되는 전계방사형 전자원에서,상기 반도체 나노결정 각각의 표면상에 형성되는 상기 절연막의 각각은 전자터널링현상이 일어날 만큼의 두께를 가지는 것을 특징으로 하는 전계방사형 전자원.
- 제 1 항에 있어서,상기 반도체 나노결정 각각의 표면상에 형성되는 상기 절연막의 수분함유량을 실질적으로 제로인 것을 특징으로 하는 전계방사형 전자원.
- 제 1 항에 있어서,상기 강전계 드리프트층을 구성하는 상기반도체층과 상기 도전성기판 사이의 계면에 반도체와 금속으로 구성되는 복합층 또는 합금층이 끼어져 있는 것을 특징으로 하는 전계방사형 전자원.
- 제 1 항에 있어서,상기 반도체층은 상기 강전계 드리프층을 구성하는 반도체층과 상기 도전성기판 사이의 계면에서 거의 결정화되는 것을 특징으로 하는 전계방사형 전자원.
- 도전성 기판;상기 도전성 기판상에 형성되는 강전계 드리프트층; 그리고상기 강전계 드리프트층상에 형성되는 표면전극을 구비하고,상기 강전계 드리프트층은 상기 강전계 드리프트층을 구성하는 반도체층내에 부분적으로 형성되는 나노-미터 오더(nano-meter order)의 다수의 반도체 나노결정(nanocrystal)과 상기 반도체 나노결정의 각 표면상에 각각 형성되고 전자터널링이 일어나는 두께를 가지는 다수의 절연막을 가지며,상기 표면전극이 고전위로되도록 상기 표면전극과 상기 도전성 기판사이에 전압이 인가되고, 이것에 의해 상기 도전성 기판으로부터 상기 강전계 드리프트층으로 주입되는 전자가 상기 강전계 드리프트층에서 드리프트하여 상기 표면전극을통하여 방출되는 전계방사형 전자원의 제조방법에서,상기 절연막의 각각이 전기화학 처리, 급속 열산화처리, 급속 열질화처리와 급속 열산화 및 질화처리 중의 어느하나나 또는 이들 처리들의 조합의 수단에 의하여 상기 반도체 나노결정 각각의 표면상에 형성되는 것을 특징으로 하는 전계방사형 전자원의 제조방법.
- 제 5 항에 있어서,상기 절연막이 상기 반도체 나노결정의 표면상에 형성되어진 후에, 700℃이하의 온도에서 어닐링 처리가 진공, 비활성가스, 발포가스 또는 질소가스내에서 수행됨을 특징으로 하는 전계방사형 전자원의 제조방법.
- 제 5 항에 있어서,상기 절연펌이 상기 반도체 나노결정의 표면상에 형성되어 진후에 600℃이상의 온도에서 급속 열처리의 수단에 의하여 열처리가 산화물류 또는 질화물류를 포함하는 분위기에서 수행되는 것을 특징으로 하는 전계방사형의 제조방법.
- 제 5 항에 있어서,상기 절연막이 상기 반도체 나노결정의 표면상에 형성되어 진후, 600℃이상에서 급속 열처리 수단에 의한 어닐링처리가 비활성가스 분위기에서 수행되는 것을 특징으로하는 전계방사형 전자원의 제조방법.
- 제 5 항에 있어서,상기 반도체 나노결정이 형성되어진 후, 어닐링 처리가 진공 또는 비활성가스내에서 수행되는 것을 특징으로 하는 전계방사형 전자원의 제조방법.
- 제 5 항에 있어서,상기 반도체층이 상기 도전성기판 상에 형성되어 진후, 어닐링 처리가 진공 또는 비활성 가스내에서 수행되는 것을 특징으로 하는 전계방사형 전자원의 제조방법.
- 제 5 항에 있어서,상기 절연막이 상기 반도체 나노결정의 표면상에 형성되어진 후, 적어도 700℃이하의 온도에서의 어닐링 처리와 진공, 비활성 또는 발포가스 내에서 결함보상을 할수있는 가스류의 수단에 의한 어닐링 처리중의 적어도 하나를 수행하는 제 1 처리 단계;산화물류 또는 질화물류를 함유하는 분위기에서 600℃이상의 온도로 급속 열처리 수단에 의해 가열처리를 수행하는 제 2 처리단계; 그리고,비활성가스 분위기에서 600℃이상의 온도에서 급속 열처리의 수단에 의해 어닐링 처리를 수행하는 단계 중의 적어도 2개공정이 1회이상 수행되는 것을 특징으로 하는 전계방사형 전자원의 제조방법.
- 제 5 항에 있어서,수소 내의 어닐링 처리, 수소라디칼 방출처리 또는 수소라디칼 방출 어닐링 처리는 상기 반도체층을 형성한 후의 기간, 상기 반도체 나노결정을 형성한 후의 기간 그리고 상기 반도체 나노결정의 표면상에 상기 절연막을 형성한 후의 기간 중의 적어도 한 기간동안 수행되는 것을 특징으로 하는 전계방사형 전자원의 제조방법.
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