KR20030086644A - 코드 변환 장치, 디지털-아날로그 변환 장치, 그리고 지연동기 루프회로 - Google Patents

코드 변환 장치, 디지털-아날로그 변환 장치, 그리고 지연동기 루프회로 Download PDF

Info

Publication number
KR20030086644A
KR20030086644A KR1020020024738A KR20020024738A KR20030086644A KR 20030086644 A KR20030086644 A KR 20030086644A KR 1020020024738 A KR1020020024738 A KR 1020020024738A KR 20020024738 A KR20020024738 A KR 20020024738A KR 20030086644 A KR20030086644 A KR 20030086644A
Authority
KR
South Korea
Prior art keywords
code
coin
cache
value
escalator
Prior art date
Application number
KR1020020024738A
Other languages
English (en)
Other versions
KR100454129B1 (ko
Inventor
정인영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2002-0024738A priority Critical patent/KR100454129B1/ko
Priority to US10/251,873 priority patent/US6778114B2/en
Priority to DE60306982T priority patent/DE60306982T2/de
Priority to EP03001762A priority patent/EP1361661B1/en
Priority to JP2003125888A priority patent/JP3911490B2/ja
Priority to CNB031286992A priority patent/CN100474779C/zh
Publication of KR20030086644A publication Critical patent/KR20030086644A/ko
Priority to US10/825,204 priority patent/US6847242B2/en
Application granted granted Critical
Publication of KR100454129B1 publication Critical patent/KR100454129B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0675—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy
    • H03M1/0687—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using fault-tolerant coding, e.g. parity check, error correcting codes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/16—Storage of analogue signals in digital stores using an arrangement comprising analogue/digital [A/D] converters, digital memories and digital/analogue [D/A] converters 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
    • H03M1/0863—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of switching transients, e.g. glitches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/664—Non-linear conversion not otherwise provided for in subgroups of H03M1/66
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/742—Simultaneous conversion using current sources as quantisation value generators
    • H03M1/745—Simultaneous conversion using current sources as quantisation value generators with weighted currents

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

본 발명의 코드 변환 장치는 이진 입력 코드를 캐쉬 코드와 코인 코드를 갖는 에스컬레이터 코드로 변환한다. 상기 이진 입력 코드를 나타내는 값이 증가할 때 캐쉬 코드의 값은 코인 코드의 값에 따라 증가하고, 상기 이진 입력 코드를 나타내는 값이 감소할 때 캐쉬 코드의 값은 코인 코드의 값에 따라 감소한다. 특히, 상기 캐쉬 코드의 값은 상기 코인 코드의 값이 그것의 표현 범위 내에서 변할 때에는 변하지 않는다. 따라서, 에스컬레이터 코드는 히스테리시스 특성을 갖는다. 이러한 코드 변환 장치가 디지털-아날로그 변환 회로와 클록 동기 회로(예를 들면, 지연 동기 루프)에 사용되는 경우, 이진 코드의 값이 소정 범위 내에서 변화될 때 생기는 아날로그 잡음이 최소화 될 수 있다.

Description

코드 변환 장치, 디지털-아날로그 변환 장치, 그리고 지연 동기 루프 회로{CODE CONVERTOR DEVICE, DIGITAL-TO-ANALOG CONVERTER CIRCUIT, AND DELAY LOCKED LOOP}
본 발명은 반도체 회로 분야에 관한 것으로, 좀 더 구체적으로는 디지털 정보를 아날로그 정보로 변환하는 회로 및 그를 이용한 반도체 회로에 관한 것이다.
최근, 동기형 DRAM(SDRAM), 램버스 DRAM, 등과 같은 고속 메모리 장치들은 지연 동기 루프(Delayed Locked Loop: DLL) 회로를 포함하며, 상기 DLL 회로는 메모리 컨트롤러로부터 공급되는 기준 클록과 동기되어 소정 위상 관계(예를 들면, 동일한 위상으로 동기되거나 기준 클록과 소정 각을 가짐)를 유지하는 내부 클록을 발생한다. 내부 클록은 출력을 독출하는 타이밍을 제어하는 데 사용되며, 메모리 컨트롤러로부터 공급되는 기준 클록에서 출력을 독출하는 타이밍을 제어하고 SDRAM에서 고속 동작이 가능하게 한다.
도 1은 DLL 회로의 개략적인 블록도이다. DLL 회로는 기준 클록과 지연 클록 간에 위상차가 없는 동기 상태를 유지하도록 제어된다. DLL 회로(10)는 기준 클록(refclk)을 지연시켜 지연 클록을 발생하는 가변 지연 회로(11), 기준 클록(refclk)과 지연 클록(fbclk) 간의 위상차를 검출하는 위상 검출기(13), 그리고 2개의 공급된 클록들 간에 위상차가 생기지 않도록 지연 제어 신호를 발생하는 지연 제어 회로(12)를 포함한다. 지연 제어 회로(12)는 디지털-아날로그 변환기(DAC)를 사용하여 구현될 수 있다. 다양한 방법으로 DAC가 구현될 수 있다. 가장 간단한 변환기는 글리치가 주요 제한적인 요소로서 작용하는 이진 가중치 카운터이다. 이진수 체계가 디지털 워드를 표현하는데 사용되기 때문에, 각 비트들은디지털 워드 내의 비트 위치에 따라 이진 가중치를 갖는다. 만약 각 비트가 이진 가중치와 동일한 전류에 기여하면, 디지털 워드를 아날로그 값을 변환하는데 간단한 가산 증폭기가 사용될 수 있다. 이진 가중치 DAC의 디지털 입력 값이 임계 범위 내에서 변화될 때, 반복적인 변화로 인해서 스위치 제어가 동시에 턴 온 및/또는 오프될 수 있다.
도 2는 지연 클록 신호의 파형도를 보여주는 도면이다. 지연 클록 신호(fbclk)는 4㎲후에 기준 클록(refclk)과 동기된다. 도 2에 도시된 바와 같이, 동기 상태(210)에서 지연 클록 신호들의 지터('뱅뱅 지터'로 알려짐)는 위상 검출기 구조에 의해서 생긴다. 뱅뱅 지터는 지연 클록 신호(fbclk)가 임계 범위(220) 내에서 변하도록 하며, 이는 위상 검출기가 출력 신호들(예를 들면, Up 및 Down 신호들)을 계속해서 생성하도록 한다. 카운터는 Up 및 Down 신호들의 수를 카운트하여 n-비트 디지털-아날로그 변환기의 입력들로서 사용될 n-비트 이진 신호들을 발생한다. 이 경우, n-비트 디지털-아날로그 변환기가 이진 가중치 형태일 때, 상기 디지털-아날로그 변환기는 입력 신호들의 임계 범위 내에서 상당한 글리치를 갖게 될 것이다. 예를 들면, 도 3에 도시된 바와 같이, 동기 상태에서 있는 카운터의 상태가 '31'이라고 가정하자. 동기 상태는 Up 신호의 입력에 의해서 다음 상태 '32'로 변화하고, 이는 '31' 상태의 이진 코드의 모드 비트들이 반전 상태인 '32' 상태로 되게 한다. 이는 DAC에서 글리치 노이즈가 생기는 원인이 된다. 그 다음에, Down 신호의 입력에 의해서, '32' 상태는 '31' 상태가 되며, 이는 또한 이진 코드의 모든 비트들이 반전 상태로 되게 하여 글리치 노이즈를 야기한다. 그러므로, 임계 범위로서 '31'과 '32' 상태들 내에서 카운터가 반복적으로 변화하는 것은 글리치 노이즈를 생기게 한다.
이러한 문제는 이진수 표현의 서마미터 코드(thermometer code)를 사용함으로써 경감될 수 있다. 서마미터 코드에 있어서, 변환된 신호에서 1의 개수는 10진수 값을 나타낸다. 서마미터 코드에서 1의 개수는, 서마미터 코드 DAC가 이진 가중치 방식과 비교하여 볼 때, 글리치 영향을 상당히 많이 줄일 수 있도록 단조롭게 변화된다. 하지만, 이러한 코딩 체계는 회로를 더욱 더 복잡하게 한다. 이진 가중치 DAC의 글리치들과 서마미터 코드 DAC의 회로 복잡성을 포함하는 문제점들을 극복하기 위해서, 변환기는 일반적으로 서마미터 코드부와 이진 코드부로 구분된다.
도 4는 서마미터 코드(상위 2비트)와 2진 가중치(하위 2비트)를 포함하는 DAC(430)를 보여주는 블록도이다. DAC(430)의 입력 신호는 최하위 비트 부분에 있는 2-비트 이진 코드와 최상위 비트 부분에 있는 4-비트 서마미터 코드이다. 카운터의 비트 수가 적은 경우, 예를 들면, 4-비트 카운터의 경우, 2가지 코드들의 조합은 적은 면적으로 글리치를 효과적으로 줄인다. 하지만, DAC를 좀 더 정확하게 제어하기 위해서 카운터의 비트 수가 증가할 때, 코드 조합의 효과는 감소되며, 이는 서멀 디코더 회로(thermal decoder circuit)의 면적과 서머메터 코드에 의해서 제어되는 DAC 셀의 크기가 증가하기 때문이다. 서마미터 코드에 있어서, 변환된 신호에서 1의 개수는 10진수 값을 나타낸다. 서마미터 코드를 기초로 한 DAC에 있어서, 스위치 망은 2N-1개의 스위치들로 구성되며, 상기 스위치들은 동일한 저항을 갖고 동일한 양의 전류를 전달한다. 상기 스위치들을 통해 흐르는 전류는 조건적으로 연산 증폭기를 기초로 한 합산 회로의 궤환 저항으로 보내지거나 접지로 보내진다. 궤환 저항에서 흐르는 전류 흐름에 기여하는 스위치들의 수가 디지털 입력의 더 큰 값으로 단조롭게 증가하기 때문에, 단조로움은 보장된다. 이러한 DAC는 2진 가중치 방식과 비교하여 볼 때 글리치 효과를 최소화한다.
본 발명의 목적은 입력 디지털 신호의 변화에 대해 히스테리시스 특성을 갖는 디지털 코드를 발생하는 회로를 제공하는 것이다.
본 발명의 다른 목적은 히스테리시스 특성을 갖도록 이진 코드를 에스컬레이터 코드로 변환하는 코드 변환 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 이진 코드가 가변될 때 생기는 아날로그 잡음을 줄일 수 있는 디지털-아날로그 변환 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 이진 코드가 가변될 때 생기는 아날로그 잡음을 줄일 수 있는 디지털-아날로그 변환 장치를 구비한 지연 동기 루프 회로를 제공하는 것이다.
도 1은 일반적인 지연 동기 루프의 개략적인 블록도;
도 2는 지연 클록 신호들의 파형을 보여주는 도면;
도 3은 이진 가중치 디지털-아날로그 변화기(DAC)에서의 글리치 발생을 설명하기 위한 도면;
도 4는 서마미터 코드(상위 2 비트)와 2진 가중치(하위 2 비트)를 포함하는 DAC(430)를 보여주는 블록도;
도 5는 본 발명에 따른 코드 변환 장치를 구비한 디지털-아날로그 변환 장치의 블록도;
도 6a는 에스컬레이터 코드의 일 예를 보여주는 도면;
도 6b는 에스컬레이터 코드의 다른 예를 보여주는 도면;
도 7는 본 발명에 따른 코드 변환 방식을 채용한 지연 동기 루프 회로의 블록도;
도 8는 도 7에 도시된 에스컬레이터 코드 발생기의 블록도;
도 9는 도 8에 도시된 코인 카운터와 캐쉬 카운터의 동작을 설명하기 위한흐름도;
도 10은 에스컬레이터 코드의 변화를 보여주는 상태도;
도 11은 도 8에 도시된 코인 코드 카운터의 상세 회로도;
도 12은 도 8에 도시된 캐쉬 코드 카운터를 구성하는 단위 카운터들 중 짝수 번째 단위 카운터를 보여주는 회로도;
도 13은 도 12에 도시된 플립플롭의 상세 회로도;
도 14는 도 8에 도시된 캐쉬 코드 카운터를 구성하는 단위 카운터들 중 홀수 번째 단위 카운터를 보여주는 회로도;
도 15은 도 14에 도시된 플립플롭의 상세 회로도;
도 16은 도 7에 도시된 디지털-아날로그 변환기의 상세 회로도;
도 17은 본 발명에 따른 에스컬레이터 코드 발생기를 갖는 DAC를 구비하는 지연 동기 루프 회로의 위상 동기 후 그 DAC의 입력 및 출력 신호들의 변화를 보여주는 파형도; 그리고
도 18는 전형적인 업/다운 카운터를 갖는 DAC를 구비하는 지연 동기 루프 회로의 위상 동기 후 그 DAC의 입력 및 출력 신호들의 변화를 보여주는 파형도이다.
* 도면의 주요 부분에 대한 부호 설명 *
120 : 차 검출 블록140, 220 : 에스컬레이터 코드 발생기
160, 230 : 디지털-아날로그 변환부200 : 지연 동기 루프 회로
210 : 위상 검출기240 : 지연부
상술한 제반 목적들을 달성하기 위한 본 발명의 특징에 따르면, 코드 변환 장치는 이진 입력 코드를, 캐쉬 코드와 코인 코드를 갖는, 에스컬레이터 코드로 변환한다. 상기 이진 입력 코드를 나타내는 값이 제 1 값과 제 2 값 사이에서 증가/감소될 때 상기 코인 코드의 값이 상기 캐쉬 코드의 값의 증감 없이 증가/감소되도록 상기 에스컬레이터 코드가 생성된다. 여기서, 코인 코드와 캐쉬 코드는 이진수체계(binary number system)로 표현 가능하다. 또는, 코인 코드는 균일 가중치 수 체계(uniform weight number system)로 표현되고, 캐쉬 코드는 이진수 체계로 표현될 수 있다. 이러한 코드 변환 장치는 차 검출기와 에스컬레이터 코드 발생기로 구성될 수 있다. 상기 차 검출기는 이전 이진 입력 코드와 현재 이진 입력 코드간의 차를 검출하고, 상기 에스컬레이터 코드 발생기는 상기 차 검출기의 출력에 응답하여 캐쉬 코드와 코인 코드를 갖는 에스컬레이터 코드를 발생한다.
본 발명의 다른 특징에 따르면, 지연 동기 루프 회로는 지연 클록 발생기, 위상 검출기, 에스컬레이터 코드 발생기, 그리고 지연 제어 회로(또는 디지털-아날로그 변환기)를 포함한다. 지연 클록 발생기는 지연 조절 신호에 응답하여 입력 클록 신호를 지연시킨다. 위상 검출기는 상기 지연된 클록 신호의 위상이 상기 입력 클록 신호와 동기되었는 지의 여부를 검출한다. 에스컬레이터 코드 발생기는 상기 위상 검출기의 출력에 응답하여 캐쉬 코드와 코인 코드를 갖는 에스컬레이터 코드를 발생한다. 지연 제어 회로는 상기 에스컬레이터 코드에 응답하여 상기 지연 조절 신호를 발생한다. 여기서, 상기 에스컬레이터 코드는 상기 지연 클록 신호의 위상이 소정 범위 내에서 변화될 때, 상기 코인 코드의 값이 상기 캐쉬 코드의 값의 변화 없이 변화되도록 생성된다. 코인 코드와 캐쉬 코드는 이진수 체계로 표현 가능하다. 또는, 코인 코드는 균일 가중치 수 체계로 표현되고, 캐쉬 코드는 이진수 체계로 표현될 수 있다.
본 발명의 또 다른 특징에 따르면, 디지털-아날로그 변환 장치는 이전 이진 입력 코드와 현재 이진 입력 코드간의 차를 검출하는 차 검출기와; 상기 차 검출기의 출력에 응답하여 캐쉬 코드와 코인 코드를 갖는 에스컬레이터 코드를 발생하는 에스컬레이터 코드 발생기와; 그리고 상기 에스컬레이터 코드를 아날로그 신호로 변환하는 디지털-아날로그 변환부를 포함한다. 여기서, 상기 에스컬레이터 코드 발생기는 상기 차 검출기의 출력에 응답하여 상기 코인 코드를 발생하는 코인 코드 카운터와 상기 차 검출기의 출력과 상기 코인 코드에 응답하여 상기 캐쉬 코드를 발생하는 캐쉬 코드 카운터를 포함한다. 상기 디지털-아날로그 변환기는 상기 캐쉬 코드에 의해서 제어되고 이진 가중치 크기(binary weighted sizes)를 갖도록 구성되는 복수의 제 1 트랜지스터들과, 상기 코인 코드에 의해서 제어되고 동일한 크기를 갖도록 구성되는 복수의 제 2 트랜지스터들을 포함한다. 코인 코드와 캐쉬 코드는 이진수 체계로 표현 가능하다. 또는, 코인 코드는 균일 가중치 수 체계로 표현되고, 캐쉬 코드는 이진수 체계로 표현될 수 있다.
이하 참조 도면들에 의거하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 도 5는 디지털-아날로그 변환 장치에 적용되는 본 발명에 따른 코드 변환 장치의 블록도이다. 도 5를 참조하면, 본 발명의 코드 변환 장치는 차 검출 블록(difference detector block)(120)과 에스컬레이터 코드 발생 블록(escalator code generator block)(140)을 포함한다. 차 검출 블록(120)은 이진 코드 값을 받아들이고, 입력된 이진 코드 값의 변화량을 검출한다. 검출된 변화량은 에스컬레이터 코드 발생 블록(140)으로 전달된다. 에스컬레이터 코드 발생 블록(140)은 차 검출 블록(120)으로부터의 출력(또는 입력 이진 코드 값의 변화량)에 따라 가변되는 에스컬레이터 코드를 발생한다. 그렇게 생성되는 에스컬레이터 코드는 디지털-아날로그 변환부(digital-to-analog conversion section)(160)로 전달된다.
도 5에 도시된 바와 같이, 차 검출 블록(120)은 제 1 및 제 2 레지스터들(121, 122)과 뺄셈기(123)로 구성되며, 상기 레지스터들(121, 122) 각각은 클록 신호에 동기되어 동작한다. 제 1 레지스터(121)에는 현재의 입력 이진 코드 값이 저장되고, 제 2 레지스터(122)에는 이전의 입력 이진 코드 값이 저장된다. 즉, 제 2 레지스터(122)에는 제 1 레지스터(121)에서 출력되는 이진 코드 값이 저장된다. 뺄셈기(123)는 제 1 레지스터(121)의 출력과 제 2 레지스터(122)의 출력을 받아들이고, 현재 입력된 이진 코드 값의 변화량을 출력한다. 이러한 구조에 따르면, 입력되는 이진 코드 값이 증가되었는 지 또는 감소되었는 지를 차 검출 블록(120)의 출력 즉, 변화량을 통해 알 수 있다. 입력되는 이진 코드 값이 증가될 때 차 검출 블록(120)의 출력은 카운트 업 신호(count-up) 또는 증가(increment) 신호로서 사용될 수 있으며, 입력되는 이진 코드 값이 감소될 때 차 검출 블록(120)의 출력은 카운트 다운(count-down) 또는 감소(decrement) 신호로서 사용될 수 있다.
계속해서 도 5를 참조하여, 에스컬레이터 코드 발생 블록(140)은 차 검출 블록(120)의 출력을 받아들여서 입력되는 이진 코드에 대응하는 에스컬레이터 코드를 발생한다. 본 발명에 의하면, 에스컬레이터 코드는 캐쉬 코드(cash code)와 코인 코드(coin code)로 구성된다. 캐쉬 코드와 코인 코드는 입력되는 이진 코드 값이 소정 범위 내에서 가변될 때 히스테리시스 특성을 갖도록 생성된다. 캐쉬 코드는 이진수 체계(binary number system)로 표현되고, 코인 코드는 이진수 체계 또는 "균일 가중치 수 체계(uniform weight number system)"로 표현된다. 여기서, 균일 가중치 수 체계란 각 디지트(digit)가 동일한 가중치를 갖는 수 체계이다. 균일 가중치 수 체계는 임의의 래딕스(radix)를 사용할 수 있으며,(sn-1sn-2...s0)u r 로 표시된다. 여기서, sn-1sn-2...s0은 심벌들이고, n은 심벌들의 개수이고, u는 균일 가중치 수 체계를 나타내며,r은 래딕스를 나타낸다.
예컨대,
(111)u 1 = 1x1 + 1x1 + 1x1 = 310
(111)u 2 = 1x2 + 1x2 + 1x2 = 610
도 6a는 캐쉬 코드가 이진 코드 방식(또는 이진수 체계)을 이용하여 표현되고, 코인 코드가 균일 가중치 코드 방식을 이용하여 표현되는 에스컬레이터 코드를 보여주는 도면이다. 도 6a를 참조하면, 캐쉬 코드는 이진 코드로 표시되며, 334(= 1x28+ 1x26+ 1x23+ 1x22+ 1x21= 256 + 64 + 8 + 4 + 2)의 숫자 정보를 나타낸다. 코인 코드는 균일 가중치 코드로 표시된다. 도 6a에 도시된 바와 같이, 코인 코드는 래딕스 20(= 1)를 사용하는 균일 가중치 수 체계로 표시되며, 2(= 1x1+1x1 = 1 + 1)의 숫자 정보를 나타내고 있다. 결국, 도 6a에 도시된 에스컬레이터 코드는 336(= 334 + 2)의 숫자 정보를 표시하고 있다.
에스컬레이터 코드가 증가될 때, 코인 코드의 디지트들이 우선적으로 변화된 후 캐쉬 코드의 디지트들이 변화된다. 에스컬레이터 코드가 증가되는 경우에도, 코인 코드의 디지트들이 우선적으로 변화된 후 캐쉬 코드의 디지트들이 변화된다. 예컨대, 코인 코드의 값이 "1"만큼 증가되는 경우 코인 코드의 값이 우선적으로 증가한다. 그리고 코인 코드의 값이 "1"만큼 감소되는 경우 코인 코드의 값이 우선적으로 감소한다.
도 6a에 도시된 바와 같이, 코인 코드의 두 디지트들은 동일한 가중치를 갖기 때문에 개념적으로 가중치(20= 1)에 대해서 스택 형태로 배치된다. 따라서, 상기 코인 코드는 스택형 코드라 불린다.
도 6a를 참조하여, 에스컬레이터 코드의 값이 "1"만큼 증가되고 그리고 코인 코드의 증가가 가능하다면, 코인 코드가 증가된다. 에스컬레이터 코드의 값이 "1"만큼 증가되나 코인 코드가 더 이상 증가할 수 없다면, 캐쉬 코드가 증가된다. 에스컬레이터 코드의 값이 "1"만큼 감소되고 그리고 코인 코드의 감소가 가능하다면, 코인 코드가 감소된다. 에스컬레이터 코드의 값이 "1"만큼 감소되나 코인 코드가 더 이상 감소될 수 없다면, 캐쉬 코드가 감소된다.
코인 코드의 증가가 가능한 경우에는 코인 코드의 하위 디지트가 우선적으로 변경되는 반면에, 코인 코드의 감소가 가능한 경우에는 코인 코드의 상위 디지트가 우선적으로 변경되는 것이 바람직하다. 예를 들어, 코인 코드가 '01'이라고 할 때, 에스컬레이터 코드의 값이 "1"만큼 증가되고 그리고 코인 코드의 증가가 가능하다면 코인 코드는 '11'이 되고, 에스컬레이터 코드의 값이 "1"만큼 감소되고 그리고 코인 코드의 감소가 가능하다면 코인 코드는 '00'가 된다.
이상의 내용으로부터 알 수 있듯이, 코인 코드는 캐쉬 코드의 최하위 디지트들(또는 비트들)의 역할을 수행하며, 그 결과 에스컬레이터 코드는 히스테리시스 특성을 갖는다. 에스컬레이터 코드 발생 블록(140)의 입력값이 증가/감소될 때 캐쉬 코드가 입력값에 직접적으로 영향을 받는 것이 아니라 코인 코드가 입력에 직접적으로 영향을 받는 것이다. 코인 코드의 변화가 그러므로 캐쉬 코드에 영향을 미치게 된다.
아래의 표 1을 참조하면, 에스컬레이터 코드가 히스테리시스 특성을 가짐을 알 수 있다. 코인 코드가 "00", "01", 그리고 "11"의 순서로 변할 때, 캐쉬 코드는 "011110"의 값으로 유지된다. 코인 코드가 "11"까지 증가된 후 에스컬레이터 코드 발생 블록(140)의 입력값이 더 증가되는 경우, 증가되는 값은 캐쉬 코드에 직접 더해진다. 즉, 코인 코드가 변화되지 않은 상태에서, 캐쉬 코드가 "011110"에서 "011111"로 변화된다. 캐쉬 코드에 의해서 표현되는 값이 감소되는 경우, 먼저, 코인 코드의 값이 감소되고 그 다음에 캐쉬 코드의 값이 감소된다. 즉, 코인 코드가 "11", "01", "00"의 순서로 변화될 때, 캐쉬 코드는 "100000"의 값으로 유지된다. 코인 코드가 "00"인 상태에서 에스컬레이터 코드 발생 블록(140)의 입력 값이 계속 감소되는 경우, 캐쉬 코드로부터 감소되는 값을 뺀다. 즉, "32"에서 "31"로 감소하는 경우, 코인 코드가 "00"인 상태에서 캐쉬 코드가 "100000"에서 "011111"로 변화된다.
결론적으로, 캐쉬 코드의 최상위 비트 값이 바뀌는 시점은 코인 코드에 의해서 표현 가능한 최대값 만큼의 폭 2(즉, 가중치들 20및 20의 합)의 히스테리시스를 갖는다. 즉, 입력 값이 정해진 범위 내에서 변화되는 경우, 코인 코드의 값이 변화되는 반면에 캐쉬 코드의 값은 변하지 않는다.
도 6b는 캐쉬 코드와 코인 코드 모두 이진 코드 방식을 이용하여 표현되는 에스컬레이터 코드를 보여주는 도면이다. 도 6b를 참조하면, 캐쉬 코드는 이진 코드로 표시되며, 334(= 256 + 64 + 8 + 4 + 2)의 숫자 정보를 나타낸다. 코인 코드 역시 이진 코드로 표시되며, 5(= 4 + 1)의 숫자 정보를 나타내고 있다. 즉, 도 6b에 도시된 에스컬레이터 코드는 339(= 334 + 5)의 숫자 정보를 표시하고 있다.
이진 코드 방식으로 표현되는 코인 코드는 캐쉬 코드의 하위 비트들(또는 디지트들)로서 역할한다. 입력되는 이진 코드의 변화량이 코인 코드에 의해서 표현 가능한 값을 벗어날 때, 그러한 변화량은 캐쉬 코드에 영향을 미친다. 역으로, 입력되는 이진 코드의 변화량이 코인 코드에 의해서 표현 가능한 값을 벗어나지 않을 때, 그러한 변화량은 캐쉬 코드에 영향을 미치지 못한다.
코인 코드가 이진 코드 방식을 이용하여 표현되는 경우, 아래의 표 2에서 알 수 있듯이, 가중치들 22, 21및 20의 합에 해당하는 폭 7의 히스테리시스를 갖는다.
이진 코드 방식을 이용하여 코인 코드를 표현하는 경우, 히스테리시스 범위는 상당히 넓어지는 반면에 최상위 비트의 가중치의 증가로 인해서 잡음이 생길 수 있다. 그러므로, 이진 코드 방식을 이용하여 코인 코드를 표현하는 경우, 앞서 설명된 조건들(히스테리시스 범위와 비트 가중치)을 고려하여 에스컬레이터 코드 발생 블록이 설계되어야 할 것이다.
다시 도 5를 참고하여, 위에서 설명된 방식으로 변환된 에스컬레이터 코드는 디지털-아날로그 변환부(160)로 전달되며, 디지털-아날로그 변환부(160)는 복수의 NMOS 트랜지스터들로 구성될 것이다. 이진 코드가 히스테리시스 특성을 갖도록 에스컬레이터 코드로 변환됨에 따라, 디지털-아날로그 변환부(160)에서 생기는 출력 전압(Vout)의 아날로그 잡음은 감소될 수 있을 것이다. 왜냐하면, 입력 이진 코드 값이 소정 범위 내에서 변화되는 경우 에스컬레이터 코드의 캐쉬 코드가 변화되지 않기 때문이다. 단지 코인 코드가 변화되기 때문에, 코인 코드에 대응하는 전류원부의 NMOS 트랜지스터들만이 턴 온/오프된다. 그러므로, 이진 코드가 미리 설정된 범위(즉, 미리 설정되는 히스테리시스 범위)에서 변화되는 경우, 디지털-아날로그 변환부(160)에서 생기는 출력 전압(Vout)의 아날로그 잡음은 상당히 감소될 수 있다.
도 7에는 본 발명에 따른 지연 동기 루프 회로를 보여주는 블록도가 도시되어 있다. 본 발명의 바람직한 실시예에 있어서, 위상 벡터들(phase vectors)을 발생하는 지연 동기 루프 회로(delay-locked loop circuit)(200)가 이용된다. 도 7를 참조하면, 지연 동기 루프 회로(200)는 외부 클록 신호(ClkSrc)를 받아들여 위상 벡터들(K<r:0>)을 발생한다. 지연 동기 루프 회로(200)는 위상 검출기(phase detector) 210), 에스컬레이터 코드 발생기(escalator code generator)(220), 디지털-아날로그 변환기(digital-to-analog converter)(230), 그리고 지연부(240)를 포함한다. 위상 검출기(210)는 기준 클록 신호로서 외부 클록 신호(ClkSrc)과 출력(또는 궤환) 클록 신호(K<r>)를 받아들인다. 위상 검출기(210)는 출력 클록 신호(K<r>)의 위상이 기준 클록 신호의 위상보다 빠른 지 또는 느린 지의 여부를 검출하고, 그 결과로서 카운트-업 또는 카운트-다운 신호(up/dn)를 출력한다. 위상 검출기(210)의 출력(up/dn)은 에스컬레이터 코드 발생기(220)에 입력된다.
도 7에 도시된 에스컬레이터 코드 발생기(220)는 위상 검출기(210)의 출력(up, dn)에 응답하여 도 6a에서 설명한 코인 코드(S[i:0]) 캐쉬 코드(B[j:0])로 이루어진 에스컬레이터 코드를 발생한다. 에스컬레이터 코드는 앞서 설명된 바와 같은 히스테리시스 특성을 가지며, 디지털-아날로그 변환기(230)로 공급된다. 디지털-아날로그 변환기(230)는 에스컬레이터 코드에 응답하여 지연 조절 신호(DlyAdj)를 지연부(240)로 출력한다. 지연 조절 신호(DlyAdj)는 에스컬레이터 코드 발생기(220)로부터의 에스컬레이터 코드에 상응하는 아날로그 신호이다. 지연부(240)는 지연 조절 신호(DlyAdj)에 응답하여 외부 클록 신호(ClkSrc)를 순차적으로 지연시켜 복수의 위상 벡터들(K<r:0>)을 출력한다.
도 8는 도 7에 도시된 에스컬레이터 코드 발생기의 블록도이다. 본 발명에 따른 에스컬레이터 코드 발생기(220)는 코인 코드 카운터(coin code counter)(222)와 캐쉬 코드 카운터(cash code counter)(224)로 구성된다. 코인 코드 카운터(222)는 코인 코드의 값을 계산하는 부분으로, 위상 검출기(210)로부터 출력되는 카운트-업 및 카운트-다운 신호들(up, dn)에 응답하여 동작한다. 캐쉬 코드 카운터(224)는 코인 코드 카운터(222)의 출력 신호들(S1, S0)과 위상 검출기(210)로부터 출력되는 카운트-업 및 카운트-다운 신호들(up, dn)에 응답하여 동작한다. 즉, 코인 카운터(222)는 위상 검출기(210)로부터 카운트 펄스들을 받아들여 2-비트 코인 코드(S[1:0])를 출력한다. 코인 카운터는 카운트 펄스에 따라 00, 01, 그리고 11 상태를 따른다. 코인 카운터(222)가 충만 상태인 11 상태에 도달할 때, up 신호는 코인 카운터(222)를 변화시킬 수 없지만 캐쉬 카운터(224)를 변화시킨다.
예를 들면, 코인 카운터(222)가 빈 상태로서 00 상태에 도달한 후, dn 신호는 코인 카운터(222)를 변화시킬 수 없지만 캐쉬 카운터(224)를 변화시킨다. 캐쉬 카운터(224)는 또한 위상 검출기(210)로부터 카운트 펄스와 코인 카운터(222)로부터 코인 코드(S[1:0])를 받아들여 캐쉬 코드(B[7:0])를 출력한다. 코인 코드가 충만 상태에 있을 때, 캐쉬 카운터(224)는 up 신호에 따라 다음 상태로 변한다. 코인 코드가 빈 상태에 있을 때, 캐쉬 카운터(224)는 dn 신호에 따라 이전 상태로 변한다. 코인 카운터(222)가 충만 또는 빈 상태에 있지 않을 때, 캐쉬 카운터(224)는 자신의 상태를 유지하고 코인 카운터(222)는 카운트 펄스에 따라 자신의 상태를 변화시킨다. 코인 카운터(222)가 너무 커서 DLL의 동기 상태에 있는 캐쉬 카운터가 뱅뱅 지터에 의해서 교란되지 않는다. 다시 말해서, 뱅뱅 지터로 인한 up 및 dn 신호들의 반복은 코인 코드를 변화시키는 반면에 캐쉬 카운터(224)를 교란시킬 수 없다. 예를 들면, 뱅뱅 지터의 크기가 캐쉬 카운터(224)의 두 번째 가중치 내에 있다면, 코인 카운터(222)의 크기는 캐쉬 카운터(224)의 두 번째 비트와 동일하다. 그러므로, 캐쉬 카운터(224)가 변화하지 않은 상태에서, 코인 카운터(222)는 뱅뱅 지터로 인한 카운트 펄스들을 카운트한다. 이상에서 설명한 코인 카운터 및 캐쉬 카운터의 동작을 수행하기 위한 그 구체적인 회로의 설계 방법은 당업자에게 용이한 기술이다. 따라서 본 명세서에서 예시하고 있는 회로들은 일예에 불과하다.
어떻게 동기 상태의 에스컬레이터 코드가 뱅뱅 지터로 인한 카운트 펄스들에 따라 변화되는 지를 보여주는 도 10을 참조하면, 상태도에서, 원안의 표현은 에스컬레이터 코드이고, 상기 에스컬레이터 코드에 있어서 '+' 기호 앞의 제 1 부분은 캐쉬 코드이고 '+' 기호 다음의 제 2 부분은 코인 코드이다. 원안의 밑줄이 그어진 번호는 동일한 원안의 에스컬레이터 코드의 10진수이다. DLL의 일반적인 동작에 있어서, DLL이 동기 상태에 도달할 때, 카운터는 DLL 동작에 따라 임의의 동기 상태(예를 들면, 29, 30, 그리고 31)로 설정된다.
예를 들면, 카운터가 29로 표기된 동기 상태로 설정되었다고 가정하자. 29로 표기된 카운터 상태가 원(920-1)안의(01101+01)일 때 DLL이 동기된다. 에스컬레이터 코드 발생기가 위상 검출기로부터 dn 신호를 받아들일 때, 카운터는(011101+00)에서(011100+00)로 변화된다. 에스컬레이터 코드 발생기가 up 신호를 받아들일 때,카운터는(01100+01)로 변화되고, 캐쉬 카운터는 변화되지 않는다. 그 다음에, 에스컬레이터 코드 발생기가 dn 신호를 받아들일 때, 카운터는(011100+01)에서(011100+00)로 변화된다. 이후, 뱅뱅 지터로 인해 dn 신호와 up 신호가 반복적으로 생성될 때, 카운터는 캐쉬 카운터의 변화없이(011100+00)와(011100+01) 상태를 반복한다. 역으로, 에스컬레이터 코드 발생기가 동기 상태 이후에 위상 검출기로부터 up 신호를 받아들일 때, 카운터는(011101+00)에서(011101+01)로 변화한다. 에스컬레이터 코드 발생기가 up 신호 이후에 dn 신호를 입력할 때, 카운터는(011101+00)로 변하며, 이는 코인 카운터가 00의 빈 상태가 아니기 때문이다. 그 다음에, 뱅뱅 지터로 인해 dn 신호와 up 신호가 반복적으로 생성될 때, 카운터는 캐쉬 카운터의 변화없이(011101+00)와(011101+01) 상태를 반복한다.
카운터가 31로 표기된 동기 상태로 설정되었다고 가정하자. 카운터의 상태가 10진수로 31일 때 DLL이 동기된다. 뱅뱅 지터로 인해 dn 신호와 up 신호가 반복적으로 생성될 때, 카운터는 캐쉬 카운터의 변화없이(011110+00)와(011110+01) 상태를 반복한다. 역으로, 뱅뱅 지터로 인해 dn 신호와 up 신호가 반복적으로 생성될 때, 카운터는 캐쉬 카운터의 변화없이(011110+01)와(011110+11) 상태를 반복한다.
또는, 카운터가 33로 표기된 동기 상태로 설정되었다고 가정하자. 에스컬레이터 코드 발생기가 위상 검출기로부터 dn 신호를 받아들일 때, 카운터는(011111+11)에서(011111+01)로 변화된다. 에스컬레이터 코드 발생기가 dn 신호 이후에 up 신호를 받아들일 때, 카운터는(011111+11)로 변화된다. 이후, 뱅뱅지터로 인해 dn 신호와 up 신호가 반복적으로 생성될 때, 카운터는 캐쉬 카운터의 변화없이(011111+11)와(011111+01) 상태를 반복한다. 역으로, 에스컬레이터 코드 발생기가 동기 상태 이후에 위상 검출기로부터 up 신호를 받아들일 때, 카운터는(011111+11)에서(100000+11)로 변화한다. 에스컬레이터 코드 발생기가 up 신호 이후에 dn 신호를 입력할 때, 카운터는(100000+01)로 변한다. 이후, 뱅뱅 지터로 인해 dn 신호와 up 신호가 반복적으로 생성될 때, 카운터는 캐쉬 카운터의 변화없이(100000+01)와(100000+11) 상태를 반복한다.
도 8에 도시된 코인 코드 카운터(222)의 일예가 도 11에 도시되어 있고, 도 8에 도시된 캐쉬 코인 카운터(224)의 일예가 도 12에 도시되어 있다. 먼저 도 11을 참조하면, 코인 코드 카운터(222)는 리세트 신호(reset)에 의해서 초기화되고, 카운트-업 신호(up)와 카운트-다운 신호(dn)에 응답하여 코인 코드(S[i:0])(이 실시예에서, i=0, 1)를 발생한다. 이 실시예에 있어서, 코인 코드는 균일 가중치 수 체계로 표현되는 2-비트 산술 코드이다. 그렇게 생성된 코인 코드 "S1S0"는 다음 단에 위치한 캐쉬 코드 카운터(224)로 전달된다. 코인 코드 카운터(222)는 NAND 게이트들(G10, G12), PMOS 트랜지스터들(MP10, MP12, MN14, MP16, MP18, MP20), NMOS 트랜지스터들(MN10, MN12, MN14, MN16, MN18, MN20, MN22, MN24), 그리고 인버터들(INV10, INV12, …, INV30)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다. 각 쌍의 인버터들(INV12, INV14), (INV16, INV18), (INV22, INV24), 그리고 (INV26, INV28)은 각각 래치를 구성하도록 연결되어 있다.
이러한 회로 구성에 있어서, 코인 코드 신호(S0)가 "1"일 때 카운트-업신호(up)가 코인 코드 신호(S1)로 전달되고, 코인 코드 신호(S1)이 "1"일 때 캐쉬 코드 카운터(224)로 카운트-업 신호(up)가 전달된다. 좀 더 구체적으로 설명하면 다음과 같다.
리세트 신호(reset)가 하이로 활성화될 때, 코인 코드 카운터(222)의 래치들(LAT1, LAT3)은 초기화된다. 이후, 카운트-업 신호(up)가 활성화될 때 PMOS 트랜지스터(MP10)는 반전된 카운터-업 신호(upb)에 의해서 턴 온된다. 이때 래치(LAT1)에 저장되는 값은 "0"에서 "1"로 반전된다. 그 다음에, 카운트-업 신호(up)가 비활성화될 때, NMOS 트랜지스터들(MN14, MN16)과 PMOS 트랜지스터들(MP12, MP14)이 턴 온되며, 그 결과 래치(LAT1)에 저장된 값은 NMOS 트랜지스터들(MN14, MN16)과 PMOS 트랜지스터들(MP12, MP14)을 통해 래치(LAT2)로 전달된다. 즉, 카운트-업 신호(up)가 활성화됨에 따라 코인 코드 "S1S0"는 "01"이 된다.
다시 카운트-업 신호(up)가 활성화될 때, NAND 게이트(G12)의 출력 신호(upb)가 로우 레벨이 되며, 래치(LAT3)에 저장되는 값은 "0"에서 "1"로 반전된다. 이는 래치(LAT2)의 출력 신호(S0)가 하이 레벨이기 때문이다. 그 다음에, 카운트-업 신호(up)가 비활성화될 때, NMOS 트랜지스터들(MN22, MN24)과 PMOS 트랜지스터들(MP18, MP20)이 턴 온되며, 그 결과 래치(LAT3)에 저장된 값은 NMOS 트랜지스터들(MN22, MN24)과 PMOS 트랜지스터들(MP18, MP20)을 통해 래치(LAT4)로 전달된다. 즉, 카운트-업 신호(up)가 다시 한번 더 활성화될 때, 코인 코드 "S1S0"는 "11"이 된다.
코인 코드 "S1S0"가 "11"일 때 다시 카운트-업 신호(up)가 활성화되면, 코인 코드 "S1S0"는 그대로 유지될 것이다. 대신에, 캐쉬 코드 값이 변화될 것이며, 이는 이후 상세히 설명될 것이다. 결론적으로, 코인 코드의 값이 증가되는 동안, 캐쉬 코드는 입력 이진 코드의 변화에 아무런 영향을 받지 않는다.
본 발명에 따른 코인 코드 카운터에 따르면, 코인 코드 신호(S0b)가 "1"이면 캐쉬 코드 카운터(224)에 카운트-다운 신호(dn)가 전달되고, 코인 코드 신호(S1b)가 "1"이면 코인 코드 신호(S0)에 카운트-다운 신호(dn)가 전달된다. 좀 더 구체적으로 설명하면 다음과 같다.
코인 코드 "S1S0"가 "11"인 상태에서 카운트-다운 신호(dn)가 활성화될 때, 래치(LAT3)는 NMOS 트랜지스터(MN18)를 통해 초기화된다. 카운트-다운 신호(dn)가 비활성화되면, 래치(LAT3)에 저장된 값은 NMOS 트랜지스터들(MN22, MN24)과 PMOS 트랜지스터들(MP18, MP20)을 통해 래치(LAT4)로 전달되며, 그 결과 코인 코드 신호(S1)는 "1"에서 "0"로 변화된다. 이때, 코인 코드 신호(S0)는 이전값으로 유지된다. 다시 카운트-다운 신호(dn)가 활성화될 때, 래치(LAT1)는 NMOS 트랜지스터(MN10)를 통해 초기화된다. 여기서, NMOS 트랜지스터(MN10)는 인버터(INV10)의 출력에 의해서 제어된다. NAND 게이트(G10)의 일 입력 단자에 "1"의 S1b 신호가 제공되기 때문에, 카운트-다운 신호(dn)가 활성화될 때 NMOS 트랜지스터(MN10)가 턴 온된다. 카운트-다운 신호(dn)가 비활성화되면, 래치(LAT1)에 저장된 값은 NMOS 트랜지스터들(MN14, MN16)과 PMOS 트랜지스터들(MP12, MP14)을 통해 래치(LAT2)로 전달되며, 그 결과 코인 코드 신호(S0)는 "1"에서 "0"로 변화된다.
코인 코드 "S1S0"가 "00"일 때 다시 카운트-다운 신호(dn)가 활성화되면, 코인 코드 "S1S0"는 그대로 유지될 것이다. 대신에, 캐쉬 코드 값이 변화될 것이며, 이는 이후 상세히 설명될 것이다. 결론적으로, 코인 코드의 값이 감소되는 동안, 캐쉬 코드는 입력 이진 코드의 변화에 아무런 영향을 받지 않는다.
다시 도 8를 참조하면, 캐쉬 코드 카운터(224)는 코인 코드 카운터(222)의 출력값과 위상 검출기(210)로부터 출력되는 카운트-업 및 카운트-다운 신호들(up, dn)에 응답하여 동작하며, 8개의 단위 카운터들(UC0-UC7)로 구성된다. 단위 카운터들(UC0-UC7)은 리세트 신호(reset)에 의해서 초기화되며, 8-비트 카운터를 형성한다. 짝수 번째 단위 카운터들(UC0, UC2, UC4, UC6)은 카운트-업 및 카운트-다운 신호들(up, dn)에 응답하여 동작하고, 홀수 번째 단위 카운터들(UC1, UC3, UC5, UC7)은 반전된 카운트-업 및 카운트-다운 신호들(upb, dnb)에 응답하여 동작한다. 본 발명에 따른 캐쉬 코드 카운터(224)는 코인 코드 카운터(222)의 출력에 영향을 받는다는 점을 제외하면 이진 카운터와 유사하게 카운트 업/다운 동작을 수행할 것이다.
짝수 번째 단위 카운터들(UC0, UC2, UC4, UC6) 중 임의의 단위 카운터를 보여주는 도 12를 참조하면, 단위 카운터(UCi)(i=0, 2, 4, 6)는 도면에 도시된 바와 같이 연결된 5개의 NAND 게이트들(G14, G16, G18, G20, G22)과 플립플롭(FF1)을 포함한다. 단위 카운터(UCi)는 카운트-업 및 카운트-다운 신호들(up, dn)과 이전단의 단위 카운터에 저장된 값에 응답하여 동작한다. 플립플롭(FF1)은, 도 13에 도시된바와 같이, 인버터들(INV44, INV46)로 구성되는 래치(LAT5), 전송 게이트들(TG10, TG12), NMOS 트랜지스터(MN26), 그리고 인버터들(INV48, INV50, INV52, INV54)를 포함한다.
회로 동작에 있어서, 리세트 신호(reset)가 하이로 활성화될 때, 플립플롭(FF1)의 래치(LAT5)는 NMOS 트랜지스터(MN26)를 통해 초기화된다. 입력 신호(In_Carry_Up)가 하이 레벨이고 카운트-업 신호(up)가 활성화될 때, NAND 게이트(G18)의 출력 신호(Flag_Inv)는 하이 레벨이 된다. 여기서, 입력 신호(In_Carry_Up)가 하이 레벨이라는 것은 이전단의 단위 카운터에 저장된 값(또는 코인 코드 카운터의 최상위 비트(S1)의 값)이 "1"임을 의미한다. 하이 레벨의 출력 신호(Flag_Inv)는 전송 게이트(TG10)가 비활성화되게 하고 전송 게이트(TG12)가 활성화되게 한다. 래치(LAT5)는 출력값(Qb)에 의존하여 이전값을 유지하거나 반전된다. 이때, 전송 게이트(TG10)가 비활성화되어 있기 때문에, 플립플롭(FF)의 출력 신호들(Q, Qb)은 이전값을 유지하게 된다. 이후, 카운트-업 신호(up)가 비활성화될 때, NAND 게이트(G18)의 출력 신호(Flag_Inv)는 로우 레벨이 된다. 이는 전송 게이트(TG10)가 활성화되게 하고 전송 게이트(TG12)가 비활성화되게 한다. 래치(LAT5)에 저장된 값이 전송 게이트(TG10)를 통해 출력 신호(Q)로서 출력될 것이다. 출력 신호들(Q, Qb)은 대응하는 NAND 게이트들(G20, G22)을 통해 다음단의 단위 카운터로 전달된다.
예를 들면, 출력 신호(Q)가 하이 레벨인 경우, 플립플롭(FF1)의 래치(LAT5)의 래치 노드(ND1)는 하이 레벨이 되고 래치 노드(ND2)는 로우 레벨이 된다. 이전단으로부터 전달되는 신호들(In_carry_Up, In_Carry_Dn)이 각각 하이 레벨과 로우 레벨인 경우(이전단에 위치한 단위 카운터들의 값들이 모두 "1"일 때), NAND 게이트(G18)의 출력 신호(Flag_Inv)는 카운트-업 신호(up)가 활성화될 때 하이 레벨이 된다. 이는 전송 게이트(TG12)가 활성화되게 하고 전송 게이트(TG10)가 비활성화되게 한다. 래치 노드(ND1)는 전송 게이트(TG12)를 통해 출력 신호(Qb)에 연결된다. 즉, 래치(LAT5)에 저장된 값이 "1"에서 "0"로 반전된다. 이후, 카운트-업 신호(up)가 비활성화될 때, NAND 게이트(G18)의 출력 신호(Flag_Inv)는 로우 레벨이 되며, 래치(LAT5)에 저장된 값은 전송 게이트(TG10)를 통해 출력 신호(Q)로서 출력된다. 단위 카운터(UCi)의 출력 신호들(Q, Qb)은 대응하는 NAND 게이트들(G20, G22)을 통해 다음단의 단위 카운터로 전달된다.
이와 반대로, 입력 신호(In_carry_Dn)가 하이 레벨이고 카운트-다운 신호(dn)가 활성화될 때, NAND 게이트(G18)의 출력 신호(Flag_Inv)는 하이 레벨이 된다. 이는 전송 게이트(TG10)가 비활성화되게 하고 전송 게이트(TG12)가 활성화되게 한다. 래치(LAT5)는 출력값(Qb)에 따라 이전값을 유지하거나 반전된다. 이때, 전송 게이트(TG10)가 비활성화되어 있기 때문에, 플립플롭(FF)의 출력 신호들(Q, Qb)은 이전값을 유지하게 된다. 이후, 카운트-다운 신호(dn)가 비활성화될 때, NAND 게이트(G18)의 출력 신호(Flag_Inv)는 로우 레벨이 된다. 이는 전송 게이트(TG10)가 활성화되게 하고 전송 게이트(TG12)가 비활성화되게 한다. 래치(LAT5)에 저장된 값이 전송 게이트(TG10)를 통해 출력 신호(Q)로서 출력될 것이다. 출력 신호들(Q, Qb)은 대응하는 NAND 게이트들(G20, G22)을 통해 다음단의단위 카운터로 전달된다.
예를 들면, 출력 신호(Q)가 하이 레벨인 경우, 플립플롭(FF1)의 래치(LAT5)의 래치 노드(ND1)는 하이 레벨이 되고 래치 노드(ND2)는 로우 레벨이 된다. 이전단으로부터 전달되는 신호들(In_carry_Up, In_Carry_Dn)이 각각 로우 레벨과 하이 레벨인 경우(이전단에 위치한 단위 카운터들의 값들이 모두 "0"일 때), NAND 게이트(G18)의 출력 신호(Flag_Inv)는 카운트-다운 신호(dn)가 활성화될 때 하이 레벨이 된다. 이는 전송 게이트(TG12)가 활성화되게 하고 전송 게이트(TG10)가 비활성화되게 한다. 래치 노드(ND1)는 전송 게이트(TG12)를 통해 출력 신호(Qb)에 연결된다. 즉, 래치(LAT5)에 저장된 값이 "1"에서 "0"로 반전된다. 이후, 카운트-업 신호(up)가 비활성화될 때, NAND 게이트(G18)의 출력 신호(Flag_Inv)는 로우 레벨이 되며, 래치(LAT5)에 저장된 값은 전송 게이트(TG10)를 통해 출력 신호(Q)로서 출력된다. 단위 카운터(UCi)의 출력 신호들(Q, Qb)은 대응하는 NAND 게이트들(G20, G22)을 통해 다음단의 단위 카운터로 전달된다.
홀수 번째 단위 카운터들(UC1, UC3, UC5, UC7)의 임의의 단위 카운터를 보여주는 도 14를 참조하면, 단위 카운터(UCj)(j=1, 3, 5, 7)는 도면에 도시된 바와 같이 연결된 5개의 NOR 게이트들(G24, G26, G28, G30, G32)과 플립플롭(FF2)을 포함한다. 단위 카운터(UCj)는 반전된 카운트-업 및 카운트-다운 신호들(upb, dnb)과 이전단의 단위 카운터에 저장된 값에 응답하여 동작한다. 플립플롭(FF2)은 인버터들(INV56, INV58)로 구성되는 래치(LAT6), 전송 게이트들(TG14, TG16), NMOS 트랜지스터(MN28), 그리고 인버터들(INV60, INV62, INV64, INV66)로 이루어지며, 도 15에 도시된 바와 같이 연결되어 있다.
회로 동작에 있어서, 리세트 신호(reset)가 활성화될 때, 플립플롭(FF2)이 래치(LAT6)는 NMOS 트랜지스터(MN28)를 통해 초기화된다. 입력 신호(In_carry_Up)가 로우 레벨이고 카운트-업 신호(up)가 활성화될 때, NOR 게이트(G28)의 출력 신호(Flag_Invb)는 로우 레벨이된다. 이는 전송 게이트(TG14)가 비활성화되게 하고 전송 게이트(TG16)가 활성화되게 한다. 래치(LAT6)는 출력값(Qb)에 따라 이전값을 유지하거나 반전된다. 이때, 전송 게이트(TG10)가 비활성화되어 있기 때문에, 플립플롭(FF)의 출력 신호들(Q, Qb)은 이전값을 유지하게 된다. 이후, 카운트-업 신호(up)가 비활성화될 때, NOR 게이트(G28)의 출력 신호(Flag_Invb)는 하이 레벨이 된다. 이는 전송 게이트(TG14)가 활성화되게 하고 전송 게이트(TG16)가 비활성화되게 한다. 래치(LAT6)에 저장된 값이 전송 게이트(TG14)를 통해 출력 신호(Q)로서 출력될 것이다. 출력 신호들(Q, Qb)은 대응하는 NOR 게이트들(G30, G32)을 통해 다음단의 단위 카운터로 전달된다.
예를 들면, 출력 신호(Q)가 하이 레벨인 경우, 플립플롭(FF)의 래치(LAT6)의 래치 노드(ND3)는 하이 레벨이 되고 래치 노드(ND4)는 로우 레벨이 된다. 이전단으로부터 전달되는 신호들(In_carry_Up, In_Carry_Dn)이 각각 로우 레벨과 하이 레벨인 경우(이전단에 위치한 단위 카운터들의 값들이 모두 "1"일 때), NOR 게이트(G28)의 출력 신호(Flag_Invb)는 카운트-업 신호(up)가 활성화될 때 로우 레벨이 된다. 이는 전송 게이트(TG16)가 활성화되게 하고 전송 게이트(TG14)가 비활성화되게 한다. 래치 노드(ND3)는 전송 게이트(TG16)를 통해 출력 신호(Qb)에 연결된다. 즉, 래치(LAT6)에 저장된 값이 "1"에서 "0"로 반전된다. 이후, 카운트-업 신호(up)가 비활성화될 때, NOR 게이트(G28)의 출력 신호(Flag_Invb)는 하이 레벨이 되며, 래치(LAT6)에 저장된 값은 전송 게이트(TG14)를 통해 출력 신호(Q)로서 출력된다. 단위 카운터(UCi)의 출력 신호들(Q, Qb)은 대응하는 NOR 게이트들(G30, G32)을 통해 다음단의 단위 카운터로 전달된다.
이와 반대로, 입력 신호(In_Carry_Dn)가 로우 레벨이고 카운트-다운 신호(dn)가 활성화될 때, NOR 게이트(G28)의 출력 신호(FLag_Invb)는 하이 레벨이 된다. 이는 전송 게이트(TG14)가 비활성화되게 하고 전송 게이트(TG16)가 활성화되게 한다. 래치(LAT6)는 출력값(Qb)에 따라 이전값을 유지하거나 반전된다. 이때, 전송 게이트(TG14)가 비활성화되어 있기 때문에, 플립플롭(FF2)의 출력 신호들(Q, Qb)은 이전값을 유지하게 된다. 이후, 카운트-다운 신호(dn)가 비활성화될 때, NOR 게이트(G28)의 출력 신호(Flag_Invb)는 하이 레벨이 된다. 이는 전송 게이트(TG14)가 활성화되게 하고 전송 게이트(TG16)가 비활성화되게 한다. 래치(LAT6)에 저장된 값이 전송 게이트(TG14)를 통해 출력 신호(Q)로서 출력될 것이다. 출력 신호들(Q, Qb)은 대응하는 NOR 게이트들(G30, G32)을 통해 다음단의 단위 카운터로 전달된다.
예를 들면, 출력 신호(Q)가 하이 레벨인 경우, 플립플롭(FF2)의 래치(LAT6)의 래치 노드(ND3)는 하이 레벨이 되고 래치 노드(ND4)는 로우 레벨이 된다. 이전단으로부터 전달되는 신호들(In_Carry_Up, In_Carry_Dn)이 각각 하이 레벨과 로우 레벨인 경우(이전단에 위치한 단위 카운터들의 값들이 모두 "0"일 때), NOR 게이트(G28)의 출력 신호(Flag_Invb)는 카운트-다운 신호(dn)가 활성화될 때 로우레벨이 된다. 이는 전송 게이트(TG16)가 활성화되게 하고 전송 게이트(TG14)가 비활성화되게 한다. 래치 노드(ND3)는 전송 게이트(TG16)를 통해 출력 신호(Qb)에 연결된다. 즉, 래치(LAT6)에 저장된 값이 "1"에서 "0"로 반전된다. 이후, 카운트-다운 신호(dn)가 비활성화될 때, NOR 게이트(G28)의 출력 신호(Flag_Invb)는 하이 레벨이 되며, 래치(LAT6)에 저장된 값은 전송 게이트(TG14)를 통해 출력 신호(Q)로서 출력된다. 단위 카운터(UCi)의 출력 신호들(Q, Qb)은 대응하는 NOR 게이트들(G30, G32)을 통해 다음단의 단위 카운터로 전달된다.
도 16은 도 7에 도시된 디지털-아날로그 변환기를 보여주는 회로도이다. 도 16을 참조하면, 디지털-아날로그 변환기(230)는 캐쉬 코드 "B7-B0"에 의해서 제어되는 스위치 트랜지스터들(SWB7-SWB0)과 코인 코드 "S1S0"에 의해서 제어되는 스위치 트랜지스터들(SWS1, SWS0)을 포함한다. 스위치 트랜지스터들(SWB7-SWB0)은 서로 다른 이진 가중치를 갖도록 구성되며, 스위치 트랜지스터들(SWS1, SWS0)은 동일한 크기를 갖도록 구성될 것이다. 예를 들면, 스위치 트랜지스터들(SWS1,SWS0)은 캐쉬 코드의 최하위 비트(B0)에 대응하는 스위치 트랜지스터(SWB0)와 동일한 크기를 갖도록 설계될 수 있다. 스위치 트랜지스터들(SWB7-SWB0, SWS1, SWS0)의 드레인들은 모두 전류 미러(231)에 공통으로 연결되어 있으며, 전류 미러(231)는 선택적으로 턴온되는 스위치 트랜지스터들을 통해 전류에 따라 지연 조절 신호(DlyAdj)를 출력한다.
지연 동기 루프 회로(200)에 있어서, 외부 클록 신호(ClkSrc)가 인가되고 소정 시간이 경과한 후에는 외부 클록 신호(ClkSrc)와 궤환 클록 신호(K<r>)가 동기될 것이다. 궤환 클록 신호(K<r>)가 외부 클록 신호(ClkSrc)와 동기된 후에, 도 2에서 점선으로 표시된 부분에 도시된 바와 같이, 궤환 클록 신호(K<r>)의 위상이 기준 클록 신호로서 외부 클록 신호(ClkSrc)를 기준으로 소정 범위 내에서 변화된다. 이는 위상 검출기(210)의 출력 신호들(up, dn)이 번갈아 생성됨을 의미한다. 위상 검출기(210)의 출력 신호들(up, dn)이 번갈아 생성됨에 따라 디지털-아날로그 변환기(230)의 출력 신호(DlyAdj)가 위상 변화를 따라서 움직이게 될 것이다.
궤환 클록 신호(K<r>)가 외부 클록 신호(ClkSrc)와 동기 후에, 지연부(240)의 지연량(또는 시간)은 도 2에서 점선(210)으로 표시된 소정 범위(220) 내에서 가변되거나 온도와 같은 주변 환경의 변화에 따라 서서히 가변된다. 지연부(240)의 지연량은 위상 검출기(210), 에스컬레이터 코드 발생기(220), 그리고 디지털-아날로그 변환기(230)를 통해 조절된다. 지연부(240)의 지연량이 변화된다는 것은 디지털-아날로그 변환기(230)의 아날로그 출력 신호(DlyAdj)가 변화됨을 의미한다. 스위치 트랜지스터들을 선택적으로 턴 온/오프시킴으로써 아날로그 출력 신호(DlyAdj)가 가변되기 때문에, 필연적으로 디지털-아날로그 변환기의 아날로그 잡음이 발생하게 된다. 이러한 아날로그 잡음은 고속의 전송 속도를 가지는 메모리 시스템에 매우 불리한 클록 지터의 결과로 나타난다.
그러한 아날로그 잡음은 본 발명에 따른 지연 동기 루프 회로의 경우 무시될 정도로 적다. 그 이유는 디지털-아날로그 변환기(230)에 입력되는 이진 코드 신호 또는 에스컬레이터 코드 신호가 히스테리시스 특성을 갖기 때문이다. 위상 동기 후에 위상 검출기(210)의 출력 신호들(up, dn)이 반복적으로 생성되는 경우, 에스컬레이터 코드 발생기(220)로부터 출력되는 코인 코드 "S1S0"는 변화되는 반면에, 그것으로부터 출력되는 캐쉬 코드 "B7-B0"는 변화되지 않는다. 이는 디지털-아날로그 변환기(230)의 스위치 트랜지스터들(SWB7-SWB0)이 스위치되지 않음을 의미한다. 단지, 디지털-아날로그 변환기(230)의 스위치 트랜지스터들(SWS1, SWS0)이 스위치된다. 결과적으로, 도 17에 도시된 바와 같이, 위상 동기가 이루어진 후에는 아날로그 잡음이 거의 실리지 않은 아날로그 신호(DlyAdj)가 얻어질 수 있다.
반면에, 위상 동기 후에 위상 검출기(210)의 출력 신호들(up, dn)이 반복적으로 생성됨에 따라 생성되는, 히스테리시스 특성을 갖지 않는, 이진 코드가 디지털-아날로그 변환기에 직접 인가될 수 있다. 즉, 본 발명에 따른 에스컬레이터 코드 발생기 대신에 잘 알려진 업/다운 카운터가 사용되는 경우, 변환기의 모든 입력 비트들은 위상 검출기의 출력에 따라서 가변될 것이다. 즉, 디지털-아날로그 변환기를 구성하는 스위치 트랜지스터들이 자주 스위치된다. 결과적으로, 히스테리시스 특성을 갖지 않는 디지털 코드를 이용하는 경우, 도 18에 도시된 바와 같이, 위상 동기가 이루어진 후에는 상당히 많은 양의 아날로그 잡음이 아날로그 신호(DlyAdj)에 실리게 된다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다. 예를 들면, 에스컬레이터 코드가 복수의 코인 코드들을 갖도록 설계될 수 있다. 즉, 에스컬레이터 코드가 첫 번째 코인 코드와 두 번째 코인 코드를 가진다고 가정하면, 두 번째 코인 코드는 첫 번째 코인 코드의 코인 코드 역할을 수행하게 되고, 첫 번째 코인 코드는 캐쉬 코드의 코인 코드 역할을 수행하게 된다.
상술한 바와 같이, 히스테리시스 특성을 갖도록 이진 코드를 에스컬레이터 코드로 변환함으로써 이진 코드의 값이 소정 범위 내에서 변화될 때 생기는 아날로그 잡음이 최소화될 수 있다.

Claims (48)

  1. 이진 입력 코드를, 캐쉬 코드와 코인 코드를 갖는, 에스컬레이터 코드로 변환하되, 상기 이진 입력 코드를 나타내는 값이 제 1 값과 제 2 값 사이에서 증가/감소될 때 상기 코인 코드의 값이 상기 캐쉬 코드의 값의 증감 없이 증가/감소되도록 상기 에스컬레이터 코드가 생성되는 코드 변환 회로.
  2. 제 1 항에 있어서,
    상기 캐쉬 코드와 상기 코인 코드는 이진수 체계로 각각 표현되는 코드 변환 회로.
  3. 제 1 항에 있어서,
    상기 캐쉬 코드는 이진수 체계로 표현되고, 상기 코인 코드는 균일 가중치 수 체계로 표현되는 코드 변환 회로.
  4. 제 1 항에 있어서,
    상기 코인 코드는 상기 캐쉬 코드의 최하위 비트들로서 작용하는 코드 변환 회로.
  5. 캐쉬 코드와 코인 코드를 갖는 에스컬레이터 코드로 이진 입력 코드를 변환하되, 상기 이진 입력 코드를 나타내는 값이 증가될 때 캐쉬 코드의 값은 코인 코드의 값에 따라 증가되고; 그리고 상기 이진 입력 코드를 나타내는 값이 감소될 때 캐쉬 코드의 값은 코인 코드의 값에 따라 감소되는 코드 변환 회로.
  6. 제 5 항에 있어서,
    상기 에스컬레이터 코드는 상기 코인 코드의 값이 상기 코인 코드의 표현 범위 내에서 변화될 때 상기 캐쉬 코드의 값이 변화되지 않는 히스테리시스 특성을 갖는 코드 변환 회로.
  7. 제 5 항에 있어서,
    상기 캐쉬 코드와 상기 코인 코드는 이진수 체계로 각각 표현되는 코드 변환 회로.
  8. 제 5 항에 있어서,
    상기 캐쉬 코드는 이진수 체계로 표현되고, 상기 코인 코드는 균일 가중치 수 체계로 표현되는 코드 변환 회로.
  9. 제 5 항에 있어서,
    상기 코인 코드는 상기 캐쉬 코드의 최하위 비트들로서 작용하는 코드 변환 회로.
  10. 이전 이진 입력 코드와 현재 이진 입력 코드간의 차를 검출하는 차 검출기와; 그리고
    상기 차 검출기의 출력에 응답하여 캐쉬 코드와 코인 코드를 갖는 에스컬레이터 코드를 발생하는 에스컬레이터 코드 발생기를 포함하며,
    상기 이진 입력 코드의 값이 증가될 때 캐쉬 코드의 값은 코인 코드의 값에 따라 증가되고; 그리고 상기 이진 입력 코드의 값이 감소될 때 캐쉬 코드의 값은 코인 코드의 값에 따라 감소되는 코드 변환 회로.
  11. 제 10 항에 있어서,
    상기 캐쉬 코드와 상기 코인 코드는 이진수 체계로 각각 표현되는 코드 변환 회로.
  12. 제 10 항에 있어서,
    상기 캐쉬 코드는 이진수 체계로 표현되고, 상기 코인 코드는 균일 가중치 수 체계로 표현되는 코드 변환 회로.
  13. 제 10 항에 있어서,
    상기 코인 코드는 상기 캐쉬 코드의 최하위 비트들로서 작용하는 코드 변환 회로.
  14. 제 10 항에 있어서,
    상기 에스컬레이터 코드는 상기 코인 코드의 값이 상기 코인 코드의 표현 범위 내에서 변화될 때 상기 캐쉬 코드의 값이 변화되지 않는 히스테리시스 특성을 갖는 코드 변환 회로.
  15. 지연 조절 신호에 응답하여 입력 클록 신호를 지연시키는 지연 클록 발생기와;
    상기 지연된 클록 신호의 위상이 상기 입력 클록 신호와 동기되었는 지의 여부를 검출하는 위상 검출기와;
    상기 위상 검출기의 출력에 응답하여 캐쉬 코드와 코인 코드를 갖는 에스컬레이터 코드를 발생하는 에스컬레이터 코드 발생기와; 그리고
    상기 에스컬레이터 코드에 응답하여 상기 지연 조절 신호를 발생하는 지연 제어 회로를 포함하며, 상기 에스컬레이터 코드는 상기 지연 클록 신호의 위상이 소정 범위 내에서 변화될 때, 상기 코인 코드의 값이 상기 캐쉬 코드의 값의 변화 없이 변화되도록 생성되는 지연 동기 루프 회로.
  16. 제 15 항에 있어서,
    상기 지연 조절 신호는 상기 에스컬레이터 코드에 비례하는 아날로그 신호인 지연 동기 루프 회로.
  17. 제 15 항에 있어서,
    상기 캐쉬 코드와 상기 코인 코드는 이진수 체계로 각각 표현되는 코드 변환 회로.
  18. 제 15 항에 있어서,
    상기 캐쉬 코드는 이진수 체계로 표현되고, 상기 코인 코드는 균일 가중치 수 체계로 표현되는 코드 변환 회로.
  19. 제 15 항에 있어서,
    상기 에스컬레이터 코드는 상기 코인 코드의 값이 상기 코인 코드의 표현 범위 내에서 변화될 때 상기 캐쉬 코드의 값이 변화되지 않는 히스테리시스 특성을 갖는 코드 변환 회로.
  20. 제 15 항에 있어서,
    상기 코인 코드는 상기 캐쉬 코드의 최하위 비트들로서 작용하는 코드 변환 회로.
  21. 지연 조절 신호에 응답하여 입력 클록 신호를 지연시키는 지연 클록 발생기와;
    상기 지연된 클록 신호의 위상이 상기 입력 클록 신호와 동기되었는 지의 여부를 검출하는 위상 검출기와;
    상기 위상 검출기의 출력에 응답하여 캐쉬 코드와 코인 코드를 갖는 에스컬레이터 코드를 발생하는 에스컬레이터 코드 발생기와; 그리고
    복수의 제 1 트랜지스터들과 복수의 제 2 트랜지스터들을 포함하며, 상기 에스컬레이터 코드에 응답하여 상기 지연 조절 신호를 발생하는 디지털-아날로그 변환기를 포함하며,
    상기 제 1 트랜지스터들은 상기 캐쉬 코드에 의해서 제어되고 이진 가중치 크기(binary weighted sizes)를 갖도록 구성되며, 상기 제 2 트랜지스터들은 상기 코인 코드에 의해서 제어되고 동일한 크기를 갖도록 구성되며; 그리고 상기 지연 클록 신호의 위상이 소정의 범위 내에서 변화될 때 상기 캐쉬 코드의 값의 변화 없이 상기 코인 코드의 값이 변화되도록 상기 에스컬레이터 코드가 생성되는 지연 동기 루프 회로.
  22. 제 21 항에 있어서,
    상기 지연 조절 신호는 상기 에스컬레이터 코드에 비례하는 아날로그 신호인 지연 동기 루프 회로.
  23. 제 21 항에 있어서,
    상기 캐쉬 코드와 상기 코인 코드는 이진수 체계로 각각 표현되는 지연 동기루프 회로.
  24. 제 21 항에 있어서,
    상기 캐쉬 코드는 이진수 체계로 표현되고, 상기 코인 코드는 균일 가중치 수 체계로 표현되는 지연 동기 루프 회로.
  25. 제 21 항에 있어서,
    상기 에스컬레이터 코드는 상기 코인 코드의 값이 상기 코인 코드의 표현 범위 내에서 변화될 때 상기 캐쉬 코드의 값이 변화되지 않는 히스테리시스 특성을 갖는 지연 동기 루프 회로.
  26. 제 21 항에 있어서,
    상기 코인 코드는 상기 캐쉬 코드의 최하위 비트들로서 작용하는 지연 동기 루프 회로.
  27. 지연 조절 신호에 응답하여 입력 클록 신호를 지연시키는 지연 클록 발생기와;
    상기 지연된 클록 신호의 위상이 상기 입력 클록 신호와 동기되었는 지의 여부를 검출하는 위상 검출기와;
    상기 위상 검출기의 출력에 응답하여 캐쉬 코드와 코인 코드를 갖는 에스컬레이터 코드를 발생하는 에스컬레이터 코드 발생기와; 그리고
    상기 에스컬레이터 코드에 응답하여 상기 지연 조절 신호를 발생하는 디지털-아날로그 변환기를 포함하며,
    상기 에스컬레이터 코드 발생기는 상기 위상 검출기의 출력에 응답하여 상기 코인 코드를 발생하는 코인 코드 카운터와 상기 위상 검출기의 출력과 상기 코인 코드에 응답하여 상기 캐쉬 코드를 발생하는 캐쉬 코드 카운터를 포함하고; 그리고
    상기 디지털-아날로그 변환기는 상기 캐쉬 코드에 의해서 제어되고 이진 가중치 크기(binary weighted sizes)를 갖도록 구성되는 복수의 제 1 트랜지스터들과, 상기 코인 코드에 의해서 제어되고 동일한 크기를 갖도록 구성되는 복수의 제 2 트랜지스터들을 포함하는 지연 동기 루프 회로.
  28. 제 27 항에 있어서,
    상기 지연 클록 신호의 위상이 소정의 범위 내에서 변화될 때 상기 캐쉬 코드의 값의 변화 없이 상기 코인 코드의 값이 변화되도록 상기 에스컬레이터 코드가 생성되는 지연 동기 루프 회로.
  29. 제 27 항에 있어서,
    상기 지연 조절 신호는 상기 에스컬레이터 코드에 비례하는 아날로그 신호인 지연 동기 루프 회로.
  30. 제 27 항에 있어서,
    상기 캐쉬 코드와 상기 코인 코드는 이진수 체계로 각각 표현되는 지연 동기 루프 회로.
  31. 제 27 항에 있어서,
    상기 캐쉬 코드는 이진수 체계로 표현되고, 상기 코인 코드는 균일 가중치 수 체계로 표현되는 지연 동기 루프 회로.
  32. 제 27 항에 있어서,
    상기 에스컬레이터 코드는 상기 코인 코드의 값이 상기 코인 코드의 표현 범위 내에서 변화될 때 상기 캐쉬 코드의 값이 변화되지 않는 히스테리시스 특성을 갖는 지연 동기 루프 회로.
  33. 제 27 항에 있어서,
    상기 코인 코드는 상기 캐쉬 코드의 최하위 비트들로서 작용하는 지연 동기 루프 회로.
  34. 이진 입력 코드를 캐쉬 코드와 코인 코드를 갖는 에스컬레이터 코드로 변환하는 코드 변환부와; 그리고
    상기 에스컬레이터 코드를 아날로그 신호로 변환하는 디지털-아날로그 변환부를 포함하며,
    상기 이진 입력 코드를 나타내는 값이 제 1 값과 제 2 값 사이에서 증가/감소될 때 상기 코인 코드의 값이 상기 캐쉬 코드의 값의 증감 없이 증가/감소되도록 상기 에스컬레이터 코드가 생성되며; 그리고
    상기 디지털-아날로그 변환부는 상기 캐쉬 코드에 의해서 제어되고 이진 가중치 크기(binary weighted sizes)를 갖도록 구성되는 복수의 제 1 트랜지스터들과, 상기 코인 코드에 의해서 제어되고 동일한 크기를 갖도록 구성되는 복수의 제 2 트랜지스터들을 포함하는 디지털-아날로그 변환 회로.
  35. 제 34 항에 있어서,
    상기 에스컬레이터 코드는 상기 코인 코드의 값이 상기 코인 코드의 표현 범위 내에서 변화될 때 상기 캐쉬 코드의 값이 변화되지 않는 히스테리시스 특성을 갖는 디지털-아날로그 변환 회로.
  36. 제 34 항에 있어서,
    상기 캐쉬 코드와 상기 코인 코드는 이진수 체계로 각각 표현되는 디지털-아날로그 변환 회로.
  37. 제 34 항에 있어서,
    상기 캐쉬 코드는 이진수 체계로 표현되고, 상기 코인 코드는 균일 가중치수 체계로 표현되는 디지털-아날로그 변환 회로.
  38. 제 34 항에 있어서,
    상기 코인 코드는 상기 캐쉬 코드의 최하위 비트들로서 작용하는 디지털-아날로그 변환 회로.
  39. 이전 이진 입력 코드와 현재 이진 입력 코드간의 차를 검출하는 차 검출기와;
    상기 차 검출기의 출력에 응답하여 캐쉬 코드와 코인 코드를 갖는 에스컬레이터 코드를 발생하는 에스컬레이터 코드 발생기와; 그리고
    상기 에스컬레이터 코드를 아날로그 신호로 변환하는 디지털-아날로그 변환부를 포함하며,
    상기 이진 입력 코드를 나타내는 값이 증가될 때 캐쉬 코드의 값은 코인 코드의 값에 따라 증가되고; 그리고 상기 이진 입력 코드를 나타내는 값이 감소될 때 캐쉬 코드의 값은 코인 코드의 값에 따라 감소되는 디지털-아날로그 변환 회로.
  40. 제 39 항에 있어서,
    상기 캐쉬 코드와 상기 코인 코드는 이진수 체계로 각각 표현되는 디지털-아날로그 변환 회로.
  41. 제 39 항에 있어서,
    상기 캐쉬 코드는 이진수 체계로 표현되고, 상기 코인 코드는 균일 가중치 수 체계로 표현되는 디지털-아날로그 변환 회로.
  42. 제 39 항에 있어서,
    상기 코인 코드는 상기 캐쉬 코드의 최하위 비트들로서 작용하는 디지털-아날로그 변환 회로.
  43. 제 39 항에 있어서,
    상기 에스컬레이터 코드는 상기 코인 코드의 값이 상기 코인 코드의 표현 범위 내에서 변화될 때 상기 캐쉬 코드의 값이 변화되지 않는 히스테리시스 특성을 갖는 디지털-아날로그 변환 회로.
  44. 이전 이진 입력 코드와 현재 이진 입력 코드간의 차를 검출하는 차 검출기와;
    상기 차 검출기의 출력에 응답하여 캐쉬 코드와 코인 코드를 갖는 에스컬레이터 코드를 발생하는 에스컬레이터 코드 발생기와; 그리고
    상기 에스컬레이터 코드를 아날로그 신호로 변환하는 디지털-아날로그 변환부를 포함하며,
    상기 에스컬레이터 코드 발생기는 상기 차 검출기의 출력에 응답하여 상기코인 코드를 발생하는 코인 코드 카운터와 상기 차 검출기의 출력과 상기 코인 코드에 응답하여 상기 캐쉬 코드를 발생하는 캐쉬 코드 카운터를 포함하고; 그리고
    상기 디지털-아날로그 변환기는 상기 캐쉬 코드에 의해서 제어되고 이진 가중치 크기(binary weighted sizes)를 갖도록 구성되는 복수의 제 1 트랜지스터들과, 상기 코인 코드에 의해서 제어되고 동일한 크기를 갖도록 구성되는 복수의 제 2 트랜지스터들을 포함하는 디지털-아날로그 변환 회로.
  45. 제 44 항에 있어서,
    상기 캐쉬 코드와 상기 코인 코드는 이진수 체계로 각각 표현되는 디지털-아날로그 변환 회로.
  46. 제 44 항에 있어서,
    상기 캐쉬 코드는 이진수 체계로 표현되고, 상기 코인 코드는 균일 가중치 수 체계로 표현되는 디지털-아날로그 변환 회로.
  47. 제 44 항에 있어서,
    상기 에스컬레이터 코드는 상기 코인 코드의 값이 상기 코인 코드의 표현 범위 내에서 변화될 때 상기 캐쉬 코드의 값이 변화되지 않는 히스테리시스 특성을 갖는 디지털-아날로그 변환 회로.
  48. 제 44 항에 있어서,
    상기 코인 코드는 상기 캐쉬 코드의 최하위 비트들로서 작용하는 디지털-아날로그 변환 회로.
KR10-2002-0024738A 2002-05-06 2002-05-06 코드 변환 장치, 디지털-아날로그 변환 장치, 그리고 지연동기 루프회로 KR100454129B1 (ko)

Priority Applications (7)

Application Number Priority Date Filing Date Title
KR10-2002-0024738A KR100454129B1 (ko) 2002-05-06 2002-05-06 코드 변환 장치, 디지털-아날로그 변환 장치, 그리고 지연동기 루프회로
US10/251,873 US6778114B2 (en) 2002-05-06 2002-09-23 Escalator code-based DAC and delay-locked loop apparatus and corresponding methods
DE60306982T DE60306982T2 (de) 2002-05-06 2003-01-28 Digital-Analog-Wandler, Verzögerungsregelschleife, Speichergerät und Zählverfahren
EP03001762A EP1361661B1 (en) 2002-05-06 2003-01-28 Digital to analog converter, delay-locked loop, memory device and counting method
JP2003125888A JP3911490B2 (ja) 2002-05-06 2003-04-30 コード変換装置、デジタル−アナログ変換装置および遅延同期ループ回路
CNB031286992A CN100474779C (zh) 2002-05-06 2003-05-06 基于升降编码的数/模转换器和延迟锁定环设备及方法
US10/825,204 US6847242B2 (en) 2002-05-06 2004-04-16 Escalator code-based delay-locked loop apparatus and corresponding methods

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0024738A KR100454129B1 (ko) 2002-05-06 2002-05-06 코드 변환 장치, 디지털-아날로그 변환 장치, 그리고 지연동기 루프회로

Publications (2)

Publication Number Publication Date
KR20030086644A true KR20030086644A (ko) 2003-11-12
KR100454129B1 KR100454129B1 (ko) 2004-10-26

Family

ID=36848401

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0024738A KR100454129B1 (ko) 2002-05-06 2002-05-06 코드 변환 장치, 디지털-아날로그 변환 장치, 그리고 지연동기 루프회로

Country Status (6)

Country Link
US (2) US6778114B2 (ko)
EP (1) EP1361661B1 (ko)
JP (1) JP3911490B2 (ko)
KR (1) KR100454129B1 (ko)
CN (1) CN100474779C (ko)
DE (1) DE60306982T2 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7088129B2 (en) * 2004-04-30 2006-08-08 Avago Technologies General Ip (Singapore) Pte. Ltd. Hybrid binary/thermometer code for controlled-voltage integrated circuit output drivers
US7664216B2 (en) * 2004-08-05 2010-02-16 Micron Technology, Inc. Digital frequency locked delay line
KR101143006B1 (ko) 2005-10-28 2012-05-08 삼성전자주식회사 유기 발광 표시 장치 및 그 제조 방법
US7990047B2 (en) 2005-10-28 2011-08-02 Samsung Electronics Co., Ltd. Organic light emitting diode display and method of manufacturing the same
WO2009125580A1 (ja) * 2008-04-11 2009-10-15 株式会社アドバンテスト ループ型クロック調整回路および試験装置
KR101050403B1 (ko) * 2009-07-03 2011-07-19 주식회사 하이닉스반도체 지연라인
US8289062B2 (en) * 2010-09-16 2012-10-16 Micron Technology, Inc. Analog delay lines and adaptive biasing
US8928387B2 (en) * 2013-05-10 2015-01-06 Laurence H. Cooke Tunable clock distribution system
KR20170132392A (ko) * 2016-05-23 2017-12-04 삼성전자주식회사 지연 코드 생성기를 포함하는 지연 고정 회로
WO2018133927A1 (en) * 2017-01-18 2018-07-26 Huawei Technologies Co., Ltd. Digital-to-analog converter circuit with two encoding schemes
US11094354B2 (en) * 2019-10-10 2021-08-17 Stmicroelectronics International N.V. First order memory-less dynamic element matching technique
US10895848B1 (en) * 2020-03-17 2021-01-19 Semiconductor Components Industries, Llc Methods and apparatus for selective histogramming
CN111366358B (zh) * 2020-03-20 2021-11-19 首钢京唐钢铁联合有限责任公司 一种升降丝杠的故障检测装置及方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3573797A (en) * 1968-10-24 1971-04-06 Nasa Rate augmented digital-to-analog converter
US4795314A (en) * 1987-08-24 1989-01-03 Cobe Laboratories, Inc. Condition responsive pump control utilizing integrated, commanded, and sensed flowrate signals
JPH0697832A (ja) * 1992-09-14 1994-04-08 Matsushita Electric Ind Co Ltd 符号変換回路およびそれを備えたａ／ｄ変換器
JPH09116438A (ja) * 1995-10-23 1997-05-02 Yamatake Honeywell Co Ltd ディジタル／アナログ変換器
KR100218329B1 (ko) * 1996-11-08 1999-09-01 구본준 고속 저전력 디지탈 아날로그 컨버터
US6104225A (en) * 1997-04-21 2000-08-15 Fujitsu Limited Semiconductor device using complementary clock and signal input state detection circuit used for the same
CA2204089C (en) * 1997-04-30 2001-08-07 Mosaid Technologies Incorporated Digital delay locked loop
GB2333171A (en) * 1998-01-08 1999-07-14 Fujitsu Microelectronics Ltd Thermometer coding circuitry
US6327318B1 (en) * 1998-06-30 2001-12-04 Mosaid Technologies Incorporated Process, voltage, temperature independent switched delay compensation scheme
KR100304955B1 (ko) * 1998-08-20 2001-09-24 김영환 디지털/아날로그변환기
JP4397076B2 (ja) * 1999-08-20 2010-01-13 株式会社ルネサステクノロジ 半導体装置
US6480439B2 (en) * 2000-10-03 2002-11-12 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
JP2002124873A (ja) * 2000-10-18 2002-04-26 Mitsubishi Electric Corp 半導体装置
US6680634B1 (en) * 2002-12-03 2004-01-20 Nokia Corporation Self calibrating digital delay-locked loop

Also Published As

Publication number Publication date
CN1457149A (zh) 2003-11-19
US6847242B2 (en) 2005-01-25
US20030206043A1 (en) 2003-11-06
JP3911490B2 (ja) 2007-05-09
JP2004007635A (ja) 2004-01-08
EP1361661A2 (en) 2003-11-12
KR100454129B1 (ko) 2004-10-26
CN100474779C (zh) 2009-04-01
US20040196079A1 (en) 2004-10-07
EP1361661B1 (en) 2006-07-26
EP1361661A3 (en) 2004-08-18
DE60306982T2 (de) 2007-03-29
US6778114B2 (en) 2004-08-17
DE60306982D1 (de) 2006-09-07

Similar Documents

Publication Publication Date Title
KR100454129B1 (ko) 코드 변환 장치, 디지털-아날로그 변환 장치, 그리고 지연동기 루프회로
US7046056B2 (en) System with dual rail regulated locked loop
JP2721115B2 (ja) ディジタル・フェーズ・ロック・ループおよびディジタル電圧制御発振器
US6961402B1 (en) High-speed synchronous counters with reduced logic complexity
TW200818709A (en) Digitally controlled ring oscillator
US8065102B2 (en) Pulse width measurement circuit
JP4592179B2 (ja) ディレイロックドループ、当該ディレイロックドループを含む半導体装置およびクロック同期により動作するシステムのための制御方法
CN117223223A (zh) 具有分段延迟电路的延迟锁定环
US8198926B2 (en) Loop type clock adjustment circuit and test device
JP4058612B2 (ja) クロック同期装置
JPH09284125A (ja) 可変遅延回路
US6577202B1 (en) Multiple duty cycle tap points for a precise and programmable duty cycle generator
US7737719B2 (en) Apparatus for adjusting resistance value of a driver in a semiconductor integrated circuit
US6359519B1 (en) Self-timed numerically controlled ring oscillator
JP3029926B2 (ja) Ｄａ変換器
JP2002182779A (ja) 変更されたクロック信号発生器
JP2003069425A (ja) クロック同期装置
KR100370991B1 (ko) 위상 조정 회로 및 이를 내장한 반도체 기억장치
JP3135990B2 (ja) パリティ付加回路
KR100486276B1 (ko) 입력되는 두 클럭의 인터폴레이팅에 의하여 지연량의차이를 조절할 수 있는 지연된 탭신호들을 발생하는 회로
JPH06177723A (ja) パルス幅変調回路
JPH09186563A (ja) 信号生成回路およびその方法
JP2003142992A (ja) クロック生成回路
JPH0730421A (ja) Ｄ／ａ変換器

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110930

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee