KR20030079674A - 반도체 기억 장치 및 그 제조 방법 - Google Patents

반도체 기억 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20030079674A
KR20030079674A KR10-2003-0012268A KR20030012268A KR20030079674A KR 20030079674 A KR20030079674 A KR 20030079674A KR 20030012268 A KR20030012268 A KR 20030012268A KR 20030079674 A KR20030079674 A KR 20030079674A
Authority
KR
South Korea
Prior art keywords
silicon oxide
oxide film
film
layer
metal wiring
Prior art date
Application number
KR10-2003-0012268A
Other languages
English (en)
Other versions
KR100482711B1 (ko
Inventor
쯔노다히로아끼
고바야시히데유끼
히메노요시아끼
시바가쯔야스
후꾸하라조따
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20030079674A publication Critical patent/KR20030079674A/ko
Application granted granted Critical
Publication of KR100482711B1 publication Critical patent/KR100482711B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

데이터 보유 특성을 향상시킬 수 있는 불휘발성 반도체 기억 장치 및 그 제조 방법을 제공한다. 기억 소자의 상층에, 질소가 첨가된 실리콘 산화막, Al이 첨가된 실리콘 산화막, Al의 산화물, Ti가 첨가된 실리콘 산화막, 질소와 Al과 Ti의 3 종류 중 2 종류가 첨가된 실리콘 산화막, 질소와 Al과 Ti의 3 종류가 첨가된 실리콘 산화막, Ti의 산화물, Ti와 Al의 산화물, Ti, Ni, Co, Zr, Cu, Pt, V, Mg, U, Nd, La, Sc의 금속군 중 어느 하나로 이루어지는 단체 금속층, 이들 금속군 중 2개 이상의 금속이 전체에서 적어도 50% 이상 포함되어 있는 2원계 이상의 합금으로 이루어지는 층, 이 합금의 질화물로 이루어지는 층, 또는 이 합금의 수소화물로 이루어지는 층으로 이루어지는 군 중 적어도 하나 이상을 포함하는 층(예를 들면 Al2O3막(10))을 구비한다.

Description

반도체 기억 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 불휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것으로, 특히 부유 게이트를 갖는 플래시 메모리에 관한 것이다.
종래 기술과 그 문제점을 이하에 도면을 참조하여 설명한다.
도 18의 (a)는 종래 기술에 의한 불휘발성 반도체 기억 장치의 단면도를 도시한다. 도 18의 (b)는, 도 18의 (a)의 수직 방향에 대한 불휘발성 반도체 기억 장치의 단면도를 도시한다. 도 18의 (a), 도 18의 (b)에 도시한 바와 같이, 종래 기술에 의한 불휘발성 반도체 기억 장치는 기억 소자의 상층에는 실리콘 산화막(123, 128, 131, 133), 실리콘 질화막(134), 폴리이미드 수지(135)가 적층되어 있다.
여기서, 기억 소자는 제1 및 제2 게이트 절연막(112, 116)과, 제1 및 제2 다결정 실리콘막(114, 115)으로 이루어지는 부유 게이트와, 제3 다결정 실리콘막(117)으로 이루어지는 제어 게이트와, W(텅스텐) 실리사이드막(118)과, 게이트의 마스크 재료가 되는 제1 실리콘 산화막(119)을 구비하고 있다. 그리고, 기억 소자를 피복하도록 제1 실리콘 질화막(121)이 형성되고, 기억 소자 사이에는 절연막(122)으로 매립되어 있다.
도 19 내지 도 24는 종래 기술에 의한 불휘발성 반도체 기억 장치의 제조 공정의 단면도를 도시한다. 이 도 19 내지 도 24는, 도 18의 (b)와 마찬가지의 방향에서의 반도체 기억 장치의 단면도이다. 이하에, 종래 기술에 의한 불휘발성 반도체 기억 장치의 제조 방법에 대하여 설명한다. 또한, 기억 소자가 가공되고나서가 포인트이므로, 기억 소자의 가공 후부터 설명한다.
우선, 도 19에 도시한 바와 같이 공지된 기술을 이용하여, 반도체 기판(111) 위에 기억 소자가 형성된다. 또한, 소자 영역을 분리하기 위해, STI(Shallow Trench Isolation) 구조의 소자 분리 절연막(113)이 형성된다(도 18의 (a) 참조).
이어서, 도 20에 도시한 바와 같이, 예를 들면 800℃의 질소 분위기에서 가열하고, 계속해서 산화성 분위기에서 가열함으로써, 제1 내지 제3 다결정 실리콘막(114, 115, 117), 제2 게이트 절연막(116), W 실리사이드막(118)의 측면, 및 제1 게이트 절연막(112)의 표면에, 예를 들면 10㎚의 막두께의 제2 실리콘 산화막(120)이 퇴적된다. 계속해서, 이온 주입법으로 소스/드레인 영역에 도우펀트가 주입된다. 그 후, 감압 CVD(Chemical Vapor Deposition)법으로, 제1 및 제2 실리콘 산화막(119, 120) 위에 예를 들면 40㎚의 막두께의 제1 실리콘 질화막(121)을 퇴적시키고, 이 제1 실리콘 질화막(121)으로 기억 소자가 피복된다. 이어서, 상압 CVD법으로, 제1 실리콘 질화막(121) 위에 예를 들면 300㎚의 막두께의 예를 들면 BPSG (Boron Phosphorous Silicate Glass)막으로 이루어지는 제1 절연막(122a)이 퇴적된다. 그 후, 예를 들면 850℃의 질소 분위기에서 가열시킴에 따라, 제1 절연막(122a)을 리플로우시킨다. 이어서, 제1 절연막(122a) 위에 예를 들면 300㎚의 막두께의 제2 절연막(122b)이 퇴적된다. 그 후, 예를 들면 850℃의 질소 분위기에서 가열시킴에 따라, 제2 절연막(122b)을 리플로우시킨다. 이하, 제1 및 제2 절연막(122a, 122b)은 절연막(122)이라고 칭한다.
이어서, 도 21에 도시한 바와 같이, CMP(Chemical Mechanical Polish)법으로, 스토퍼막인 제1 실리콘 질화막(121)이 노출될 때까지, 절연막(122)이 평탄화된다. 그 후, 예를 들면 850℃, 15분의 질소 분위기에서 가열하여 절연막(122)을 리플로우시키고, 계속해서 예를 들면 950℃의 질소 분위기에서 가열한다. 이어서, 플라즈마 CVD법으로, 제1 실리콘 질화막(121) 및 절연막(122) 위에, 예를 들면 350㎚의 막두께의 제3 실리콘 산화막(123)이 퇴적된다. 이어서, 광식각 기술로, 포토레지스트(도시하지 않음)를 원하는 패턴으로 가공한 후, 이 포토레지스트를 마스크로 하여, RIE(Reactive Ion Etching)법으로, 제3 실리콘 산화막(123) 및 절연막(122)을 가공하여, 제1 컨택트홀(124)이 형성된다. 그 후, 포토레지스트가 제거된다.
이어서, 제3 실리콘 산화막(123)을 마스크로 하여, RIE법으로 제1 컨택트홀(124)의 바닥부의 제1 실리콘 질화막(121), 제2 실리콘 산화막(120), 제1 게이트 절연막(112)을 반도체 기판(111)이 노출될 때까지 가공한다. 그 후, 제1 컨택트홀(124)의 측벽에 존재하는 생성물이 제거된다. 이어서, 감압 CVD법으로 제1 컨택트홀(124) 내 및 제3 실리콘 산화막(123) 위에, 예를 들면 300㎚의 막두께의 제4 다결정 실리콘막(125)이 퇴적된다. 이어서, CDE법(Chemical Dry Etching)으로 제3 실리콘 산화막(123) 위에 퇴적된 제4 다결정 실리콘막(125)이 제거된다. 그 후, 제4 다결정 실리콘막(125)의 표면이 제3 실리콘 산화막(123)의 표면보다도 아래에 위치하도록, 제4 다결정 실리콘막(125)의 표면의 높이가 조정된다. 그리고, 예를 들면 950℃의 질소 분위기에서 가열된다.
이어서, 광식각 기술에 의해, 포토레지스트(도시하지 않음)를 원하는 패턴으로 가공하고, 이 포토레지스트를 마스크로 하여, RIE법으로 제3 실리콘 산화막(123), 절연막(122), 제1 실리콘 질화막(121)을 가공함으로써, 반도체 기판(111) 위에 제2 컨택트홀(도시하지 않음)이 형성된다. 동시에, 제3 실리콘 산화막(123), 절연막(122), 제1 실리콘 질화막(121)을 가공함으로써, 제2 다결정 실리콘막(115) 위에 제3 컨택트홀(도시하지 않음)이 형성된다. 또한, 동시에, 제3 실리콘 산화막(123), 제1 실리콘 질화막(121), 제1 실리콘 산화막(119), W 실리사이드막(118)을 가공함으로써, 제3 다결정 실리콘막(117) 위에 제4 컨택트홀(도시하지 않음)이 형성된다. 그 후, 포토레지스트가 제거된다.
이어서, 도 22에 도시한 바와 같이, 광식각 기술에 의해 포토레지스트(도시하지 않음)를 원하는 패턴으로 가공하고, 이 포토레지스트를 마스크로 하여, RIE법으로, 제3 실리콘 산화막(123)이 가공된다. 그 후, 포토레지스트가 제거된다. 이어서, 이온 주입법으로 원하는 영역에 도우펀트를 주입하고, RTA(Rapid Termal Annealing)법으로 예를 들면 950℃의 질소 분위기 내에서 가열하여 도우펀트를 활성화시킨다. 이어서, PVD법으로, 예를 들면 30㎚의 막두께의 Ti(티탄)막(126)을 겹치게 퇴적하는데, 예를 들면 550℃, 90분의 수소를 포함하는 질소성 분위기에서 가열시킨다. 계속해서, PVD법으로, Ti막(126) 위에 예를 들면 400㎚의 막두께의 제1 W막(127)이 퇴적된다. 그 후, CMP법으로, 제3 실리콘 산화막(123)이 노출될 때까지, Ti막(126) 및 제1 W막(127)이 평탄화된다. 그리고, 예를 들면 400℃, 30분의 수소와 질소의 혼합 가스로 가열된다.
이어서, 도 23에 도시한 바와 같이, 제3 실리콘 산화막(123), Ti막(126), 제1 W막(127) 위에 제4 실리콘 산화막(128)이 퇴적된다. 그리고, 광식각 기술에 의해, 포토레지스트(도시하지 않음)를 가공한 후, 이 포토레지스트를 마스크로 하여 제4 실리콘 산화막(128)이 가공되어, 제1 W막(127)의 일부가 노출된다. 그 후, 포토레지스트가 박리된다. 이어서, 제1 W막(127) 및 제4 실리콘 산화막(128) 위에배리어 메탈막(도시하지 않음)이 형성되고, 이 배리어 메탈막 위에 제2 W막(129)이 퇴적된다. 그 후, CMP법으로, 제4 실리콘 산화막(128)이 노출될 때까지, 배리어 메탈막 및 제2 W막(129)이 평탄화된다. 계속해서, 배리어 메탈막/Al-Cu막/배리어 메탈막으로 이루어지는 적층막(이하, 제1 메탈층이라고 칭함 : 130)이 퇴적된다. 그 후, 광식각법으로, 포토레지스트(도시하지 않음)를 가공하고, 이 포토레지스트를 마스크로 하여, 제1 메탈층(130)이 가공된다. 그 후, 포토레지스트가 박리된다.
이어서, 도 24에 도시한 바와 같이, HDPCVD(High Density Plasma Chemical Vapor Deposition: 고밀도 플라즈마 CVD)법으로, 제4 실리콘 산화막(128) 및 제1 메탈층(130) 위에 제5 실리콘 산화막(131)이 퇴적된다. 그 후, CMP법으로, 제5 실리콘 산화막(131)이 평탄해진다. 이어서, 광식각법으로 포토레지스트(도시하지 않음)를 가공한 후, 이 포토레지스트를 마스크로 하여 제5 실리콘 산화막(131)이 가공되고, 제1 메탈층(130)의 일부가 노출된다. 그 후, 포토레지스트가 박리된다. 이어서, 배리어 메탈막/Al-Cu막으로 이루어지는 적층막(이하, 제2 메탈층이라고 칭함 : 132)이 퇴적된다. 계속해서, 광식각법으로 포토레지스트를 가공한 후, 이 포토레지스트를 마스크로 하여 제2 메탈층(132)이 가공된다.
이어서, 도 18의 (a), 도 18의 (b)에 도시한 바와 같이, 플라즈마 CVD법으로, 제5 실리콘 산화막(131) 및 제2 메탈층(132) 위에 제6 실리콘 산화막(133)이 퇴적된다. 그 후, 예를 들면 400℃의 수소와 질소의 혼합 분위기 내에서 가열한다. 계속해서, 플라즈마 CVD법으로 제5 실리콘 산화막(131) 위에 제2 실리콘 질화막(134)이 퇴적된다. 이어서, 제2 실리콘 질화막(134) 위에 폴리이미드 수지(135)가 퇴적된다. 계속해서, 예를 들면 350℃에서 어닐링한 후, 폴리이미드 수지(135), 제2 실리콘 질화막(134), 제6 실리콘 산화막(133)이 가공되어, 제2 메탈층(132) 일부가 노출된다.
이상과 같이 하여 작성된 종래의 기억 소자에서는, 데이터 재기입의 반복 시험에서의 특성 저하가 현저하다. 특히, 재기입 시험을 반복한 후에 행해지는 고온방치 시험(data retention 시험)에서, "0" 데이터(부유 게이트 전극에 마이너스의 전하가 축적된 상태)가 "1" 데이터로 변화하는 불량이 발생하여, 보증 재기입 횟수를 증가시키는 것이 그동안 곤란하였다. 또한, 고온 방치 시험이란, 불휘발성 메모리에서는 데이터를 계속 보유하는 성능이 요구되고 있기 때문에, 이 성능을, 온도를 높힘으로써 가속하여 평가하는 시험이다.
본 발명은 상기 과제를 해결하기 위해 이루어진 것으로, 그 목적으로 하는 점은 데이터 보유 특성을 향상시킬 수 있는 불휘발성 반도체 기억 장치 및 그 제조 방법을 제공하는 것에 있다.
도 1의 (a)는 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치를 도시한 단면도.
도 1의 (b)는 도 1의 (a)의 수직 방향에 대한 불휘발성 반도체 기억 장치를 도시한 단면도.
도 2는 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정을 도시한 단면도.
도 3은 도 2에 이어지는, 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정을 도시한 단면도.
도 4는 도 3에 이어지는 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정을 도시한 단면도.
도 5는 도 4에 이어지는 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정을 도시한 단면도.
도 6은 도 5에 이어지는 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정을 도시한 단면도.
도 7은 도 6에 이어지는 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억장치의 제조 공정을 도시한 단면도.
도 8의 (a)는 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치를 도시한 단면도.
도 8의 (b)는 도 8의 (a)의 수직 방향에 대한 불휘발성 반도체 기억 장치를 도시한 단면도.
도 9는 도 3에 이어지는 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정을 도시한 단면도.
도 10은 도 9에 이어지는 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정을 도시한 단면도.
도 11은 도 10에 이어지는 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정을 도시한 단면도.
도 12는 도 11에 이어지는 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정을 도시한 단면도.
도 13의 (a)는 본 발명의 제3 실시예에 따른 불휘발성 반도체 기억 장치를 도시한 단면도.
도 13의 (b)는 도 13의 (a)의 수직 방향에 대한 불휘발성 반도체 기억 장치를 도시한 단면도.
도 14는 도 10에 이어지는 본 발명의 제3 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정을 도시한 단면도.
도 15는 도 14에 이어지는 본 발명의 제3 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정을 도시한 단면도.
도 16의 (a)는 본 발명의 제4 실시예에 따른 불휘발성 반도체 기억 장치를 도시한 단면도.
도 16의 (b)는 도 16의 (a)의 수직 방향에 대한 불휘발성 반도체 기억 장치를 도시한 단면도.
도 17은 도 14에 이어지는, 본 발명의 제4 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정을 도시한 단면도.
도 18의 (a)는 종래 기술에 의한 불휘발성 반도체 기억 장치를 도시한 단면도.
도 18의 (b)는 도 18(a)의 수직 방향에 대한 불휘발성 반도체 기억 장치를 도시한 단면도.
도 19는 종래 기술에 의한 불휘발성 반도체 기억 장치의 제조 공정을 도시한 단면도.
도 20은 도 19에 이어지는 종래 기술에 의한 불휘발성 반도체 기억 장치의 제조 공정을 도시한 단면도.
도 21은 도 20에 이어지는 종래 기술에 의한 불휘발성 반도체 기억 장치의 제조 공정을 도시한 단면도.
도 22는 도 21에 이어지는 종래 기술에 의한 불휘발성 반도체 기억 장치의 제조 공정을 도시한 단면도.
도 23은 도 22에 이어지는 종래 기술에 의한 불휘발성 반도체 기억 장치의제조 공정을 도시한 단면도.
도 24는 도 23에 이어지는 종래 기술에 의한 불휘발성 반도체 기억 장치의 제조 공정을 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : Al2O3막
11 : 반도체 기판
12 : 제1 게이트 절연막
13 : 소자 분리 절연막
14 : 제1 다결정 실리콘막
15 : 제2 다결정 실리콘막
16 : 제2 게이트 절연막
17 : 제3 다결정 실리콘막
18 : W 실리사이드막
19 : 제1 실리콘 산화막
20 : 제2 실리콘 산화막
21 : 제1 실리콘 질화막
22 : 절연막
22a : 제1 절연막
22b : 제2 절연막
23 : 제3 실리콘 산화막
24 : 제1 컨택트홀
25 : 제4 다결정 실리콘막
26 : Ti막
27 : 제1 W막
28 : 제4 실리콘 산화막
29 : 제2 W막
30 ： 제1 메탈층(배리어 메탈막/Al-Cu막/ 배리어 메탈막)
31 ： 제5 실리콘 산화막
32 ： 제2 메탈층(배리어 메탈막/Al-Cu막)
32' ： 제3 메탈층(Ti막/TiN막/Al-Cu막)
33 ： 제6 실리콘 산화막
34 ： 제2 실리콘 질화막
35 ： 폴리이미드 수지
본 발명은 상기 목적을 달성하기 위해 이하에 나타내는 수단을 이용하고 있다.
본 발명의 제1 시점에 의한 불휘발성 반도체 기억 장치는 기억 소자의 상층에, 질소가 첨가된 실리콘 산화막, Al이 첨가된 실리콘 산화막, Al의 산화물, Ti가첨가된 실리콘 산화막, 질소와 Al과 Ti의 3 종류 중 2 종류가 첨가된 실리콘 산화막, 질소와 Al과 Ti의 3 종류가 첨가된 실리콘 산화막, Ti의 산화물, Ti와 Al의 산화물, Ti, Ni, Co, Zr, Cu, Pt, V, Mg, U, Nd, La, Sc의 금속군 중 어느 하나로 이루어지는 단체 금속층, 이들 금속군 중 2개 이상의 금속이 전체에서 적어도 50% 이상 포함되어 있는 이원계 이상의 합금으로 이루어지는 층, 이 합금의 질화물로 이루어지는 층, 또는 이 합금의 수소화물로 이루어지는 층으로 이루어지는 군 중 적어도 하나 이상을 포함하는 층을 구비한다.
본 발명의 제2 시점에 의한 불휘발성 반도체 기억 장치의 제조 방법은 기억 소자의 상층에, 질소가 첨가된 실리콘 산화막, Al이 첨가된 실리콘 산화막, Al의 산화물, Ti가 첨가된 실리콘 산화막, 질소와 Al과 Ti의 3 종류 중 2 종류가 첨가된 실리콘 산화막, 질소와 Al와 Ti의 3 종류가 첨가된 실리콘 산화막, Ti의 산화물, Ti와 Al의 산화물, Ti, Ni, Co, Zr, Cu, Pt, V, Mg, U, Nd, La, Sc의 금속군 중 어느 하나로 이루어지는 단체 금속층, 이들 금속군 중 2개 이상의 금속이 전체에서 적어도 50% 이상 포함되어 있는 이원계 이상의 합금으로 이루어지는 층, 이 합금의 질화물로 이루어지는 층, 또는 이 합금의 수소화물로 이루어지는 층으로 된 군 중 적어도 하나이상을 포함하는 층을 형성한다.
종래의 불휘발성 반도체 기억 장치에 있어서, 데이터 보유 특성의 열화 등의 신뢰성이 저하하는 원인을 조사한 바, 외부 또는 제조 공정 중 "수소"가 큰 원인으로 되어 있는 것을 알 수 있었다. 그래서, 본 발명의 실시예에서는 데이터 보유 특성을 향상시키기 위해, 이 수소를 포획하는 층 또는 수소의 확산을 억제하는 층을 기억 소자부 위에 형성하는 것으로 한 것이다.
이러한 본 발명의 실시예를 이하에 도면을 참조하여 설명한다. 이것을 설명할 때, 전체 도면에 걸쳐 공통되는 부분에는 공통되는 참조 부호를 붙인다.
[제1 실시예]
제1 실시예는 수소를 포획하는 층 또는 수소의 확산을 억제하는 층으로서 Al2O3(알루미나)막을 이용하여, 이 Al2O3막을 기억 소자의 상층에 형성하는 것이다.
도 1의 (a)는 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 단면도를 도시한다. 도 1의 (b)는, 도 1의 (a)의 수직 방향에 대한 불휘발성 반도체 기억 장치의 단면도를 도시한다. 이하에, 제1 실시예에 따른 불휘발성 반도체 기억 장치의 구조에 대하여 설명한다.
도 1의 (a), 도 1의 (b)에 도시한 바와 같이, 제1 실시예에 따른 불휘발성 반도체 기억 장치는 기억 소자의 상층에, 수소를 포획하는 층 또는 수소의 확산을 억제하는 층으로서 Al2O3막(10)을 형성하고 있다. 그리고, 이 Al2O3막(10)은 기억 소자와 제2 메탈층(32) 사이에 위치하게 된다.
여기서, 기억 소자는 제1 및 제2 게이트 절연막(12, 16)과, 제1 및 제2 다결정 실리콘막(14, 15)으로 이루어지는 부유 게이트와, 제3 다결정 실리콘막(17)으로 이루어지는 제어 게이트와, W(텅스텐) 실리사이드막(18)과, 게이트의 마스크재로 되는 제1 실리콘 산화막(19)을 구비하고 있다. 그리고, 기억 소자를 피복하도록 제1 실리콘 질화막(21)이 형성되고, 기억 소자 사이에는 절연막(22)으로 매립되며,제1 실리콘 질화막(21) 및 절연막 위에 Al2O3막(10)이 형성되어 있다.
도 2 내지 도 15는 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정의 단면도를 도시한다. 이 도 2 내지 도 15는, 도 1 의 (b)와 같은 방향에서의 반도체 기억 장치의 단면도이다. 이하에, 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법에 대하여 설명한다. 또한, 기억 소자가 가공되고부터가 포인트이므로, 기억 소자의 가공 후부터 설명한다.
우선, 도 2에 도시한 바와 같이, 공지 기술을 이용하여, 반도체 기판(11) 위에 기억 소자가 형성된다. 또한, 소자 영역을 분리하기 위해, STI(Shallow Trench Isolation) 구조의 소자 분리 절연막(13)이 형성된다(도 1의 (a) 참조).
이어서, 도 3에 도시한 바와 같이, 예를 들면 800℃의 질소 분위기에서 가열하고, 계속해서 산화성 분위기에서 가열함으로써, 제1 내지 제3 다결정 실리콘막(14, 15, 17), 제2 게이트 절연막(16), W 실리사이드막(18)의 측면, 및 제1 게이트 절연막(12)의 표면에, 예를 들면 10㎚의 막두께의 제2 실리콘 산화막(20)이 퇴적된다. 계속해서, 이온 주입법으로, 소스/드레인 영역에 도우펀트가 주입된다. 그 후, 감압 CVD(Chemical Vapor Deposition)법으로, 제1 및 제2 실리콘 산화막(19, 20) 위에, 예를 들면 40㎚의 막두께의 제1 실리콘 질화막(21)을 퇴적시키고, 이 제1 실리콘 질화막(21)에 의해 기억 소자가 피복된다. 이어서, 상압 CVD법으로, 제1 실리콘 질화막(21) 위에, 예를 들면 300㎚의 막두께의 예를 들면 BPSG(Boron Phosphorous Silicate Glass)막으로 이루어지는 제1 절연막(22a)이퇴적된다. 그 후, 예를 들면 850℃의 질소 분위기에서 가열시킴에 따라, 제1 절연막(22a)을 리플로우시킨다. 이어서, 제1 절연막(22a) 위에, 예를 들면 300㎚의 막두께의 제2 절연막(22b)이 퇴적된다. 그 후, 예를 들면 850℃의 질소 분위기에서 가열시킴에 따라, 제2 절연막(22b)를 리플로우시킨다. 이하, 제1 및 제2 절연막(22a, 22b)은 절연막(22)이라고 칭한다.
이어서, 도 4에 도시한 바와 같이, CMP(Chemical Mechanical Polish)법으로, 스토퍼막인 제1 실리콘 질화막(21)이 노출될 때까지, 절연막(22)이 평탄화된다. 그 후, 예를 들면 850℃, 15분의 질소 분위기에서 가열하여 절연막(22)을 리플로우시키고, 계속해서 예를 들면 950℃의 질소 분위기에서 가열한다. 이어서, PVD(Physical Vapor Deposition)법으로, 제1 실리콘 질화막(21) 및 절연막(22) 위에, 예를 들면 10㎚의 막두께의 Al2O3막(10)이 퇴적된다. 그리고, 이 Al2O3막(10) 위에 플라즈마 CVD법으로, 예를 들면 350㎚의 막두께의 제3 실리콘 산화막(23)이 퇴적된다. 이어서, 광식각 기술로 포토레지스트(도시하지 않음)를 원하는 패턴으로 가공한 후, 이 포토레지스트를 마스크로 하여, RIE(Reactive Ion Etching)법으로, 제3 실리콘 산화막(23), Al2O3막(10), 절연막(22)을 가공하여, 제1 컨택트홀(24)이 형성된다. 그 후, 포토레지스트가 제거된다.
이어서, 제3 실리콘 산화막(23)을 마스크로 하여, RIE법으로 제1 컨택트홀(24)의 바닥부의 제1 실리콘 질화막(21), 제2 실리콘 산화막(20), 제1 게이트 절연막(12)을 반도체 기판(11)이 노출될 때까지 가공한다. 그 후, 제1 컨택트홀(24)의 측벽에 존재하는 생성물이 제거된다. 이어서, 감압 CVD법으로, 제1 컨택트홀(24) 안 및 제3 실리콘 산화막(23) 위에, 예를 들면 300㎚의 막두께의 제4 다결정 실리콘막(25)이 퇴적된다. 이어서, CDE법(Chemical Dry Etching)으로 제3 실리콘 산화막(23) 위에 퇴적한 제4 다결정 실리콘막(25)이 제거된다. 그 후, 제4 다결정 실리콘막(25)의 표면이 제3 실리콘 산화막(23)의 표면보다도 아래에 위치하도록, 제4 다결정 실리콘막(25)의 표면의 높이가 조정된다. 그리고, 예를 들면 950℃의 질소 분위기에서 가열된다.
이어서, 광식각 기술에 의해 포토레지스트(도시하지 않음)를 원하는 패턴으로 가공하고, 이 포토레지스트를 마스크로 하여, RIE법으로 제3 실리콘 산화막(23), 절연막(22), 제1 실리콘 질화막(21)을 가공함으로써, 반도체 기판(11) 위에 제2 컨택트홀(도시하지 않음)이 형성된다. 동시에, 제3 실리콘 산화막(23), 절연막(22), 제1 실리콘 질화막(21)을 가공함으로써, 제2 다결정 실리콘막(15) 위에 제3 컨택트홀(도시하지 않음)이 형성된다. 또한, 동시에 제3 실리콘 산화막(23), 제1 실리콘 질화막(21), 제1 실리콘 산화막(19), W 실리사이드막(18)을 가공함으로써, 제3 다결정 실리콘막(17) 위에 제4 컨택트홀(도시하지 않음)이 형성된다. 그 후, 포토레지스트가 제거된다.
이어서, 도 5에 도시한 바와 같이, 광식각 기술에 의해, 포토레지스트(도시하지 않음)를 원하는 패턴으로 가공하고, 이 포토레지스트를 마스크로 하여, RIE법으로, 제3 실리콘 산화막(23)이 가공된다. 그 후, 포토레지스트가 제거된다. 이어서, 이온 주입법으로 원하는 영역에 도우펀트를 주입하고, RTA(Rapid ThermalAnnealing)법으로 예를 들면 950℃의 질소 분위기 내에서 가열하여 도우펀트를 활성화시킨다. 이어서, PVD법으로, 예를 들면 30㎚의 막두께의 Ti(티탄)막(26)을 겹치게 퇴적하고, 예를 들면 550℃, 90분의 수소를 포함하는 질소성 분위기에서 가열시킨다. 계속해서, PVD법으로 Ti막(26) 위에 예를 들면 400㎚의 막두께의 제1 W막(27)이 퇴적된다. 그 후, CMP법으로 제3 실리콘 산화막(23)이 노출될 때까지, Ti막(26) 및 제1 W막(27)이 평탄화된다. 그리고, 예를 들면 400℃, 30분의 수소와 질소의 혼합 가스로 가열된다.
이어서, 도 6에 도시한 바와 같이, 제3 실리콘 산화막(23), Ti막(26), 제1 W막(27) 위에 제4 실리콘 산화막(28)이 퇴적된다. 그리고, 광식각 기술에 의해 포토레지스트(도시하지 않음)를 가공한 후, 이 포토레지스트를 마스크로 하여 제4 실리콘 산화막(28)이 가공되어, 제1 W막(27)의 일부가 노출된다. 그 후, 포토레지스트가 박리된다. 이어서, 제1 W막(27) 및 제4 실리콘 산화막(28) 위에 배리어 메탈막(도시하지 않음)이 형성되고, 이 배리어 메탈막 위에 제2 W막(29)이 퇴적된다. 그 후, CMP법으로, 제4 실리콘 산화막(28)이 노출될 때까지, 배리어 메탈막 및 제2 W막(29)이 평탄화된다. 계속해서, 배리어 메탈막/Al-Cu막/배리어 메탈막으로 이루어지는 적층막(이하, 제1 메탈층이라고 칭함 : 30)이 퇴적된다. 그 후, 광식각법으로, 포토레지스트(도시하지 않음)를 가공하고, 이 포토레지스트를 마스크로 하여, 제1 메탈층(30)이 가공된다. 그 후, 포토레지스트가 박리된다.
이어서, 도 7에 도시한 바와 같이, HDPCVD(High Density Plasma Chemical Vapor Deposition : 고밀도 플라즈마 CVD)법으로, 제4 실리콘 산화막(28) 및 제1메탈층(30) 위에 제5 실리콘 산화막(31)이 퇴적된다. 그 후, CMP법으로 제5 실리콘 산화막(31)이 평탄해진다. 이어서, 광식각법으로 포토레지스트(도시하지 않음)를 가공한 후, 이 포토레지스트를 마스크로 하여 제5 실리콘 산화막(31)이 가공되고, 제1 메탈층(30)의 일부가 노출된다. 그 후, 포토레지스트가 박리된다. 이어서, 배리어 메탈막/Al-Cu막으로 이루어지는 적층막(이하, 제2 메탈층이라고 칭함 : 32)이 퇴적된다. 계속해서, 광식각법으로 포토레지스트를 가공한 후, 이 포토레지스트를 마스크로 하여 제2 메탈층(32)이 가공된다.
이어서, 도 1의 (a), 도 1의 (b)에 도시한 바와 같이, 플라즈마 CVD법으로 제5 실리콘 산화막(31) 및 제2 메탈층(32) 위에 제6 실리콘 산화막(33)이 퇴적된다. 그 후, 예를 들면 400℃의 수소와 질소의 혼합 분위기 내에서 가열한다. 계속해서, 플라즈마 CVD법으로, 제5 실리콘 산화막(31) 위에 제2 실리콘 질화막(34)이 퇴적된다. 이어서, 제2 실리콘 질화막(34) 위에 폴리이미드 수지(35)가 퇴적된다. 이어서, 예를 들면 350℃에서 어닐링한 후, 폴리이미드 수지(35), 제2 실리콘 질화막(34), 제6 실리콘 산화막(33)이 가공되어, 제2 메탈층(32)의 일부가 노출된다.
상기 제1 실시예에서는 기억 소자로부터 상층으로 Al2O3막(10)을 퇴적시키는 예를 나타내었지만, 기억 소자보다 상층에 형성하는 층은, Al2O3막(10)에 한정되지 않고, 수소의 확산을 억제하는 층(수소의 포획이 가능한 층도 포함함)이면 된다. 이 수소의 확산을 억제하는 층으로는 예를 들면 다음과 같은 막을 예로 들 수 있다.
제1 예로서, 질소가 첨가된 실리콘 산화막을 들 수 있다. 이 질소가 첨가된 실리콘 산화막은 실리콘 산화막 내에 질소 원자를, 예를 들면 가속 에너지를 25keV, 도우즈량을 1×1015㎝-2로 이온 주입함으로써 형성해도 된다. 또한, 질소가 첨가된 실리콘 산화막은, 예를 들면 N2O나 NF3등과 같은 수소는 포함하지 않고 질소를 포함하는 가스를 이용하여, CVD법으로 형성해도 된다. 또한, 질소가 첨가된 실리콘 산화막은, 실리콘 산화막을 형성한 후, 예를 들면 800℃의 암모니아(NH3) 분위기에서 30분 정도 가열함으로써 형성해도 된다. 또한, 질소가 첨가된 실리콘 산화막은, HDPCVD법으로 형성해도 된다.
제2 예로서, Al이 첨가된 실리콘 산화막을 들 수 있다. 이 Al이 첨가된 실리콘 산화막은 실리콘 산화막 내에 Al을 이온 주입함으로써 형성해도 된다. 또한, Al이 첨가된 실리콘 산화막은 CVD법으로 형성해도 된다. 또한, Al이 첨가된 실리콘 산화막은 Al과 Si의 합금을 형성한 후, 산소 분위기 내에서 가열함으로써 형성해도 된다. 또한, Al이 첨가된 실리콘 산화막은 PVD법으로 형성해도 된다.
제3 예로서, Al의 산화물을 들 수 있다. 이 Al의 산화물은 CVD법으로 형성해도 된다. 또한, Al의 산화물은 PVD법으로 형성해도 된다. 또한, Al의 산화물은 Al을 형성한 후, 산소 분위기에서 가열함으로써 형성해도 된다.
제4 예로서, Ti가 첨가된 실리콘 산화막을 예로 들 수 있다. 이 Ti가 첨가된 실리콘 산화막은 실리콘 산화막 내에 Ti를 이온 주입함으로써 형성해도 된다.또한, Ti가 첨가된 실리콘 산화막은 CVD법으로 형성해도 된다.
제5 예로서, 질소, Al, Ti의 3 종류 중 2 종류가 첨가된 실리콘 산화막을 들 수 있다.
제6 예로서, 질소, Al, Ti의 3 종류가 첨가된 실리콘 산화막을 들 수 있다.
제7 예로서, Ti의 산화물을 들 수 있다. 이 Ti의 산화물은 CVD법으로 형성해도 된다. 또한, Ti의 산화물은 PVD법으로 형성해도 된다. 또한, Ti의 산화물은 Ti를 형성한 후, 산소 분위기에서 가열함으로써 형성해도 된다.
제8 예로서, Ti와 Al의 산화물을 들 수 있다.
제9 예로서, Ti, Ni, Co, Zr, Cu, Pt, V, Mg, U, Nd , La, Sc의 금속군 중 어느 하나로 이루어지는 단체 금속층, 이들 금속군 중 2개 이상의 금속이 전체에서 적어도 50% 이상 포함되어 있는 이원계 이상의 합금으로 이루어지는 층, 이 합금의 질화물로 이루어지는 층, 또는 이 합금의 수소화물로 이루어지는 층을 들 수 있다. 구체적으로는, 예를 들면 TiNi, Ti-Co, Ti-Cu, Ni-Zr, Ti-Pt, Zr-Cu 등이다.
상기 제1 실시예에 따르면, 기억 소자 위에 Al2O3막(10)을 형성하기 때문에, 기억 소자에 수소가 침입하는 것을 억제할 수 있다. 이 때문에, 데이터 기입 후의 임계값 전압의 분포를 이용하여, 데이터 보유 테스트(기억 보유 시간의 시험)를 행한 결과, 임계값 전압의 변동량이 종래에는 0.5V정도 있던 것이, 제1 실시예에서는 0.3V 이하로 감소하였다. 이와 같이, 제1 실시예에 따르면, 종래 기술과 비교하여 데이터 보유 특성을 향상시킬 수 있다.
또한, 제3 실리콘 산화막(23)을 질소가 첨가된 실리콘 산화막으로 해도 된다. 이 질소가 첨가된 실리콘 산화막은, 예를 들면 SiH4와 N2O와 N2를 이용하여 플라즈마 CVD법으로 형성할 수 있다. 이 경우에는, 기억 소자에 수소가 침입하는 것을 더 억제할 수 있어서, 데이터 보유 특성을 더 향상시킬 수 있다.
[제2 실시예]
제2 실시예는 Al2O3막을 형성하는 위치가 제1 실시예와 서로 다르며, Al2O3막을 실리콘 산화막을 개재하여 기억 소자 위에 형성하는 것이다.
도 8의 (a)는 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치의 단면도를 도시한다. 도 8의 (b)는, 도 8의 (a)의 수직 방향에 대한 불휘발성 반도체 기억 장치의 단면도를 도시한다. 이하에, 제2 실시예에 따른 불휘발성 반도체 기억 장치의 구조에 대하여 설명한다.
도 8의 (a), 도 8의 (b)에 도시한 바와 같이, 제2 실시예에 따른 불휘발성 반도체 기억 장치에 있어서, 제1 실시예와 상이한 점은, Al2O3막(10)을 제3 실리콘 산화막(23) 위에 형성하고 있는 것이다. 그리고, 제1 실시예와 마찬가지로, Al2O3막(10)은 기억 소자와 제2 메탈층(32) 사이에 위치하게 된다. 그 밖의 구조는 제1 실시예와 마찬가지이기 때문에 설명을 생략한다.
도 9 내지 도 12는 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정의 단면도를 도시한다. 이하에, 제2 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법에 대하여 설명한다. 여기서는, 상기 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법과 마찬가지의 공정은 설명을 생략하거나 또는 간략화하고, 상이한 공정만 설명한다.
우선, 제1 및 제2 절연막(22a, 22b)으로 이루어지는 절연막(22)이 형성되는 공정까지는 제1 실시예와 마찬가지이므로, 설명은 생략한다(도 2, 도 3 참조).
이어서, 도 9에 도시한 바와 같이, CMP법으로 스토퍼막인 제1 실리콘 질화막(21)이 노출될 때까지, 절연막(22)이 평탄화된다. 그 후, 예를 들면 850℃, 15분의 질소 분위기에서 가열하여 절연막(22)을 리플로우시키며, 계속해서 예를 들면 950℃의 질소 분위기에서 가열한다. 이어서, 플라즈마 CVD법으로, 제1 실리콘 질화막(21) 및 절연막(22) 위에, 예를 들면 350㎚의 막두께의 제3 실리콘 산화막(23)이 퇴적된다. 이어서, 광식각 기술로 포토레지스트(도시하지 않음)를 원하는 패턴으로 가공한 후, 이 포토레지스트를 마스크로 하여, RIE법으로 제3 실리콘 산화막(23) 및 절연막(22)을 가공하여, 제1 컨택트홀(24)이 형성된다. 그 후, 포토레지스트가 제거된다.
이어서, 제1 실시예와 마찬가지로, 제1 컨택트홀(24)의 바닥부의 제1 실리콘 질화막(21), 제2 실리콘 산화막(20), 제1 게이트 절연막(12)이 제거된 후, 제4 다결정 실리콘막(25)이 퇴적되고, 이 제4 다결정 실리콘막(25) 표면의 위치가 조정된다. 그 후, 제2 내지 제4 컨택트홀(도시하지 않음)이 형성된다.
이어서, 도 10에 도시한 바와 같이, 제3 실리콘 산화막(23)이 가공된 후, Ti막(26) 및 제1 W막(27)이 퇴적된다. 그 후, CMP법으로, 제3 실리콘 산화막(23)이 노출될 때까지 Ti막(26) 및 제1 W막(27)이 평탄화된다.
이어서, 도 11에 도시한 바와 같이, PVD법으로 제3 실리콘 산화막(23), Ti막(26), 제1 W막(27) 위에, 예를 들면 10㎚의 막두께의 Al2O3막(10)이 퇴적된다. 그리고, 이 Al2O3막(10) 위에 제4 실리콘 산화막(28)이 퇴적된다. 그리고, 제4 실리콘 산화막(28) 및 Al2O3막(10)이 가공되고, 제1 W막(27)의 일부가 노출된다. 이어서, 제1 W막(27) 및 제4 실리콘 산화막(28) 위에 제2 W막(29)이 퇴적되고, 이 제2 W막(29)이 평탄화된다. 계속해서, 제1 메탈층(30)이 퇴적되고, 이 제1 메탈층(30)이 가공된다.
이어서, 도 12에 도시한 바와 같이, HDPCVD법으로, 제4 실리콘 산화막(28) 및 제1 메탈층(30) 위에 제5 실리콘 산화막(31)이 퇴적되고, 이 제5 실리콘 산화막(31)이 평탄해진다. 이어서, 제5 실리콘 산화막(31)이 가공되어, 제1 메탈층(30)의 일부가 노출된다. 이어서, 제2 메탈층(32)이 퇴적되고, 이 제2 메탈층(32)이 가공된다.
이어서, 도 8의 (a), 도 8의 (b)에 도시한 바와 같이, 제6 실리콘 산화막(33), 제2 실리콘 질화막(34), 폴리이미드 수지(35)가 퇴적된다. 계속해서, 폴리이미드 수지(35), 제2 실리콘 질화막(34), 제6 실리콘 산화막(33)이 가공되어, 제2 메탈층(32)의 일부가 노출된다.
상기 제2 실시예에 따르면, 제1 실시예와 마찬가지의 효과를 얻을 수 있다.
또한, 제4 실리콘 산화막(28)을 질소가 첨가된 실리콘 산화막으로 해도 된다. 이 질소가 첨가된 실리콘 산화막은, 예를 들면 SiH4와 N2O와 N2을 이용하여 플라즈마 CVD법으로 형성할 수 있다.
[제3 실시예]
제3 실시예는 Al2O3막을 형성하는 위치가 제1 실시예와 서로 다르며, Al2O3막을 상층 배선 위의 실리콘 산화막 위에 형성하는 것이다.
도 13의 (a)는 본 발명의 제3 실시예에 따른 불휘발성 반도체 기억 장치의 단면도를 도시한다. 도 13의 (b)는 도 13의 (a)의 수직 방향에 대한 불휘발성 반도체 기억 장치의 단면도를 도시한다. 이하에, 제3 실시예에 따른 불휘발성 반도체 기억 장치의 구조에 대하여 설명한다.
도 13의 (a), 도 13의 (b)에 도시한 바와 같이, 제3 실시예에 따른 불휘발성 반도체 기억 장치에 있어서, 제1 실시예와 상이한 점은 Al2O3막(10)을 제2 메탈층(32) 위의 제6 실리콘 산화막(33) 위에 형성하고 있는 것이다. 그 밖의 구조는 제1 실시예와 마찬가지이기 때문에 설명을 생략한다.
도 14 내지 도 15는 본 발명의 제3 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정의 단면도를 도시한다. 이하에, 제3 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법에 대하여 설명한다. 여기서는, 상기 제1 및 제2 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법과 마찬가지의 공정은 설명을 생략하거나 간략화하여, 상이한 공정만 설명한다.
우선, Ti막(26) 및 제1 W막(27)이 형성되는 공정까지는 제2 실시예와 마찬가지이므로, 설명은 생략한다(도 2, 도 3, 도 9, 도 10 참조).
이어서, 도 14에 도시한 바와 같이 제3 실리콘 산화막(23), Ti막(26), 제1 W막(27) 위에 제4 실리콘 산화막(28)이 퇴적된다. 그리고, 제4 실리콘 산화막(28)이 가공되어, 제1 W막(27)의 일부가 노출된다. 이어서, 제1 W막(27) 및 제4 실리콘 산화막(28) 위에 제2 W막(29)이 퇴적되고, 이 제2 W막(29)이 평탄화된다. 계속해서, 제1 메탈층(30)이 퇴적되고, 이 제1 메탈층(30)이 가공된다.
이어서, 도 15에 도시한 바와 같이 HDPCVD법으로, 제4 실리콘 산화막(28) 및 제1 메탈층(30) 위에 제5 실리콘 산화막(31)이 퇴적되고, 이 제5 실리콘 산화막(31)이 평탄해진다. 이어서, 제5 실리콘 산화막(31)이 가공되어, 제1 메탈층(30)의 일부가 노출된다. 이어서, 제2 메탈층(32)이 퇴적되고, 이 제2 메탈층(32)이 가공된다.
이어서, 도 13의 (a), 도 13의 (b)에 도시한 바와 같이, HDPCVD법으로, 제5 실리콘 산화막(31) 및 제2 메탈층(32) 위에, 예를 들면 900㎚의 막두께의 제6 실리콘 산화막(33)이 퇴적된다. 그 후, 예를 들면 400℃의 수소와 질소의 혼합 분위기내에서 가열한다. 이어서, PVD법으로, 제6 실리콘 산화막(33) 위에 예를 들면 10㎚의 막두께의 Al2O3막(10)이 퇴적된다. 이어서, 플라즈마 CVD법으로, 제5 실리콘 산화막(31) 위에 제2 실리콘 질화막(34)이 퇴적된다. 이어서, 제2 실리콘 질화막(34) 위에 폴리이미드 수지(35)가 퇴적된다. 계속해서, 예를 들면 350℃에서 어닐링한 후, 폴리이미드 수지(35), 제2 실리콘 질화막(34), 제6 실리콘 산화막(33)이 가공되어, 제2 메탈층(32)의 일부가 노출된다.
상기 제3 실시예에 따르면, 제1 실시예와 마찬가지의 효과를 얻을 수 있다.
또한, 제6 실리콘 산화막(33)을, 질소가 첨가된 실리콘 산화막으로 해도 된다. 이 질소가 첨가된 실리콘 산화막은, 예를 들면 SiH4와 N2O와 N2를 이용하여 플라즈마 CVD법으로 형성할 수도 있고, SiH4와 N2O와 N2를 이용하여 HDPCVD법으로 형성할 수도 있다.
[제4 실시예]
제4 실시예는 상층 배선과 수소를 포획하는 층 또는 수소의 확산을 억제하는 층을 적층하여 형성한 것이다.
도 16의 (a)는 본 발명의 제4 실시예에 따른 불휘발성 반도체 기억 장치의 단면도를 도시한다. 도 16의 (b)는, 도 16의 (a)의 수직 방향에 대한 불휘발성 반도체 기억 장치의 단면도를 도시한다. 이하에, 제4 실시예에 따른 불휘발성 반도체 기억 장치의 구조에 대하여 설명한다.
도 16의 (a), 도 16의 (b)에 도시한 바와 같이, 제4 실시예에 따른 불휘발성 반도체 기억 장치에 있어서, 제1 실시예와 상이한 점은 제3 메탈층(32')을 Ti막/TiN막/Al-Cu막으로 이루어지는 적층막으로 형성하고 있는 것이다. 이러한 적층막은, 상기 제1 실시예에서도 설명한 바와 같이 수소를 포획하는 층 또는 수소의 확산을 억제하는 층으로 기능하는 데다가, 도전층으로서의 기능도 갖추고 있다. 또한, 제3 메탈층(32')은 제1 메탈층(30)에 전기적으로 접속하는 부분뿐만 아니라, 기억 소자의 상측에 전기적으로 고립된 부분을 형성해 두는 것이 바람직하다. 그밖의 구조는 제1 실시예와 마찬가지이기 때문에 설명을 생략한다.
도 17은 본 발명의 제4 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정의 단면도를 도시한다. 이하에, 제4 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법에 대하여 설명한다. 여기서는, 상기 제1 내지 제3 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법과 마찬가지의 공정은 설명을 생략하거나 간략화하고, 상이한 공정만 설명한다.
우선, 제1 메탈층(30)이 형성되는 공정까지는 제3 실시예와 마찬가지이기 때문에, 설명은 생략한다(도 2, 도 3, 도 9, 도 10, 도 14 참조).
이어서, 도 17에 도시한 바와 같이, HDPCVD법으로, 제4 실리콘 산화막(28) 및 제1 메탈층(30) 위에 제5 실리콘 산화막(31)이 퇴적된다. 그 후, CMP법으로, 제5 실리콘 산화막(31)이 평탄해진다. 이어서, 광식각법으로 포토레지스트(도시하지 않음)를 가공한 후, 이 포토레지스트를 마스크로 하여 제5 실리콘 산화막(31)이 가공되고, 제1 메탈층(30)의 일부가 노출된다. 그 후, 포토레지스트가 박리된다. 이어서, 제1 메탈층(30) 및 제5 실리콘 산화막(31) 위에 Ti막/TiN막/Al-Cu막으로 이루어지는 적층막(이하, 제3 메탈층이라고 칭함 : 32')이 퇴적된다. 이 제3 메탈층(32')은 예를 들면 25㎚의 막두께의 Ti막, 예를 들면 25㎚의 막두께의 TiN막, 예를 들면 800㎚의 막두께의 Al-Cu막이 아래로부터 순서대로 퇴적되어 있다. 계속해서, 광식각법으로 포토레지스트를 가공한 후, 이 포토레지스트를 마스크로 하여 제3 메탈층(32')이 가공된다. 이 때, 제3 메탈층(32')은 제1 메탈층(30)에 전기적으로 접속하는 부분뿐만 아니라, 기억 소자의 상측에 전기적으로 고립된 부분을 형성해 두면 된다.
이어서, 도 16의 (a), 도 16의 (b)에 도시한 바와 같이 HDPCVD법으로 제5 실리콘 산화막(31) 및 제3 메탈층(32') 위에 예를 들면 900㎚의 막두께의 제6 실리콘 산화막(33)이 퇴적된다. 그 후, 예를 들면 400℃의 수소와 질소의 혼합 분위기 내에서 가열한다. 이어서, 플라즈마 CVD법으로 제5 실리콘 산화막(31) 위에 제2 실리콘 질화막(34)이 퇴적된다. 이어서, 제2 실리콘 질화막(34) 위에 폴리이미드 수지(35)가 퇴적된다. 계속해서, 예를 들면 350℃에서 어닐링한 후, 폴리이미드 수지(35), 제2 실리콘 질화막(34), 제6 실리콘 산화막(33)이 가공되어, 제3 메탈층(32')의 일부가 노출된다.
상기 제4 실시예에 따르면, 제1 실시예와 마찬가지의 효과를 얻을 수 있다.
기타, 본 발명은 상기 각 실시예에 한정되는 것이 아니며, 실시 단계에서는 그 요지를 일탈하지 않은 범위에서, 다양하게 변형하는 것이 가능하다.
예를 들면, 배선의 만드는 방법에 대해서는, 상술한 방법에 한정되는 것은 아니다.
또한, 제1 내지 제4 실시예를 조합한 구조라도 무방하다. 또한, 제1 내지 제3 실시예에서, Al2O3막(10)과 같은 수소를 포획하는 층 또는 수소의 확산을 억제하는 층을 적층하여 형성해도 된다. 또한, 제4 실시예에서 제1 메탈층(30) 만, 제1 및 제3 메탈층(30, 32')의 양방을, 상층 배선과 수소를 포획하는 층 또는 수소의 확산을 억제하는 층을 적층하여 형성한 것으로 해도 된다.
또한, 상기 실시예에는 다양한 단계의 발명이 포함되어 있고, 개시되는 복수의 구성 요건에서의 적당한 조합에 의해 다양한 발명이 추출될 수 있다. 예를 들면, 실시예에 나타내는 전체의 구성 요건으로부터 몇개의 구성 요건이 삭제되어도 발명이 해결하고자 하는 과제의 란에서 설명한 과제를 해결할 수 있고, 발명의 효과의 란에서 설명되어 있는 효과가 얻어지는 경우에는, 이 구성 요건이 삭제된 구성이 발명으로서 추출될 수 있다.
이상 설명한 바와 같이 본 발명에 따르면, 데이터 보유 특성을 향상시킬 수 있는 불휘발성 반도체 기억 장치 및 그 제조 방법을 제공할 수 있다.

Claims (46)

  1. 기억 소자의 상층에,
    질소가 첨가된 실리콘 산화막, Al이 첨가된 실리콘 산화막, Al의 산화물, Ti가 첨가된 실리콘 산화막, 질소와 Al과 Ti의 3 종류 중 2 종류가 첨가된 실리콘 산화막, 질소와 Al와 Ti의 3 종류가 첨가된 실리콘 산화막, Ti의 산화물, Ti와 Al의 산화물, Ti, Ni, Co, Zr, Cu, Pt, V, Mg, U, Nd, La, Sc의 금속군 중 어느 하나로 이루어지는 단체 금속층, 이들 금속군 중 2개 이상의 금속이 적어도 전체의 50% 이상 포함되어 있는 이원계 이상의 합금으로 이루어지는 층, 이 합금의 질화물로 이루어지는 층, 또는 이 합금의 수소화물로 이루어지는 층
    으로 이루어지는 군 중 적어도 하나 이상을 포함하는 층을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 기억 소자의 상기 상층에 형성된 금속 배선층을 더 구비하고,
    상기 기억 소자와 상기 금속 배선층 사이에, 상기 금속 배선층의 상층 중 적어도 한쪽에 상기 군 중 적어도 하나 이상을 포함하는 층이 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 기억 소자의 상기 상층에 형성된 제1 금속 배선층과,
    상기 제1 금속 배선층의 상층에 형성된 제2 금속 배선층을 더 구비하고,
    상기 기억 소자와 상기 제1 금속 배선층 사이, 상기 제1 및 제2 금속 배선층 사이, 상기 제2 금속 배선층의 상층 중 적어도 어느 하나의 개소에, 상기 군 중 적어도 하나 이상을 포함하는 층이 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 기억 소자의 상기 상층에 형성된 금속 배선층을 더 구비하며,
    상기 군 중 적어도 하나 이상을 포함하는 층이 상기 금속 배선층과 적층되어 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 기억 소자의 상기 상층에 형성된 제1 금속 배선층과,
    상기 제1 금속 배선층의 상층에 형성된 제2 금속 배선층을 더 구비하고,
    상기 군 중 적어도 하나 이상을 포함하는 층이 상기 제1 및 제2 금속 배선층 중 적어도 한쪽과 적층되어 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 기억 소자의 상기 상층에 형성된 제1 금속 배선층과,
    상기 제1 금속 배선층과 동일면 위에 상기 제1 금속 배선층과 분리하여 형성되고, 또한 전기적으로 고립된 제2 금속 배선층을 더 구비하고,
    상기 군 중 적어도 하나 이상을 포함하는 층이 상기 제1 및 제2 금속 배선층과 적층되어 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  7. 제4항 내지 제6항 중 어느 한 항에 있어서,
    상기 군 중 적어도 하나 이상을 포함하는 층은 Ti 층인 것을 특징으로 하는 반도체 기억 장치.
  8. 제1항에 있어서,
    상기 질소가 첨가된 실리콘 산화막은, 실리콘 산화막 내에 질소 원자를 이온 주입함으로써 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  9. 제1항에 있어서,
    상기 질소가 첨가된 실리콘 산화막은, 수소는 포함하지 않고 질소를 포함하는 가스를 이용하여 CVD법에 의해 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  10. 제1항에 있어서,
    상기 질소가 첨가된 실리콘 산화막은, 실리콘 산화막을 형성한 후, 암모니아분위기에서 가열함으로써 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  11. 제1항에 있어서,
    상기 질소가 첨가된 실리콘 산화막은 HDPCVD법으로 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  12. 제1항에 있어서,
    상기 Al가 첨가된 실리콘 산화막은 실리콘 산화막 내에 Al을 이온 주입함으로써 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  13. 제1항에 있어서,
    상기 Al이 첨가된 실리콘 산화막은 CVD법으로 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  14. 제1항에 있어서,
    상기 Al이 첨가된 실리콘 산화막은 Al과 Si의 합금을 형성한 후, 산소 분위기에서 가열함으로써 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  15. 제1항에 있어서,
    상기 Al이 첨가된 실리콘 산화막은 PVD법으로 형성되어 있는 것을 특징으로하는 반도체 기억 장치.
  16. 제1항에 있어서,
    상기 Al의 산화물은 CVD법으로 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  17. 제1항에 있어서,
    상기 Al의 산화물은 PVD법으로 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  18. 제1항에 있어서,
    상기 Al의 산화물은 Al을 형성한 후, 산소 분위기에서 가열함으로써 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  19. 제1항에 있어서,
    상기 Ti가 첨가된 실리콘 산화막은 실리콘 산화막 내에 Ti를 이온 주입함으로써 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  20. 제1항에 있어서,
    상기 Ti가 첨가된 실리콘 산화막은 CVD법으로 형성되어 있는 것을 특징으로하는 반도체 기억 장치.
  21. 제1항에 있어서,
    상기 Ti의 산화물은 CVD법으로 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  22. 제1항에 있어서,
    상기 Ti의 산화물은 PVD법으로 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  23. 제1항에 있어서,
    상기 Ti의 산화물은 Ti를 형성한 후, 산소 분위기에서 가열함으로써 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  24. 기억 소자의 상층에,
    질소가 첨가된 실리콘 산화막, Al이 첨가된 실리콘 산화막, Al의 산화물, Ti가 첨가된 실리콘 산화막, 질소와 Al와 Ti의 3 종류 중 2 종류가 첨가된 실리콘 산화막, 질소와 Al과 Ti의 3 종류가 첨가된 실리콘 산화막, Ti의 산화물, Ti와 Al의 산화물, Ti, Ni, Co, Zr, Cu, Pt, V, Mg, U, Nd, La, Sc의 금속군 중 어느 하나로 이루어지는 단체 금속층, 이들 금속군 중 2개 이상의 금속이 적어도 전체의 50%이상 포함되어 있는 이원계 이상의 합금으로 이루어지는 층, 이 합금의 질화물로 이루어지는 층, 또는 이 합금의 수소화물로 이루어지는 층
    으로 이루어지는 군 중 적어도 하나 이상을 포함하는 층을 형성하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  25. 제24항에 있어서,
    상기 기억 소자의 상기 상층에 금속 배선층을 더 형성하고,
    상기 기억 소자와 상기 금속 배선층 사이, 상기 금속 배선층의 상층 중 적어도 한쪽에, 상기 군 중 적어도 하나 이상을 포함하는 층이 형성되어 있는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  26. 제24항에 있어서,
    상기 기억 소자의 상기 상층에 제1 금속 배선층을 형성하고,
    상기 제1 금속 배선층의 상층에 제2 금속 배선층을 형성하고,
    상기 기억 소자와 상기 제1 금속 배선층 사이, 상기 제1 및 제2 금속 배선층 사이, 상기 제2 금속 배선층의 상층 중 적어도 어느 한 개소에, 상기 군 중 적어도 하나 이상을 포함하는 층이 형성되어 있는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  27. 제24항에 있어서,
    상기 기억 소자의 상기 상층에 금속 배선층을 형성하고,
    상기 군 중 적어도 하나 이상을 포함하는 층이 상기 금속 배선층과 적층하여 형성되어 있는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  28. 제24항에 있어서,
    상기 기억 소자의 상기 상층에 제1 금속 배선층을 형성하고,
    상기 제1 금속 배선층의 상층에 제2 금속 배선층을 형성하며,
    상기 군 중 적어도 하나 이상을 포함하는 층이 상기 제1 및 제2 금속 배선층 중 적어도 한쪽과 적층되어 형성되어 있는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  29. 제24항에 있어서,
    상기 기억 소자의 상기 상층에 제1 금속 배선층을 형성함과 함께,
    상기 제1 금속 배선층과 동일면 위에 상기 제1 금속 배선층과 분리되고, 또한 전기적으로 고립된 제2 금속 배선층을 형성하며,
    상기 군 중 적어도 하나 이상을 포함하는 층이 상기 제1 및 제2 금속 배선층과 적층되어 형성되어 있는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  30. 제27항 내지 제29항 중 어느 한 항에 있어서,
    상기 군 중 적어도 하나 이상을 포함하는 층은 Ti 층인 것을 특징으로 하는반도체 기억 장치의 제조 방법.
  31. 제24항에 있어서,
    상기 질소가 첨가된 실리콘 산화막은 실리콘 산화막 내로 질소 원자를 이온 주입함으로써 형성되는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  32. 제24항에 있어서,
    상기 질소가 첨가된 실리콘 산화막은 수소는 포함하지 않고 또한 질소를 포함하는 가스를 이용하여, CVD법으로 형성되는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  33. 제24항에 있어서,
    상기 질소가 첨가된 실리콘 산화막은 실리콘 산화막을 형성한 후, 암모니아 분위기에서 가열함으로써 형성되는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  34. 제24항에 있어서,
    상기 질소가 첨가된 실리콘 산화막은 HDPCVD법으로 형성되는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  35. 제24항에 있어서,
    상기 Al가 첨가된 실리콘 산화막은 실리콘 산화막 내에 Al을 이온 주입함으로써 형성되는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  36. 제24항에 있어서,
    상기 Al이 첨가된 실리콘 산화막은 CVD법으로 형성되는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  37. 제24항에 있어서,
    상기 Al이 첨가된 실리콘 산화막은 Al과 Si의 합금을 형성한 후, 산소 분위기에서 가열함으로써 형성되는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  38. 제24항에 있어서,
    상기 Al이 첨가된 실리콘 산화막은 PVD법으로 형성되는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  39. 제24항에 있어서,
    상기 Al의 산화물은 CVD법으로 형성되는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  40. 제24항에 있어서,
    상기 Al의 산화물은 PVD법으로 형성되는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  41. 제24항에 있어서,
    상기 Al의 산화물은 Al을 형성한 후, 산소 분위기에서 가열함으로써 형성되는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  42. 제24항에 있어서
    상기 Ti가 첨가된 실리콘 산화막은 실리콘 산화막 내에 Ti를 이온 주입함으로써 형성되는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  43. 제24항에 있어서,
    상기 Ti가 첨가된 실리콘 산화막은 CVD법으로 형성되는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  44. 제24항에 있어서,
    상기 Ti의 산화물은 CVD법으로 형성되는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  45. 제24항에 있어서,
    상기 Ti의 산화물은 PVD법으로 형성되는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  46. 제24항에 있어서,
    상기 Ti의 산화물은 Ti를 형성한 후, 산소 분위기에서 가열함으로써 형성되는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
KR10-2003-0012268A 2002-04-04 2003-02-27 반도체 기억 장치 및 그 제조 방법 KR100482711B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002102818A JP2003297956A (ja) 2002-04-04 2002-04-04 半導体記憶装置及びその製造方法
JPJP-P-2002-00102818 2002-04-04

Publications (2)

Publication Number Publication Date
KR20030079674A true KR20030079674A (ko) 2003-10-10
KR100482711B1 KR100482711B1 (ko) 2005-04-14

Family

ID=28786275

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0012268A KR100482711B1 (ko) 2002-04-04 2003-02-27 반도체 기억 장치 및 그 제조 방법

Country Status (5)

Country Link
US (1) US7166889B2 (ko)
JP (1) JP2003297956A (ko)
KR (1) KR100482711B1 (ko)
CN (1) CN100514653C (ko)
TW (1) TWI233185B (ko)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7101813B2 (en) * 2002-12-04 2006-09-05 Micron Technology Inc. Atomic layer deposited Zr-Sn-Ti-O films
JP4340517B2 (ja) 2003-10-30 2009-10-07 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
JP4668981B2 (ja) * 2004-03-29 2011-04-13 インダストリー−ユニバーシティ・コーペレーション・ファウンデーション・ハンヤン・ユニバーシティ 重合体中のナノ結晶体を用いるフラッシュメモリ装置
US20050287747A1 (en) * 2004-06-29 2005-12-29 International Business Machines Corporation Doped nitride film, doped oxide film and other doped films
JP2006060138A (ja) 2004-08-23 2006-03-02 Toshiba Corp 半導体集積回路装置
US7081421B2 (en) * 2004-08-26 2006-07-25 Micron Technology, Inc. Lanthanide oxide dielectric layer
US7494939B2 (en) * 2004-08-31 2009-02-24 Micron Technology, Inc. Methods for forming a lanthanum-metal oxide dielectric layer
US7588988B2 (en) * 2004-08-31 2009-09-15 Micron Technology, Inc. Method of forming apparatus having oxide films formed using atomic layer deposition
US7235501B2 (en) * 2004-12-13 2007-06-26 Micron Technology, Inc. Lanthanum hafnium oxide dielectrics
US7662729B2 (en) * 2005-04-28 2010-02-16 Micron Technology, Inc. Atomic layer deposition of a ruthenium layer to a lanthanide oxide dielectric layer
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
JP2007088018A (ja) * 2005-09-20 2007-04-05 Renesas Technology Corp 半導体装置およびその製造方法
KR100687760B1 (ko) 2005-10-19 2007-02-27 한국전자통신연구원 급격한 금속-절연체 전이를 하는 절연체 및 그 제조방법,이를 이용한 소자
JP4205734B2 (ja) * 2006-05-25 2009-01-07 エルピーダメモリ株式会社 半導体装置の製造方法
US7879718B2 (en) * 2006-12-27 2011-02-01 Spansion Llc Local interconnect having increased misalignment tolerance
JP2008166594A (ja) 2006-12-28 2008-07-17 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
US8283224B2 (en) * 2008-12-23 2012-10-09 Texas Instruments Incorporated Ammonia pre-treatment in the fabrication of a memory cell
CN101562228B (zh) * 2009-05-27 2011-03-30 中山大学 一种非挥发性电阻存储元件及其制备方法
US8956944B2 (en) * 2011-03-25 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9012904B2 (en) * 2011-03-25 2015-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2013197187A (ja) * 2012-03-16 2013-09-30 Toshiba Corp 半導体装置及びその製造方法
US8835248B2 (en) * 2012-05-24 2014-09-16 Sandisk Technologies Inc. Method for forming metal wire

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2229575B (en) * 1989-03-22 1993-05-12 Intel Corp Method of reducing hot-electron degradation in semiconductor devices
JPH04177761A (ja) * 1990-11-09 1992-06-24 Mitsubishi Electric Corp 半導体記憶装置
JP2667605B2 (ja) 1991-02-21 1997-10-27 株式会社東芝 不揮発性半導体記憶装置およびその製造方法
US5343514A (en) * 1993-12-10 1994-08-30 Snyder Gary K Telephone line powered system
JPH07335641A (ja) * 1994-06-03 1995-12-22 Sony Corp シリコン酸化膜の形成方法及び半導体装置の酸化膜
JP3893480B2 (ja) * 1994-09-28 2007-03-14 株式会社リコー デジタル電子カメラ
US5656519A (en) 1995-02-14 1997-08-12 Nec Corporation Method for manufacturing salicide semiconductor device
JP3146962B2 (ja) * 1995-12-14 2001-03-19 日本電気株式会社 半導体記憶装置およびその製造方法
JP2917916B2 (ja) * 1996-06-12 1999-07-12 日本電気株式会社 強誘電体を用いた半導体集積回路とその製造方法
TW468253B (en) 1997-01-13 2001-12-11 Hitachi Ltd Semiconductor memory device
KR100269306B1 (ko) * 1997-07-31 2000-10-16 윤종용 저온처리로안정화되는금속산화막으로구성된완충막을구비하는집적회로장치및그제조방법
JPH1187633A (ja) * 1997-09-02 1999-03-30 Fujitsu Ltd 半導体装置の製造方法
JPH11111951A (ja) * 1997-09-30 1999-04-23 Sanyo Electric Co Ltd 半導体装置とその製造方法
US6027793A (en) * 1997-11-03 2000-02-22 Alusuisse Technology & Management Ltd. Packaging film
JP3447939B2 (ja) * 1997-12-10 2003-09-16 株式会社東芝 不揮発性半導体メモリ及びデータ読み出し方法
US6040605A (en) * 1998-01-28 2000-03-21 Hitachi, Ltd. Semiconductor memory device
JP3459355B2 (ja) * 1998-03-27 2003-10-20 株式会社東芝 半導体装置およびその製造方法
JP4130494B2 (ja) * 1998-03-30 2008-08-06 株式会社東芝 不揮発性半導体メモリ
US5918120A (en) * 1998-07-24 1999-06-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating capacitor-over-bit line (COB) dynamic random access memory (DRAM) using tungsten landing plug contacts and Ti/TiN bit lines
JP2000156480A (ja) * 1998-09-03 2000-06-06 Hitachi Ltd 半導体集積回路装置およびその製造方法
US5895239A (en) * 1998-09-14 1999-04-20 Vanguard International Semiconductor Corporation Method for fabricating dynamic random access memory (DRAM) by simultaneous formation of tungsten bit lines and tungsten landing plug contacts
JP3276007B2 (ja) * 1999-07-02 2002-04-22 日本電気株式会社 混載ｌｓｉ半導体装置
JP3837253B2 (ja) 1999-03-09 2006-10-25 三洋電機株式会社 不揮発性半導体記憶装置とその製造方法
JP3837258B2 (ja) * 1999-07-13 2006-10-25 三洋電機株式会社 不揮発性半導体記憶装置とその製造方法
US6242299B1 (en) 1999-04-01 2001-06-05 Ramtron International Corporation Barrier layer to protect a ferroelectric capacitor after contact has been made to the capacitor electrode
KR100308622B1 (ko) * 1999-04-12 2001-11-01 윤종용 디램 셀 캐패시터 및 제조 방법
JP2001085547A (ja) * 1999-09-17 2001-03-30 Sony Corp 不揮発性半導体記憶装置及びその読み出し方法
JP2003510839A (ja) * 1999-09-28 2003-03-18 シメトリックス・コーポレーション バリア層を有する集積回路およびその製造方法
US6635528B2 (en) * 1999-12-22 2003-10-21 Texas Instruments Incorporated Method of planarizing a conductive plug situated under a ferroelectric capacitor
KR100362189B1 (ko) * 1999-12-30 2002-11-23 주식회사 하이닉스반도체 수소 확산을 방지할 수 있는 산화막 및 티타늄막 이중층을구비하는 반도체 메모리 소자 및 그 제조 방법
JP3659161B2 (ja) * 2000-10-30 2005-06-15 日本電気株式会社 動画像符号化装置及びそれを用いたテレビ電話端末
KR100396470B1 (ko) * 2001-02-19 2003-09-03 삼성전자주식회사 비트라인 콘택패드를 갖는 불휘발성 메모리 장치 및 그제조방법
JP4657480B2 (ja) * 2001-03-27 2011-03-23 富士通セミコンダクター株式会社 半導体装置及びその製造方法
KR100421911B1 (ko) * 2001-09-20 2004-03-11 주식회사 하이닉스반도체 반도체 소자의 격리 영역 형성 방법
US6693321B1 (en) * 2002-05-15 2004-02-17 Advanced Micro Devices, Inc. Replacing layers of an intergate dielectric layer with high-K material for improved scalability

Also Published As

Publication number Publication date
CN1449044A (zh) 2003-10-15
KR100482711B1 (ko) 2005-04-14
CN100514653C (zh) 2009-07-15
JP2003297956A (ja) 2003-10-17
TWI233185B (en) 2005-05-21
US7166889B2 (en) 2007-01-23
TW200400600A (en) 2004-01-01
US20040013009A1 (en) 2004-01-22

Similar Documents

Publication Publication Date Title
KR100482711B1 (ko) 반도체 기억 장치 및 그 제조 방법
US7084037B2 (en) Semiconductor device and method of manufacturing the same
US6531347B1 (en) Method of making recessed source drains to reduce fringing capacitance
JP4003031B2 (ja) 半導体装置の製造方法
US8153487B2 (en) Semiconductor device and method for manufacturing the same
JP2014146816A (ja) 珪化コバルトを含むトランジスタゲートを有する半導体デバイス、及び、メモリデバイスのトランジスタゲートを製造する方法
US8263473B2 (en) Method of forming semiconductor devices
US6849500B2 (en) Method for manufacturing a nonvolatile memory device including an opening formed into an inverse-tapered shape
JP2003347511A (ja) 半導体記憶装置及びその製造方法
US6943082B2 (en) Method for manufacturing a nonvolatile memory device
US6011289A (en) Metal oxide stack for flash memory application
US7271062B2 (en) Non-volatile memory cell and fabricating method thereof and method of fabricating non-volatile memory
US7087487B2 (en) Method for fabricating nonvolatile memory device and method for fabricating semiconductor device
TWI239598B (en) Semiconductor memory device and manufacturing method thereof
JPH02277269A (ja) 不揮発性メモリ装置の製造方法
JP2006222277A (ja) 不揮発性半導体記憶装置およびその製造方法
US20060273322A1 (en) Silicon layer with high resistance and fabricating method thereof
JP2004273738A (ja) 半導体装置の製造方法及びｏｎｏ膜の成膜方法
JP2005228923A (ja) 半導体記憶装置およびその製造方法
KR19990005905A (ko) 비휘발성 메모리 셀의 플로팅 게이트 형성 방법
JP2007207971A (ja) 不揮発性半導体記憶装置およびその製造方法
JP2006253547A (ja) 半導体記憶装置及びその製造方法
JP2008098517A (ja) 半導体装置及びその製造方法
JP2003243540A (ja) 絶縁膜のエッチング方法及びそれを用いた半導体記憶装置の製造方法
JPH07147339A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110318

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee