CN100514653C - 非易失性半导体存储装置及其制造方法 - Google Patents

非易失性半导体存储装置及其制造方法 Download PDF

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CN100514653C CNB031066879A CN03106687A CN100514653C CN 100514653 C CN100514653 C CN 100514653C CN B031066879 A CNB031066879 A CN B031066879A CN 03106687 A CN03106687 A CN 03106687A CN 100514653 C CN100514653 C CN 100514653C
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Abstract

一种非易失性半导体存储装置及其制造方法，该非易失性半导体存储装置在具有形成于半导体衬底上的栅绝缘膜、形成于上述栅绝缘膜上的浮置栅、形成于上述浮置栅上的控制栅、邻接上述栅绝缘膜而形成在上述半导体衬底中的源极区域和漏极区域、以及连接上述漏极区域的接触层的存储元件的上层上具备添加有Al或Ti的硅氧化膜。该非易失性半导体存储装置可以进一步抑制氢气对存储元件的侵入，可以提高数据保持特性。

Description

非易失性半导体存储装置及其制造方法
技术领域
本发明涉及非易失性半导体存储装置及其制造方法。
背景技术
以下参照附图说明以往技术及其问题。
图18(a)，展示采用以往技术的非易失性半导体存储装置的断面图。图18(b)，展示相对图18(a)的垂直方向的非易失性半导体存储装置的断面图。如图18(a)、(b)所示，采用以往技术的非易失性半导体存储装置，在存储元件的上层，叠层有硅氧化膜123、128、131、133、硅氮化膜134、聚酰亚胺树脂135。
在此，存储元件具备第1以及第2栅绝缘膜112、116；由第1以及第2多晶硅膜114、115组成的浮置栅；由第3多晶硅膜117组成的控制栅；W(钨)硅化物膜118；成为栅的掩模材料的第1硅氧化膜119。而后，形成覆盖存储元件那样的第1硅氮化膜121，存储元件间用绝缘膜122埋入。
图19至图24，展示采用以往技术的非易失性半导体存储装置的制造工序的断面图。该图19至图24，是在和图18(b)同样的方向上的半导体存储装置的断面图。以下，说明采用以往技术的非易失性半导体存储装置的制造方法。进而，因为从加工存储元件开始是重点，所以从存储元件加工开始说明。
首先，如图19所示，用公知的技术，在半导体衬底111上形成存储元件。另外，为了隔离元件区域，形成STI(浅沟槽隔离)构造的元件隔离绝缘膜113(参照图18(a))。
以下，如图20所示，例如在800℃的氮气气氛中加热，接着通过在氧化性气氛气体中加热，在第1至第3多晶硅膜114、115、117、第2栅绝缘膜116、W硅化物膜118的侧面，以及第1栅绝缘膜112的表面上，例如淀积10nm膜厚度的第2硅氧化膜120。接着，通过离子注入法，在源极/漏极区域上注入掺杂剂。其后，用减压CVD(化学汽相淀积)法，在第1以及第2硅氧化膜119、120上，例如淀积40nm膜厚度的第1硅氮化膜121，用该第1硅氮化膜121覆盖存储元件。以下，用常压CVD法，在第1硅氮化膜121上，淀积由例如300nm膜厚度的例如BPSG(硼磷硅玻璃)膜组成的第1绝缘膜122a。其后，例如，通过在850℃的氮气气氛下加热，使第1绝缘膜122a回流。以下，在第1绝缘膜122a上，淀积例如300nm膜厚度的第2绝缘膜122b。其后，通过在例如850℃的氮气气氛下加热，使第2绝缘膜122b回流。以下，第1以及第2绝缘膜122a、122b称为绝缘膜122。
以下，如图21所示，用CMP(化学机械抛光)法，平坦化绝缘膜12，直至作为阻挡膜的第1硅氮化膜121露出。其后，例如在850℃、15分钟的氮气气氛中加热使绝缘膜122回流，接着，例如在950℃的氮气气氛下加热。接着，用等离子CVD法，在第1硅氮化膜121以及绝缘膜122上，淀积例如350nm膜厚度的第3硅氧化膜123。以下，用光蚀刻技术，在把光刻胶(未图示)加工成所希望的图案后，把该光刻胶作为掩模，用RIE(反应离子蚀刻)法，加工第3硅氧化膜123以及绝缘膜122，形成第1接触孔124。其后除去光刻胶。
以下，把第3硅氧化膜123作为掩模，用RIE法，把第1接触孔124的底部的第1硅氮化膜121、第2硅氧化膜120、第1栅绝缘膜112，加工至半导体衬底111露出。其后，除去在第1接触孔124侧壁上存在的生成物。以下，用减压CVD法，在第1接触孔124内以及第3硅氧化膜123上，淀积例如300nm膜厚度的第4多晶硅膜125。以下，用CDE法(化学干法蚀刻)，除去淀积在第3硅氧化膜123上的第4多晶硅膜125。其后，调整第4多晶硅膜125的表面高度，使得第4多晶硅膜125表面位于第3硅氧化膜123的表面之下。而后，例如在950℃的氮气气氛下加热。
以下，用光蚀刻技术，把光刻胶(未图示)加工为所希望的图案，以该光刻胶作为掩模，用RIE法，通过加工第3硅氧化膜123、绝缘膜122、第1硅氮化膜121，在半导体衬底111上形成第2接触孔(未图示)。同时，通过加工第3硅氧化膜123、绝缘膜122、第1硅氮化膜121，在第2多晶硅膜115上形成第3接触孔(未图示)。进而，同时通过加工第3硅氧化膜123、第1硅氮化膜121、第1硅氧化膜119、W硅化物118，在第3多晶硅膜117上形成第4接触孔(未图示)。其后，除去光刻胶。
以下，如图22所示，通过光蚀刻技术，把光刻胶(未图示)加工成所希望的图案，把该光刻胶作为掩模，用RIE法，加工第3硅氧化膜123。其后，除去光刻胶。以下，用离子注入法在所希望的区域注入掺杂剂，用RTA(快速热退火)法在例如950℃的氮气气氛中加热使掺杂剂活性化。以下，用PVD法，例如淀积30nm膜厚度的Ti(钛)膜126，在例如550℃、90分钟的含氢气的氮气气氛中加热。接着，用PVD法，在Ti膜126上，例如淀积400nm膜厚度的第1W膜127。其后，用CMP法，使Ti膜126以及第1W膜127平坦化，直至第3硅氮化膜123露出。而后，例如在400℃、30分钟的氢气和氮气的混合气体下加热。
以下，如图23所示，在第3硅氧化膜123、Ti膜126、第1的W膜127上，淀积第4硅氧化膜128。而后，在用光蚀刻技术，加工光刻胶(未图示)后，把该光刻胶作为掩模加工第4硅氧化膜128，第1W氧化膜27的一部分露出。其后，剥离光刻胶。以下，在第1W膜127以及第4硅氧化膜128上形成势垒金属膜(未图示)，在该势垒金属膜上淀积第2W膜129。其后，用CMP法平坦化势垒金属膜以及第2W膜129，至第4硅氧化膜128露出。接着，淀积由势垒金属膜/Al-Cu膜/势垒金属膜组成的叠层膜(以下，称为第1金属层)130。此后，由光蚀刻法，加工光刻胶(未图示)，把该光刻胶作为掩模，加工第1金属层130。其后，剥离光刻胶。
以下，如图24所示，用HDPCVD(高密度等离子体化学汽相淀积：高密度等离子CVD)法，在第4硅氧化膜128以及第1金属层130上，淀积第5硅氧化膜131。其后，用CMP法，使第5硅氧化膜131平坦。以下，在用光蚀刻法加工光刻胶(未图示)后，把该光刻胶作为掩模加工第5硅氧化膜131，第1金属层130的一部分露出。其后，剥离光刻胶。以下，淀积由势垒金属膜/Al-Cu膜组成的叠层膜(以下，称为第2金属层)132。接着，在用光蚀刻法加工光刻胶后，把该光刻胶作为掩模加工第2金属层132。
以下，如图18(a)、(b)所示，用等离子CVD法，在第5硅氧化膜131以及第2金属层132上，淀积第6硅氧化膜133。其后，在例如400℃的氢气和氮气的混合气氛中加热。接着，用等离子CVD法，在第5硅氧化膜131上淀积第2硅氮化膜134。以下，在第2硅氮化膜134上淀积聚酰亚胺树脂135。接着，例如在350℃下退火后，加工聚酰亚胺树脂135、第2硅氮化膜134、第6硅氧化膜133，第2金属层132的一部分露出。
在以上那样制成的以往的存储元件中，在数据改写的重复试验下的特性降低显著。特别，在重复改写试验后进行的高温放置试验(数据保持试验)中，产生“0”数据(在浮置栅电极上蓄积负电荷的状态)变为“1”数据的不良，增加保证改写次数变得困难。进而，所谓高温放置试验，因为在非易失性存储器中要求保持着数据的性能，所以通过提高温度加速该性能进行评价的试验。
发明内容
本发明就是为了解决上述问题提出的，其目的在于提供一种可以提高数据保持性能的非易失性半导体存储装置及其制造方法。
本发明为了实现上述目的，本发明提供一种非易失性半导体存储装置，在具有形成于半导体衬底上的栅绝缘膜、形成于上述栅绝缘膜上的浮置栅、形成于上述浮置栅上的控制栅、邻接上述栅绝缘膜而形成在上述半导体衬底中的源极区域和漏极区域、以及连接上述漏极区域的接触层的存储元件的上层上具备包含以下群中的至少1个以上的层：
添加有氮的硅氧化膜；添加有Al的硅氧化膜；Al的氧化物；添加有Ti的硅氧化膜；添加有氮和Al和Ti这3种中的2种的硅氧化膜；添加有氮和Al和Ti这3种的硅氧化膜；Ti的氧化物；Ti和Al的氧化物；由Ti、Ni、Co、Zr、Cu、Pt、V、Mg、U、Nd、La、Sc金属群中任意一种组成的单体金属层；由包含这些金属群中2种以上的金属占全体的至少50％以上的二元以上的合金组成的层；由该合金的氮化物组成的层；或者由该合金的氢化物组成的层。
更好是，所述的非易失性半导体存储装置还具备形成在上述存储元件的上述上层上的金属配线层，
在上述存储元件和上述金属配线层之间以及上述金属配线层的上层中的至少一方上形成有包含上述群中至少1个以上的层。
更好是，所述的非易失性半导体存储装置还具备形成在上述存储元件的上述上层上的第1金属配线层，和形成在上述第1金属配线层的上层上的第2金属配线层，
在上述存储元件和上述第1金属配线层之间、上述第1以及第2金属配线层之间以及上述第2金属配线层的上层的至少某1个上，形成包含上述群中至少1个以上的层。
更好是，所述的非易失性半导体存储装置，还具备形成在上述存储元件的上述上层上的金属配线层，
包含上述群中至少1个以上的层叠层上述金属配线层形成。
更好是，所述的非易失性半导体存储装置还具备形成在上述存储元件的上述上层上的第1金属配线层，和形成在上述第1金属配线层的上层上的第2金属配线层，
包含上述群中至少1个以上的层通过叠层上述第1以及第2金属配线层的至少一方形成。
更好是，所述的非易失性半导体存储装置还具备形成在上述存储元件的上述上层上的第1金属配线层，和在和上述第1金属配线层在同一面上和上述第1金属配线层分开形成，并且电气孤立的第2金属配线层，
包含上述群中至少1个以上的层通过叠层上述第1以及第2金属配线层形成。
更好是，所述的非易失性半导体存储装置包含上述群中至少1个以上的层是Ti层。
更好是，上述添加有氮的硅氧化膜，通过向硅氧化膜中离子注入氮原子形成。
更好是，上述添加有氮的硅氧化膜，使用不包含氢气并且包含氮气的气体，用CVD法形成。
更好是上述添加有氮的硅氧化膜，在形成硅氧化膜后，通过在氨气氛下加热形成。
更好是，上述添加有氮的硅氧化膜，通过HDPCVD法形成。
更好是，上述添加有Al的硅氧化膜，通过在硅氧化膜中离子注入Al形成。
更好是，上述添加有Al的硅氧化膜，用CVD法形成。
更好是，上述添加有Al的硅氧化膜，在形成Al和Si的合金后，通过在氧气气氛中加热形成。
更好是，上述添加有Al的硅氧化膜，用PVD法形成。
更好是，上述Al的氧化物用CVD法形成。
更好是，上述Al的氧化物用PVD法形成。
更好是，上述Al的氧化物，在形成Al后通过在氧气气氛中加热形成。
更好是，上述添加有Ti的硅氧化膜，通过在硅氧化膜中离子注入Ti形成。
更好是，上述添加有Ti的硅氧化膜，用CVD法形成。
更好是，上述Ti的氧化物，用CVD法形成。
更好是，上述Ti的氧化物，用PVD法形成。
更好是，上述Ti的氧化物，在形成Ti后，通过在氧气气氛中加热形成。
而且，为了实现上述目的，本发明提供一种非易失性半导体存储装置的制造方法，包括：
在半导体衬底中形成源极区域和漏极区域、在与上述源极区域和漏极区域邻接的上述半导体衬底上形成栅绝缘膜、在上述栅绝缘膜上形成浮置栅、在上述浮置栅上形成控制栅来形成存储元件的工序；和
在上述存储元件的上层上形成至少包含以下群中的1个以上的层的工序：添加有氮的硅氧化膜；添加有Al的硅氧化膜；Al的氧化物；添加有Ti的硅氧化膜；添加有氮和Al和Ti这3种中的2种的硅氧化膜；添加有氮和Al和Ti这3种的硅氧化膜；Ti的氧化物；Ti和Al的氧化物；由Ti、Ni、Co、Zr、Cu、Pt、V、Mg、U、Nd、La、Sc的金属群中任意一种组成的单体金属层；由包含这些金属群中2个以上的金属占全体的至少50％以上的二元以上的合金组成的层；由该合金的氮化物组成的层；或者由该合金的氢化物组成的层。
更好是，在上述存储元件的上述上层上进一步形成金属配线层，
在上述存储元件和上述金属配线层之间以及上述金属配线层的上层的至少一方上，形成包含上述群中至少1个以上的层。
更好是，在上述存储元件的上述上层上形成第1金属配线层，在上述第1金属配线层的上层上形成的第2金属配线层，在上述存储元件和上述第1金属配线层之间、上述第1以及第2金属配线层之间以及上述第2金属配线层的上层的至少某1个上形成包含上述群中至少1个以上的层。
更好是，在上述存储元件的上述上层上形成金属配线层，
包含在上述群中至少1个以上的层叠层上述金属配线层形成。
更好是，在上述存储元件的上述上层上形成第1金属配线层，
在上述第1金属配线层的上层上形成第2金属配线层，
包含上述群中至少1个以上的层通过叠层上述第1以及第2金属配线层的至少一方形成。
更好是，在上述存储元件的上述上层上形成第1金属配线层的同时，
在和上述第1金属配线层在同一面上形成和上述第1金属配线层分开，并且电气孤立的第2金属配线层，
包含上述群中至少1个以上的层通过叠层上述第1以及第2金属配线层形成。
更好是，包含上述群中至少1个以上的层是Ti层。
更好是，上述添加有氮的硅氧化膜，通过向硅氧化膜中离子注入氮原子形成。
更好是，上述添加有氮的硅氧化膜，使用不包含氢气并且包含氮气的气体，用CVD法形成。
更好是，上述添加有氮的硅氧化膜，在形成硅氧化膜后，通过在氨气氛下加热形成。
更好是，上述添加有氮的硅氧化膜，通过HDPCVD法形成。
更好是，上述添加有Al的硅氧化膜，通过在硅氧化膜中离子注入Al形成。
更好是，上述添加有Al的硅氧化膜，用CVD法形成。
更好是，上述添加有Al的硅氧化膜，在形成Al和Si的合金后，通过在氧气气氛中加热形成。
更好是，上述添加有Al的硅氧化膜，用PVD法形成。
更好是，上述Al的氧化物，用CVD法形成。
更好是，上述Al的氧化物，用PVD法形成。
更好是，上述Al的氧化物，在形成Al后，通过在氧气气氛中加热形成。
更好是，上述添加有Ti的硅氧化膜，通过在硅氧化膜中离子注入Ti形成。
更好是，上述添加有Ti的硅氧化膜，用CVD法形成。
更好是，上述Ti的氧化物，用CVD法形成。
更好是，上述Ti的氧化物，用PVD法形成。
更好是，上述Ti的氧化物，在形成Ti后，通过在氧气气氛中加热形成。
另外，本发明的非易失性半导体装置，在存储元件的上层，至少包含以下群中的1个以上的层：添加有氮的硅氧化膜；添加有Al的硅氧化膜；Al的氧化物；添加有Ti的硅氧化膜；添加有氮和Al和Ti这3种中的2种的硅氧化膜；添加有氮和Al和Ti这3种的硅氧化膜；Ti的氧化物；Ti和Al的氧化物；由Ti、Ni、Co、Zr、Cu、Pt、V、Mg、U、Nd、La、Sc金属群中任意一种组成的单体金属层；由包含这些金属群中2个以上的金属占全体的至少50％以上的二元以上的合金组成的层；由该合金的氮化物组成的层；或者由该合金的氢化物组成的层。
另外，本发明的非易失性半导体存储装置的制造方法，在存储元件的上层上，形成至少包含以下群中的1个以上的层，添加有氮的硅氧化膜；添加有Al的硅氧化膜；Al的氧化物；添加有Ti的硅氧化膜；添加有氮和Al和Ti这3种中的2种的硅氧化膜；添加有氮和Al和Ti这3种的硅氧化膜；Ti的氧化物；Ti和Al的氧化物；由Ti、Ni、Co、Zr、Cu、Pt、V、Mg、U、Nd、La、Sc的金属群中任意一种组成的单体金属层；由包含这些金属群中2个以上的金属占全体的至少50％以上的二元以上的合金组成的层；由该合金的氮化物组成的层；或者由该合金的氢化物组成的层。
本发明提供一种非易失性半导体存储装置，在具有形成于半导体衬底上的栅绝缘膜、形成于上述栅绝缘膜上的浮置栅、形成于上述浮置栅上的控制栅、邻接上述栅绝缘膜而形成在上述半导体衬底中的源极区域和漏极区域、以及连接上述漏极区域的接触层的存储元件的上层上具备添加有Al或Ti的硅氧化膜。
更好是，所述的非易失性半导体存储装置还具备形成在上述存储元件的上述上层上的金属配线层，
在上述存储元件和上述金属配线层之间以及上述金属配线层的上层中的至少一方上形成有添加有Al或Ti的硅氧化膜。
更好是，所述的非易失性半导体存储装置还具备形成在上述存储元件的上述上层上的第1金属配线层，和形成在上述第1金属配线层的上层上的第2金属配线层，
在上述存储元件和上述第1金属配线层之间、上述第1以及第2金属配线层之间以及上述第2金属配线层的上层的至少某1个上，形成添加有Al或Ti的硅氧化膜。
更好是，所述的非易失性半导体存储装置，还具备形成在上述存储元件的上述上层上的金属配线层，
添加有Al或Ti的硅氧化膜与上述金属配线层层叠地形成。
更好是，所述的非易失性半导体存储装置还具备形成在上述存储元件的上述上层上的第1金属配线层，和形成在上述第1金属配线层的上层上的第2金属配线层，
添加有Al或Ti的硅氧化膜与上述第1以及第2金属配线层的至少一方层叠地形成。
更好是，所述的非易失性半导体存储装置还具备形成在上述存储元件的上述上层上的第1金属配线层，和在和上述第1金属配线层在同一面上和上述第1金属配线层分开形成并且电气孤立的第2金属配线层，
添加有Al或Ti的硅氧化膜与上述第1以及第2金属配线层层叠地形成。
更好是，上述添加有Al或Ti的硅氧化膜通过在硅氧化膜中离子注入Al或Ti形成。
更好是，上述添加有Al或Ti的硅氧化膜用CVD法形成。
更好是，上述添加有Al的硅氧化膜通过在形成Al和Si的合金后在氧气气氛中加热形成。
更好是，上述添加有Al的硅氧化膜用PVD法形成。
而且，为了实现上述目的，本发明提供一种非易失性半导体存储装置的制造方法，包括：
在半导体衬底中形成源极区域和漏极区域、在与上述源极区域和漏极区域邻接的上述半导体衬底上形成栅绝缘膜、在上述栅绝缘膜上形成浮置栅、在上述浮置栅上形成控制栅来形成存储元件的工序；和
在上述存储元件的上层上形成添加有Al或Ti的硅氧化膜的工序。
更好是，在上述存储元件的上述上层上进一步形成金属配线层，
在上述存储元件和上述金属配线层之间以及上述金属配线层的上层的至少一方上，形成上述添加有Al或Ti的硅氧化膜。
更好是，在上述存储元件的上述上层上形成第1金属配线层，在上述第1金属配线层的上层上形成的第2金属配线层，在上述存储元件和上述第1金属配线层之间、上述第1以及第2金属配线层之间以及上述第2金属配线层的上层的至少某1个上形成上述添加有Al或Ti的硅氧化膜。
更好是，在上述存储元件的上述上层上形成金属配线层，
上述添加有Al或Ti的硅氧化膜与上述金属配线层层叠地形成。
更好是，在上述存储元件的上述上层上形成第1金属配线层，
在上述第1金属配线层的上层上形成第2金属配线层，
上述添加有Al或Ti的硅氧化膜与上述第1以及第2金属配线层的至少一方层叠地形成。
更好是，在上述存储元件的上述上层上形成第1金属配线层的同时，
在和上述第1金属配线层相同的面上形成与上述第1金属配线层分开并且电气孤立的第2金属配线层，
添加有Al或Ti的硅氧化膜与上述第1以及第2金属配线层层叠地形成。
更好是，上述添加有Al或Ti的硅氧化膜通过在硅氧化膜中离子注入Al或Ti形成。
更好是，上述添加有Al或Ti的硅氧化膜用CVD法形成。
更好是，上述添加有Al的硅氧化膜通过在形成Al和Si的合金后在氧气气氛中加热形成。
更好是，上述添加有Al的硅氧化膜用PVD法形成。
如上所述如果采用本发明，则可以提供能够提高数据保持特性的非易失性半导体存储装置及其制造方法。
附图说明
图1(a)是展示本发明的实施方式1的非易失性半导体存储装置的断面图，图1(b)是展示相对和图1(a)垂直方向的非易失性半导体存储装置的断面图。
图2是展示本发明的实施方式1的非易失性半导体存储装置的制造工序的断面图。
图3是接着图2展示本发明的实施方式1的非易失性半导体存储装置的制造工序的断面图。
图4是接着图3展示本发明的实施方式1的非易失性半导体存储装置的制造工序的断面图。
图5是接着图4展示本发明的实施方式1的非易失性半导体存储装置的制造工序的断面图。
图6是接着图5展示本发明的实施方式1的非易失性半导体存储装置的制造工序的断面图。
图7是接着图6展示本发明的实施方式1的非易失性半导体存储装置的制造工序的断面图。
图8(a)是展示本发明的实施方式2的非易失性半导体存储装置的断面图，图8(b)是展示相对和图8(a)垂直方向的非易失性半导体存储装置的断面图。
图9是接着图3展示本发明的实施方式2的非易失性半导体存储装置的制造工序的断面图。
图10是接着图9展示本发明的实施方式2的非易失性半导体存储装置的制造工序的断面图。
图11是接着图10展示本发明的实施方式2的非易失性半导体存储装置的制造工序的断面图。
图12是接着图11展示本发明的实施方式2的非易失性半导体存储装置的制造工序的断面图。
图13(a)是展示本发明的实施方式3的非易失性半导体存储装置的断面图，图13(b)是展示相对和图13(a)垂直方向的非易失性半导体存储装置的断面图。
图14是接着图10展示本发明的实施方式3的非易失性半导体存储装置的制造工序的断面图。
图15是接着图14展示本发明的实施方式3的非易失性半导体存储装置的制造工序的断面图。
图16(a)是展示本发明的实施方式4的非易失性半导体存储装置的断面图，图16(b)是展示相对和图16(a)垂直方向的非易失性半导体存储装置的断面图。
图17是接着图14展示本发明的实施方式4的非易失性半导体存储装置的制造工序的断面图。
图18(a)是采用以往技术的非易失性半导体存储装置的断面图，图18(b)是展示相对和图18(a)垂直方向的非易失性半导体存储装置的断面图。
图19是展示采用以往技术的非易失性半导体存储装置的制造工序的断面图。
图20是接着图19展示采用以往技术的非易失性半导体存储装置的制造工序的断面图。
图21是接着图20展示采用以往技术的非易失性半导体存储装置的制造工序的断面图。
图22是接着图21展示采用以往技术的非易失性半导体存储装置的制造工序的断面图。
图23是接着图22展示采用以往技术的非易失性半导体存储装置的制造工序的断面图。
图24是接着图23展示采用以往技术的非易失性半导体存储装置的制造工序的断面图。
具体实施方式
在以往的非易失性半导体存储装置中，通过调查数据保持特性劣化等的可靠性下降的原因，可知外部或者制造工序中的“氢”是主要原因。因而，在本发明的实施方式中，为了提高数据保持特性，把捕获氢的层或者抑制氢扩散的层形成在存储元件部上。
以下参照附图说明这样的本发明的实施方式。在该说明中，在全部图中，相同的部分上标注相同的符号。
[实施方式1]
实施方式1，作为捕获氢的层或者抑制氢扩散的层使用Al2O3(氧化铝)膜，在存储元件的上层上形成该Al2O3膜。
在图1(a)中，展示本发明的实施方式1的非易失性半导体存储装置的断面图。图1(b)展示相对图1(a)的垂直方向的非易失性半导体存储装置的断面图。以下，说明涉及实施方式1的非易失性半导体存储装置的构造。
如图1(a)、(b)所示，涉及实施方式1的非易失性半导体存储装置，在存储元件的上层，作为捕获氢的层或者抑制氢扩散的层形成Al2O3膜10。而后，该Al2O3膜10，位于存储元件和第2金属层32之间。
在此，存储元件具备：第1以及第2栅极绝缘膜12、16；由第1以及第2多晶硅膜14、15组成的浮置栅极；由第3多晶硅膜17组成的控制栅极；W(钨)硅化物膜18；由成为栅极的掩模材料的第1硅氧化膜19。而后，形成第1硅氮化膜21，覆盖存储元件，存储元件之间用绝缘膜22埋入，在该第1硅氮化膜21以及绝缘膜上形成Al2O3膜10。
图2至图15展示涉及本发明的实施方式1的非易失性半导体存储装置的制造工序的断面图。该图2至图15，是在和图1(b)同样的方向上的半导体存储装置的断面图。以下，说明涉及实施方式1的非易失性半导体存储装置的制造方法。进而，因为加工存储元件后是重点，所以从存储元件加工后说明。
首先，如图2所示，用公知的技术，在半导体衬底11上形成存储元件。另外，为了隔离元件区域，形成STI(浅沟槽隔离)构造的元件隔离绝缘膜13(参照图1(a))。
以下，如图3所示，例如在800℃的氮气气氛下加热，接着通过在氧化性气体气氛中加热，在第1至第3多晶硅膜14、15、17，第2栅绝缘膜16、W硅化物膜18的侧面，以及第1栅极绝缘膜12的表面上，淀积例如10nm膜厚度的第2硅氧化膜20。接着，用离子注入法，在源极/漏极区域上注入掺杂剂。其后，用减压CVD(化学汽相淀积)法，在第1以及第2硅氧化膜19、20上，淀积例如40nm的膜厚度的第1硅氮化膜21，用该第1硅氮化膜21覆盖存储元件。以下，用常压CVD法，在第1硅氮化膜21上，淀积例如由300nm膜厚度的例如BPSG(硼磷硅玻璃)膜组成的第1绝缘膜22a。其后，例如通过在850℃氮气气氛下加热，使第1绝缘膜22a回流。以下，在第1绝缘膜22a上，淀积例如300nm膜厚度的第2绝缘膜22b。其后，通过在例如850℃的氮气气氛下加热，使第2绝缘膜22b回流。以下，第1以及第2绝缘膜22a、22b称为绝缘膜22。
以下，如图4所示，用CMP(化学机械抛光)法，平坦化绝缘膜22，直至作为阻挡膜的第1硅氮化膜21露出。其后，例如在850℃、15分钟的氮气气氛下加热使绝缘膜22回流，接着，例如在950℃的氮气气氛下加热。接着，用PVD(物理汽相淀积)法，在第1硅氮化膜21以及绝缘膜22上，例如淀积10nm的膜厚度的Al2O3膜10。而后，在该Al2O3膜10上，用等离子CVD法，淀积例如350nm膜厚度的第3硅氧化膜23。以下，在用光蚀刻技术，把光刻胶(未图示)加工成所希望的图案后，把该光刻胶作为掩模，用RIE(反应离子蚀刻)法，加工第3硅氧化膜23、Al2O3膜10、绝缘膜22，形成第1接触孔24。其后，除去光刻胶。
以下，把第3硅氧化膜23作为掩模，用RIE法，加工第1接触孔24的底部的第1硅氮化膜21、第2硅氧化膜20、第1栅极绝缘膜12，直至半导体衬底11露出。其后，除去在第1接触孔24的侧壁存在的生成物。以下，通过减压CVD法，在第1接触孔24内以及第3硅氧化膜23上，淀积例如300nm的膜厚度的第4多晶硅膜25。以下，用CDE法(化学干法蚀刻)，除去淀积在第3硅氧化膜23上的第4多晶硅膜25。其后，调整第4多晶硅膜25的表面的高度，使第4多晶硅膜25的表面与第3硅氧化膜膜23的表面相比位于其下。而后，例如在950℃的氮气气氛下加热。
以下，通过光蚀刻技术，把光刻胶(未图示)加工成所希望的图案，把该光刻胶作为掩模，用RIE法，通过加工第3硅氧化膜23、绝缘膜22、第1硅氮化膜21，在半导体衬底11上形成第2接触孔(未图示)。同时，通过加工第3硅氧化膜23、绝缘膜22、第1硅氮化膜21，在第2多晶硅膜15上形成第3接触孔(未图示)。进而，同时，通过加工第3硅氧化膜23、第1硅氮化膜21、第1硅氧化膜19、W硅化物膜18，在第3多晶硅膜17上形成第4接触孔(未图示)。其后，除去光刻胶。
以下，如图5所示，通过光蚀刻技术，把光刻胶(未图示)加工成所希望的图案，把该光刻胶作为掩模，用RIE法，加工第3硅氧化膜23。其后，除去光刻胶。以下，用离子注入法在所希望的区域上注入掺杂剂，用RTA(快速热退火)法在950℃的氮气气氛中加热使掺杂剂活性化。接着，用PVD法，例如淀积30nm膜厚度的Ti(钛)膜26重叠，例如在包含550℃、90分钟的氢气的氮气气体气氛下加热。接着，用PVD法，在Ti膜26上，淀积例如400nm膜厚度的第1W膜27。此后，用CMP法，平坦化Ti膜26以及第1W膜27，直至第3硅氧化膜23。而后，在例如400℃、30分的氢气和氮气的混合气体下加热。
以下，如图6所示，在第3硅氧化膜23、Ti膜26、第1W膜27上，淀积第4硅氧化膜28。而后，在用光蚀刻技术加工光刻胶(未图示)后，把该光刻胶作为掩模加工第4硅氧化膜28，第1W膜27的一部分露出。而后，剥离光刻胶。以下，在第1W膜27以及第4硅氧化膜28上形成势垒金属膜(未图示)，在该势垒金属膜上淀积第2W膜29。其后，用CMP法，平坦化势垒金属膜以及第2W膜29，直至第4硅氧化膜28露出。接着，淀积由势垒金属膜/AI-Cu膜/势垒金属膜组成的叠层膜(以下，称为第1金属层)30。其后，用光蚀刻法，加工光刻胶(未图示)，把该光刻胶作为掩模，加工第1金属层30。其后剥离光刻胶。
以下，如图7所示，用HDPCVD(高密度等离子体化学汽相淀积：高密度等离子CVD)法，在第4硅氧化膜28以及第1金属层30上，淀积第5硅氧化膜31。其后，用CMP法，使第5硅氧化膜31平坦。以下，在用光蚀刻法加工光刻胶(未图示)后，把该光刻胶作为掩模加工第5硅氧化膜31，第1金属层30的一部分露出。其后，剥离光刻胶。以下，淀积由势垒金属膜/Al-Cu膜组成的叠层膜(以下，称为第2金属层)32。接着，在用光蚀刻法加工光刻胶后，把该光刻胶作为掩模加工第2金属层32。
以下，如图1(a)、(b)所示，用等离子CVD法，在第5硅氧化膜31以及第2金属层32上，淀积第6硅氧化膜33。其后，在例如400℃的氢气和氮气的混合气氛中加热。接着，用等离子CVD法，在第5硅氧化膜31上淀积第2硅氮化膜34。以下，在第2硅氮化膜34上淀积聚酰亚胺树脂35。接着，例如在350℃下退火后，加工聚酰亚胺树脂35、第2硅氮化膜34、第6硅氧化膜33，第2金属层32的一部分露出。
在上述第1实施方式中，展示了比存储元件在上层淀积Al2O3膜10的例子。但比存储元件设置在上层的层，并不限于Al2O3膜10，也是可以抑制氢气的扩散的层(还包含可以捕获氢气的层)。作为抑制该氢气的扩散的层，例如可以列举以下的膜。
作为第1例子，可以列举添加有氮的硅氧化膜。添加有氮的硅氧化膜，可以通过在硅氧化膜中注入氮原子形成，例如通过用25keV的加速能量，以1×1015cm-2的剂量离子注入形成。另外，添加有氮的硅氧化膜，例如使用不包含N2O和NF3等的氢而包含氮气的气体，通过CVD法形成。另外，添加有氮的硅氧化膜，在形成硅氧化膜后，例如也可以在800℃的氨(NH3)气氛下加热30分钟形成。另外，添加有氮气的硅氧化膜，也可以用HDPCVD法形成。
作为第2个例子，可以列举添加有Al的硅氧化膜。添加该Al的硅氧化膜，可以通过在硅氧化膜中离子注入Al形成。另外，添加有该Al的硅氧化膜，也可以用CVD法形成。另外，添加有该Al的硅氧化膜，也可以在形成Al和Si的合金后，在氧气气氛中加热形成。另外，添加有该Al的硅氧化膜，也可以用PVD法形成。
作为第3个例子，可以列举Al的氧化物。该Al氧化物，可以用CVD法形成。另外，Al的氧化物，也可以用PVD法形成。另外，也可以在形成Al后，通过在氧气气氛下加热形成。
作为第4例子，可以列举添加有Ti的硅氧化膜。该添加有Ti的硅氧化膜，可以通过在硅氧化膜中离子注入Ti形成。另外，添加有Ti的硅氧化膜，可以用CVD法形成。
作为第5个例子，可以列举在氮、Al、Ti这3种中添加有2种的硅氧化膜。
作为第6个例子，可以列举添加有氮、Al、Ti这3种的硅氧化膜。
作为第7个例子，可以列举Ti氧化物。该Ti氧化物，可以用CVD法形成。另外，Ti氧化物，可以用PVD法形成。另外，Ti氧化物，也可以在形成Ti后，通过在氧气气氛下加热形成。
作为第8个例子，可以列举Ti和Al的氧化物。
作为第9例子，可以列举由Ti、Ni、Co、Zr、Cu、Pt、V、Mg、U、Nd、La、Sc金属群中任意一种组成的单体金属层；由包含这些金属群中2个以上的金属全体的至少50％以上的二元以上的合金组成的层；由该合金的氮化物组成的层；或者由该合金的氢化物组成的层。具体地说，是TiNi、Ti-Co、Ti-Cu、Ni-Zr、Ti-Pt、Zr-Cu等。
如果采用上述第1实施方式，因为在存储元件上设置Al2O3膜10，所以可以抑制氢气对存储元件的侵入。因此，在用数据写入后的阈值电压的分布，进行数据保持时间(存储保持时间的试验)的结果，阈制电压的变动量在以往是0.5V左右，而在实施方式1中降低到0.3V以下。如果采用实施方式1，与以往技术相比可以提高数据保持特性。
进而，也可以把第3硅氧化膜23作为添加有氮的硅氧化膜。添加有氮的硅氧化膜，例如，可以用SiH4和N2O和N2通过等离子CVD法形成。这种情况下，可以进一步抑制氢气对存储元件的侵入，可以进一步提高数据保持特性。
[实施方式2]
实施方式2，形成Al2O3膜的位置和实施方式1不同，经由硅氧化膜把Al2O3膜形成在存储元件上。
图8(a)，是展示本发明的实施方式2的非易失性半导体存储装置的断面图。图8(b)是展示相对图8(a)的垂直方向的非易失性半导体存储装置的断面图。以下，说明实施方式2的非易失性半导体存储装置的构造。
如图8(a)、(b)所示，在实施方式2的非易失性半导体存储装置中，和实施方式1的不同点在于，把Al2O3膜10形成在第3硅氧化膜23上。而后，和实施方式1一样，Al2O3膜10，位于存储元件和第2金属层32之间。其他构造因为和实施方式1一样，固而省略说明。
图9至图12是展示本发明的实施方式2的非易失性半导体存储装置的制造工序的断面图。以下，说明涉及本发明的实施方式2的非易失性半导体存储装置的制造方法。在此，和上述实施方式1的非易失性半导体装置的制造方法一样的工序省略或者简化说明，只说明不同的工序。
首先，至形成由第1以及第2绝缘膜22a、22b组成的绝缘膜的工序前，因为和实施方式1一样，所以省略说明(参照图2、图3)。
以下，如图9所示，用CMP法，平坦化绝缘膜22，直至作为阻挡膜的第1硅氮化膜21露出。其后，例如在850℃、15分钟的氮气气氛下使绝缘膜22回流，接着，例如在950℃的氮气气氛下加热。以下，用等离子CVD法，在第1硅氮化膜21以及绝缘膜22上，淀积例如350nm膜厚度的第3硅氧化膜23。以下，在用光蚀刻技术，把光刻胶(未图示)加工成所希望的图案后，把该光刻胶作为掩模，用RIE法，加工第3硅氧化膜23以及绝缘膜22，形成第1接触孔24。其后，除去光刻胶。
以下，和实施方式1一样，在除去第1接触孔24的底部的第1硅氮化膜21、第2硅氧化膜20、第1栅极绝缘膜后，淀积第4多晶硅膜25，调整该第4多晶硅膜25的表面的位置。其后，形成第2至第4接触孔(未图示)。
以下，如图10所示，在加工第3硅氧化膜23后，淀积Ti膜26以及第1W膜27。其后，用CMP法，平坦化Ti膜26以及第1W膜27，直至第3硅氧化膜23露出。
以下，如图11所示，用PVD法，在第3硅氧化膜23、Ti膜26、第1W膜27上，淀积例如10nm膜厚度的Al2O3膜10。而后，在该Al2O3膜10上淀积第4硅氧化膜28。而后，加工第4硅氧化膜28以及Al2O3膜10，第1W膜27的一部分露出。以下，在第1W氧化膜27以及第4硅氧化膜28上淀积第2W膜29，平坦化该第2W膜29。接着，淀积第1金属层30，加工该第1金属层30。
以下，如图12所示，用HDPCVD法，在第4硅氧化膜28以及第1金属层30上淀积第5硅氧化膜31，平坦化该第5硅氧化膜31。以下，加工第5硅氧化膜31，第1金属层30的一部分露出。以下，淀积第2金属层32，加工该第2金属层32。
以下，如图8(a)、(b)所示，淀积第6硅氧化膜33、第2硅氧化膜34、聚酰亚胺树脂35。接着，加工聚酰亚胺树脂35、第2硅氮化膜34、第6硅氧化膜33，第2金属层32的一部分露出。
如果采用上述第2实施方式，则可以得到和实施方式1一样的效果。
进而，也可以把第4硅氧化膜28设置成添加有氮气的硅氧化膜。添加有氮气的硅氧化膜，例如可以用SiH4和N2O和N2通过等离子CVD法形成。
[实施方式3]
实施方式3，形成Al2O3膜的位置和实施方式1不同，把Al2O3膜形成在上层配线上的硅氧化膜上。
图13(a)是展示本发明的实施方式3的非易失性半导体存储装置的断面图。图13(b)是展示相对图13(a)垂直方向的非易失性半导体存储装置的断面图。以下，说明实施方式3的非易失性半导体存储装置的构造。
如图13(a)、(b)所示，在实施方式3的非易失性半导体存储装置中，和实施方式1的不同点在于，把Al2O3膜10形成在第2金属层32上的第6硅氧化膜33上。其他构造因为和实施方式1一样，固而省略说明。
图14至图15是展示本发明的实施方式3的非易失性半导体存储装置的制造工序的断面图。以下，说明涉及本发明的实施方式3的非易失性半导体存储装置的制造方法。在此，和上述实施方式1以及2的非易失性半导体装置的制造方法一样的工序省略或者简化说明，只说明不同的工序。
首先，至形成Ti膜26以及第1W膜27的工序前，因为和实施方式2一样，所以省略说明(参照图2、图3、图9、图10)。
以下，如图14所示，在第3硅氧化膜23、Ti膜26、第1W膜27上淀积第4硅氧化膜28。而后，加工第4硅氧化膜28，第1W膜27的一部分露出。以下，在第1W膜27以及第4硅氧化膜28上淀积第2W膜29，平坦化该第2W膜29。接着，淀积第1金属层30，加工该第1结束层30。
以下，如图15所示，用HDPCVD法，在第4硅氧化膜28以及第1金属层30上淀积第5硅氧化膜31，平坦化该第5硅氧化膜31。以下，加工第5硅氧化膜31，第1金属层30的一部分露出。以下，淀积第2金属层32，加工该第2金属层32。
以下，如图13(a)、(b)所示，用HDPCVD法，在第5硅氧化膜31以及第2金属层32上，淀积例如900nm膜厚度的第6硅氧化膜33。其后，在例如400℃的氢气和氮气的混合气体中加热。以下，用PVD法，在第6硅氧化膜33上，淀积例如10nm膜厚度的Al2O3膜10。以下用等离子CVD法，在第5硅氧化膜31上淀积第2硅氮化膜34。以下，在第2硅氮化膜34上淀积聚酰亚胺35。接着，在例如350℃下退火后，加工聚酰亚胺树脂35、第2硅氮化膜34、第6硅氧化膜33，第2金属层32的一部分露出。
如果采用上述的实施方式3，可以得和实施方式1相同的效果。
进而，也可以把第6硅氧化膜33设置在添加有氮气的硅氧化膜上。添加有该氮气的硅氧化膜，例如，可以用SiH4和N2O和N2通过等离子CVD法形成，也可以用SiH4和N2O和N2通过HDPCVD法形成。
[实施方式4]
实施方式4，叠层上层配线和捕获氢的层或者抑制氢扩散的层形成。
图16(a)，本发明的实施方式4的非易失性半导体存储装置的断面图。图16(b)，是展示相对图16(a)的垂直方向的非易失性半导体存储装置的断面图。以下，说明实施方式4的非易失性半导体存储装置的构造。
如图16(a)、(b)所示，在实施方式4的非易失性半导体存储装置中，和实施方式1不同的点，用由Ti膜/TiN膜/AI-Cu膜组成的叠层膜形成第3金属层32’。这样的叠层膜，在作为如上述实施方式中叙述那样的捕获氢气的层或者抑制氢气的扩散的层的功能外，还一并具有作为导电层的功能。另外，第3金属层32’，不只是与第1金属层30电气连接的部分，而且希望形成在存储元件的上方电气孤立的部分。其他的构造，因为和实施方式1一样，固而省略说明。
图17是展示本发明的实施方式4的非易失性半导体存储装置的制造工序的断面图。以下，说明实施方式4的非易失性半导体存储装置的制造方法。在此，和上述实施方式1至3的非易失性半导体存储装置的制造方法同样的工序省略或者简化说明，只说明不同的工序。
首先，至形成第1金属层30的工序前，因为和实施方式3一样，所以省略说明(参照图2、图3、图9、图10、图14)。
以下，如图17所示，用HDPCVD法，在第4硅氧化膜28以及第1金属层30上，淀积第5硅氧化膜31。其后，用CMP法，平坦化第5硅氧化膜31。以下，在用光蚀刻法加工光刻胶(未图示)后，把该光刻胶作为掩模加工第5硅氧化膜31，第1金属层30的一部分露出。其后，剥离光刻胶。以下，在第1金属层30以及第5硅氧化膜31上，淀积由Ti膜/TiN膜/Al-Cu膜组成的叠层膜(以下，称为第3金属层)32’。该第3金属层32’，从下边开始顺序淀积例如25nm膜厚度的Ti膜、例如25nm膜厚度的TiN膜、例如800nm膜厚度的Al-Cu膜。接着，在用光蚀刻法加工光刻胶后，把该光刻胶作为掩模加工第3金属层32’。此时，第3金属层32’，不只是与第1金属层30电气连接的部分，而且可以形成在存储元件的上方电气孤立的部分。
以下，如图16(a)、(b)所示，用HDPCVD法，在第5硅氧化膜31以及第3金属层32’上，淀积例如900nm膜厚度的第6硅氧化膜33。其后，在例如400℃的氢气和氮气的混合气体气氛中加热。以下，用等离子CVD法，在第5硅氧化膜31上淀积第2硅氮化膜34。以下，在第2硅氮化膜34上淀积聚酰亚胺树脂35。接着，例如在350℃下退火后，加工聚酰亚胺树脂35、第2硅氮化膜34、第6硅氧化膜33，第3金属层32’的一部分露出。
如果采用上述实施方式4，则可以得到和实施方式1一样的效果。
此外，本发明并不限于上述各实施方式，在实施阶段在不脱离其主旨的范围中，可以有各种变形。
例如，对于配线制造方法，并不限于上述的方法。
另外，可以是组合实施方式1至4的构造。另外，在实施方式1至3中，可以叠层形成Al2O3膜10那样的捕获氢的层或者抑制氢扩散的层。另外，在实施方式4中，也可以只形成第1金属层30，或者第1以及第3金属层30、32’双方或者通过叠层形成上层配线和捕获氢的层或者抑制氢扩散的层。
进而，在上述实施方式中包含各个阶段的发明，通过在揭示的多个构成要件中的适宜的组合可以抽出各种发明。例如，即使从实施方式展示的全部构成要件中删除几个构成要件，也可以解决在发明要解决的问题中叙述的问题，在可以得到在本发明的效果中叙述的效果的情况下，删除该构成要件的构成可以作为发明抽出。

Claims (20)

1.一种非易失性半导体存储装置，其特征在于：
在具有形成于半导体衬底上的栅绝缘膜、形成于上述栅绝缘膜上的浮置栅、形成于上述浮置栅上的控制栅、邻接上述栅绝缘膜而形成在上述半导体衬底中的源极区域和漏极区域、以及连接上述漏极区域的接触层的存储元件的上层上具备添加有Al或Ti的硅氧化膜。
2.如权利要求1所述的非易失性半导体存储装置，其特征在于：
还具备形成在上述存储元件的上述上层上的金属配线层，
在上述存储元件和上述金属配线层之间以及上述金属配线层的上层中的至少一方上形成有上述添加有Al或Ti的硅氧化膜。
3.如权利要求1所述的非易失性半导体存储装置，其特征在于：
还具备形成在上述存储元件的上述上层上的第1金属配线层，和形成在上述第1金属配线层的上层上的第2金属配线层，
在上述存储元件和上述第1金属配线层之间、上述第1以及第2金属配线层之间以及上述第2金属配线层的上层的至少某1个上，形成上述添加有Al或Ti的硅氧化膜。
4.如权利要求1所述的非易失性半导体存储装置，其特征在于：
还具备形成在上述存储元件的上述上层上的金属配线层，
上述添加有Al或Ti的硅氧化膜与上述金属配线层层叠地形成。
5.如权利要求1所述的非易失性半导体存储装置，其特征在于：
还具备形成在上述存储元件的上述上层上的第1金属配线层，和形成在上述第1金属配线层的上层上的第2金属配线层，
上述添加有Al或Ti的硅氧化膜与上述第1以及第2金属配线层的至少一方层叠地形成。
6.如权利要求1所述的非易失性半导体存储装置，其特征在于：
还具备形成在上述存储元件的上述上层上的第1金属配线层，和在和上述第1金属配线层在同一面上和上述第1金属配线层分开形成并且电气孤立的第2金属配线层，
上述添加有Al或Ti的硅氧化膜与上述第1以及第2金属配线层层叠地形成。
7.如权利要求1所述的非易失性半导体存储装置，其特征在于：上述添加有Al或Ti的硅氧化膜通过在硅氧化膜中离子注入Al或Ti形成。
8.如权利要求1所述的非易失性半导体存储装置，其特征在于：上述添加有Al或Ti的硅氧化膜用CVD法形成。
9.如权利要求1所述的非易失性半导体存储装置，其特征在于：上述添加有Al的硅氧化膜通过在形成Al和Si的合金后在氧气气氛中加热形成。
10.如权利要求1所述的非易失性半导体存储装置，其特征在于：上述添加有Al的硅氧化膜用PVD法形成。
11.一种非易失性半导体存储装置的制造方法，其特征在于：包括：
在半导体衬底中形成源极区域和漏极区域、在与上述源极区域和漏极区域邻接的上述半导体衬底上形成栅绝缘膜、在上述栅绝缘膜上形成浮置栅、在上述浮置栅上形成控制栅来形成存储元件的工序；和
在上述存储元件的上层上形成上述添加有Al或Ti的硅氧化膜的工序。
12.如权利要求11所述的非易失性半导体存储装置的制造方法，其特征在于：
在上述存储元件的上述上层上进一步形成金属配线层，
在上述存储元件和上述金属配线层之间以及上述金属配线层的上层的至少一方上，形成上述添加有Al或Ti的硅氧化膜。
13.如权利要求11所述的非易失性半导体存储装置的制造方法，其特征在于：
在上述存储元件的上述上层上形成第1金属配线层，
在上述第1金属配线层的上层上形成的第2金属配线层，
在上述存储元件和上述第1金属配线层之间、上述第1以及第2金属配线层之间以及上述第2金属配线层的上层的至少某1个上，形成上述添加有Al或Ti的硅氧化膜。
14.如权利要求11所述的非易失性半导体存储装置的制造方法，其特征在于：
在上述存储元件的上述上层上形成金属配线层，
上述添加有Al或Ti的硅氧化膜与上述金属配线层层叠地形成。
15.如权利要求11所述的非易失性半导体存储装置的制造方法，其特征在于：
在上述存储元件的上述上层上形成第1金属配线层，
在上述第1金属配线层的上层上形成第2金属配线层，
上述添加有Al或Ti的硅氧化膜与上述第1以及第2金属配线层的至少一方层叠地形成。
16.如权利要求11所述的非易失性半导体存储装置的制造方法，其特征在于：
在上述存储元件的上述上层上形成第1金属配线层的同时，
在和上述第1金属配线层相同的面上形成与上述第1金属配线层分开并且电气孤立的第2金属配线层，
上述添加有Al或Ti的硅氧化膜与上述第1以及第2金属配线层层叠地形成。
17.如权利要求11所述的非易失性半导体存储装置的制造方法，其特征在于：上述添加有Al或Ti的硅氧化膜通过在硅氧化膜中离子注入Al或Ti形成。
18.如权利要求11所述的非易失性半导体存储装置的制造方法，其特征在于：上述添加有Al或Ti的硅氧化膜用CVD法形成。
19.如权利要求11所述的非易失性半导体存储装置的制造方法，其特征在于：上述添加有Al的硅氧化膜通过在形成Al和Si的合金后在氧气气氛中加热形成。
20.如权利要求11所述的非易失性半导体存储装置的制造方法，其特征在于：上述添加有Al的硅氧化膜用PVD法形成。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7101813B2 (en) * 2002-12-04 2006-09-05 Micron Technology Inc. Atomic layer deposited Zr-Sn-Ti-O films
JP4340517B2 (ja) 2003-10-30 2009-10-07 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
WO2005093837A1 (en) * 2004-03-29 2005-10-06 Industry-University Cooperation Foundation Hanyang University Flash memory device utilizing nanocrystals embeded in polymer
US20050287747A1 (en) * 2004-06-29 2005-12-29 International Business Machines Corporation Doped nitride film, doped oxide film and other doped films
JP2006060138A (ja) * 2004-08-23 2006-03-02 Toshiba Corp 半導体集積回路装置
US7081421B2 (en) 2004-08-26 2006-07-25 Micron Technology, Inc. Lanthanide oxide dielectric layer
US7588988B2 (en) * 2004-08-31 2009-09-15 Micron Technology, Inc. Method of forming apparatus having oxide films formed using atomic layer deposition
US7494939B2 (en) 2004-08-31 2009-02-24 Micron Technology, Inc. Methods for forming a lanthanum-metal oxide dielectric layer
US7235501B2 (en) * 2004-12-13 2007-06-26 Micron Technology, Inc. Lanthanum hafnium oxide dielectrics
US7662729B2 (en) * 2005-04-28 2010-02-16 Micron Technology, Inc. Atomic layer deposition of a ruthenium layer to a lanthanide oxide dielectric layer
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
JP2007088018A (ja) * 2005-09-20 2007-04-05 Renesas Technology Corp 半導体装置およびその製造方法
KR100687760B1 (ko) 2005-10-19 2007-02-27 한국전자통신연구원 급격한 금속-절연체 전이를 하는 절연체 및 그 제조방법,이를 이용한 소자
JP4205734B2 (ja) * 2006-05-25 2009-01-07 エルピーダメモリ株式会社 半導体装置の製造方法
US7879718B2 (en) * 2006-12-27 2011-02-01 Spansion Llc Local interconnect having increased misalignment tolerance
JP2008166594A (ja) 2006-12-28 2008-07-17 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
US8283224B2 (en) * 2008-12-23 2012-10-09 Texas Instruments Incorporated Ammonia pre-treatment in the fabrication of a memory cell
CN101562228B (zh) * 2009-05-27 2011-03-30 中山大学 一种非挥发性电阻存储元件及其制备方法
US9012904B2 (en) * 2011-03-25 2015-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8956944B2 (en) 2011-03-25 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2013197187A (ja) * 2012-03-16 2013-09-30 Toshiba Corp 半導体装置及びその製造方法
US8835248B2 (en) * 2012-05-24 2014-09-16 Sandisk Technologies Inc. Method for forming metal wire

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5656516A (en) * 1994-06-03 1997-08-12 Sony Corporation Method for forming silicon oxide layer
US5895239A (en) * 1998-09-14 1999-04-20 Vanguard International Semiconductor Corporation Method for fabricating dynamic random access memory (DRAM) by simultaneous formation of tungsten bit lines and tungsten landing plug contacts
US6137179A (en) * 1998-07-24 2000-10-24 Taiwan Semiconductor Manufacturing Company Method for fabricating capacitor-over-bit line (COB) dynamic random access memory (DRAM) using tungsten landing plug contacts and TI/TIN bit lines
WO2001024237A1 (en) * 1999-09-28 2001-04-05 Symetrix Corporation Integrated circuits with barrier layers and methods of fabricating same
US20010006239A1 (en) * 1999-12-30 2001-07-05 Bee-Lyong Yang Semiconductor device having a capacitor and method for the manufacture thereof
US6258649B1 (en) * 1998-09-03 2001-07-10 Hitachi, Ltd Semiconductor integrated circuit device and method of manufacturing the same

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2229575B (en) * 1989-03-22 1993-05-12 Intel Corp Method of reducing hot-electron degradation in semiconductor devices
JPH04177761A (ja) * 1990-11-09 1992-06-24 Mitsubishi Electric Corp 半導体記憶装置
JP2667605B2 (ja) 1991-02-21 1997-10-27 株式会社東芝 不揮発性半導体記憶装置およびその製造方法
US5343514A (en) * 1993-12-10 1994-08-30 Snyder Gary K Telephone line powered system
JP3893480B2 (ja) * 1994-09-28 2007-03-14 株式会社リコー デジタル電子カメラ
US5656519A (en) * 1995-02-14 1997-08-12 Nec Corporation Method for manufacturing salicide semiconductor device
JP3146962B2 (ja) * 1995-12-14 2001-03-19 日本電気株式会社 半導体記憶装置およびその製造方法
JP2917916B2 (ja) * 1996-06-12 1999-07-12 日本電気株式会社 強誘電体を用いた半導体集積回路とその製造方法
TW468253B (en) * 1997-01-13 2001-12-11 Hitachi Ltd Semiconductor memory device
KR100269306B1 (ko) * 1997-07-31 2000-10-16 윤종용 저온처리로안정화되는금속산화막으로구성된완충막을구비하는집적회로장치및그제조방법
JPH1187633A (ja) * 1997-09-02 1999-03-30 Fujitsu Ltd 半導体装置の製造方法
JPH11111951A (ja) * 1997-09-30 1999-04-23 Sanyo Electric Co Ltd 半導体装置とその製造方法
US6027793A (en) * 1997-11-03 2000-02-22 Alusuisse Technology & Management Ltd. Packaging film
JP3447939B2 (ja) * 1997-12-10 2003-09-16 株式会社東芝 不揮発性半導体メモリ及びデータ読み出し方法
US6040605A (en) * 1998-01-28 2000-03-21 Hitachi, Ltd. Semiconductor memory device
JP3459355B2 (ja) * 1998-03-27 2003-10-20 株式会社東芝 半導体装置およびその製造方法
JP4130494B2 (ja) * 1998-03-30 2008-08-06 株式会社東芝 不揮発性半導体メモリ
JP3276007B2 (ja) * 1999-07-02 2002-04-22 日本電気株式会社 混載ｌｓｉ半導体装置
JP3837253B2 (ja) 1999-03-09 2006-10-25 三洋電機株式会社 不揮発性半導体記憶装置とその製造方法
JP3837258B2 (ja) * 1999-07-13 2006-10-25 三洋電機株式会社 不揮発性半導体記憶装置とその製造方法
US6242299B1 (en) * 1999-04-01 2001-06-05 Ramtron International Corporation Barrier layer to protect a ferroelectric capacitor after contact has been made to the capacitor electrode
KR100308622B1 (ko) * 1999-04-12 2001-11-01 윤종용 디램 셀 캐패시터 및 제조 방법
JP2001085547A (ja) * 1999-09-17 2001-03-30 Sony Corp 不揮発性半導体記憶装置及びその読み出し方法
US6635528B2 (en) * 1999-12-22 2003-10-21 Texas Instruments Incorporated Method of planarizing a conductive plug situated under a ferroelectric capacitor
JP3659161B2 (ja) * 2000-10-30 2005-06-15 日本電気株式会社 動画像符号化装置及びそれを用いたテレビ電話端末
KR100396470B1 (ko) * 2001-02-19 2003-09-03 삼성전자주식회사 비트라인 콘택패드를 갖는 불휘발성 메모리 장치 및 그제조방법
JP4657480B2 (ja) * 2001-03-27 2011-03-23 富士通セミコンダクター株式会社 半導体装置及びその製造方法
KR100421911B1 (ko) * 2001-09-20 2004-03-11 주식회사 하이닉스반도체 반도체 소자의 격리 영역 형성 방법
US6693321B1 (en) * 2002-05-15 2004-02-17 Advanced Micro Devices, Inc. Replacing layers of an intergate dielectric layer with high-K material for improved scalability

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5656516A (en) * 1994-06-03 1997-08-12 Sony Corporation Method for forming silicon oxide layer
US6137179A (en) * 1998-07-24 2000-10-24 Taiwan Semiconductor Manufacturing Company Method for fabricating capacitor-over-bit line (COB) dynamic random access memory (DRAM) using tungsten landing plug contacts and TI/TIN bit lines
US6258649B1 (en) * 1998-09-03 2001-07-10 Hitachi, Ltd Semiconductor integrated circuit device and method of manufacturing the same
US5895239A (en) * 1998-09-14 1999-04-20 Vanguard International Semiconductor Corporation Method for fabricating dynamic random access memory (DRAM) by simultaneous formation of tungsten bit lines and tungsten landing plug contacts
WO2001024237A1 (en) * 1999-09-28 2001-04-05 Symetrix Corporation Integrated circuits with barrier layers and methods of fabricating same
US20010006239A1 (en) * 1999-12-30 2001-07-05 Bee-Lyong Yang Semiconductor device having a capacitor and method for the manufacture thereof

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Publication number Publication date
KR100482711B1 (ko) 2005-04-14
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