JPH11111951A

JPH11111951A - 半導体装置とその製造方法

Info

Publication number: JPH11111951A
Application number: JP9267190A
Authority: JP
Inventors: Katsuhiko Kitagawa; 勝彦北川
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1997-09-30
Filing date: 1997-09-30
Publication date: 1999-04-23

Abstract

(57)【要約】【課題】隣り合う配線が密に配置される配線構造を有
する半導体装置とその製造方法において、パッシベーシ
ョン膜に形成されたボイド上に小さな隙間があった場合
に、パッシベーション膜上にフォトレジスト膜を形成す
る際のベーキングによりボイド内の空気が熱膨張して該
フォトレジスト膜が破裂するという不良とか、ボイド内
にフォトレジスト膜が入り込んで、後工程でのアニール
時にボイド内の空気が熱膨張して該フォトレジスト膜が
吹き出したり、配線の終端部から流れ出したりという不
良の発生を抑制する。【解決手段】隣り合うように密に配置された配線２０
の終端部に近接するように、その配列方向と垂直にダミ
ー配線パターン２１を形成することで、ボイド内へのフ
ォトレジスト膜の侵入を抑制するものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、更に言えば密集した配線上を被覆する
パッシベーション膜を介して電極パッドをパターニング
する際に使用するフォトレジストが、そのベーキング時
に隣り合う配線間上に形成されたパッシベーション膜に
形成されたボイド内に入り込んだ空気の熱膨張により破
裂するという不良、更には、フォトレジストが前記ボイ
ド内に入り込んで洗浄処理しても除去しきれないこと
で、後工程のアニール時に前述したボイド内の空気の熱
膨張によりボイド内に入り込んだフォトレジストが吹き
出したり、配線の終端部から流れ出したりするという不
良を抑制する技術に関するものである。

【０００２】

【従来の技術】以下、前述したような密集した配線上を
被覆するパッシベーション膜を介して電極パッドをパタ
ーニングする際に使用するフォトレジストが、そのベー
キング時に隣り合う配線間上に形成されたパッシベーシ
ョン膜に形成されたボイド内に入り込んだ空気の熱膨張
により破裂するという不良、更には、フォトレジストが
前記ボイド内に入り込んで洗浄処理しても除去しきれな
いことで、後工程のアニール時に前述したボイド内の空
気の熱膨張によりボイド内に入り込んだフォトレジスト
が吹き出したり、配線の終端部から流れ出したりすると
いう不良が発生するような密な配線構造を有する従来構
成を、図面に基づき説明する。ここでは、隣り合う配線
が、フローティングゲートとコントロールゲートを有す
る半導体装置の各ゲートに隣接するように半導体基板の
表層に形成された不純物拡散領域の一方に接続されてビ
ット線を構成するものについて説明する。

【０００３】例えば、メモリセルが単一のトランジスタ
からなる電気的に消去可能な不揮発性半導体記憶装置、
特にプログラマブルＲＯＭ(EEPROM:Electrically Erasa
bleand Programmable ROM)においては、フローティング
ゲートとコントロールゲートとを有する２重ゲート構造
のトランジスタによって各メモリセルが形成される。こ
のような２重ゲート構造のメモリセルトランジスタの場
合、フローティングゲートのドレイン領域側で発生した
ホットエレクトロンを加速してフローティングゲートに
注入することでデータの書き込みが行われる。そして、
Ｆ−Ｎ伝導(Fowler-Nordheim tunnelling)によってフロ
ーティングゲートからコントロールゲートへ電荷を引き
抜くことでデータの消去が行われる。

【０００４】そして、このようなメモリセルをアレイ化
する際に、同一チップサイズにおいて記憶容量を増大さ
せるためには、各メモリセル間の間隔を狭めることが望
ましい。従って、配線間のピッチも狭まることになる。
更に、各配線の長さ寸法も長くなることになる。図５
は、前述したようなフローティングゲートを有する不揮
発性半導体記憶装置のメモリセル部分の平面図で、図６
は、そのＸ１−Ｘ１線の断面図である。この図において
は、コントロールゲート６がフローティングゲート４の
上部に絶縁膜を介して一部が跨りながら並んで配置され
るスプリットゲート構造を示している。

【０００５】Ｐ型のシリコン基板１の表面領域に、選択
的に厚く形成される酸化膜(LOCOS)よりなる複数の分離
領域２が短冊状に形成され、素子領域が区画される。半
導体基板１上に、酸化膜３を介し、隣り合う分離領域２
の間に跨るようにしてフローティングゲート４が配置さ
れる。このフローティングゲート４は、１つのメモリセ
ル毎に独立して配置される。また、フローティングゲー
ト４上の選択酸化膜５は、選択酸化法によりフローティ
ングゲート４の中央部で厚く形成され、フローティング
ゲート４の端部を鋭角にしている。これにより、データ
の消去動作時にフローティングゲート４の端部で電界集
中が生じ易いようにしている。

【０００６】複数のフローティングゲート４が配置され
た半導体基板１上に、フローティングゲート４の各列毎
に対応してコントロールゲート６が配置される。このコ
ントロールゲート６は、一部がフローティングゲート４
上に重なり、残りの部分が酸化膜３を介して半導体基板
１に接するように配置される。また、これらのフローテ
ィングゲート４及びコントロールゲート６は、それぞれ
隣り合う列が互いに面対称となるように配置される。

【０００７】前記コントロールゲート６の間の基板領域
及びフローティングゲート４の間の基板領域に、Ｎ型の
ドレイン領域７及びソース領域８が形成される。ドレイ
ン領域７は、コントロールゲート６の間で分離領域２に
囲まれてそれぞれが独立し、ソース領域８は、コントロ
ールゲート６の延在する方向に連続する。これらのフロ
ーティングゲート４、コントロールゲート６、ドレイン
領域７及びソース領域８によりメモリセルトランジスタ
が構成される。

【０００８】そして、前記コントロールゲート６上に、
酸化膜９を介してアルミニウム配線１０がコントロール
ゲート６と交差する方向に配置される。このアルミニウ
ム配線１０は、コンタクトホール１１を通して、ドレイ
ン領域７に接続される。そして、各コントロールゲート
６は、ワード線となり、コントロールゲート６と平行に
延在するソース領域８は、ソース線となる。また、ドレ
イン領域７に接続されるアルミニウム配線１０は、ビッ
ト線となる。

【０００９】このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲート４に注入され
る電荷の量によってソース、ドレイン間のオン抵抗値が
変動する。そこで、フローティングゲート４に選択的に
電荷を注入することにより、特定のメモリセルトランジ
スタのオン抵抗値を変動させ、これによって生じる各メ
モリセルトランジスタの動作特性の差を記憶するデータ
に対応づけるようにしている。

【００１０】

【発明が解決しようとする課題】ところで、図７は図５
に示した従来の半導体装置の構成を簡略化した平面図で
あり、図示したようにメモリセルアレイを構成した場合
に、隣り合う配線１０が密に配置されている状態を示し
ている。ここでは、各配線間の間隔がＡ（例えば、０．
７μｍ）間隔毎に線幅がＢ（例えば、１．０μｍ）であ
る配線１０が形成されているような場合に、前述した不
良が発生する状況について図７乃至図１２に示す断面図
を基に説明する。

【００１１】先ず、図７は隣り合う配線１０の配置状態
を示す図であり、便宜的に各配線１０を被覆しているパ
ッシベーション膜１２は省略してある。また、図８は図
７のＸ２−Ｘ２線の断面図である。そして、図７に示す
ように密に配置された隣り合う配線１０間を被覆するパ
ッシベーション膜には、ボイドが形成され易い。このよ
うなボイドが、前記配線１０に沿って平行に、あたかも
上部が小さく開口した空洞のように形成されていると、
図８に示すように前記パッシベーション膜１２上にフォ
トレジスト膜１４を形成した後に、該フォトレジスト膜
１４をマスクにして該パッシベーション膜１２を介して
電極パッド（不図示）を形成する際に使用したフォトレ
ジスト膜１４が該ボイド１３内に前記空洞の上部の開口
から、そして配線１０の終端部の空洞の側端部から入り
込んでしまう（図７及び図８の→参照）。

【００１２】図９は前述した配線１０間を被覆するパッ
シベーション膜１２に形成されたボイド１３にフォトレ
ジスト膜１４（図９の×印参照）が入り込み、特に配線
１０の両端部は、フォトレジスト膜１４により蓋された
状態となり、内部に空気（図９の○印参照）が閉じ込め
られている。このため、図１０及び図１１に示すように
隣り合うパッシベーション膜１２とパッシベーション膜
１２の間にボイド１３Ｂ上に小さな隙間Ｓが存在する
と、前記パッシベーション膜１２上にフォトレジスト膜
１４を形成した後に、該フォトレジスト膜１４をマスク
にして該パッシベーション膜１２を介して電極パッドを
形成する際に使用するフォトレジスト膜１４が、該フォ
トレジスト膜１４をベーキングする際の熱により前記隙
間Ｓから一気にボイド１３Ｂ内の空気が熱膨張されて吹
き出し、パッシベーション膜１２上のフォトレジスト膜
１４も破裂させてしまう（図１１のフォトレジスト膜１
４Ａ参照）。そのため、後工程の電極パッド形成用のエ
ッチング工程で、この部分のパッシベーション膜１２が
エッチングされてしまうという不良があった。

【００１３】また、前述したようにフォトレジスト膜１
４を形成し、該フォトレジスト膜１４をマスクにして電
極パッドを形成した後に、後工程で前記フォトレジスト
膜１４を洗浄した際に、前記ボイド１３Ｂ内に入り込ん
だフォトレジスト膜１４Ｂが除去しきれずに、図１２に
示すようにボイド１３Ｂ内にフォトレジスト膜１４Ｂが
残存してしまうと、例えば後工程でのアニール時にボイ
ド１３Ｂ内の空気（図１２の○印参照）が熱膨張して、
該フォトレジスト膜１４Ｂが吹き出したり、配線１０の
終端部（前記空洞の開口部）から流れ出したりという不
良が発生していた。

【００１４】尚、図７及び図８に示すように配線１０の
終端部からセル端部までのスペースＣ（例えば、３．４
μｍ）は比較的広いため、フォトレジスト膜１４が配線
１０の終端部の空洞の側端部から入り込み易い。そこで
本発明は、隣り合う配線が密に配置される配線構造を有
する半導体装置とその製造方法において、パッシベーシ
ョン膜に形成されたボイド上に小さな隙間があった場合
に、パッシベーション膜上にフォトレジスト膜を形成す
る際のベーキングによりボイド内の空気が熱膨張して該
フォトレジスト膜が破裂するという不良とか、ボイド内
にフォトレジスト膜が入り込んで、後工程でのアニール
時にボイド内の空気が熱膨張して該フォトレジスト膜が
吹き出したり、配線の終端部から流れ出したりという不
良の発生を抑制することを目的とする。

【００１５】

【課題を解決するための手段】本発明の請求項１に記載
の半導体装置は、前述の課題を解決するためになされた
もので、その特徴とするところは、隣り合うように密に
配置された配線の終端部に近接するように、その配列方
向と垂直にダミー配線パターンを形成するものである。

【００１６】また、請求項２に記載の半導体装置は、請
求項１に記載の半導体装置において、前記ダミー配線パ
ターンと各配線の終端部との間隔は、各配線間の間隔と
同等か、各配線間の間隔よりも狭くなるように配置され
ていることを特徴とするものである。更に、請求項３に
記載の半導体装置は、請求項１または請求項２に記載の
半導体装置において、前記隣り合う配線は、フローティ
ングゲートとコントロールゲートを有する半導体装置の
各ゲートに隣接するように半導体基板の表層に形成され
た不純物拡散領域の一方に接続されてビット線を構成す
ることを特徴とするものである。

【００１７】また、請求項４に記載の半導体装置は、請
求項１または請求項２または請求項３に記載の半導体装
置において、前記配線及び前記ダミー配線パターンのパ
ターニング形状が逆テーパー形状であることを特徴とす
るものである。更に、請求項５に記載の半導体装置の製
造方法は、密に配置される各配線の終端部に近接するよ
うに、その配列方向と垂直にダミー配線パターンを当該
配線と同時にパターニング形成する工程を有することを
特徴とするものである。

【００１８】また、請求項６に記載の半導体装置の製造
方法は、フローティングゲートとコントロールゲートを
有する半導体装置の各ゲートに隣接するように半導体基
板の表層に形成された不純物拡散領域の一方に接続され
てビット線を構成する配線が密に配置される配線構造を
有する半導体装置の製造方法において、密に配置される
各配線の終端部に近接するように、その配列方向と垂直
にダミー配線パターンを当該配線と同時にパターニング
形成する工程を有することを特徴とするものである。

【００１９】更に、請求項７に記載の半導体装置の製造
方法は、請求項５または請求項６に記載の半導体装置の
製造方法において、前記配線及び前記ダミー配線パター
ンのパターニング形状が逆テーパー形状となるようにエ
ッチングする工程を有することを特徴とするものであ
る。

【００２０】

【発明の実施の形態】以下、本発明の一実施の形態の半
導体装置とその製造方法について図面を基に説明する。
本発明の半導体装置と従来の半導体装置の相違点は、先
ず、図１及び図２に示すように本発明の半導体装置は、
隣り合う配線が、フローティングゲートとコントロール
ゲートを有する半導体装置の各ゲートに隣接するように
半導体基板の表層に形成された不純物拡散領域の一方に
接続されてビット線を構成するものにおいて、隣り合う
ように密に配置された配線２０の終端部に近接するよう
に、その配列方向と垂直にダミー配線パターン２１を形
成したことである。更に、図４に示すように少なくとも
前記配線２０の断面形状を逆テーパー形状に形成したこ
とである。尚、他の構成は、前述した従来の構成と同様
であり、説明は省略する。

【００２１】本発明では、図１及び図２に示すように隣
り合う配線２０の終端部に近接するように、その配列方
向と垂直にダミー配線パターン２１を形成している。
尚、図２は図１のＸ３−Ｘ３線の断面図である。即ち、
本発明の半導体装置は、図１に示すようにＡ（例えば、
０．７μｍ）間隔毎におよそ１．０μｍの線幅を有する
配線２０が形成されており、前記配線２０のパターニン
グと同時に該配線２０の終端部に近接するように、その
配列方向と垂直にダミー配線パターン２１が形成されて
いる。そして、本実施の形態では、前記ダミー配線パタ
ーン２１の配置位置を前記配線２０の終端部からＤ（例
えば、０．７μｍ以内）の間隔を介して形成している。
このように各配線２０間の間隔Ａと同じであるか、それ
よりも狭い間隔Ｄで配線２０の終端部に近接させてダミ
ー配線パターン２１を形成しているため、従来の図８に
示すように配線１０の終端部の比較的広いスペースから
図８に→で示した流れで配線１０の終端部から隣り合う
配線１０間上に形成したパッシベーション膜１２のボイ
ド１３へのフォトレジスト膜１４の入り込みを極力抑制
することができる。

【００２２】従って、配線１０の終端部から流れ出した
りという不良の発生を抑制することができる。また、ボ
イド上部からのフォトレジスト膜の入り込みを抑制する
技術について図３及び図４を基に説明する。尚、図３及
び図４は、図１のＹ２−Ｙ２線の断面図である。

【００２３】先ず、図３に示すように半導体基板１上の
絶縁膜９上に形成される配線２０を逆テーパー形状にパ
ターニングする。続いて、図４に示すように前記配線２
０を被覆するようにパッシベーション膜２２を形成す
る。このとき、配線２０が逆テーパー形状にパターニン
グされていることで、図４に示すようにパッシベーショ
ン膜２２を形成した際に、ボイド２３が積極的に形成さ
れるようになり、ボイド２３の上部が閉じた状態とな
る。

【００２４】このように、積極的にボイド２３ができ易
いように配線２０を逆テーパー形状にパターニングする
ことで、ボイド２３の上部が閉じた状態となり、該ボイ
ド２３の上部からのフォトレジスト膜の入り込みを抑制
することができる。また、積極的にボイド２３を形成す
るため、隣り合う配線２０間のパッシベーション膜２２
が薄く形成されて空洞化できることにより、低誘電率化
が図れ、配線スピードの低下も抑制できる。更に言え
ば、従来、配線のエッチング形状が順テーパーとなるよ
うにするためにエッチングの条件出しが困難であった
が、本発明では順テーパーにする必要がないため、エッ
チングの条件出しが容易となる。尚、他の実施の形態で
説明したように配線２０を逆テーパー形状に形成するこ
とで、ボイド２３の上部が閉じた状態となり、上部から
のフォトレジスト膜の入り込みを抑制できるという効果
が期待できるが、前記ダミー配線パターン２１も同様に
逆テーパー形状に形成することで、本発明による効果が
更に期待できる。

【００２５】更に、パッシベーション膜２２は、配線２
０間のスペースの上方が完全に密封できる膜厚を堆積す
ることで、ボイド２３の上部からのフォトレジスト膜の
入り込みを抑制することができる。従って、隣り合うパ
ッシベーション膜２２間のボイド上が密閉された状態と
なるため、従来のようにパッシベーション膜２２上にフ
ォトレジスト膜２４を形成した後に、該フォトレジスト
膜２４をベーキングする際に使用するフォトレジスト膜
２４が、該フォトレジスト膜２４をベーキングする際の
熱により熱膨張されても、吹き出す隙間がないため、パ
ッシベーション膜２２上のフォトレジスト膜２４が破裂
するという不良の発生を抑制することができる。

【００２６】また、ボイド上が密閉されるため、該ボイ
ド内にフォトレジスト膜２４が入り込むことがないた
め、フォトレジスト膜２４の洗浄工程でボイド内にフォ
トレジスト膜が残存することがなくなるので、従来のよ
うに後工程でのアニール時にボイド内の空気が熱膨張し
て該フォトレジスト膜が吹き出したり、配線の終端部か
ら流れ出したりという不良の発生が抑制される。

【００２７】また、特に説明は簡略するが、図７に示す
比較的広い、配線１０の終端部からセル端部までのスペ
ースＣを、前述した配線２０の終端部からダミー配線パ
ターンを形成した間隔Ｄ程度以上になることを禁止する
設計ルールを構築することで、フォトレジスト膜の横方
向からの入り込みを抑制することができる。尚、本発明
では、不揮発性半導体記憶装置について説明したが、本
発明はこれに限らず、隣り合う配線が密に配置される構
造を有する半導体装置に適用することができるものであ
る。

【００２８】これにより、メモリセルをアレイ化する際
に、同一チップサイズにおいて、記憶容量を増大させる
ために、各メモリセル間の間隔を狭めることで、各配線
間のピッチが狭くなったり、各配線の長さ寸法も長くな
ることで、フォトレジスト膜の破裂や、吹き出し等の不
良が発生するものに有効である。

【００２９】

【発明の効果】本発明によれば、隣り合うように密に配
置された配線間の間隔と同じであるか、それよりも狭い
間隔で当該配線の終端部に、その配線の配列方向と垂直
にダミー配線パターンを近接させて形成しているため、
配線を被覆するパッシベーション膜にボイドが発生して
も、当該ボイド内へのフォトレジストの侵入が比較的抑
制でき、従って後工程でのアニール時にボイド内の空気
が膨張して該フォトレジストが吹き出したり、配線の終
端部から流れ出したりという不良が抑制できる。

【００３０】また、配線の断面形状を逆テーパー状にし
たため、ボイドが形成され易くなり、パッシベーション
膜で被覆した場合に、ボイド上に小さな隙間ができにく
くなり、従来のようにパッシベーション膜を介して電極
パッドをパターニングする際に使用するフォトレジスト
が、そのベーキング時にボイド内に入り込んだ空気が熱
膨張され、その隙間から一気に吹き出して、該フォトレ
ジスト膜が破裂するという不良が抑制できる。

【００３１】更に、配線の断面が逆テーパー状となるよ
うに形成することで、積極的にボイドを形成し、隣り合
う配線間のパッシベーション膜を薄く形成することで空
洞化できることにより、低誘電率化が図れ、配線スピー
ドの低下が抑制できる。

【図面の簡単な説明】

【図１】本発明の一実施の形態の半導体装置を示す平面
図である。

【図２】図１のＸ３−Ｘ３線の断面図である。

【図３】図１のＹ２−Ｙ２線の断面図で、半導体装置の
製造方法を示す第１の断面図である。

【図４】図１のＹ２−Ｙ２線の断面図で、半導体装置の
製造方法を示す第２の断面図である。

【図５】従来の半導体装置を示す平面図である。

【図６】図５のＸ１−Ｘ１線の断面図である。

【図７】従来の問題点を説明するための半導体装置の第
１の平面図である。

【図８】図７のＸ２−Ｘ２線の断面図である。

【図９】従来の問題点を説明するための半導体装置の第
２の平面図である。

【図１０】従来の問題点を説明するための半導体装置の
第３の平面図である。

【図１１】図１０のＹ１−Ｙ１線の断面図で、従来の問
題点を説明するための半導体装置の第１の断面図であ
る。

【図１２】従来の問題点を説明するための半導体装置の
第２の断面図である。

Claims

【特許請求の範囲】

【請求項１】隣り合う配線が密に配置される配線構造
を有する半導体装置において、密に配置された各配線の
終端部に近接するように、その配列方向と垂直にダミー
配線パターンが形成されたことを特徴とする半導体装
置。
【請求項２】前記ダミー配線パターンと各配線の終端
部との間隔は、各配線間の間隔と同等か、各配線間の間
隔よりも狭くなるように配置されていることを特徴とす
る請求項１に記載の半導体装置。
【請求項３】前記隣り合う配線は、フローティングゲ
ートとコントロールゲートを有する半導体装置の各ゲー
トに隣接するように半導体基板の表層に形成された不純
物拡散領域の一方に接続されてビット線を構成すること
を特徴とする請求項１または請求項２に記載の半導体装
置。
【請求項４】前記配線及び前記ダミー配線パターンの
パターニング形状が逆テーパー形状であることを特徴と
する請求項１または請求項２または請求項３に記載の半
導体装置。
【請求項５】隣り合う配線が密に配置される配線構造
を有する半導体装置の製造方法において、密に配置され
る各配線の終端部に近接するように、その配列方向と垂
直にダミー配線パターンを当該配線と同時にパターニン
グ形成する工程を有することを特徴とする半導体装置の
製造方法。
【請求項６】フローティングゲートとコントロールゲ
ートを有する半導体装置の各ゲートに隣接するように半
導体基板の表層に形成された不純物拡散領域の一方に接
続されてビット線を構成する配線が密に配置される配線
構造を有する半導体装置の製造方法において、密に配置
される各配線の終端部に近接するように、その配列方向
と垂直にダミー配線パターンを当該配線と同時にパター
ニング形成する工程を有することを特徴とする半導体装
置の製造方法。
【請求項７】前記配線及び前記ダミー配線パターンの
パターニング形状が逆テーパー形状となるようにエッチ
ングする工程を有することを特徴とする請求項５または
請求項６に記載の半導体装置の製造方法。