KR20030073160A - 메모리 셀들의 리프레쉬 방법 및 리프레쉬 제어회로 - Google Patents

메모리 셀들의 리프레쉬 방법 및 리프레쉬 제어회로 Download PDF

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Abstract

서로 다른 리프레쉬 주기를 갖는 메모리 셀들의 리프레쉬 주기를 서로 다르게 제어하여 DRAM의 수율을 증가시킬 수 있는 리프레쉬 방법이 개시된다. 상기 리프레쉬 방법은 제1리프레쉬 주기를 갖는 제1메모리 셀과 제2리프레쉬 주기를 갖는 제2메모리 셀을 상기 제2리프레쉬 주기로 리프레쉬하는 단계; 상기 제2메모리 셀을 리프레쉬 하는 경우 상기 1메모리 셀과 상기 제2메모리 셀을 함께 리프레쉬하는 단계; 및 상기 제1메모리 셀을 리프레쉬하는 경우 상기 제1메모리 셀만 리프레쉬하는 단계를 구비한다. 상기 리프레쉬 방법은 DRAM의 수율을 증가시키는 효과가 있다.

Description

메모리 셀들의 리프레쉬 방법 및 리프레쉬 제어회로{Method and Circuit for controlling refresh period of memory cells}
본 발명은 반도체 메모리장치에 관한 것으로, 보다 상세하게는 서로 다른 리프레쉬 주기를 갖는 메모리 셀들의 리프레쉬 주기들을 서로 다르게 제어할 수 있는 리프레쉬 방법 및 리프레쉬 제어회로에 관한 것이다.
일반적으로 DRAM의 메모리 셀은 하나의 셀 트랜지스터와 하나의 셀 커패시터로 구성되므로, 상기 셀 커패시터에 저장된 데이터(또는 전하)는 소정의 시간이 지나면 누설전류에 의하여 손실된다. 따라서 DRAM은 상기 셀 커패시터에 저장된 데이터가 완전히 소멸되기 전에 저장된 데이터를 읽어보고(read) 다시 써넣는(write) 반복적인 과정을 필요로 하며, 이를 리프레쉬 동작이라 한다.
예컨대 DRAM 대부분의 메모리 셀들의 리프레쉬 주기(refresh period)가 64ms이고, 소수의 메모리 셀들의 리프레쉬 주기가 32ms인 경우, DRAM 전체의 리프레쉬 주기는 32ms이하로 결정된다. 따라서 DRAM의 수율(Yield)이 낮아지는 문제점이 있다.
그리고 리프레쉬 싸이클이 2048이고 리프레쉬 주기가 64ms인 경우, 메모리 컨트롤러(미 도시)는 31.2μs마다 리프레쉬 명령을 다수개의 메모리 셀들을 구비하는 DRAM 코어로 출력하는 반면, 리프레쉬 싸이클이 2048이고 리프레쉬 주기가 32ms인 경우, 메모리 컨트롤러는 15.6μs다 리프레쉬 명령을 다수개의 메모리 셀들을 구비하는 DRAM 코어로 출력한다.
따라서 DRAM의 리프레쉬 주기는 리프레쉬 주기가 짧은 소수의 메모리 셀들을 기준으로 하여 결정되는 경우, 즉 DRAM의 리프레쉬 주기가 감소하면, DRAM의 메모리 컨트롤러는 리프레쉬 명령을 빈번히 상기 DRAM 코어로 출력해야 한다. 따라서 메모리 컨트롤러와 DRAM 코어사이의 버스의 부담은 증가하고, DRAM 전체의 소비전류가 증가하는 문제점이 있다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 서로 다른 리프레쉬 주기를 갖는 메모리 셀들의 리프레쉬 주기를 서로 다르게 제어하여 DRAM의 수율을 증가시킬 수 있는 리프레쉬 방법 및 리프레쉬 제어회로를 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시예를 설명하기 위한 DRAM 코어의 블락도이다.
도 2는 본 발명의 실시예에 따른 리프레쉬 주기 제어신호 발생회로를 나타낸다.
도 3은 도2의 리프레쉬 어드레스를 발생시키는 어드레스 카운터를 나타낸다.
도 4는 본 발명의 실시예에 따른 블락 어드레스 버퍼의 회로도를 나타낸다.
도 5는 본 발명의 실시예에 따른 블락 어드레스 버퍼의 리프레쉬 동작 타이밍도를 나타낸다.
상기 시술적 과제를 달성하기 위한 리프레쉬 방법은 제1리프레쉬 주기를 갖는 제1메모리 셀과 제2리프레쉬 주기를 갖는 제2메모리 셀을 상기 제2리프레쉬 주기로 리프레쉬하는 단계; 상기 제2메모리 셀을 리프레쉬 하는 경우 상기 1메모리 셀과 상기 제2메모리 셀을 함께 리프레쉬하는 단계; 및 상기 제1메모리 셀을 리프레쉬하는 경우 상기 제1메모리 셀만 리프레쉬하는 단계를 구비한다.
상기 제1리프레쉬 주기는 상기 제2리프레쉬 주기보다 짧고, 상기 제1메모리 셀과 상기 제2메모리 셀 각각은 서로 다른 메모리 셀 어레이 블락에 배열되는 것이 바람직하다. 상기 1메모리 셀과 상기 제2메모리 셀을 함께 리프레쉬한 후 상기 제1메모리 셀만 리프레쉬하는 주기는 상기 제1리프레쉬 주기보다 짧은 것이 바람직하다.
또한, 리프레쉬 방법은 제1리프레쉬 주기를 갖는 제1메모리 셀을 구비하는 제1메모리 셀 어레이 블락과 제2리프레쉬 주기를 갖는 제2메모리 셀을 구비하는 제2메모리 셀 어레이 블락을 상기 제2리프레쉬 주기로 리프레쉬하는 단계; 상기 제2메모리 셀 어레이 블락을 리프레쉬 하는 경우 상기 제1메모리 셀 어레이 블락과 상기 제2메모리 셀 어레이 블락을 함께 리프레쉬하는 단계; 및 상기 제1메모리 셀 어레이 블락을 리프레쉬하는 경우 상기 제1메모리 셀 어레이 블락만 리프레쉬하는단계를 구비한다.
상기 제1리프레쉬 주기는 상기 제2리프레쉬 주기보다 짧고, 상기 1메모리 셀 어레이 블락과 상기 제2메모리 셀 어레이 블락을 함께 리프레쉬한 후 상기 제1메모리 셀 어레이만 리프레쉬하는 주기는 상기 제1리프레쉬 주기보다 짧은 것이 바람직하다.
상기 기술적 과제를 달성하기 위한 리프레쉬 제어회로는 제1리프레쉬 주기를 갖는 제1메모리 셀의 어드레스에 대응되며 제2리프레쉬 주기를 갖는 제2메모리 셀의 어드레스를 저장하는 어드레스 레지스터; 리프레쉬 모드에서, 입력 어드레스와 상기 어드레스 레지스터의 출력을 비교하고 그 비교결과에 상응하는 제어신호를 출력하는 비교회로; 및 활성화된 상기 제어신호에 응답하여 상기 제1메모리 셀과 상기 제2메모리 셀을 함께 리프레쉬 하기 위한 어드레스들을 출력하는 어드레스 버퍼를 구비한다.
상기 비교회로의 제어신호는 상기 입력 어드레스와 상기 어드레스 레지스터의 출력이 일치하는 경우 활성화되고, 상기 입력 어드레스와 상기 어드레스 레지스터의 출력이 일치하지 않는 경우 비활성화되며, 상기 어드레스 버퍼는 비활성화된 상기 제어신호 및 상기 제1메모리 셀의 어드레스에 응답하여 상기 제1메모리 셀을 리프레쉬하기 위한 어드레스를 출력한다.
상기 제1리프레쉬 주기는 상기 제2리프레쉬 주기보다 짧고, 상기 제1메모리 셀과 상기 제2메모리 셀 각각은 서로 다른 메모리 셀 어레이 블락에 배열되는 것이 바람직하다.
또한, 리프레쉬 제어회로는 제1리프레쉬 주기를 갖는 제1메모리 셀을 구비하는 제1메모리 셀 어레이 블락의 어드레스에 대응되며 제2리프레쉬 주기를 갖는 제2메모리 셀을 구비하는 제2메모리 셀 어레이 블락의 어드레스를 저장하는 어드레스 레지스터; 리프레쉬 모드에서, 입력 어드레스와 상기 어드레스 레지스터의 출력을 비교하고 그 비교결과에 상응하는 제어신호를 출력하는 비교회로; 및 활성화된 상기 제어신호에 응답하여 상기 제1메모리 셀 어레이 블락과 상기 제2메모리 셀 어레이 블락을 동시에 리프레쉬 하기 위한 어드레스들을 출력하는 어드레스 버퍼를 구비한다.
상기 비교회로의 제어신호는 상기 입력 어드레스와 상기 어드레스 레지스터의 출력이 일치하는 경우 활성화되고, 상기 입력 어드레스와 상기 어드레스 레지스터의 출력이 일치하지 않는 경우 비활성화되며, 상기 어드레스 버퍼는 비활성화된 상기 제어신호 및 상기 제1메모리 셀 어레이 블락 어드레스에 응답하여 상기 제1메모리 셀 어레이 블락을 리프레쉬하기 위한 어드레스를 출력한다. 상기 제1리프레쉬 주기는 상기 제2리프레쉬 주기보다 짧은 것이 바람직하다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명에 따른 실시예를 설명하기 위한 DRAM 코어의 블락도이다. 도 1을 참조하면, 반도체 메모리 장치의 DRAM코어는 다수개의 비트라인 감지증폭기들(1)과 다수개의 메모리 셀 어레이 블락들(3 내지 17), 블락 디코더(19), 주 로우 디코더(21), 블락 어드레스 버퍼(23) 및 주 로우 어드레스 버퍼(25)를 구비한다. 메모리 셀 어레이 블락들(3 내지 17)각각은 다수개의 메모리 셀들(미 도시)을 구비하며, 상기 다수개의 메모리 셀들 각각은 하나의 셀 트랜지스터와 하나의 셀 커패시터로 구성된다.
도 1의 DRAM 코어는 설명의 편의를 위하여 8개의 메모리 셀 어레이 블락들(3 내지 17)을 도시하며, 각 메모리 셀 어레이 블락은 256개의 메모리 셀들을 구비한다. 본 발명은 8개의 메모리 셀 어레이 블락들을 구비하는 DRAM 코어에 한정되는 것이 아니며, N(N은 자연수)개의 메모리 셀 어레이 블락들을 구비하는 DRAM 코어에도 당연히 적용될 수 있다.
블락 어드레스 버퍼(23)는 상위 3 비트 외부 어드레스들(RA<8:10>_Ext) 또는 상위 3비트 리프레쉬 어드레스들(RA<8:10>_Ref)을 버퍼링하여 내부 어드레스들(RA<8:10>을 블락 디코더(19)로 출력한다. 블락 디코더(19)는 상위 3비트 내부 어드레스들(RA<8:10>)을 디코딩하여 블락선택신호(BLS)를 DRAM코어로 출력하므로, 각각의 메모리 셀 어레이 블락(3 내지 17)은 상위 3비트 내부 어드레스들(RA<8:10>)에 응답하여 각각 선택된다.
DRAM코어의 메모리 셀들을 리프레쉬 하는 경우, 리프레쉬 어드레스들 (RA<8:10>_Ref)이 000인 경우 내부 어드레스들(RA8B, RA9B 및 RA10B)이 각각 활성화되므로, 블락#0(3)이 선택된다. 리프레쉬 어드레스들(RA<8:10>_Ref)이 001인 경우 내부 어드레스들(RA8, RA9B 및 RA10B)이 각각 활성화되므로, 블락#1(5)이 선택된다.
그리고, 리프레쉬 어드레스들(RA<8:10>_Ref)이 010인 경우 내부 어드레스들 (RA8B, RA9 및 RA10B)이 각각 활성화되므로 블락#2(7)가 선택되며, 리프레쉬 어드레스들(RA<8:10>_Ref)이 011인 경우 내부 어드레스들(RA8, RA9 및 RA10B)이 각각 활성화되므로 블락#3(9)이 선택되고, 리프레쉬 어드레스들(RA<8:10>_Ref)이 100인 경우 내부 어드레스들(RA8B, RA9B 및 RA10)이 각각 활성화되므로 블락#4(11)가 선택된다. 또한, 리프레쉬 어드레스들(RA<8:10>_Ref)이 각각 101, 110, 111인 경우 블락#5(13), 블락#6(15), 블락#7(17)이 각각 선택된다.
주 로우 어드레스 버퍼(25)는 하위 8비트 외부 어드레스들(RA<0:7>_Ext) 또는 하위 8비트 리프레쉬 어드레스들(RA<0:7>_Ref)을 버퍼링하여 내부 어드레스들(RA<0:7>을 주 로우 디코더(21)로 출력한다. 주 로우 디코더(21)는 하위 8비트 내부 어드레스들(RA<0:7>)을 디코딩하여 워드라인 선택신호(WLS)를 DRAM코어로 출력하므로, 각 메모리 셀 어레이 블락을 구성하는 각 메모리 셀(미 도시)의 워드라인은 워드라인 선택신호(WLS)에 의하여 선택된다.
블락#4(11)는 제1리프레쉬 주기를 갖는 제1메모리 셀(2)을 구비하며, 여기서 제1메모리 셀(2)의 리프레쉬 주기를 32ms라고 가정한다. 또한, 블락#0(3)은 제2리프레쉬 주기를 갖는 제2메모리 셀(4)을 구비하며, 제2메모리 셀(4)의 리프레쉬 주기는 64ms라고 가정한다.
여기서, 블락#0(3)의 제2메모리 셀(4)을 선택하는 하위 8비트 어드레스들 (RA<0:7>)은 블락#4(11)의 제1메모리 셀(2)을 선택하는 하위 8비트 어드레스들 (RA<0:7>)과 동일하다. 다만 블락#0(3)의 제2메모리 셀(4)을 선택하는 상위 3비트 어드레스들(RA<8:10>)은 <000>이고, 블락#4(11)의 제1메모리 셀(2)을 선택하는 상위 3비트 어드레스들(RA<8:10>)은 <100>이다.
본 발명은 DRAM 코어의 리프레쉬 주기가 64ms인 경우, 32ms의 리프레쉬 주기를 갖는 제1메모리 셀(2)을 리프레쉬 하는 방법 및 리프레쉬 제어회로에 관한 것이다.
도 2는 본 발명의 실시예에 따른 리프레쉬 주기 제어신호 발생회로를 나타낸다. 도 2의 리프레쉬 주기 제어신호 발생회로(30)는 다수개의 어드레스 레지스터들(31,...,33), 다수개의 비교기들(32,...,34), 제1논리회로(35), 제2논리회로(36) 및 제 3논리회로(37)를 구비한다.
도 1 및 도2를 참조하면, 다수개의 어드레스 레지스터들(31,...,33)은 제1메모리 셀(2)의 하위 8비트 어드레스들(RA<0:7>)과 블락#0(3)의 어드레스들 (RA<8:10>)을 저장한다. 즉 다수개의 어드레스 레지스터들(31,...,33)은 제2메모리 셀(4)의 어드레스를 저장한다. 또한, 다수개의 어드레스 레지스터들(31,...,33)은 메모리 셀 어레이 블락#0(3)의 어드레스를 저장할 수 있다.
각 어드레스 레지스터(31,...,33)는 대응되는 각 비교기(32,...,34)로 저장된 제2메모리 셀(4)의 어드레스들 출력한다. 하나의 어드레스 레지스터(예컨대 31)와 이에 대응되는 하나의 비교기(예컨대 32)는 하나의 세트를 구성한다. 따라서 어드레스 레지스터들의 개수와 비교기들의 개수는 동일한 것이 바람직하다.
각 비교기(32,...,34)는 각 어드레스 레지스터(31,...,33)의 출력신호와 입력되는 리프레쉬 어드레스들(RA0_Ref~Ra10_Ref)을 비트 단위(bitwise)로 비교하여 그 비교결과를 제1논리회로(35)로 출력한다. 예컨대 리프레쉬 어드레스들(RA0_Ref~Ra10_Ref)과 어드레스 레지스터들(31,...,33)에 저장된 제2메모리 셀(4)의 어드레스가 동일한 경우, 각 비교기(32,...,34)의 출력신호는 '하이'이므로, 가 비교기(32,...,34)의 출력신호를 부정논리합(NOR)하는 제1논리회로(35)의 출력신호는 '로우'이다.
그러나 리프레쉬 어드레스들(RA0_Ref~Ra10_Ref)과 어드레스 레지스터들 (31,...,33)에 저장된 제2메모리 셀(4)의 어드레스들의 적어도 하나가 일치하지 않는 경우, 제1논리회로(35)의 출력신호는 '하이'이다.
제2논리회로(36)는 인버터로 구성되며 리프레쉬 명령신호(PREF)를 반전시키고, 제3논리회로(37)는 제1논리회로(35)의 출력신호와 제2논리회로(36)의 출력신호를 부정논리합(NOR)하여 리프레쉬 주기 제어신호(PCONTL)를 출력한다.
다수개의 어드레스 레지스터들(31,...,33)과 제1논리회로(35), 제2논리회로 (36) 및 제 3논리회로(37)는 비교회로를 구성한다. 즉, 비교회로는 리프레쉬 모드에서, 입력되는 리프레쉬 어드레스들(RA0_Ref~Ra10_Ref)과 다수개의 어드레스 레지스터들(31,...,33)의 출력들을 비트 단위로 비교하고 그 비교결과에 상응하는 리프레쉬 주기 제어신호(PCONTL)를 출력한다.
도 3은 도2의 리프레쉬 어드레스들를 발생시키는 어드레스 카운터를 나타낸다. 도 3의 어드레스 카운터는 다수개의 플립플롭(22, 24, ...,26)이 직렬로 접속되며, 리프레쉬 어드레스들(RA0_Ref~Ra10_Ref)은 각 플립플롭(22, 24, ...,26)의 출력신호로 구성된다. 다수개의 플립플롭(22, 24, ...,26)은 리프레쉬 명령신호 (PREF)에 응답하여 한 비트씩 증가되며, 각 리프레쉬 어드레스(RA0_Ref~Ra10_Ref)를 대응되는 도 3의 각 비교기(32,...,34)로 출력한다.
도 4는 본 발명의 실시예에 따른 블락 어드레스 버퍼의 회로도를 나타낸다. 도 4의 블락 어드레스 버퍼(23)는 제1퍼버(210), 제2버퍼(230) 및 제3버퍼(250)를 구비한다.
제1퍼버(210)는 노말 모드에서 외부 어드레스들(RA<8:10>_Ext)의 LSB(RA8_Ext)를 버퍼링하거나, 리프레쉬 모드에서 리프레쉬 어드레스들 (RA<8:10>_Ref)의 LSB(RA8_Ref)를 버퍼링하여 버퍼링된 신호들(RA8 및 RA8B)을 출력한다. 여기서 버퍼링된 신호들(RA8 및 RA8B)은 서로 상보적이다.
제1퍼버(210)는 도 4에 도시된 바와 같이 다수개의 논리 게이트들(211, 217, 219, 2221, 223과 225) 및 다수개의 전송게이트들(213과 215)을 구비한다. 제1퍼버 (210)는 노말 모드에서 활성화(예컨대 '하이')된 로우 어드레스 인에이블 신호 (PRAE)에 응답하여 외부 어드레스(RA8_Ext)를 버퍼링하여 버퍼링된 신호들(RA8 및 RA8B)을 도 1의 블락 디코더(19)로 출력한다.
또한, 제1퍼버(210)는 리프레쉬 모드에서 활성화된 로우 어드레스 인에이블 신호(PRAE)에 응답하여 리프레쉬 어드레스(RA8_Ref)를 버퍼링하여 버퍼링된 신호들(RA8 및 RA8B)을 출력한다. 버퍼링된 신호들(RA8 및 RA8B)의 상태는 외부 어드레스(RA8_Ext) 또는 리프레쉬 어드레스(RA8_Ref)에 의하여 결정된다.
제2버퍼(230)는 노말 모드에서 외부 어드레스(RA9_Ext)를 버퍼링하거나, 리프레쉬 모드에서 리프레쉬 어드레스(RA9_Ref)를 버퍼링하여 버퍼링된 신호들(RA9 및 RA9B)을 도 1의 블락 디코더(19)로 출력한다. 제2버퍼(230)는 도 4에 도시된 바와 같이 다수개의 논리 게이트들(231, 237, 239, 241, 243과 244) 및 다수개의 전송게이트들(233과 235)을 구비한다. 여기서 버퍼링된 신호들(RA9 및 RA9B)은 서로 상보적이다.
제3버퍼(250)는 노말 모드에서 외부 어드레스들(RA<8:10>_Ext)의 MSB(RA10_Ext)를 버퍼링하거나, 리프레쉬 모드에서 리프레쉬 어드레스들 (RA<8:10>_Ref)의 MSB(RA10_Ref)를 버퍼링하여 버퍼링된 신호들(RA10 및 RA10B)을 도 1의 블락 디코더(19)로 출력한다. 노말 모드의 경우 버퍼링된 신호들(RA10 및 RA10B)은 서로 상보적이나, 본 발명에 따른 리프레쉬 모드의 경우 버퍼링된 신호들(RA10 및 RA10B)은 모두 활성화된다.
제3버퍼(250)는 전송게이트들(253, 255)과 다수개의 논리게이트들(251, 257 내지 271)을 구비한다. 전송게이트(253)는 모드 선택신호(Mode_sel)에 응답하여 외부 어드레스(RA10_Ext)를 NOR 게이트(257)와 NAND 게이트(263)로 전송한다. 모드 선택신호(Mode_sel)는 리프레쉬 모드 또는 노말 모드를 선택하는 선택신호이다. 리프레쉬 모드는 DRAM 코어를 구비하는 다수개의 메모리 셀들에 대한 리프레쉬 동작을 수행하는 동작모드를 말하며, 노말 모드는 DRAM 코어를 구비하는 다수개의 메모리 셀들로 데이터를 기입(write)하거나 DRAM 코어를 구비하는 다수개의 메모리 셀들로부터 데이터를 독출(read)하는 동작모드를 말한다.
도 4를 참조하면, 전송게이트(253)는 활성화(예컨대 하이)된 모드 선택신호(Mode_sel)에 응답하여 외부 어드레스(RA10_Ext)를 NOR 게이트(257)로 출력함과 동시에 NAND 게이트(263)로 출력한다. 또한, 전송게이트(255)는 비활성화(예컨대 로우)된 모드 선택신호(Mode_sel)에 응답하여 리프레쉬 어드레스(RA10_Ref)를 NOR 게이트(257)로 출력함과 동시에 NAND 게이트(263)로 출력한다.
리프레쉬 주기 제어신호(PCONTL)는 NOR 게이트(257)로 입력되고, 인버터(48)를 통하여 NAND 게이트(263)로 입력된다. NOR 게이트(257)의 출력신호는 인버터(259)를 통하여 NAND 게이트(265)로 입력되며, NAND 게이트(263)의 출력신호는 NAND 게이트(269)로 입력되고, 로우 어드레스 인에이블 신호(PRAE)는 NAND 게이트들(265, 269)로 각각 입력된다. 로우 어드레스 인에이블 신호(PRAE)가 활성화되는 경우, 블락 어드레스 버퍼(23)는 인에이블된다.
NAND 게이트(265)는 인버터(263)의 출력신호와 로우 어드레스 인에이블 신호(PRAE)를 부정논리곱하여 인버터(267)를 통하여 RA10을 출력한다. 또한, NAND 게이트(269)는 NAND 게이트(263)의 출력신호와 로우 어드레스 인에이블 신호(PRAE)를 부정논리곱하여 인버터(271)를 통하여 RA10B를 출력한다.
도 5는 본 발명의 실시예에 따른 블락 어드레스 버퍼의 리프레쉬 동작 타이밍도를 나타낸다. 도 4 및 도 5를 참조하면, 설명의 편의를 위하여 도시되지 않은 어드레스들(RA8_Ext, RA9_Ext, RA8_Ref 및 RA9_Ref)의 상태를 '로우'라고 가정하면, 노말 모드 또는 리프레쉬 모드에 무관하게 RA8B 및 RA9B가 활성화된다.
따라서 외부 어드레스들(RA<8:10>_Ext) 또는 리프레쉬 어드레스들 (RA<8:10>_Ref)에 의하여 선택되는 블락들(예컨대 블락#0(3)과 블락#4(11))은 RA10과 RA10B의 의하여 결정된다. 즉, RA10B가 활성화되는 경우, 블락#0(3)이 선택되고, RA10이 활성화되는 경우 블락#4(11))가 활성화된다.
도 1 내지 도 5를 참조하여 도 1에 도시된 제1메모리 셀(2)의 리프레쉬 주기를 제어하는 방법이 상세히 설명된다. 도 2 및 도 5를 참조하면, 노말 모드에서 리프레쉬 명령신호(PREF)는 비활성화(예컨대 로우)이므로, 각 비교기(32,..., 34)의 출력신호들 및 제1논리회로(35)의 출력신호에 무관하게, 리프레쉬 주기 제어신호(PCONTL)는 '로우'이다.
도 4 및 도 5를 참조하면, 노말 모드에서 모드 선택신호(Mode_sel)는 활성화 (예컨대 하이)이므로, 전송게이트(253)는 모드 선택신호(Mode_sel) 및 인버터(251)의 출력신호에 응답하여 '로우'인 외부 어드레스(RA10_Ext)를 NOR 게이트(257)와 NAND 게이트(263)로 출력한다.
NOR 게이트(257)는 '로우'인 리프레쉬 주기 제어신호(PCONTL)와 '로우'인 외부 어드레스(RA10_Ext)에 응답하여 '하이'를 출력하고, NAND 게이트(263)는 '로우'인 외부 어드레스(RA10_Ext)와 '하이'인 인버터(261)의 출력신호에 응답하여 '하이'를 출력한다.
로우 어드레스 인에이블 신호(PRAE)가 '하이'로 천이하면, NAND 게이트들(265 및 269)은 인에이블 되므로, NAND 게이트(265)는 '로우'인 인버터 (259)의 출력신호와 '하이'인 로우 어드레스 인에이블 신호(PRAE)에 응답하여 '하이'를 출력한다. 따라서 인버터(267)는 NAND 게이트(267)의 출력신호를 반전시키므로, 인버터(267)의 출력신호(RA10)는 '로우'이다.
그러나, NAND 게이트(269)는 '하이'인 NAND 게이트(263)의 출력신호와 '하이'인 로우 어드레스 인에이블 신호(PRAE)에 응답하여 '로우'를 출력한다. 따라서 인버터(271)는 NAND 게이트(269)의 출력신호를 반전시키므로, 인버터(271)의 출력신호(RA10B)는 '하이'이다.
따라서 상위 3비트 어드레스들(RA<8:10>), 즉 RA8B, RA9B 및 RA10B가 활성화되고, 블락#4(11)의 제1메모리 셀(2)의 어드레스가 입력되면, 블락#0(3)의 제2메모리 셀(4)의 워드라인이 활성화되므로, 블락#0(3)의 제2메모리 셀(4)은 리프레쉬된다.
계속하여, 도 1 내지 도5를 참조하여, 제1리프레쉬 주기(예컨대 32ms)를 갖는 제1메모리 셀(2)과 제2리프레쉬 주기(예컨대 64ms)를 갖는 제2메모리 셀(4)을 동시에 리프레쉬 하는 경우를 설명하면 다음과 같다. 도 5를 참조하면, 리프레쉬 모드에서 리프레쉬 명령신호(PREF)가 활성화되면, 모드 선택신호(Mode_sel)는 비활성화된다.
도 2를 참조하면, 다수개의 어드레스 레지스터들(31,...,33) 각각은 제1리프레쉬 주기를 갖는 제1메모리 셀(2)의 어드레스에 대응되며, 제2리프레쉬 주기를 갖는 제2메모리 셀(4)의 어드레스를 저장한다.
각 비교기(32,...,34)는 각 어드레스 레지스터(31,...,33)에 저장된 제2메모리 셀(4)의 어드레스들과 입력되는 리프레쉬 어드레스들(RA0_Ref~Ra10_Ref)을 비교하고, 저장된 제2메모리 셀(4)의 어드레스들과 리프레쉬 어드레스들 (RA0_Ref~Ra10_Ref)이 일치하는 경우, 각 비교기(32,...,34)는 '하이'를 각각 제1논리회로(35)로 출력한다. 제3논리회로(37)는 '로우'인 제1논리회로의 출력과 '로우'인 인버터(36)의 출력을 부정 논리합(NOR)하여 '하이'를 출력한다.
도 4 및 도 5를 참조라면, 전송게이트(255)는 모드 선택신호(Mode_sel) 및 인버터(251)의 출력신호에 응답하여 '로우'인 리프레쉬 어드레스(RA10_Ref)를 NOR 게이트(257)와 NAND 게이트(263)로 출력한다.
NOR 게이트(257)는 '하이'인 리프레쉬 주기 제어신호(PCONTL)와 '로우'인 리프레쉬 어드레스(RA10_Ref)에 응답하여 '로우'를 출력하고, NAND 게이트(263)는 '로우'인 리프레쉬 어드레스(RA10_Ref)와 '로우'인 인버터(48)의 출력신호에 응답하여 '하이'를 출력한다.
로우 어드레스 인에이블 신호(PRAE)가 '하이'로 천이하면, NAND 게이트들 (265 및 269)은 인에이블 되므로, NAND 게이트(265)는 '하이'인 인버터(259)의 출력신호와 '하이'인 로우 어드레스 인에이블 신호(PRAE)에 응답하여 '로우'를 출력한다. 따라서 인버터(267)는 NAND 게이트(265)의 출력신호를 반전시키므로, 인버터 (267)의 출력신호(RA10)는 '하이'이다.
또한, NAND 게이트(269)는 '하이'인 NAND 게이트(263)의 출력신호와 '하이'인 로우 어드레스 인에이블 신호(PRAE)에 응답하여 '로우'를 출력한다. 따라서 인버터(257)는 NAND 게이트(271)의 출력신호를 반전시키므로, 인버터(271)의 출력신호(RA10B)는 '하이'이다.
따라서 상위 3비트 어드레스들(RA<8:10>), 즉 RA8B, RA9B, RA10 및 RA10B가 활성화되고, 블락#4(11)의 제1메모리 셀(2)의 어드레스가 입력되면, 블락#0(3)의 제2메모리 셀(4)의 워드라인이 활성화되는 동시에 블락#(4)의 제1메모리 셀(2)의 워드라인이 활성화되므로, 블락#0(3)의 제2메모리 셀(4)과 블락#(4)의 제1메모리 셀(2)은 동시에 리프레쉬된다.
그러나 리프레쉬 순서에 의하여 블락#4(11)의 제1메모리 셀(2)을 리프레쉬 하는 경우, 도 2의 리프레쉬 주기 제어신호 발생회로(30)로 입력되는 제1메모리 셀(2)의 어드레스들(RA0_Ref~Ra10_Ref)과 어드레스 레지스터들(31,...,33)에 저장된 제2메모리 셀(4)의 어드레스가 일치하지 않으므로 리프레쉬 주기 제어신호 (PCONTL)는 비활성화된다.
도 5를 참조하면, 모드 선택신호(Mode_sel)가 '로우'이고, RA10_Ref가 '하이'이고, 로우 어드레스 인에이블신호(PRAE)가 '하이'인 경우 제3버퍼(250)의 출력신호(RA10)는 '하이'이고 RA10B는 '로우'이다. 따라서 블락#4(11)만이 선택되므로, 제1메모리 셀(2)만 리프레쉬된다.
따라서 본 발명에 따른 DRAM 코어를 구성하는 메모리 셀 어레이 블락들(3 내지 17)은 (블락#0(3)과 블락#4(11)) →블락#1(5) →블락#2(7) →블락#3(9) →블락#4(11) →블락#5(13) →블락#6(15) →블락#7(17) →(블락#0(3)과 블락#4(11))...의 순서로 리프레쉬 된다. 여기서 각 블락(3 내지 17)의 리프레쉬주기 또는 각 블락(3 내지 17)을 구성하는 각 메모리 셀의 리프레쉬 주기가 64ms인 경우, 제1메모리 셀(2)은 제2메모리 셀(4)과 함께 리프레쉬 된 후 32ms경과 후에다시 리프레쉬 된다.
종래에는 제1메모리 셀(2)의 리프레쉬 주기가 32ms이고, 제2메모리 셀(4)의 리프레쉬 주기가 64ms인 경우, 제1메모리 셀(2)과 제2메모리 셀(4)을 64ms마다 리프레쉬하는 경우 제1메모리 셀(2)에 저장된 데이터는 누설전류로 모두 손실되므로 제1메모리 셀(2)에서 페일(fail)이 발생한다.
그러나 본 발명의 의하면 제1메모리 셀(2)의 리프레쉬 주기가 32ms이고, 제2메모리 셀(4)의 리프레쉬 주기가 64ms인 경우라도 제2메모리 셀(4)을 리프레쉬할 때 제1메모리 셀(2)과 제2메모리 셀(4)을 동시에 리프레쉬하고, 리프레쉬 순서에 의하여 제1메모리 셀(2)을 리프레쉬할 때 제1메모리 셀(2)만 리프레쉬하면, 제1메모리 셀(2)은 32ms만에 리프레쉬되므로 제1메모리 셀(2)은 정상적으로 동작할 수 있다. 따라서 제1메모리 셀(2)은 리페어된다.
도 1 내지 도 5를 참조하면, 제1리프레쉬 주기를 갖는 제1메모리 셀과 제2리프레쉬 주기를 갖는 제2메모리 셀을 상기 제2리프레쉬 주기로 리프레쉬하는 단계; 상기 제2메모리 셀을 리프레쉬 하는 경우 상기 1메모리 셀과 상기 제2메모리 셀을 함께 리프레쉬하는 단계; 및 상기 제1메모리 셀을 리프레쉬하는 경우 상기 제1메모리 셀만 리프레쉬하는 단계를 수행하는 본 발명의 실시예에 따른 리프레쉬 방법은 용이하게 이해된다.
본 발명은 메모리 셀의 리프레쉬 주기를 변경하는 경우를 설명하고 있으나, 본 발명의 기술적 사상은 메모리 셀 어레이 블락별로, 블락을 1/2, 또는 1/4 등으로 분할하여 리프레쉬 주기를 변경할 수 있음은 당연하다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 리프레쉬 주기 제어방법 및 리프레쉬 주기 제어회로는 서로 다른 리프레쉬 주기를 갖는 메모리 셀들의 리프레쉬 주기를 서로 다르게 제어하여 DRAM의 수율을 증가시킬 수 있는 효과가 있다.

Claims (14)

  1. 제1리프레쉬 주기를 갖는 제1메모리 셀과 제2리프레쉬 주기를 갖는 제2메모리 셀을 상기 제2리프레쉬 주기로 리프레쉬하는 단계;
    상기 제2메모리 셀을 리프레쉬 하는 경우 상기 1메모리 셀과 상기 제2메모리 셀을 함께 리프레쉬하는 단계; 및
    상기 제1메모리 셀을 리프레쉬하는 경우 상기 제1메모리 셀만 리프레쉬하는 단계를 구비하는 것을 특징으로 하는 리프레쉬 방법.
  2. 제1항에 있어서, 상기 제1리프레쉬 주기는 상기 제2리프레쉬 주기보다 짧은 것을 특징으로 하는 리프레쉬 방법.
  3. 제1항에 있어서, 상기 제1메모리 셀과 상기 제2메모리 셀 각각은 서로 다른 메모리 셀 어레이 블락에 배열되는 것을 특징으로 하는 리프레쉬 방법.
  4. 제1항에 있어서, 상기 1메모리 셀과 상기 제2메모리 셀을 함께 리프레쉬한 후 상기 제1메모리 셀만 리프레쉬하는 주기는 상기 제1리프레쉬 주기보다 짧은 것을 특징으로 하는 리프레쉬 방법.
  5. 제1리프레쉬 주기를 갖는 제1메모리 셀을 구비하는 제1메모리 셀 어레이 블락과 제2리프레쉬 주기를 갖는 제2메모리 셀을 구비하는 제2메모리 셀 어레이 블락을 상기 제2리프레쉬 주기로 리프레쉬하는 단계;
    상기 제2메모리 셀 어레이 블락을 리프레쉬 하는 경우 상기 제1메모리 셀 어레이 블락과 상기 제2메모리 셀 어레이 블락을 함께 리프레쉬하는 단계; 및
    상기 제1메모리 셀 어레이 블락을 리프레쉬하는 경우 상기 제1메모리 셀 어레이 블락만 리프레쉬하는 단계를 구비하는 것을 특징으로 하는 리프레쉬 방법.
  6. 제5에 있어서, 상기 제1리프레쉬 주기는 상기 제2리프레쉬 주기보다 짧은 것을 특징으로 하는 리프레쉬 방법.
  7. 제5항에 있어서, 상기 1메모리 셀 어레이 블락과 상기 제2메모리 셀 어레이블락을 함께 리프레쉬한 후 상기 제1메모리 셀 어레이만 리프레쉬하는 주기는 상기 제1리프레쉬 주기보다 짧은 것을 특징으로 하는 리프레쉬 방법.
  8. 제1리프레쉬 주기를 갖는 제1메모리 셀의 어드레스에 대응되며 제2리프레쉬 주기를 갖는 제2메모리 셀의 어드레스를 저장하는 어드레스 레지스터;
    리프레쉬 모드에서, 입력 어드레스와 상기 어드레스 레지스터의 출력을 비교하고 그 비교결과에 상응하는 제어신호를 출력하는 비교회로; 및
    활성화된 상기 제어신호에 응답하여 상기 제1메모리 셀과 상기 제2메모리 셀을 함께 리프레쉬 하기 위한 어드레스들을 출력하는 어드레스 버퍼를 구비하는 것을 특징으로 하는 리프레쉬 제어회로.
  9. 제8항에 있어서, 상기 비교회로의 제어신호는 상기 입력 어드레스와 상기 어드레스 레지스터의 출력이 일치하는 경우 활성화되고, 상기 입력 어드레스와 상기 어드레스 레지스터의 출력이 일치하지 않는 경우 비활성화되며,
    상기 어드레스 버퍼는 비활성화된 상기 제어신호 및 상기 제1메모리 셀의 어드레스에 응답하여 상기 제1메모리 셀을 리프레쉬하기 위한 어드레스를 출력하는 것을 특징으로 하는 리프레쉬 제어회로.
  10. 제8에 있어서, 상기 제1리프레쉬 주기는 상기 제2리프레쉬 주기보다 짧은 것을 특징으로 하는 리프레쉬 제어회로.
  11. 제8항에 있어서, 상기 제1메모리 셀과 상기 제2메모리 셀 각각은 서로 다른 메모리 셀 어레이 블락에 배열되는 것을 특징으로 하는 리프레쉬 제어회로.
  12. 제1리프레쉬 주기를 갖는 제1메모리 셀을 구비하는 제1메모리 셀 어레이 블락의 어드레스에 대응되며 제2리프레쉬 주기를 갖는 제2메모리 셀을 구비하는 제2메모리 셀 어레이 블락의 어드레스를 저장하는 어드레스 레지스터;
    리프레쉬 모드에서, 입력 어드레스와 상기 어드레스 레지스터의 출력을 비교하고 그 비교결과에 상응하는 제어신호를 출력하는 비교회로; 및
    활성화된 상기 제어신호에 응답하여 상기 제1메모리 셀 어레이 블락과 상기 제2메모리 셀 어레이 블락을 동시에 리프레쉬 하기 위한 어드레스들을 출력하는 어드레스 버퍼를 구비하는 것을 특징으로 하는 리프레쉬 제어회로.
  13. 제12항에 있어서, 상기 비교회로의 제어신호는 상기 입력 어드레스와 상기 어드레스 레지스터의 출력이 일치하는 경우 활성화되고, 상기 입력 어드레스와 상기 어드레스 레지스터의 출력이 일치하지 않는 경우 비활성화되며,
    상기 어드레스 버퍼는 비활성화된 상기 제어신호 및 상기 제1메모리 셀 어레이 블락 어드레스에 응답하여 상기 제1메모리 셀 어레이 블락을 리프레쉬하기 위한 어드레스를 출력하는 것을 특징으로 하는 리프레쉬 주기 제어회로.
  14. 제12에 있어서, 상기 제1리프레쉬 주기는 상기 제2리프레쉬 주기보다 짧은 것을 특징으로 하는 리프레쉬 주기 제어회로.
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