KR20030044858A - 디스플레이 장치 및 이를 사용한 디스플레이 시스템 - Google Patents

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KR20030044858A
KR20030044858A KR1020020075202A KR20020075202A KR20030044858A KR 20030044858 A KR20030044858 A KR 20030044858A KR 1020020075202 A KR1020020075202 A KR 1020020075202A KR 20020075202 A KR20020075202 A KR 20020075202A KR 20030044858 A KR20030044858 A KR 20030044858A
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 이미지 리프래쉬시의 전력 소모와 GPU의 연산 처리량을 감소시킬 수 있는 디스플레이 장치와, 이 디스플레이 장치를 사용하는 디스플레이 시스템을 제공한다. 상기 디스플레이 장치는 저장 회로들, 연산 처리 회로 및 디스플레이 처리 회로를 각각 포함하는 화소들로 구성되고, 이 회로들 각각은 임의의 저장 회로 회로들에 이미지 데이터를 저장하는 기능을 가진다. 디스플레이 시스템은 디스플레이 장치와 GPU를 포함하는 이미지 처리 장치로 구성된다. 이 디스플레이 시스템내의 GPU의 연산 처리를 통해 각 구조 성분을 위해 이미지 데이터가 형성된다. 형성된 이미지 데이터는 각 화소를 위한 대응 저장 회로에 저장된다. 이 저장된 이미지 데이터는 각 화소를 위한 연산 처리 회로에 의한 합성 처리를 받게 된다. 그후, 이 이미지 데이터가 디스플레이 처리 회로내의 이미지 신호로 변환된다.

Description

디스플레이 장치 및 이를 사용한 디스플레이 시스템{Display device and display system using the same}
1.기술 분야
본 발명은 디스플레이 장치 및 이를 사용한 디스플레이 시스템에 관한 것으로, 특히, 낮은 전력 소모로 고-선명 및 다중-그라데이션 이미지 디스플레이가 가능한 디스플레이 장치 및 이를 사용한 디스플레이 시스템에 관한 것이다.
2.관련 분야의 설명
최근, 유리 기판 또는 플라스틱 기판 같은, 절연면을 가지는 기판상에 다결정 실리콘 박막이 형성되는 기술이 급속히 진보해왔다. 다결정 실리콘 박막을 그 액티브층으로서 사용하여 형성된 TFT(박막 트랜지스터)가 화소부의 스위칭 소자로서 제공되는 디스플레이 장치 및 화소들을 구동하기 위한 회로가 화소부의 주변에 형성된 액티브 매트릭스 디스플레이 장치에 대한 연구 및 개발이 활발히 이루어져오고 있다.
상기 디스플레이 장치의 가장 큰 장점들은 일반적으로, 얇음, 중량의 경량성 및 낮은 전력 소모이다. 이 장점을 이용하여, 디스플레이 장치는 노트북 컴퓨터 같은 휴대용 정보 처리 장치의 디스플레이부나 휴대용 소형 게임기의 디스플레이 부로서 사용된다.
퍼스널 컴퓨터나 소형 게임기에서, 디스플레이 시스템은 디스플레이 장치 옆에 이미지 처리 장치와 함께 종종 장착된다. 여기서, 디스플레이 시스템은 중앙 처리 유닛(이하, CPU라 지칭)에서 수행된 연산 처리의 결과를 수신하고, 디스플레이부에 이미지를 디스플레이하는 처리를 수행하는 기능을 가지는 시스템을 나타낸다. 또한, 이미지 처리 장치는 CPU에서 수행된 연산의 결과를 수신하고 디스플레이 시스템의 디스플레이 장치에게 송신될 이미지 데이터를 형성하는 장치를 나타낸다. 또한, 디스플레이 장치는 이미지 처리 장치에서 형성된 이미지 데이터를 디스플레이부에 이미지로서 디스플레이하는 장치를 나타낸다. 이 디스플레이부는 복수의 화소들로 구성되고 이미지가 디스플레이 되는 영역을 나타낸다.
대량의 이미지 데이터의 고속 디스플레이를 수행하기 위해서, 이미지 처리 장치는 종종 이미지 처리 전용 연산 처리 장치(이하, GPU(그래픽 처리 유닛)라 지칭), 이미지 데이터를 저장하기 위한 저장 장치인 비디오 랜덤 액세스 메모리(이하, VRAM이라 지칭), 디스플레이 처리 장치 등으로 구성된다.
여기서, GPU는 이미지 데이터를 형성하기 위한 연산 처리를 수행하는 기능을 전문으로 하는 전용 회로나, 이미지 데이터를 형성하기 위한 연산 처리를 수행하는기능을 가지는 회로를 부분적으로 포함하는 회로를 나타낸다. 따라서, 이미지 데이터를 형성하기 위한 연산 처리의 일부 또는 전부가 CPU에서 수행되는 경우에, CPU는 GPU를 포함한다. 또한, 이미지 데이터는 디스플레이 이미지의 색상 및 그라데이션(gradation)에 대한 정보를 나타내고, 저장 장치에 저장될 수 있는 유형의 전기 신호를 나타낸다. VRAM은 하나의 화면을 위한 이미지 데이터가 저장된다. 또한, 디스플레이 처리 장치는 이미지 데이터로부터 디스플레이 장치에 보내지는 이미지 신호를 형성하는 기능을 가지는 회로를 포함한다. 이미지 신호는 디스플레이 장치의 디스플레이부의 그라데이션을 변화시키기 위한 전기 신호를 나타낸다. 예로서, 액정 디스플레이 장치의 경우에, 이미지 신호는 화소 전극에 인가된 전압 신호에 대응한다.
도 2a는 제 1 종래예의 블록 구조도이고, 도 2b는 제 2 종래예의 블록 구조도이다. 도 2a에서, 디스플레이 시스템(200)은 이미지 처리 장치(202), 디스플레이 장치(203) 및 디스플레이 콘트롤러(204)로 구성되고, CPU(201)와 데이터 및 제어 신호를 교환한다. 이미지 처리 장치(202)는 GPU(205), VRAM(206) 및 디스플레이 처리 회로(207)로 구성된다. 한편, 도 2b에서, 디스플레이 시스템(210)은 이미지 처리 장치(212), 디스플레이 장치(213) 및 디스플레이 콘트롤러(214)로 구성되고, CPU(211)와 데이터 및 제어 신호를 교환한다. 이미지 처리 장치(212)는 GPU(215), GPU(216), VRAM(217), VRAM(218) 및 디스플레이 처리 회로(219)로 구성된다. 하나의 포트로 기록이 수행되고, 나머지 포트로 판독이 수행될 수 있는 이중 포트 RAM들이 VRAM들(206, 217 및 218)로서 종종 사용된다.
이하에서, 도 3에 도시된 바와 같이 이미지를 구성하는 구조 성분들(이하, 이미지 구조 성분이라 지칭)이 문자(301)와 배경(302)이고, 문자(301)가 이동하는 이미지를 디스플레이 하는 경우에 대하여 디스플레이 시스템의 연산을 설명한다.
먼저, 도 2a에 도시된 제 1 종래예를 설명한다. CPU(201)는 문자(301)의 위치 및 방향, 배경(302)의 위치 등에 대한 데이터 연산들을 수행한다. 연산 결과들은 디스플레이 시스템(200)에 송신되고, GPU(205)에 의해 수신된다. GPU(205)는 CPU(201)의 연산 결과들을 이미지 데이터로 변환하기 위한 연산 처리를 수행한다. 예로서, GPU(205)는 문자(301)의 이미지 데이터의 형성, 배경(302)의 이미지 데이터의 형성, 이미지 데이터의 중첩 등에 대한 연산 처리를 수행하고, 그에 의해 디스플레이 이미지의 색상 및 그라데이션을 이진수들로 표현된 데이터로 변환한다. 이미지 데이터는 VRAM(206)내에 저장되고, 디스플레이 시기에 따라 주기적으로 독출된다. 판독 이미지 데이터는 디스플레이 처리 회로(207)에서 이미지 신호로 변환되고, 그 후 디스플레이 장치(203)로 송신된다. 여기서, 예로서, 액정 디스플레이 장치의 경우에, 디스플레이 처리 회로(207)는 DAC(DA 변환기)와 같은 전압 신호로의 변환을 수행하기 위한 회로에 대응하고, 이미지 신호는 디스플레이부의 화소의 그라데이션에 따른 아날로그 데이터에 대응한다. 디스플레이 장치(203)의 디스플레이 시기 제어는 디스플레이 콘트롤러(204)에 의해 수행된다.
다음에, 도 2b에 도시된 제 2 종래예를 설명한다. CPU(211)는 문자(301)의 위치 및 방향, 배경(302)의 위치 등에 대한 데이터 연산들을 수행한다. 연산 결과들은 디스플레이 시스템(210)에 보내지고, GPU(215) 및 GPU(216)가 각각 연산들을수행하기 위해 필요한 결과들을 수신한다. 이 종래예에서, GPU(215)는 CPU의 연산 결과들 중 문자(301)의 위치 및 방향에 대한 연산 결과들을 수신한다. 또한, GPU(216)는 CPU의 연산 결과들 중 배경(302)의 위치 등에 대한 연산 결과들을 수신한다. 이어서, GPU(215)는 문자(301)의 이미지 데이터를 형성한다. 형성된 문자의 이미지 데이터는 VRAM(217)에 저장된다. 또한, GPU(216)는 배경(302)의 이미지 데이터를 형성한다. 형성된 배경의 이미지 데이터는 VRAM(218)에 저장된다. 그후, GPU(215)와 GPU(216)는 서로 동기되고, VRAM(217)내에 저장된 문자 이미지 데이터와, VRAM(218)내에 저장된 배경 이미지 데이터를 독출하며, GPU(210)에서 이미지 데이터의 합성이 수행된다. 합성된 전체 이미지 데이터는 디스플레이 처리 회로(219)에서 디스플레이 시기에 따라 이미지 신호로 변환되고, 그후, 디스플레이 장치(213)에 송신된다. 디스플레이 장치(213)의 디스플레이 시기 제어는 디스플레이 콘트롤러(214)에 의해 수행된다.
도 2a에 도시된 제 1 종래예에서, 문자 및 배경의 이미지 데이터는 GPU(205)에서 형성되고, 따라서, 문자 및 배경의 이미지 데이터가 빈번히 갱신되는 경우에 연산량이 방대하다. 한편, VRAM(206)은 한 화면에 대응하는 이미지 데이터를 저장하기에 충분한 저장 커패시턴스를 가질 필요가 있다. 또한, 디스플레이 장치에서 각 프레임을 위한 디스플레이 이미지의 재이미징(re-imaging)(이하, 이미지 리프래쉬(refresh)라 지칭)이 수행될 때 마다 VRAM(206)으로부터 한 화면에 대응하는 이미지 데이터가 판독될 필요가 있다. 따라서, 디스플레이된 이미지가 전혀 갱신되지 않는 경우에도 판독이 수행되며, 따라서, VRAM(206)의 전력 소모가 크다. 따라서,고-선명 및 다중-그라데이션 이미지 디스플레이가 수행될 때, GPU(205)의 연산량이 추가로 증가하며, VRAM(206)의 저장 커패시턴스가 추가로 증가하고, 이는 이미지 리프래쉬시의 전력 소모의 추가 증가를 초래한다.
한편, 도 2b에 도시된 제 2 종래예에서, 문자 이미지 데이터의 형성 및 배경 이미지 데이터의 형성은 GPU(215)와 GPU(216)에 의해서 별개로 수행된다. 따라서, 문자 및 배경의 이미지 데이터가 빈번히 갱신되는 경우에도, GPU들 각각의 연산 처리량은 제 1 종래예의 GPU(205)의 것보다 작다. 그러나, 두 개의 VRAM들이 필요하다는 사실, 즉, 대량의 저장 커패시턴스가 필요하다는 사실이 남아있다. 또한, 디스플레이 장치에서 이미지 리프래쉬가 이루어질 때마다, 문자 이미지 데이터와 배경 이미지 데이터의 중첩 처리가 수행된다. 따라서, VRAM(217)과 VRAM(218)으로부터 이미지 데이터가 또한 주기적으로 판독될 필요가 있다. 즉, 문자 이미지 데이터나 배경 이미지 데이터가 전혀 갱신되지 않는 경우에도 판독이 수행되며, 따라서, 전력 소모가 크다. 따라서, 고-선명 및 다중-그라데이션 이미지 디스플레이가 수행될 때, VRAM(217)과 VRAM(218)에서의 전력 소모가 증가한다.
상술한 바와 같이, 종래의 디스플레이 시스템들의 구조들은 디스플레이 장치의 높은 이미징 속도에서 고-선명 및 다중-그라데이션 이미지 디스플레이를 수행하는데 다음의 문제점들을 가진다. 즉, (1) GPU가 현저한 연산 능력을 가질 필요가 있으며, 따라서, GPU의 칩 크기가 증가하는 문제점, (2) VRAM이 대량의 저장 커패시턴스를 가질 필요가 있으며, 따라서 VRAM의 칩 크기가 증가하는 문제점이 있다. 이들 문제점들은 이미지 처리 장치의 장착 면적 및 장착 용적의 증가를 초래한다.또한, (3) 이미지 리프래쉬시에 VRAM으로부터 대량의 이미지 데이터가 판독될 필요가 있으며, 이것이 전력 소모의 증가를 초래한다는 문제점이 있다.
본 발명은 상술한 문제점들의 관점에서 이루어진 것이며, 따라서, (1) GPU의 연산 처리량의 감소를 가능하게 하고, (2) 디스플레이 장치의 외측의 한 화면에 대응하는 이미지 데이터를 저장하기 위한 저장 장치를 필요로 하지 않고, (3) 이미지 리프래쉬시에 VRAM으로부터 데이터를 주기적으로 판독하지 않고 디스플레이할 수 있는 디스플레이 장치와, 이 디스플레이 장치를 사용하는 디스플레이 시스템을 제공하는 목적을 갖는다.
본 발명에 따라서, 디스플레이 장치는 각각 저장 회로들과, 연산 처리 회로와, 디스플레이 처리 회로를 포함하는 화소들과, 각각 임의 저장 회로들에 이미지 데이터를 저장하는 기능을 가지는 회로들로 구성된다. 디스플레이 시스템은 상기 구조를 가지는 디스플레이 장치와, GPU를 포함하는 이미지 처리 장치 및 일부 이미지 구조 성분들의 이미지 데이터를 저장하기 위한 저장 장치로 구성된다. 디스플레이 시스템에서, GPU의 연산 처리를 통해 각 이미지 구조 성분을 위해 이미지 데이터가 형성된다. 형성된 이미지 데이터는 각 화소를 위한 대응 저장 회로 또는 이미지 처리 장치 내의 저장 장치에 저장된다. 이미지 처리 장치의 저장 장치 내에 저장된 이미지 데이터는 각 화소를 위한 연산 처리 회로에 공급되고, 각 화소를 위한 저장 회로들에 저장된 이미지 데이터와 합성된다. 그후, 합성된 이미지 데이터가디스플레이 처리 회로에서 이미지 신호로 변환된다.
상기 디스플레이 장치를 사용하는 상기 디스플레이 시스템이 사용되고, 그에 의해, 종래 기술에서 GPU에서 수행되어 왔던 연산 처리의 일부가 화소에서 수행되고, 잔여 처리가 GPU에서 수행될 수 있다. 따라서, 본 발명에 따라서 디스플레이 시스템의 장착 면적 및 장착 용적을 증가시키지 않고, GPU의 연산 처리량이 감소될 수 있다. 또한, 이미지 구조 성분들 중에서, 적은 변화를 가지는 성분 이미지 데이터가 화소의 저장 회로에 저장되고, 그에 의해, 디스플레이 시스템의 크기가 감소되고, 중량이 감소될 수 있으며, 저전력 소모를 가능하게 한다. 따라서, 고-선명 대형 이미지 디스플레이에 적합한 디스플레이 장치가 제공된다.
본 명세서에 기술된 본 발명에 따른 구조는 매트릭스로 배열된 복수의 화소들로 구성된 화소부를 포함하는 디스플레이 장치에 관한 것으로, 이는 복수의 화소들 각각이 제 1 이미지 데이터를 저장하기 위한 1비트의 저장 회로, 저장 회로에 저장된 제 1 이미지 데이터와 복수의 화소들의 외부에서 공급되는 제 2 이미지 데이터를 사용하여 연산 처리를 수행하기 위한 연산 처리 회로, 및, 연산 처리 회로의 출력을 사용하여 이미지 신호를 형성하기 위한 디스플레이 처리 회로를 구비하는 것을 특징으로 한다.
본 발명에 따른 다른 구조는 매트릭스로 배열된 복수의 화소들로 구성된 화소부를 포함하는 디스플레이 장치에 관한 것으로, 이는 복수의 화소들 각각이 제 1 이미지 데이터를 저장하기 위한 n 비트들(n은 자연수, n≥2)의 저장 회로, 이 저장 회로에 저장된 제 1 이미지 데이터와, 복수의 화소들의 외부로부터 공급된 제 2 이미지 데이터를 사용하여 연산 처리를 수행하기 위한 연산 처리 회로, 및 이 연산 처리 회로의 출력을 사용하여 이미지 신호를 형성하기 위한 디스플레이 처리 회로를 구비하는 것을 특징으로 한다.
본 발명에 따른 다른 구조는 매트릭스로 배열된 복수의 화소들로 구성된 화소부를 포함하는 디스플레이 장치에 관한 것으로, 이는 복수의 화소들 각각이 제 1 이미지 데이터를 저장하기 위한 1비트의 m개(m은 자연수, m≥2)의 저장 회로들, 이 저장 회로들에 저장된 제 1 이미지 데이터와, 복수의 화소들 외부로부터 공급된 제 2 이미지 데이터를 사용하여 연산 처리를 수행하기 위한 연산 처리 회로, 및, 이 연산 처리 회로의 출력을 사용하여 이미지 신호를 형성하기 위한 디스플레이 처리 회로를 구비하는 것을 특징으로 한다.
본 발명에 따른 다른 구조는 매트릭스로 배열된 복수의 화소들로 구성된 화소부를 포함하는 디스플레이 장치에 관한 것으로, 이는 복수의 화소들 각각이 제 1 이미지 데이터를 저장하기 위한 n 비트들(n은 자연수, n≥2)의 m개(m은 자연수, m≥2)의 저장 회로들, 이 저장 회로들에 저장된 제 1 이미지 데이터와 복수의 화소들의 외부로부터 공급된 제 2 이미지 데이터를 사용하여 연산 처리를 수행하기 위한 연산 처리 회로, 및 이 연산 처리 회로의 출력을 사용하여 이미지 신호를 형성하기 위한 디스플레이 처리 회로를 구비하는 것을 특징으로 한다.
상기 구조들 중 소정의 것에서, 연산 처리는 제 1 이미지 데이터와 제 2 이미지 데이터를 합성하기 위한 연산인 것이 바람직하다.
상기 구조들 중 소정의 것에서, 디스플레이 처리 회로는 D/A 변환기 회로로구성되는 것이 바람직하다.
상기 구조들 중 소정의 것에서, 이미지 신호에 따라 화소의 그라데이션을 변화시키기 위한 수단이 제공되는 것이 바람직하다.
상기 구조들 중 소정의 것에서, 각 비트를 위한 저장 회로들을 순차 구동하기 위한 수단이 제공되는 것이 바람직하다.
상기 구조들 중 소정의 것에서, 각 비트를 위한 저장 회로들에 제 1 이미지 데이터를 순차 입력하기 위한 수단이 제공되는 것이 바람직하다.
상기 구조들 중 소정의 것에서, 각 비트를 위한 연산 처리 회로에 제 2 이미지 데이터를 순차 공급하기 위한 수단이 제공되는 것이 바람직하다.
상기 구조들 중 소정의 것에서, 일 수평 주기의 각 비트를 위해 제 2 이미지 데이터를 순차 공급하기 위한 수단이 제공되는 것이 바람직하다.
상기 구조들 중 소정의 것에서, 저장 회로들 각각은 정적 랜덤 액세스 메모리(SRAM)로 구성될 수 있다.
상기 구조들 중 소정의 것에서, 저장 회로들 각각은 동적 랜덤 액세스 메모리(DRAM)로 구성될 수 있다.
상기 구조들 중 소정의 것에서, 저장 회로, 연산 처리 회로 및 디스플레이 처리 회로는 박막 트랜지스터들로 구성되는 것이 바람직하며, 이 박막 트랜지스터들 각각은 반도체 박막으로 형성된 액티브층을 포함하며, 이들은 단결정 반도체 기판, 석영 기판, 유리 기판, 플라스틱 기판, 스테인레스 기판 및 SOI 기판으로 구성되는 그룹으로부터 선택된 하나의 기판 상에 형성된다.
상기 구조들 중 소정의 것에서, 각 비트를 위한 저장 회로들을 순차 구동하는 기능을 가지는 회로는 화소부와 동일 기판 상에 형성되는 것이 바람직하다.
상기 구조들 중 소정의 것에서, 각 비트를 위한 저장 회로들에 제 1 이미지 데이터를 순차 입력하는 기능을 가지는 회로는 화소부와 동일 기판 상에 형성되는 것이 바람직하다.
상기 구조들 중 소정의 것에서, 각 비트를 위한 연산 처리 회로에 제 2 이미지 데이터를 순차 공급하는 기능을 가지는 회로는 화소부와 동일 기판 상에 형성되는 것이 바람직하다.
상기 구조들 중 소정의 것에서, 일 수평 주기의 각 비트를 위해 제 2 이미지 데이터를 순차 공급하는 기능을 가지는 회로는 화소부와 동일 기판 상에 형성되는 것이 바람직하다.
상기 구조들 중 소정의 것에서, 반도체 박막은 연속 발진 레이저를 사용하는 결정화 방법에 의해 형성되는 것이 바람직하다.
상기 구조들 중 소정의 것을 가지는 디스플레이 장치는 전자 장치 내에 통합되는 것이 효과적이다.
디스플레이 시스템은 이미지 처리 전용 연산 처리 장치 및 저장 장치에 의해 구성된 이미지 처리 장치와, 상기 구조들 중 소정의 구조를 가지는 디스플레이 장치로 구성되는 것이 효과적이다.
상기 구조를 가지는 디스플레이 시스템은 전자 장치 내에 통합되는 것이 효과적이다.
도 1a 및 도 1b는 본 발명에 따른 디스플레이 장치와 이 디스플레이 장치를 사용하는 디스플레이 시스템의 구조들을 설명하기 위한 블록도들.
도 2a 및 도 2b는 종래의 디스플레이 장치와 이 디스플레이 장치를 사용하는 종래의 디스플레이 시스템의 구조들을 설명하기 위한 블록도들.
도 3은 디스플레이 이미지의 예를 도시하는 도면.
도 4는 제 1 실시예에 따른 화소의 회로도.
도 5는 제 2 실시예에 따른 화소의 회로도.
도 6a 내지 도 6d는 제 3 실시예에 따른 디스플레이 장치의 제조 공정을 도시하는 단면도들.
도 7a 내지 도 7d는 제 3 실시예에 따른 디스플레이 장치의 제조 공정을 도시하는 단면도들.
도 8a 내지 도 8d는 제 4 실시예에 따른 디스플레이 장치의 제조 공정을 도시하는 단면도들.
도 9a 내지 도 9d는 제 5 실시예에 따른 디스플레이 장치의 제조 공정을 도시하는 단면도들.
도 10은 제 6 실시예에 따른 레이저 광학 시스템의 개략도.
도 11은 제 6 실시예에 따른 결정 반도체 막의 SEM 사진.
도 12는 제 7 실시예에 따른 결정 반도체 막의 SEM 사진.
도 13은 제 7 실시예에 따른 결정 반도체 막의 라만(Raman) 스펙트럼을 도시하는 도면.
도 14a 내지 도 14h는 제 8 실시예에 따른 TFT들의 제조 공정을 도시하는 단면도들.
도 15a 및 도 15b는 제 8 실시예에 따른 TFT들의 전기적 특성들을 도시하는 도면들.
도 16a 내지 도 16c는 제 9 실시예에 따른 TFT들의 제조 공정을 도시하는 단면도들.
도 17a 및 도 17b는 제 9 실시예에 따른 TFT들의 전기적 특성들을 도시하는 도면들.
도 18a 및 도 18b는 제 9 실시예에 따른 TFT들의 전기적 특성들을 도시하는 도면들.
도 19a 및 도 19b는 제 9 실시예에 따른 TFT들의 전기적 특성들을 도시하는 도면들.
도 20a 내지 도 20f는 제 10 실시예에 따른 전자 장치들을 도시하는 도면.
도 21a 및 도 21b는 제 10 실시예에 따른 전자 장치들을 도시하는 도면.
*도면의 주요 부분에 대한 부호의 설명*
401:화소405:액정 소자
407:액정 커패시터 소자409:데이터선
418:게이트선432:리셋 트랜지스터
5000:기판5006:절연막
5031:마스크5063:자기 발광층
실시 형태에서, 본 발명에 따른 디스플레이 장치의 전형적인 구조와, 본 발명에 따른 디스플레이 장치를 사용하는 디스플레이 시스템을 설명한다.
이하, 디스플레이 장치와 이 디스플레이 장치를 사용하는 디스플레이 시스템이 도 1a 및 도 1b에 도시된 블록도를 참조로 설명된다. 도 1a는 본 발명의 실시 형태에 따른 디스플레이 장치와 디스플레이 장치를 사용하는 디스플레이 시스템의 블록 구조를 도시한다. 디스플레이 시스템(100)은 이미지 처리 장치(102)와 디스플레이 장치(103)로 구성되고, 데이터 및 제어 신호를 CPU(101)와 교환한다. 이미지 처리 장치(102)는 GPU(104)로 구성되어 있다. 또한, 디스플레이 장치(103)는 화소부(105), 열 디코더(106) 및 행 디코더(107)를 포함한다. 화소부(105)는 복수의 화소들(110)을 포함한다. 또한, 도 1b는 화소(108)의 상세 블록도이며, 화소(110)는 화소 저장 회로들(111 및 112), 화소 연산 처리 회로(117), 및 화소 디스플레이 처리 회로(118)를 포함한다. 화소 저장 회로 111(112)은 저장 소자들 113 및 114(115 및 116)를 포함한다. 셋 또는 그 이상의 화소 저장 회로들이 세 개의 화소들에 포함될 수 있다.
하나의 화소의 이미지 데이터는 각 VRAM(120) 및 화소 저장 회로들(111 및 112)에 저장된다.
화소부(105)에서, 화소들(110)은 매트릭스로 배열되어 있다. 열 디코더(106)와 행 디코더(107)는 특정 화소 저장 회로들을 선택할 수 있다. 행 디코더(107) 또는 열 디코더(106)는 선택된 화소 저장 회로들(111 및 112)내에 이미지 데이터를 기록하기 위한 수단을 구비하는 전기 회로를 포함한다. 화소 저장 회로들(111 및 112)은 1, 2 또는 그 이상-비트 저장 소자들(113 내지 116)로 구성된다. 화소 저장 회로들(111 및 112)은 각각 다중 비트 저장 소자들로 구성되며, 그에 의해, 예로서, 다중-그라데이션 디스플레이를 수행할 수 있다. 이 경우에, 열 디코더(106) 및 행 디코더(107)는 특정 화소의 특정 비트 저장 소자들(113 내지 116)을 선택하고, 행 디코더(107)는 선택된 저장 소자들(113 내지 116)에 이미지 데이터를 기록하기 위한 수단을 구비하는 전기 회로를 포함할 수 있다. 화소 연산 처리 회로(117)는 각 화소 저장 회로들에 저장된 이미지 데이터와 VRAM(120)내에 저장된 이미지 데이터의 합성을 수행하기 위한 논리 회로로 구성되어 있다. VRAM(120)으로부터의 이미지 데이터는 소스 드라이버 회로(108)와 게이트 드라이버 회로(109)에 의해 화소들(110)에 순차 공급된다. 화소 디스플레이 처리 회로(118)는 이미지 데이터를 이미지 신호로 변환하는 기능을 가진다.
다음에, 본 발명에 따른 디스플레이 장치의 특정 구동 방법을 설명하기 위해, 문자(301)가 이동하고, 이미지가 문자(301)와 배경(302)으로 구성되어 있는, 도 3에 도시된 이미지의 디스플레이 방법이 설명된다.
먼저, CPU(101)는 문자(301)의 중심 위치, 방향 등에 대한 데이터 연산들과, 배경(302) 등의 스크롤에 대한 연산들을 수행한다. CPU(101)내의 연산 결과들은 GPU(102)의 연산 처리에 의해 이미지 데이터로 변환된다. 예로서, 문자(301)의 이미지 데이터는 문자(301)의 방향의 데이터로부터 형성되고, 이미지 데이터는 화소당 색상 및 그라데이션이 이진수들에 의해 표현되는 데이터로 변환된다. 본 실시 형태에서, 문자(301)의 이미지 데이터와 배경(302)의 이미지 데이터는 각각 VRAM(120)과 화소 저장 회로(111 또는 112)에 저장된다.
이미지 리프래쉬의 시기에 따라서, VRAM에 저장된 문자(301)의 이미지 데이터가 순차 판독되고, 대응 화소 연산 처리 회로(117)에 공급된다. 각 화소 연산 처리 회로(117)에서, 화소가 저장된 회로(111 또는 112)에 저장된 배경(302)의 이미지 데이터와 문자(301)의 이미지 데이터가 합성된다. 전체 합성 이미지 데이터는 그후 각 화소 내의 화소 디스플레이 처리 회로(118)에 의해 이미지 신호로 변환된다. 예로서, 액정 디스플레이 장치의 경우에, 이미지 데이터는 액정 소자의 전극에 인가된 전압의 값으로 변환된다. 화소 디스플레이 처리 회로(118)는 이미지 데이터를 DAC 같은 아날로그 그라데이션을 가진 이미지 신호로 변환하기 위한 전기 회로이다.
본 실시 형태는 하나의 화면에 대응하는 디스플레이를 위해 필요한 이미지 데이터를 저장하기 위한 저장 회로나, 종래 기술의 GPU에서 수행되어 왔던 연산 처리의 일부를 수행하는 기능을 가지는 회로를 각 화소 내에 구비한 디스플레이 장치를 사용하여 디스플레이 시스템이 구성되는 특징을 가진다. 상기 디스플레이 장치의 사용은 GPU의 연산 처리량의 감소를 가능하게 한다. 또한, 이미지 처리 장치를 위해 필요한 부품들의 수가 감소될 수 있고, 따라서, 디스플레이 시스템이 소형화될 수 있으며, 중량이 감소될 수 있다. 또한, 정적 이미지가 디스플레이되는 경우나, 단지 디스플레이 이미지의 일부만이 변화되는 경우에, 전력 소모가 현저히 감소될 수 있다. 따라서, 고-선명 및 대형 이미지 디스플레이에 적합한 디스플레이 장치가 제공된다.
디스플레이 장치는 복수의 화소들을 동시에 선택하고, 선택된 화소들 내의 화소 저장 회로들에 이미지 데이터를 저장하기 위한 수단을 구비하는 회로를 포함할 수 있다. 예로서, 각 열에 대해 8 화소들을 동시에 선택할 수 있는 디코더 회로와, 8 화소들내의 화소 저장 회로들에 데이터를 기록하기 위한 회로가 포함될 수 있다. 또한, 컬러 디스플레이를 수행하는 경우에, R(적색), G(녹색) 및 B(청색)의 세 화소들 중 하나를 선택하기 위한 수단을 가지는 회로가 포함될 수 있다. 상기 구조에서, 화소 저장 회로들에 데이터를 기록하기 위한 시간이 짧아질 수 있고, 이는 보다 높은 선명도와 보다 대형의 이미지 디스플레이를 가능하게 한다.
본 실시 형태의 디스플레이 장치에서, 이미지 처리 장치와 디스플레이 장치는 동일 기판상에 장착되거나 별개의 기판들상에 장착될 수 있다. 이미지 처리 장치와 디스플레이 장치가 동일 기판상에 장착되는 경우에, GPU는 TFT들을 사용하여 구성될 수 있다. 이 구조는 배선들을 단순화할 수 있고, 보다 낮은 전력 소모를 가능하게 한다.
본 실시 형태는 액정 디스플레이 장치, 자기 발광 소자를 사용하는 디스플레이 장치 및 그 구동 방법에 사용될 수 있다.
제 1 실시예
본 실시예에서, 실시 형태에 예시된 구조를 가지는 디스플레이 장치의 예로서, 각각이 2-비트 저장 소자들, 화소 연산 처리 회로 및 DAC로 구성된 화소 디스플레이 처리 회로로 구성된 두 개의 화소 저장 회로들에 의해 구성된 화소들을 각각 포함하는 액정 디스플레이 장치가 제공된다. 이하, 본 실시예에 따른 액정 디스플레이 장치의 화소의 회로 구조 및 각 화소의 디스플레이 방법을 설명한다. 본 실시예에서 흑백 디스플레이를 위한 화소가 설명되지만, 컬러 디스플레이를 수행하는 경우에도 본 실시예와 동일한 구조가 RGB 각각에 대하여 채택될 수 있다는 것을 인지하여야 한다.
도 4는 본 실시예의 액정 디스플레이 장치의 화소의 회로도이다. 도 4에는 화소(401), 화소 저장 회로(402), 화소 연산 처리 회로(403) 및 화소 디스플레이 처리 회로(404)가 도시되어 있다. 액정 소자(405)는 화소 전극(406)과 공통 전위선(408)에 의해 개재되어 있다. 액정 커패시터 소자(407)는 전기 전하를 유지하기 위해 제공된 저장 커패시터와 액정 소자(405)의 커패시터 성분을 함께 포함하는 커패시턴스(CL)를 가진 커패시터 소자로서 도시되어 있다.
데이터선(409)은 워드선들(410 및 411)과 교차하고, 선택 트랜지스터들(412 및 413)이 각 교차점들에 배열된다. 선택 트랜지스터들(412 및 413)의 게이트 전극들은 워드선들(410 및 411)과 전기적으로 접속되고, 그 소스 전극들 또는 드레인 전극들은 데이터선(409)과 전기적으로 접속되며, 나머지 전극들은 저장 소자들(414 및 415)의 전극들의 일 그룹과 전기적으로 접속된다. 저장 소자들(414 및 415)의 전극들의 다른 그룹은 화소 연산 처리 회로(403)의 각 입력부들과 전기적으로 접속된다. 본 실시예에서, 저장 소자들(414 및 415) 각각은 두 인버터 회로들이 루프형상으로 배열되어 있는 회로를 포함한다. 선택 트랜지스터들(412 및 413)과 저장 소자들(414 및 415)은 화소 저장 회로(402)를 구성한다.
본 실시예는 화소 연산 처리 회로(403)가 하나의 NOR 회로, 두 개의 AND-NOR 회로들, 및 네 개의 인버터 회로들로 구성되어 있는 예를 도시한다.
소스 배선들(416 및 417)은 게이트선(418)과 교차하고, 선택 트랜지스터들(419 및 420)은 각 교차점에 배열되어 있다. 선택 트랜지스터들(419 및 420)의 게이트 전극들은 게이트선(418)과 전기적으로 접속되고, 그 소스 전극들 또는 드레인 전극들은 소스 배선들(416 및 417)과 전기적으로 접속되며, 나머지 전극들은 저장 소자들(421 및 422)의 전극들의 일 그룹과 전기적으로 접속된다. 커패시터 소자들(421 및 422)의 전극들의 다른 그룹은 화소 연산 처리 회로(403)의 각 입력부들과 전기적으로 접속된다.
화소 디스플레이 처리 회로(404)는 고전위 선택 트랜지스터들(423 및 424), 저전위 선택 트랜지스터들(425 및 426), 커패시터 소자들(427 및 428), 고전위선들(429 및 430), 저전위선들(431 및 432), 리셋 트랜지스터(433), 리셋 신호선(434), 액정 커패시터 소자(407), 및 공통 전위선(408)으로 구성되어 있는 커패시턴스 분할형 DAC이다.
여기서, 화소 디스플레이 처리 회로(404)에서, 참조 부호(C1)는 커패시터 소자(427)의 커패시턴스를 나타내고, 참조 부호 C2는 커패시터 소자(428)의 커패시턴스를 나타내고, 참조 부호 VH는 고전위선들(429 및 430) 각각의 전위를 나타내고, 참조 부호 VL은 저전위선들(431 및 432) 각각의 전위를 나타내며, 참조 부호 COM은공통 전위선(408)의 전위를 나타낸다. 또한, 고전위 선택 트랜지스터(423)와 저전위 선택 트랜지스터(425) 중 하나를 도전상태로 만드는 것에 의해 선택된 전위(VH 또는 VL)는 참조 부호 V1로 나타내고, 고전위 선택 트랜지스터(424) 및 저전위 선택 트랜지스터(426) 중 하나를 도전상태로 만드는 것에 의해 선택된 전위(VH 또는 VL)는 참조 부호 V2로 나타낸다. 이때, 화소 전극(406)에 인가된 전위(VP)는 (C1·V1 + C2·V2 + CL·COM)/(C1 + C2 + CL)과 같다. 본 실시예에서, C1 : C2 : CL은 2 : 1 : 1이고, COM =0V가 채용된다. 따라서, 이하, VP=(2V1 + V2)/4가 충족된다.
다음에, 본 실시예의 디스플레이 장치로 이미지를 디스플레이 하는 방법을 설명한다. 문자(301)가 이동하는 이미지의 디스플레이는 도 3에 도시된, 문자(301)와 배경(302)에 의해 구성된 이미지로 설명된다. 이하, "H"는 5V의 인가 전위에 대응하고, "L"은 0V의 인가 전위에 대응한다. 또한, 소위 통상적인 백색 모드는 액정 소자(405)에 인가된 전위가 0V인 경우에 광 투과율이 최대이고, 결과적으로, 인가된 전압의 절대값이 보다 커지게 될 때, 광 투과율이 감소되는 모드를 채용한다. 또한, 배경(302)의 이미지 데이터의 상위 비트와 하위 비트는 저장 소자들(415 및 414)에 각각 저장된다.
먼저, 리셋 신호선(434)이 "H"로 설정되어 리셋 트랜지스터(433)가 도전상태가 되게 한다. 따라서, 화소 전극(406)의 전위는 공통 전위선(408)의 전위(0V)와 같아지게 되고, 따라서, 이미지 데이터의 재기록 이후 후속 디스플레이가 쉽게 가능하다.
다음에, 문자(301) 및 배경(302) 각각에 대하여, GPU에서의 연산 처리에 의해 형성된 이미지 데이터가 2비트들(4 그라데이션들)의 데이터로서 화소 저장 회로(402)의 대응 저장 소자들(415 및 414)에 저장된다. 여기서, 예로서, 배경(302)의 이미지 데이터의 상위 비트가 "1"인 경우에, "H"의 전기 신호가 데이터선(409)에 부여되고, 8V의 전위가 워드선(411)에 인가될 때, "1"이 저장 소자(415)에 저장된다. 또한, "L"의 전기 신호가 데이터선(409)에 부여되고, 8V의 전위가 워드선(410)에 인가될 때, "0"이 저장 소자(414)에 저장된다.
워드선(410 및 411)의 선택 방법에 대하여, 예로서, 이미지 데이터가 저장되어야만하는 화소들의 열을 지시하는 신호(열 어드레스 신호)가 GPU에서 형성될 수 있고, 소정의 워드선(410 및 411)을 선택하기 위한 신호는 열 어드레스 신호로부터 디코더 회로에서 형성될 수 있다는 것을 인지하여야 한다.
이미지 리프래쉬의 시기에 따라서, VRAM에 저장된 문자(301)의 이미지 데이터의 상위 비트 및 하위 비트가 각 소스선(416 및 417)에 공급된다. 8V의 전위가 게이트선(418)에 인가될 때, 선택된 트랜지스터들(419 및 420)이 도전상태가 되고, 화소 연산 처리 회로(403)에 대한 입력 신호가 된다. 공급된 이미지 데이터는 다음 이미지 리프래쉬까지 커패시터 소자들(421 및 422)에 전기 전하로서 저장된다.
화소 연산 처리 회로(403)에서, 고 전위 선택 트랜지스터(423) 및 저 전위 선택 트랜지스터(425) 중 하나와, 고전위 선택 트랜지스터(424) 및 저 전위 선택 트랜지스터(426) 중 하나를 선택하기 위한 신호가 커패시터 소자들(421 및 422)내에 저장된 전기 전하와 저장 소자들(414 및 415)에 저장된 이미지 데이터에 따라형성된다. 본 실시예에서, 문자(301)의 이미지 데이터와, 배경(302)의 이미지 데이터의 합성이 수행된다. 문자(301)의 이미지 데이터가 "11"에 대응하는 경우에, 배경(302)의 이미지 데이터가 선택되고, 다른 경우에, 문자(301)의 이미지 데이터가 선택된다. 합성 이후의 이미지 데이터가 표 1에 나타나 있다. 여기서, 선택 신호의 상위 비트가 "1"("0")인 경우에, 고전위 선택 트랜지스터 423(저전위 선택 트랜지스터 425)가 도전상태가 된다. 또한, 선택 신호의 하위 비트가 "1"("0")인 경우에, 고전위 선택 트랜지스터 424(저전위 선택 트랜지스터 426)가 도전상태가 된다.
그후, 리셋 신호선(434)이 "L"로 설정되어 리셋 트랜지스터(433)가 비도전상태가 되게 한다. 또한, 전위 VH(예로서, 3V)가 고전위선들(429 및 430)에 인가되고, 전위 LH(예로서, 1V)가 저전위선들(431 및 432)에 인가된다.
화소 연산 처리 회로(403)에 의해 형성된 선택된 신호에 따라서, 고전위선(429)과 저전위선(431) 중 하나의 전위와, 고전위선(430)과 저전위선(432) 중 하나의 전위가 각각 커패시터 소자들(427 및 428)에 인가된다. 따라서, 화소 전극(407)에 인가된 전압은 표 1에 도시된 바와 같이 화소 디스플레이 처리 회로(405)의 커패시터 DAC에 의해 결정된다. 동시에, 액정 소자(406)의 광 투과율은 계단식으로 변화될 수 있다.
문자 배경 합성 이미지
상위비트 하위비트 상위비트 하위비트 하위비트 상위비트 화소전극전압[V]
L L L L L L 0.75
L H
H L
H H
L H L L L H 1.25
L H
H L
H H
H L L L H L 1.75
L H
H L
H H
H H L L L L 0.75
L H L H 1.25
H L H L 1.75
H H H H 2.25
GPU의 연산 처리 결과들로부터, 이미지 데이터가 변화되는 경우에, 리셋 신호선(433)이 "H"로 설정되어 리셋 트랜지스터(432)가 도전상태가 되게 한다. 그후, 상술한 바와 동일한 방법이 반복된다.
또한, 장시간 동안 동일 전위가 연속적으로 액정 소자에 인가될 때, 연소 현상이 발생되기 때문에, 전위는 VH와 VL 사이에서 주기적으로 변화되는 것이 바람직하다. 예로서, 각 디스플레이 주기에 대하여, VH(VL)가 +3V(+1V)로부터 -3V(-1V)까지 변화하거나, -3V(-1V)로부터 +3V(+1V)까지 변화한다. 이 경우에, 리셋 신호선(433)이 일단 "H"로 설정되어 리셋 트랜지스터(432)가 도전 상태가 되게 하고, 그후, 리셋 신호선(433)이 다시 "L"로 설정되어 리셋 트랜지스터(432)가 비도전 상태가 되게 한다. 그후, 전위가 VH와 VL 사이에서 변화한다.
본 실시예에 예시된 연산 전압들은 단지 예들일 뿐이며, 본 발명은 전압 값들에 제한되지 않는다.
본 실시예에서, 본 발명에 따른 디스플레이 장치로서, 화소내의 두 화소 저장 회로들이 각각 2-비트 SRAM들로 구성되는 예가 예시되었다. 그러나, 3 또는 그 이상-비트 SRAM이 사용될 수 있다. 다중-비트 SRAM은 이미지의 색상들의 수의 증가와 고 선명도 이미지 디스플레이를 가능하게 한다. 또한, 셋 또는 그 이상의 화소 저장 회로들이 화소에 통합될 수 있다. 보다 복잡한 이미지를 디스플레이하는 경우는 많은 수의 화소 저장 회로들을 채용함으로써 다루어질 수 있다. 또한, 비트들의 수는 화소 저장 회로들 사이에서 상이할 수 있다.
또한, 본 실시예에서, 본 발명에 따른 디스플레이 장치로서, 화소 저장 회로가 SRAM을 포함하는 예가 예시되어 있다. 그러나, 화소 저장 회로는 DRAM 같은 다른 공지된 저장 소자로 구성될 수 있다. 예로서, DRAM이 사용될 때, 저장 소자들의 영역이 감소될 수 있으며, 이는 다중-비트 구조를 쉽게 가능하게 한다. 따라서, 디스플레이 이미지의 색상들의 수가 증가될 수 있고, 고선명도의 이미지 디스플레이가 실현될 수 있다. 이 경우에, 저장 정보는 커패시터 소자내에 누적된 전기 전하의 양에 따르지만, 누적된 전기 전하는 시간에 따라 손실된다. 따라서, 저장 소자의 저장 정보는 주기적으로 재기록될 필요가 있다.
본 실시예에서는, 이미지 처리 장치의 VRAM에 저장된 이미지 데이터를 화소 연산 처리 회로에 직접적으로 공급하는 예이지만, 이미지 데이터는 또한 이미지 처리 장치에 DAC등을 집적함으로써 이미지 신호 형태로 변환된 이후에 화소 연산 처리 회로에 공급될 수도 있다.
또한, 본 실시예에서, 커패시턴스 분할형 DAC가 화소 디스플레이 처리 회로로서 사용되지만, 화소 디스플레이 처리 회로는 저항 분할형 DAC 같은, 다른 공지된 방법의 DAC로 구성될 수 있다. 또한, 본 실시예에서, 화소 디스플레이 처리 회로는 DAC로 구성되지만, 영역 그라데이션에 대한 디지털 데이터를 이미지 신호로 변환하는 다른 공지된 방법에 의해 구성될 수 있다. 최적의 구조가 개별 경우들에 따라 변화하기 때문에, 운영자는 구조를 적절히 선택할 수 있다.
본 실시예에 도시된 구조는 액정 디스플레이 장치 이외에도 예로서, OLED 디스플레이 장치 같은 자기-발광 소자를 사용하는 디스플레이 장치에 적용될 수 있다.
상술한 바와 같이, 본 실시예에 도시된 구조를 가지는 디스플레이 장치를 사용하는 디스플레이 시스템에서, 종래 기술에서는 GPU에서 수행되어왔던 연산 처리의 일부가 디스플레이 장치에서 수행될 수 있고, 따라서, GPU의 연산 처리량이 감소될 수 있다. 또한, 이미지 처리 장치에 필요한 부품들의 수가 감소될 수 있고, 그에 의해, 디스플레이 시스템이 소형화되고, 중량이 감소될 수 있다. 또한, 정적 이미지가 디스플레이 되는 경우에, 또는, 디스플레이 이미지의 일부만이 변화하는 경우에, 매우 작은 양의 이미지 데이터가 재기록되는 것으로 충분하며, 따라서, 전력 소모가 현저히 감소된다. 따라서, 고-선명 및 대형 이미지 디스플레이에 적합한 디스플레이 장치와 이 디스플레이 장치를 사용하는 디스플레이 시스템이 실현될 수 있다.
제 2 실시예
본 실시예에서는, 화소 연산 처리 회로와 화소 디스플레이 처리 회로의 구조들이 제 1 실시예의 것과 상이한 액정 디스플레이 장치의 예를 든다. 이하, 본 실시예의 액정 디스플레이 장치의 화소의 회로 구조와 각 화소를 위한 디스플레이 방법을 설명한다. 본 실시예에서 흑백 디스플레이를 위한 화소를 설명하지만, 컬러 디스플레이를 수행하는 경우에, 본 실시예의 구조가 RGB 각각을 위해 채용될 수 있다는 것을 인지하여야 한다.
도 5는 본 실시예의 액정 디스플레이 장치의 화소의 회로도이다. 도 5에는 액정 소자(502)가 화소 전극(503)과 공통 전위선(504)에 의해 개재되어 있는 화소(501)가 도시되어 있다. 액정 커패시터 소자(505)는 전기 전하의 유지를 위해 제공된 저장 커패시터와 액정 소자(502)의 커패시터 성분을 함께 포함하는 커패시턴스(CL)를 가진 커패시터 소자로서 도시되어 있다.
데이터선(506)은 워드선들(507 및 508)과 교차하고, 선택 트랜지스터들(509 및 510)은 각 교차점들에 배열된다. 선택 트랜지스터들(509 및 510)의 게이트 전극들은 워드선들(507 및 508)과 전기적으로 접속되고, 그 소스 전극들 또는 드레인 전극들은 데이터선(506)과 전기적으로 접속되며, 다른 전극들은 저장 소자들(511 및 512)과 전기적으로 접속된다. 본 실시예에서, 저장 소자들(511 및 512) 각각은 두 인버터 회로들이 루프 형상으로 배열되어 있는 회로를 포함한다. 선택 트랜지스터들(509 및 510)과 저장 소자들(511 및 512)은 화소 저장 회로(미도시)를 구성한다.
본 실시예에서, 화소 연산 처리 회로(513)는 네 개의 아날로그 스위치들로 구성된다.
소스 배선들(514 및 515)은 게이트선(516)과 교차하고, 선택 트랜지스터들(517 및 518)은 각 교차점들에 배열되어 있다. 선택 트랜지스터들(517 및 518)의 게이트 전극들은 게이트(516)와 전기적으로 접속되고, 그 소스 전극들 또는 드레인 전극들은 소스 배선들(514 및 515)과 전기적으로 접속되며, 다른 전극들은 커패시터 소자들(519 및 520), 인버터들(521 및 552)의 입력들, 및 저 전위 선택 트랜지스터들(529 및 530)의 게이트 전극과 각각 전기적으로 접속된다.
화소 디스플레이 처리 회로(미도시)는 고전위 선택 트랜지스터들(523 내지 526), 저전위 선택 트랜지스터들(527 내지 530), 커패시터 소자들(531 내지 534)(커패시턴스들 C1 내지 C4), 고전위선들(535 내지 538), 저전위선들(539 내지 542), 리셋 트랜지스터(543), 리셋 신호선(544), 액정 커패시터 소자(505) 및 공통 전위선(504)으로 구성된다. 본 실시예에서, C1 : C2 : C3 : C4 : CL= 2 : 1 : 2 : 1 : 1 이며, COM=0V가 채택된다.
다음에, 본 실시예의 디스플레이 장치를 사용한 디스플레이 방법이 설명된다. 도 3에 도시되어 있는 문자(301)와 배경(302)으로 구성된 이미지로 문자(301)가 이동하는 이미지의 디스플레이가 설명된다. 이하, "H"는 5V의 인가 전위에 대응하고, "L"은 0V의 인가 전위에 대응한다. 또한, 소위 통상적인 백색 모드는 액정 소자(502)에 인가된 전위가 0V인 경우에 광 투과율이 최대이고, 결과적으로, 인가된 전압의 절대값이 보다 커지게 될 때, 광 투과율이 감소되도록 채용한다. 또한, 배경(302)의 이미지 데이터의 상위 비트와 하위 비트는 저장 소자들(511 및 512)에 각각 저장된다.
먼저, 리셋 신호선(544)이 "H"로 설정되어 리셋 트랜지스터(543)가 도전상태가 되게 한다. 따라서, 화소 전극(503)의 전위는 공통 전위선(504)의 전위(0V)와 같아지게 되고, 따라서, 이미지 데이터의 재기록 이후 후속 디스플레이가 쉽게 가능하다.
다음에, 문자(301) 및 배경(302) 각각에 대하여, GPU에서의 연산 처리에 의해 형성된 이미지 데이터가 2비트들(4 그라데이션들)의 데이터로서 대응 저장 소자들(511 및 512)에 저장된다. 여기서, 예로서, 배경(302)의 이미지 데이터의 상위 비트가 "1"인 경우에, "H"의 전기 신호가 데이터선(506)에 부여되고, 8V의 전위가 워드선(507)에 인가될 때, "1"이 저장 소자(511)에 저장된다. 또한, "L"의 전기 신호가 데이터선(506)에 부여되고, 8V의 전위가 워드선(508)에 인가될 때, "0"이 저장 소자(512)에 저장된다.
워드선(507 및 508)의 선택 방법에 대하여, 예로서, 이미지 데이터가 저장되어야만하는 화소들의 열을 지시하는 신호(열 어드레스 신호)가 GPU에서 형성될 수 있고, 소정의 워드선(507 및 508)을 선택하기 위한 신호는 이 열 어드레스 신호로부터 디코더 회로에서 형성될 수 있다는 것을 인지하여야 한다.
이미지 리프래쉬의 시기에 따라서, VRAM에 저장된 문자(301)의 이미지 데이터의 상위 비트 및 하위 비트가 각 소스선(514 및 515)에 공급된다. 8V의 전위가 게이트선(516)에 인가될 때, 선택된 트랜지스터들(517 및 518)이 도전상태가 되고, 커패시터 소자(519 및 520)내에 전기 전하로서 저장된다. 공급된 이미지 데이터는 다음 이미지 리프래쉬까지 커패시터 소자들(519 및 520)에 전기 전하로서 저장된다.
그후, 리셋 신호선(544)이 "L"로 설정되어 리셋 트랜지스터(543)가 비도전상태가 되게 한다. 또한, 전위 VH(예로서, 3V)가 고전위선들(535 내지 538)에 인가되고, 전위 LH(예로서, 1V)가 저전위선들(539 내지 542)에 인가된다.
본 실시예에서, 사전결정된 이미지 데이터는 "11"로 표시된다. 문자(301)의 이미지 데이터가 "11"에 대응하는 경우에, 배경(302)의 이미지 데이터가 선택되고, 다른 경우에, 문자(301)의 이미지 데이터가 선택된다. 합성 이후의 이미지 데이터는 표 1에 나타나 있다.
소스선(514)에 저장된 데이터와, 소스선(513)에 저장된 데이터 양자 모두가 "1"에 대응하는 경우에, 화소 연산 처리 회로(519)에 의해, 커패시터 소자들(531 및 532), 액정 커패시터 소자(505), 고전위 선택 트랜지스터들(523 및 524), 저전위 선택 트랜지스터들(527 및 528), 고전위선들(535 및 536) 및 저전위선들(539 및 540)로 구성된 커패시턴스 분할형 DAC가 구성된다.
또한, 소스선(514)에 저장된 적어도 하나의 데이터와, 소스선(515)에 저장된 데이터(515)가 "0"에 대응하는 경우, 화소 연산 처리 회로(513)에 의해, 커패시터 소자들(533 및 534), 액정 커패시터 소자(505), 고전위 선택 트랜지스터들(525 및 526), 저전위 선택 트랜지스터들(529 및 530), 고전위선들(537 및 538) 및 저전위선들(541 및 542)로 구성된 커패시턴스 분할형 DAC가 구성된다.
DAC로 이미지 신호를 형성하는 방법은 제 1 실시예에 예시된 방법과 동일하며, 따라서, 그 설명은 생략한다. 본 실시예에서도 마찬가지로, 화소 전극(503)에인가된 전위는 표 1에 도시된 바와 같이 결정된다. 동시에, 액정 소자(502)의 광 투과율은 계단식으로 변화될 수 있다.
GPU의 연산 처리의 결과로부터, 이미지 데이터가 변화되는 경우에, 리셋 신호선(544)이 "H"로 설정되어 리셋 트랜지스터(543)가 도전 상태가 되게 한다. 그후, 상술한 바와 동일한 방법이 반복된다.
또한, 장시간 동안 동일 전위가 연속적으로 액정 소자에 인가될 때, 연소 현상이 발생되기 때문에, 전위는 VH와 VL 사이에서 주기적으로 변화되는 것이 바람직하다. 예로서, 각 디스플레이 주기에 관하여, VH(VL)가 +3V(+1V)로부터 -3V(-1V)까지 변화하거나, -3V(-1V)로부터 +3V(+1V)까지 변화한다. 이 경우에, 리셋 신호선(544)이 일단 "H"로 설정되어 리셋 트랜지스터(543)가 도전상태가 되게 하고, 그후, 리셋 신호선(544)이 다시 "L"로 설정되어 리셋 트랜지스터(543)가 비도전 상태가 되게 한다. 그후, 전위가 VH와 VL 사이에서 변화한다.
본 실시예에 예시된 연산 전압들은 단지 예일 뿐이며, 본 발명은 전압 값들에 제한되지 않는다.
본 실시예에서, 본 발명에 따른 디스플레이 장치로서, 화소내의 두 화소 저장 회로들이 각각 2-비트 SRAM들로 구성되는 예가 예시되었다. 그러나, 3 또는 그 이상-비트들의 SRAM이 사용될 수 있다. 다중-비트 SRAM은 이미지의 색상들의 수의 증가와 고 선명도 이미지 디스플레이를 가능하게 한다. 또한, 셋 또는 그 이상의 화소 저장 회로들이 화소에 통합될 수 있다. 보다 복잡한 이미지를 디스플레이하는 경우는 많은 수의 화소 저장 회로들을 채용함으로써 다루어질 수 있다. 또한, 비트들의 수는 화소 저장 회로들 사이에서 달라질 수 있다.
또한, 본 실시예에서, 본 발명에 따른 디스플레이 장치로서, 화소 저장 회로가 SRAM을 포함하는 예가 예시되어 있다. 그러나, 화소 저장 회로는 DRAM 같은 다른 공지된 저장 소자로 구성될 수 있다. 예로서, DRAM이 사용될 때, 저장 소자들의 영역이 감소될 수 있으며, 이는 다중-비트 구조를 쉽게 가능하게 한다. 따라서, 디스플레이 이미지의 색상들의 수가 증가될 수 있고, 고선명도의 이미지 디스플레이가 실현될 수 있다. 이 경우에, 저장 정보는 커패시터 소자내에 누적된 전기 전하의 양에 따르지만, 누적된 전기 전하는 시간에 따라 손실된다. 따라서, 저장 소자의 저장 정보는 주기적으로 재기록될 필요가 있다.
또한, 본 실시예에서, 커패시턴스 분할형 DAC가 화소 디스플레이 처리 회로로서 사용되지만, 화소 디스플레이 처리 회로는 저항 분할형 DAC 같은 다른 공지된 방법의 DAC로 구성될 수 있다. 또한, 본 실시예에서, 화소 디스플레이 처리 회로가 DAC로 구성되지만, 영역 그라데이션에 대한 디지털 데이터를 이미지 신호로 변환하는 다른 공지된 방법에 의해 구성될 수 있다. 최적의 구조가 개별 경우들에 따라 변화하기 때문에, 운영자는 구조를 적절히 선택할 수 있다.
본 실시예에서는, 이미지 처리 장치의 VRAM에 저장된 이미지 데이터를 화소 연산 처리 회로에 직접적으로 공급하는 예이지만, 이미지 데이터는 또한 이미지 처리 장치에 DAC등을 집적함으로써 이미지 신호 형태로 변환된 이후에 화소 연산 처리 회로에 공급될 수도 있다.
본 실시예에 도시된 구조는 액정 디스플레이 장치 이외에도 예로서, OLED 디스플레이 장치 같은 자기-발광 소자를 사용하는 디스플레이 장치에 적용될 수 있음을 인지하여야 한다.
상술한 바와 같이, 본 실시예에 도시된 구조를 가지는 디스플레이 장치를 사용하는 디스플레이 시스템에서, 종래 기술에서는 GPU에서 수행되어왔던 연산 처리의 일부가 디스플레이 장치에서 수행될 수 있고, 따라서, GPU의 연산 처리량이 감소될 수 있다. 또한, 이미지 처리 장치에 필요한 부품들의 수가 감소될 수 있고, 그에 의해, 디스플레이 시스템이 소형화되고, 중량이 감소될 수 있다. 또한, 정적 이미지가 디스플레이 되는 경우에, 또는, 디스플레이 이미지의 일부만이 변화하는 경우에, 매우 작은 양의 이미지 데이터가 재기록되는 것으로 충분하며, 따라서, 전력 소모가 현저히 감소된다. 따라서, 고-선명 및 대형 이미지 디스플레이에 적합한 디스플레이 장치와 이 디스플레이 장치를 사용하는 디스플레이 시스템이 실현될 수 있다.
제 3 실시예
본 실시예에서는 본 발명에 따른 디스플레이 장치에서 화소부의 TFT들과 그 주변에 제공된 드라이버 회로들(열 디코더 회로, 행 디코더 회로)을 동시에 형성하는 방법을 설명한다. 본 명세서에서, 스위칭 TFT 및 드라이버 TFT를 구비한 화소부와 CMOS 회로로 구성된 드라이버 회로가 그 위에 형성되는 기판을 편의상 액티브 매트릭스 기판이라 지칭한다는 것을 인지하여야 한다. 본 실시예에서, 도 6a 내지 도 7d를 참조로 액티브 매트릭스 기판의 제조 공정이 설명된다. 본 실시예에서 TFT는 상부 게이트 구조를 취한다는 것을 인지하여야 한다. 그러나, TFT는 저면 게이트 구조 또는 이중 게이트 구조를 채용하여 실현될 수도 있다.
석영 기판, 실리콘 기판 또는 표면상에 절연막이 형성되어 있는 금속 또는 스테인레스 기판이 기판(5000)으로서 사용된다. 또한, 제조 공정의 처리 온도를 견딜 수 있는 내열성을 가지는 플라스틱 기판도 사용될 수 있다. 본 실시예에서, 바륨 보로실리케이트 유리 또는 알루미노 보로실리케이트 유리 같은 유리로 이루어진 기판(5000)이 사용된다.
다음에, 실리콘 산화물막, 실리콘 질화물막 또는 실리콘 산질화물막 같은 절연막으로 구성된 기저막(5001)이 기판(5000)상에 형성된다. 본 실시예의 기저막(5001)은 2-층 구조를 취한다. 그러나, 절연막으로 이루어진 단층 구조나, 둘 또는 그 이상의 절연막 층들이 적층된 구조를 채용할 수 있다.
본 실시예에서, 기저막(5001)의 제 1 층으로서, 실리콘 산질화물막(5001a)이 SiH4, NH3 및 N2O를 반응 가스로하여 플라즈마 CVD에 의해 10 내지 200nm(바람직하게는, 50 내지 100nm)의 두께를 갖도록 형성된다. 본 실시예에서, 실리콘 산질화물막(5001a)은 50nm의 두께로 형성된다. 그후, 기저막(5001)의 제 2 층으로서, 실리콘 산질화물막(5001b)이 SiH4와 N2O를 반응가스로하여 플라즈마 CVD법에 의해 50 내지 200nm(바람직하게는, 100 내지 150nm)의 두께를 갖도록 형성된다. 본 실시예에서, 실리콘 산질화물막(5001b)은 100nm의 두께로 형성된다.
이어서, 반도체층들(5002 내지 5005)이 기저막(5001)상에 형성된다. 반도체 층들(5002 내지 5005)에 대하여, 반도체 막은 공지된 수단(스퍼터링법, LPCVD법,플라즈마 CVD법 등)에 의해 25 내지 80nm의 두께로 형성된다. 그후, 반도체 막이 공지된 결정화 방법(레이저 결정화 방법, RTA나 노 어닐링을 사용한 열간 결정화 방법, 결정화를 촉진하는 금속 원소를 사용한 열간 결정화 방법 등)에 의해 결정화된다. 그후, 이렇게 얻어진 결정 반도체 막이 반도체 층들(5002 내지 5005)을 형성하도록 원하는 형상으로 패턴화된다. 비정질 반도체 막, 미소결정 반도체 막, 결정 반도체 막, 비정질 실리콘 게르마늄막 등 같은 비정질 구조를 가지는 화합물 반도체 막 등이 반도체 막으로서 사용될 수 있음이 인지되어야 한다.
본 실시예에서, 55nm 두께의 비정질 실리콘 막이 플라즈마 CVD법을 사용하여 형성된다. 그후, 니켈 함유 용액이 이 비정질 실리콘막상에 적용되고, 비정질 실리콘막에 대해 탈수(500℃, 1시간)가 수행되며, 그후, 열간 결정화(550℃, 4시간)가 수행되어 결정 실리콘막을 형성한다. 그후, 반도체 층들(5002 내지 5005)이 포토리소그래피법을 사용하는 패터닝 공정에 의해 형성된다.
결정 반도체 막이 레이저 결정화법에 의해 형성되는 경우에, 연속 발진 또는 펄스 발진형 가스 레이저 또는 고체 레이저가 레이저로서 사용될 수 있음이 인지되어야 한다. 전자의 가스 레이저로서, 엑시머 레이저, YAG 레이저, YVO4레이저, YLF 레이저, YAlO3레이저, 유리 레이저, 루비 레이저, Ti:사파이어 레이저 등이 사용될 수 있다. 또한, 후자의 고체 레이저로서, Cr, Nd, Er, Ho, Ce, Co, Ti 또는 Tm으로 도핑된 YAG, YVO4, YLF 또는 YAlO3같은 결정들을 사용하는 레이저가 사용될 수 있다. 관련 레이저의 기본파는 도핑 될 재료에 따라 상이하며, 약 1㎛의 기본파를 가지는 레이저광이 얻어진다. 기본파에 대한 조화파는 비선형 광학 소자를 사용하여 얻어질 수 있다. 비정질 반도체 막의 결정화에서, 연속 발진을 수행할 수 있는 고체 레이저가 사용되는 것이 바람직하며, 대형 입자 크기를 가지는 결정들을 얻기 위해서, 기본파에 대한 제 2 조화파 내지 제 4 조화파가 적용되는 것이 바람직하다는 것을 인지하여야 한다. 통상적으로, Nd:YVO4레이저(1064nm의 기본파)의 제 2 조화파(532nm) 또는 제 3 조화파(355nm)가 적용된다.
10W의 출력을 가지는 또한, 연속 발진형 YVO4레이저로부터 방출된 레이저광이 비선형 광학 소자에 의해 조화파로 변환된다. 또한, 공진기내에 YVO4결정들과 비선형 광학 소자를 배치하여 조화파를 방출하는 방법도 있다. 조화파는 광학 시스템에 의해 조사면상에서 직사각형 또는 타원형 형상을 가지는 레이저광으로 성형되고, 이 레이저광이 가공 대상물에 조사된다. 이때의 에너지 밀도는 약 0.01 내지 100MW/cm2(바람직하게는, 0.2 내지 10MW/cm2)이 되어야할 필요가 있다. 그후, 약 10 내지 2000cm/s의 속도로 레이저광에 대해 상대 이동시키면서, 반도체 막이 레이저광으로 조사된다.
또한, 상기 레이저가 사용되는 경우에, 레이저 발진기로부터 방출된 레이저빔은 광학 시스템에 의해 선형 형상으로 집광되어 반도체 막에 조사되게되는 것이 바람직하다. 결정화 조건들은 적절히 설정된다. 그러나, 엑시머 레이저를 사용하는 경우에, 펄스 발진 주파수는 300Hz이고, 레이저 에너지 밀도는 100 내지 700mJ/cm2(통상적으로, 200 내지 300mJ/cm2)인 것이 바람직하다. 또한 YAG 레이저를 사용하는 경우에, 펄스 발진 주파수는 1 내지 300Hz이고, 제 2 조화파를 사용함에 의한 레이저 에너지 밀도는 300 내지 1000mJ/cm2(통상적으로, 350 내지 500mJ/cm2)인 것이 바람직하다. 100 내지 1000㎛의 폭(바람직하게는, 400㎛의 폭)을 가지는 선형 형상으로 집광된 레이저광이 기판의 전체 표면에 조사된다. 이때 선형 빔의 중첩비는 50 내지 98%일 수 있다.
그러나, 본 실시예에서, 비정질 실리콘 막의 결정화가 결정화를 촉진하는 금속 원소를 사용하여 수행되기 때문에, 금속 원소가 결정 실리콘 막에 잔류한다. 따라서, 50 내지 100nm의 두께를 가지는 비정질 실리콘 막이 결정 실리콘막상에 형성되고, 열처리(RTA 또는 노 어닐링을 사용하는 열간 어닐링 등)가 수행되어 금속 원소를 비정질 실리콘막으로 확산시킨다. 열처리 이후, 에칭을 수행하여 비정질 실리콘 막이 제거된다. 결과적으로, 결정 실리콘 막내의 금속 원소가 함량이 감소되거나 제거된다.
반도체 층들(5002 내지 5005)이 형성된 이후에, TFT의 임계값을 제어하기 위해 미량의 불순물 원소(붕소 또는 인)의 도핑이 수행될 수 있다는 것을 인지하여야 한다.
이어서, 반도체 층들(5002 내지 5005)을 덮는 게이트 절연막(5006)이 형성된다. 게이트 절연막(5006)은 플라즈마 CVD법이나 스퍼터링법을 사용하여 40 내지 150nm의 두께를 갖도록 실리콘 함유 절연막으로 형성된다. 본 실시예에서, 게이트절연막(5006)으로서, 실리콘 산질화물막이 플라즈마 CVD법에 의해 115nm의 두께로 형성된다. 물론, 게이트 절연막(5006)은 실리콘 산질화물 막에 한정되지 않으며, 다른 실리콘 함유 절연막이 단층 구조 또는 적층 구조로 사용될 수 있다.
실리콘 산화물막이 게이트 절연막(5006)으로서 사용되는 경우에, 게이트 절연막은 하기와 같이 형성될 수 있는 것이 인지되어야 한다 : TEOS(테트라에틸 오르소실리케이트)와 O2가 플라즈마 CVD법에 의해 혼합됨; 40Pa의 반응 압력과 300 내지 400℃의 기판 온도가 설정됨; 및 전기 방전이 0.5 내지 0.8W/cm2의 고주파수(13.56MHz) 전력 밀도로 이루어짐. 상기 단계를 통해 형성된 실리콘 산화물막은 400 내지 500℃에서의 후속 열간 어닐링에 의해 게이트 절연막(5006)으로서 만족스러운 특성을 얻을 수 있다.
그후, 게이트 절연막(5006)상에, 20 내지 100nm의 두께를 가지는 제 1 도전막(5007)과, 100 내지 400nm의 두께를 가지는 제 2 도전막(5008)이 적층 형성된다. 본 실시예에서, 30nm 두께의 TaN막으로 이루어진 제 1 도전막(5007)과, 370nm 두께의 W막으로 이루어진 제 2 도전막(5008)이 적층 형성된다.
본 실시예에서, 제 1 도전막(5007)으로서의 TaN은 스퍼터링법에 의해 질소 함유 분위기에서 Ta 타겟을 사용하여 형성된다. 또한, 제 2 도전막(5008)으로서의 W막은 스퍼터링법에 의해 W 타겟을 사용하여 형성된다. 부가적으로, W막은 텅스텐 헥사플루오라이드(WF6)를 사용하여 열간 CVD법에 의해 형성된다. 임의의 경우에, W 막은 게이트 전극을 위해 사용되기 위해 보다 낮은 저항을 가질 필요가 있으며, W막의 고유저항은 20μΩcm 또는 그보다 작은 것이 바람직하다. W막은 결정 입자를 확대시킴으로써 보다 낮은 저항을 가질 수 있다. 그러나, 산소 같은 불순물 원소가 대량으로 W막 내에 존재하는 경우에, 결정화가 저해되고, 이는 보다 큰 저항을 초래한다. 따라서, W막은 고순도(99.9999%의 순도)를 가지는 W 타겟을 사용하여 스퍼터링법에 의해 막 증착의 기화 상(vapor phase)에서 불순물들이 혼입되지 않도록 충분히 주의하여 형성된다. 따라서, 9 내지 20μΩcm의 고유저항이 실현될 수 있다.
본 실시예에서, TaN 막과 W막이 각각 제 1 도전막(5007)과 제 2 도전막(5008)으로서 사용되지만, 제 1 도전막(5007)과 제 2 도전막(5008)을 구성하기 위한 재료는 특별히 제한되지 않는다. 제 1 도전막(5007)과 제 2 도전막(5008) 각각은 Ta, W, Ti, Mo, Al, Cu, Cr 및 Nd로 이루어지는 그룹으로부터 선택된 원소나, 이 원소를 주 성분으로 함유하는 합금 재료 또는 화합물 재료로 형성될 수 있다. 또한, 도전막들은 인이나 AgPdCu 합금 같은 불순물 원소로 도핑된 다결정 실리콘 막에 의해 대표되는 반도체 막으로 형성될 수 있다.
다음에, 마스크(5009)가 포토리소그래피법을 사용함으로써 레지스트로 형성되고, 전극들 및 배선들을 형성하기 위한 제 1 에칭 처리가 수행된다. 제 1 에칭 처리는 제 1 및 제 2 에칭 조건들하에서 수행된다(도 6b).
본 실시예에서, 제 1 에칭 조건들에 대하여, 에칭은 하기와 같이 ICP(유도 결합 플라즈마) 에칭법을 사용하여 형성된다 : CF4, Cl2및 O2가 에칭 가스로서 사용됨; 가스 유량은 25:25:10sccm으로 설정됨; 및 500W의 RF(13.56MHz) 전력이 플라즈마를 생성하기 위해 1.0Pa의 압력하에서 코일형 전극에 인가됨. 또한 150W의 RF(13.56MHz) 전력이 기판측(샘플 스테이지)에 인가되어 실질적인 음의 자기 바이어스 전압이 인가된다. 그후, W막이 제 1 에칭 조건들하에서 에칭되어 제 1 도전막(5007)의 단부 부분들을 테이퍼 형상으로 형성한다.
이어서, 레지스트로 이루어진 마스크(5009)를 제거하지 않고, 제 1 에칭 조건이 제 2 에칭 조건들로 변화된다. 에칭은 하기와 같이 약 15초 동안 수행된다 : CF4와 Cl2가 에칭 가스로서 사용됨; 가스 유량은 30:30sccm으로 설정됨; 및 500W의 RF(13.56MHz) 전력이 플라즈마를 생성하기 위해 1.0Pa의 압력하에 코일형 전극에 인가됨. 또한, 20W의 RF(13.56MHz) 전력이 기판측(샘플 스테이지)에 인가되어 실질적으로 음의 자기 바이어스 전압이 인가된다. 제 2 에칭 조건들하에서, 제 1 도전층(5007)과 제 2 도전층(5008) 양자 모두가 실질적으로 동일한 수준으로 에칭된다. 에칭 시간은 게이트 절연막(5006)상에 잔류물을 남기지 않고 에칭을 수행하기 위해서, 약 10 내지 20%의 비율로 증가될 수 있음이 인지되어야 한다.
제 1 에칭 처리에서, 레지스트로 이루어진 마스크가 적절한 형상으로 형성되고, 그에 의해, 제 1 도전층(5007)과 제 2 도전층(5008)의 단부 부분들이 기판측에 인가된 자기 바이어스 전압의 효과로 인해 테이퍼 형상으로 성형된다. 이 방식으로, 각각 제 1 도전층(5007)과 제 2 도전층(5008)으로 구성된 제 1 형상 도전층들(5010 내지 5014)이 제 1 에칭 처리에 의해 형성된다. 게이트절연막(5006)에서, 두께가 감소된 영역들이 형성되며, 그 이유는 이 영역들이 제 1 형상 도전층들(5010 내지 5014)에 의해 덮혀져 있지 않으며, 약 20 내지 50nm 만큼 에칭되기 때문이다.
다음에, 레지스트로 이루어진 마스크(5009)를 제거하지 않고, 제 2 에칭 처리가 수행된다(도 6c). 제 2 에칭 처리에서, 에칭은 하기와 같이 약 25초 동안 수행된다 : SF6, Cl2및 O2가 에칭 가스로서 사용됨; 가스 유량은 24:12:24sccm으로 설정됨; 700W의 RF(13.56MHz) 전력이 플라즈마를 생성하기 위해 1.3Pa의 압력하에 코일측에 인가됨. 또한, 10W의 RF(13.56MHz) 전력이 기판측(샘플 스테이지)에 인가되어 실질적으로 음의 자기 바이어스 전압이 인가된다. 이 방식으로 W막은 제 2 형상 도전층들(5015 내지 5019)을 형성하도록 선택적으로 에칭된다. 이때, 제 1 도전층들(5015a 내지 5019a)은 거의 에칭되지 않는다.
그후, 반도체 층들(5002 내지 5005)에 n-형 도전성을 부여하는 불순물 원소를 저농도로 추가하기 위해, 레지스트로 이루어진 마스크(5009)를 제거하지 않고 제 1 도핑 처리가 수행된다. 제 1 도핑 처리는 이온 도핑법 또는 이온 주입법에 의해 수행될 수 있다. 이온 도핑법의 조건들에 대하여, 도핑은 1x1013내지 5x1014atoms/cm2의 투입량과, 40 내지 80keV의 가속 전압으로 수행된다. 본 실시예에서, 도핑은 5.0x1014atoms/cm2의 투입량과, 50keV의 가속 전압으로 수행된다. 15족에 속하는 원소가 n-형 도전성을 부여하는 불순물 원소로서 사용될 수 있다. 인(P) 또는비소(As)가 통상적으로 사용되며, 본 실시예에서는 인(P)이 사용된다. 이 경우에, 제 2 형상 도전층들(5015 내지 5019)은 n-형 도전성을 부여하는 불순물 원소에 대한 마스크로서 기능하며, 제 1 불순물 영역들(n--영역들)(5020 내지 5023)이 자기 정렬 방식으로 형성된다. 그후, n-형 도전성을 부여하는 불순물 원소가 1x1018내지 1x1020atoms/cm3의 농도 범위로 제 1 불순물 영역들(5020 내지 5023)에 추가된다.
이어서, 레지스트로 이루어진 마스크(5009)가 제거된 이후에, 레지스트로 이루어진 마스크(5024)가 새로 형성되고, 제 2 도핑 처리가 제 1 도핑 처리의 가속 전압 보다 높은 가속 전압으로 수행된다. 이온 도핑법의 조건들에 대하여, 도핑은 1x1013내지 3x1015atoms/cm2의 투입량과, 60 내지 120keV의 가속 전압으로 수행된다. 본 실시예에서, 도핑은 3x1015atoms/cm2의 투입량과, 65keV의 가속 전압으로 수행된다. 제 2 도핑 처리는 불순물 원소가 제 1 도전층들(5015a 내지 5019a)의 테이퍼부들 아래의 반도체 층들에 추가되도록, 제 2 도전층들(5015b 내지 5019b)을 불순물 원소에 대한 마스크로서 사용하여 수행된다.
제 2 도핑 처리를 수행한 결과로서, 제 1 도전층과 중첩하는 제 2 불순물 영역(n-영역, Lov 영역)(5026)에 1x1018내지 5x1019atoms/cm3의 농도 범위로 n-형 도전성을 부여하는 불순물 원소가 추가된다. 또한, 제 3 불순물 영역들(n+영역들)(5025 내지 5028)에 1x1019내지 5x1021atoms/cm3의 농도 범위로 n-형 도전성을 부여하는 불순물 원소가 추가된다. 또한, 제 1 및 제 2 도핑 처리들 이후에, 어떠한 불순물 원소도 전혀 추가되지 않은 영역들이나 미량의 불순물 원소가 추가된 영역들이 반도체 층들(5002 내지 5005)에 형성된다. 본 실시예에서, 어떠한 불순물 원소도 추가되지 않은 영역들 또는 미량의 불순물 원소가 추가된 영역들은 채널 영역들(5027 내지 5030)이라 지칭된다. 또한, 제 1 도핑 처리에 의해 형성된 제 1 불순물 영역들(n--영역들)(5020 내지 5023) 중에서, 제 2 도핑 처리에서 레지스트(5024)로 덮혀지는 영역이 존재한다. 이 영역은 본 실시예에서, 계속, 제 1 불순물 영역(n--영역, LDD 영역)(5029)이라 지칭된다.
본 실시예에서, 제 2 불순물 영역(n-영역)(5026)과 제 3 불순물 영역들(n+영역들)(5025 내지 5028)이 제2 도핑 처리에 의해서만 형성되었지만, 본 발명은 이에 제한되지 않는다. 상기 영역들은 도핑 처리 조건들을 적절히 변화시키면서 복수의 도핑 처리들을 수행함으로서 형성될 수 있다.
그후, 도 7a에 도시된 바와 같이, 레지스트로 이루어진 마스크(5024)가 제거된 이후에, 레지스트로 이루어진 마스크(5031)가 새로 추가된다. 그후, 제 3 도핑 처리가 수행된다. 제 3 도핑 처리를 통해, 제 1 도전성에 반대인 도전성을 부여하는 불순물 원소가 추가된 제 4 불순물 영역들(p+영역들)(5032 및 5034)과 제 5 불순물 영역들(p-영역들)(5033 및 5035)이 p-채널 TFT들의 액티브 층들로서 기능하는 반도체 층들에 추가된다.
제 3 도핑 처리에서, 제 2 도전층들(5016b 및 5018b)이 불순물 원소에 대한 마스크로서 사용된다. 이 방식으로, p-형 도전성을 부여하는 불순물 원소가 추가되어 제 4 불순물 영역들(p+영역들)(5032 및 5034)과 제 5 불순물 영역들(p-영역들)(5033 및 5035)를 자기 정렬 방식으로 형성한다.
본 실시예에서, 제 4 불순물 영역들(5032 및 5034)과 제 5 불순물 영역들(5033 및 5035)이 디보란(B2H6)을 사용하여 이온 도핑법에 의해 형성된다. 이온 도핑법의 조건들로서, 1x1016atoms/cm2의 투입량과 80keV의 가속 전압이 채용된다.
n-채널 TFT들을 위한 반도체 층들은 제 3 도핑 처리에서 레지스트로 이루어진 마스크(5031)로 덮혀진다.
여기서, 제 1 및 제 2 도핑 처리들에 의해, 제 4 불순물 영역들(p+영역들)(5032 및 (5034)과 제 5 불순물 영역들(p-영역들)(5033 및 5035)에 상이한 농도들로 인이 추가된다. 그러나, 제 4 불순물 영역들(p+영역들)(5032 및 5034)과 제 5 불순물 영역들(p-영역들)(5033 및 5035) 중 소정의 것은 p-형 도전성을 부여하는 불순물 원소의 농도가 1x1019내지 5x1021atoms/cm3이 되도록 제 3 도핑 처리를 받게 된다. 따라서, 제 4 불순물 영역(p+영역들)(5032 및 5034)과 제 5 불순물영역들(p-영역들)(5033 및 5035)은 문제들없이 p-채널 TFT들의 소스 영역들 및 드레인 영역들로 기능한다.
제 4 불순물 영역들(p+영역들)(5032 및 5034)과, 제 5 불순물 영역들(p-여역들)(5033 및 5035)은 본 실시예에서 단지 제 3 도핑 처리에서 의해서만 형성되었지만, 본 발명은 이에 한정되지 않음을 인지해야 한다. 상기 영역들은 도핑 처리 조건들을 적절히 변화시키면서 복수의 도핑 처리들에 의해 형성될 수 있다.
그후, 도 7b에 도시된 바와 같이, 레지스트로 이루어진 마스크(5031)가 제거되고, 그후, 제 1 층간 절연막(5036)이 형성된다. 제 1 층간 절연막(5036)으로서, 실리콘을 함유하는 층간 절연막이 플라즈마 CVD법 또는 스퍼터링법을 사용하여 100 내지 200nm의 두께를 갖도록 형성된다. 본 실시예에서, 100nm의 두께를 갖는 실리콘 산질화물막이 플라즈마 CVD법에 의해 형성된다. 물론, 제 1 층간 절연막(5036)은 실리콘 산질화물 막에 한정되지 않으며, 다른 실리콘 함유 절연막이 단일 층 또는 적층 구조로 사용될 수 있다.
도 7c에 도시된 바와 같이, 열처리(열간 처리)가 수행되어 반도체 층들의 결정화도를 회복하고, 반도체 층들에 추가된 불순물 원소들을 활성화시킨다. 열처리는 노 어닐링을 사용하는 열간 어닐링법에 의해 수행된다. 열간 어닐링법은 400 내지 700℃에서, 1ppm 또는 그 이하, 바람직하게는 0.1ppm 또는 그 이하의 산소 농도로 질소 분위기에서 수행되는 것이 바람직하다. 본 실시예에서, 활성화 공정은 410℃에서 1시간 동안의 열처리에 의해 수행된다. 열간 어닐링법에 추가하여, 레이저어닐링법 또는 급속 열간 어닐링법(RTA법)이 적용될 수 있다.
또한, 열처리는 제 1 층간 절연막(5036)의 형성 이전에 수행될 수 있다. 부수적으로, 제 1 도전층들(5015a 내지 5019a)과 제 2 도전층들(5015b 내지 5019b)을 구성하는 재료들이 열에 의해 쉽게 영향을 받는 경우에, 배선 등을 보호하기 위해서, 본 실시예에서와 같이, 제 1 층간 절연막(5036)(주 성분으로서 실리콘을 함유하는 절연막, 예로서, 실리콘 질화물 막)이 형성된 이후에 열처리가 수행되는 것이 바람직하다.
상술한 바와 같이 제 1 층간 절연막(5036)(주 성분으로서 실리콘을 함유하는 절연막, 예로서, 실리콘 질화물막)의 형성 이후에 열처리가 수행되어 반도체 층들의 수화가 활성화 공정과 동시에 수행된다. 수화 단계에서, 반도체 층들의 미결합 화학손들(dangling bonds)이 제 1 층간 절연막(5036)에 포함된 수소에 의해 종결된다.
수화를 위한 열처리는 활성화를 위한 열처리에 부가하여 수행될 수 있다는 것을 인지하여야 한다.
여기서, 반도체 층들은 제 1 층간 절연막(5036)의 존재에 무관하게 수화될 수 있다. 수화를 위한 다른 수단으로서, 플라즈마에 의해 여기된 수소를 사용하는 수단(플라즈마 수화) 또는 3 내지 100%의 수소를 함유하는 분위기에서 1 내지 12시간 동안 300 내지 450℃에서 열처리를 수행하는 수단이 사용될 수 있다.
다음에, 제 2 층간 절연막(5037)이 제 1 층간 절연막(5036)상에 형성된다. 무기 절연막이 제 2 층간 절연막(5037)으로서 사용될 수 있다. 예로서, CVD법에 의해 형성된 실리콘 산화물막, SOG(스핀 온 글래스)법에 의해 적용된 실리콘 산화물막 등이 사용될 수 있다. 부가적으로, 제 2 층간 절연막(5037)으로서, 유기 절연막이 사용될 수 있다. 예로서, 폴리이미드, 폴리아미드, BCB(벤조사이클로부텐), 아크릴 등으로 이루어진 막이 사용될 수 있다. 또한, 아크릴 막과 실리콘 산질화물 막의 적층 구조도 사용될 수 있다.
본 실시예에서, 1.6㎛의 두께를 가지는 아크릴막이 형성된다. 제 2 층간 절연막(5037)은 기판(5000)상에 형성된 TFT들로 인한 불평탄부를 감소시킬 수 있고, 평준도를 제공할 수 있다. 특히, 제 2 층간 절연막(5037)은 주로 평준도를 확보하기 위해 제공되며, 따라서, 양호한 평준도의 막이다.
다음에, 제 2 층간 절연막(5037), 제 1 층간 절연막(5036) 및 게이트 절연막(5006)이 건식 에칭 또는 습식 에칭을 사용하여 에칭되며, 그에 의해, 제 3 불순물 영역들(5025 및 5028) 및 제 4 불순물 영역들(5032 및 5034)에 도달하는 접촉 구멍들을 형성한다.
이어서, 각 불순물 영역들에 전기적으로 접속되어 있는 배선들(5038 내지 5041)과 화소 전극(5042)이 형성된다. 이들 배선들은 50nm 두께의 Ti막과, 500nm 두께의 합금막(Al과 Ti의 합금막)으로 구성된 적층막을 패터닝함으로써 형성된다. 물론, 본 발명은 2-층 구조에 한정되지 않으며, 단층 구조나 셋 또는 그 이상의 층들의 적층 구조가 채용될 수 있다. 또한, 배선을 위한 재료는 Al 및 Ti에 한정되지 않는다. 예로서, 배선들은 Al막 또는 Cu막이 TaN막상에 형성되어 있는 적층막을 패터닝함으로써 형성될 수 있고, Ti막이 추가로 그 위에 형성된다. 어떠한 경우에도,반사 특성이 양호한 재료가 사용되는 것이 바람직하다.
그후, 배향막(5043)이 적어도 화소 전극(5042)을 포함하는 부분상에 형성되고, 러빙 공정이 수행된다. 본 실시예에서, 배향막(5043)이 형성되기 이전에 아크릴 수지막 같은 유기 수지막을 패터닝함으로써, 기판 간격을 유지하기 위한 컬럼 스페이서(5045)가 양호한 위치에 형성됨을 인지하여야 한다. 또한, 구형 스페이서가 컬럼 스페이서 대신 기판의 전체 표면 위에 산재될 수 있다.
다음에, 상대 기판(5046)이 준비된다. 착색층들(컬러 필터들)(5047 내지 5049)과, 평준화막(5050)이 상대 기판(5046)상에 형성된다. 이때, 제 1 착색층(5047)과 제 2 착색층(5048)은 중첩되어 차광부를 형성한다. 또한, 제 1 착색층(5047)과 제 3 착색층(5049)이 부분적으로 중첩되어 차광부를 형성할 수 있다. 대안적으로, 제 2 착색층(5048)과 제 3 착색층(5049)이 부분적으로 중첩되어 차광부를 형성할 수 있다.
이 방식으로, 화소들 사이의 간격이 차광부를 새로 형성하지 않고, 착색층들의 적층체 층으로 구성된 차광부에 의해 광에 대해 차폐된다. 따라서, 단계들의 수가 감소될 수 있다.
그후, 투명 도전막으로 이루어진 상대 전극(5051)이 평준화막(5050)의, 화소부에 대응하는, 적어도 일부상에 형성되며, 배향막(5052)은 상대 기판의 기판 위에 형성된다. 그후, 러빙 공정이 수행된다.
그후, 화소부 및 드라이버 회로가 그 위에 형성되어 있는 액티브 매트릭스 기판과 상대 기판이 밀봉 재료(5044)에 의해 서로 접합된다. 밀봉 재료(5044)는 충전재와 혼합되며, 이 두 기판들은 충전재와 컬럼 스페이서에 의해 균일한 간격이 유지되면서 접합된다. 그후, 액정 재료(5053)가 양 기판들 사이에 주입되고, 밀봉재(미도시)로 완전한 밀봉이 수행된다. 공지된 액정 재료가 액정 재료(5053)로서 사용될 수 있다. 따라서, 도 7d에 도시된 액정 디스플레이 장치가 완성된다. 그후, 필요시, 액티브 매트릭스 기판 또는 상대 기판이 원하는 형상으로 절단된다. 또한, 편광판과 FPC(미도시)는 액정 디스플레이 장치에 접합된다.
상술한 바와 같이 제조된 액정 디스플레이 장치는 큰 입자 크기를 가지는 결정 입자들이 형성되고, 따라서, 충분한 동작 특성 및 신뢰성을 제공하는 반도체 막을 사용하여 제조된다. 또한, 액정 디스플레이 장치들은 다양한 전자 기기들의 디스플레이부들로서 사용될 수 있다.
본 실시예는 제 1 실시예 또는 제 2 실시예에 설명된 화소들을 가지는 디스플레이 장치의 제조 공정에 적용될 수 있음을 인지하여야 한다.
제 4 실시예
본 실시예에서, 도 8a 내지 도 8d를 참조로 제 3 실시예와는 상이한 구조를 가지는 액티브 매트릭스 기판의 제조 공정을 설명한다.
도 8b의 단계까지의 단계들은 도 6a 내지 도 6d와 도 7a 및 도 7b의 것들과 동일함을 인지하여야 한다.
도 8a 내지 도 8d에서, 도 6a 내지 도 6d 및 도 7a와 도 7d의 것들과 동일한 부품들은 동일한 참조 부호들로 표시되어 있으며, 그 설명은 생략한다.
제 2 층간 절연막(5037)은 제 1 층간 절연막(5036)상에 형성된다. 무기 절연막이 제 2 층간 절연막(5037)으로서 사용될 수 있다. 예로서, CVD법에 의해 형성된 실리콘 산화물막, SOG(스핀 온 글래스)법에 의해 적용된 실리콘 산화물막 등이 사용될 수 있다. 부가적으로, 제 2 층간 절연막(5037)으로서, 유기 절연막이 사용될 수 있다. 예로서, 폴리이미드, 폴리아미드, BCB(벤조사이클로부텐), 아크릴 등으로 이루어진 막이 사용될 수 있다. 또한, 아크릴막과 실리콘 산화물막의 적층 구조도 사용될 수 있다. 또한, 아크릴 막과 스퍼터링법에 의해 형성된 실리콘 질화물 막 또는 실리콘 산질화물막의 적층 구조도 사용될 수 있다.
본 실시예에서, 1.6㎛의 두께를 가지는 아크릴막이 형성된다. 제 2 층간 절연막(5037)은 기판(5000)상에 형성된 TFT들로 인한 불평탄부를 감소시킬 수 있으며, 평준도를 제공한다. 특히, 제 2 층간 절연막(5037)은 주로 평준도를 확보하기 위해 제공되며, 따라서, 평준도가 양호한 막인 것이 바람직하다.
다음에, 제 2 층간 절연막(5037), 제 1 층간 절연막(5036) 및 게이트 절연막(5006)은 건식 에칭 또는 습식 에칭을 사용하여 에칭되고, 그에 의해, 제 3 불순물 영역들(5025 및 5028)과 제 4 불순물 영역들(5032 및 5034)에 도달하는 접촉 구멍들을 형성한다.
그후, 투명 도전막으로 이루어진 화소 전극(5054)이 형성된다. 인듐 산화물과 주석 산화물의 화합물(ITO), 인듐 산화물과 아연 산화물의 화합물, 아연 산화물, 주석 산화물, 인듐 산화물 등이 투명 도전막을 위해 사용될 수 있다. 또한, 갈륨이 추가된 투명 도전막도 사용될 수 있다. 화소 전극은 자기 발광 소자의 아노드에 대응한다.
본 실시예에서, ITO 막이 110nm의 두께로 형성되고, 패턴화되며, 그에 의해 화소 전극(5054)을 형성한다.
이어서, 각 불순물 영역들에 전기적으로 접속되어 있는 배선들(5055 내지 5061)이 형성된다. 본 실시예에서, 배선들(5055 내지 5061)은 100nm 두께의 Ti막, 350nm 두께의 Al막 및 100nm 두께의 Ti막으로 이루어진 적층 구조를 스퍼터링법으로 연속적으로 형성하고 이 적층체 막을 양호한 형상으로 패터닝함으로써 제공됨을 인지하여야 한다.
물론, 본 발명은 3-층 구조에 한정되지 않으며, 단층 구조, 2-층 구조나 4 또는 그 이상의 층들의 적층 구조가 채용될 수 있다. 또한, 배선들을 위한 재료들은 Al 및 Ti에 한정되지 않으며, 다른 도전막들이 사용될 수 있다. 예로서, 배선들은 Al 또는 Cu막이 TaN막 위에 형성되어 있는 적층체막을 패터닝함으로써 형성될 수 있고, Ti막이 추가로 그 위에 형성된다.
따라서, 화소부의 n-채널 TFT의 소스 영역과 드레인 영역은 배선(5058)을 통해 소스 배선(층들(5019a 및 5019b)로 구성된 적층체층)에 전기적으로 접속되며, 다른 영역은 배선(5059)을 통해 화소부의 p-채널 TFT의 게이트 전극에 전기적으로 접속된다. 또한, 화소부의 p-채널 TFT의 소스 영역과 드레인 영역 중 하나는 배선(5060)을 통해 화소 전극(5063)에 전기적으로 접속된다. 여기서, 화소 전극(5063)의 일부와 배선(5060)의 일부는 배선(5060)과 화소 전극(5063) 사이에 전기 접속을 형성하도록 중첩된다.
상기 단계들을 통해, 도 8d에 도시된 바와 같이, n-채널 TFT와 p-채널 TFT로 이루어진 CMOS 회로를 가지는 드라이버 회로부와, 스위칭 TFT와 드라이버 TFT를 가지는 화소부가 동일 기판상에 형성될 수 있다.
드라이버 회로부의 n-채널 TFT는 소스 영역 또는 드레인 영역으로서 기능하는 고농도 불순물 영역(5025)과, 게이트 전극의 일부를 구성하는 제 1 도전층(5015a)과 중첩하는 저농도 불순물 영역(5026)(Lov 영역)을 가진다. CMOS 회로를 형성하기 위해 배선(5056)을 통해 n-채널 TFT에 접속될 수 있는 이 p-채널 TFT는 게이트 전극의 일부를 구성하는 제 1 도전층(5016a)과 중첩하는 저농도 불순물 영역(5033)(Lov 영역)과, 소스 영역 또는 드레인 영역으로서 기능하는 고농도 불순물 영역(5032)을 가진다.
화소부에서, n-채널형 스위칭 TFT는 게이트 전극 외측에 형성된 저농도 불순물 영역(5029)(Loff 영역)과, 소스 영역 또는 드레인 영역으로서 기능하는 고농도 불순물 영역(5028)을 가진다. 또한, 화소부에서, p-채널형 드라이버 TFT는 게이트 전극의 일부를 구성하는 제 1 도전층(5018a)과 중첩하는 저농도 불순물 영역(5035)과, 소스 영역 또는 드레인 영역으로서 기능하는 고농도 불순물 영역(5034)을 가진다.
다음에, 제 3 층간 절연막(5062)이 형성된다. 무기 절연막 또는 유기 절연막이 제 3 층간 절연막으로서 사용될 수 있다. CVD법에 의해 형성된 실리콘 산화물 막, SOG(스핀 온 글래스)법에 의해 적용된 실리콘 산화물막, 스퍼터링법에 의해 형성된 실리콘 질화물막 또는 실리콘 산질화물 막 등이 무기 절연막으로서 사용될 수있다. 부가적으로, 유기 절연막으로서, 아크릴 수지막 등이 사용될 수 있다.
제 2 층간 절연막(5037) 및 제 3 층간 절연막(5062)의 조합의 예들이 하기에 주어져있다.
아크릴막의 적층체와 스퍼터링법에 의해 형성된 실리콘 질화물 막 또는 실리콘 산질화물막이 제 2 층간 절연막(5037)으로서 사용되고, 스퍼터링법에 의해 형성된 실리콘 질화물 막 또는 실리콘 산질화물막이 제 3 층간 절연막(5062)으로서 사용되는 조합이 제공된다. 플라즈마 CVD법에 의해 형성된 실리콘 산화물막이 제 2 층간 절연막(5037)으로서 사용되고, 플라즈마 CVD법에 의해 형성된 실리콘 산화물막이 또한 제 3 층간 절연막(5062)으로서 사용되는 다른 조합이 제공된다. SOG법에 의해 형성된 실리콘 산화물막이 제 2 층간 절연막(5037)으로서 사용되고, SOG법에 의해 형성된 실리콘 산화물막이 또한 제 3 층간 절연막(5062)으로서 사용되는 다른 조합이 제공된다. SOG법에 의해 형성된 실리콘 산화물막과 CVD법에 의해 형성된 실리콘 산화물막의 적층체가 제 2 층간 절연막(5037)으로서 사용되고, 플라즈마 CVD법에 의해 형성된 실리콘 산화물막이 제 3 층간 절연막(5062)으로서 사용되는 다른 조합이 제공된다. 아크릴막이 제 2 층간 절연막(5037)으로서 사용되고, 아크릴막이 또한 제 3 층간 절연막(5062)으로서 사용되는 다른 조합이 제공된다. 아크릴막과, 플라즈마 CVD법에 의해 형성된 실리콘 산화물막의 적층체가 제 2 층간 절연막(5037)으로서 사용되고, 플라즈마 CVD법에 의해 형성된 실리콘 산화물막이 제 3 층간 절연막(5062)으로서 사용되는 다른 조합이 제공된다. 플라즈마 CVD법에 의해 형성된 실리콘 산화물막이 제 2 층간 절연막(5037)으로서 사용되고, 아크릴막이 제 3 층간 절연막(5062)으로서 사용되는 다른 조합이 제공된다.
개구부는 화소 전극(5063)에 대응하는 제 3 층간 절연막(5062)의 위치에 형성된다. 제 3 층간 절연막은 뱅크로서 기능한다. 개구부 형성시, 테이퍼 형상을 가지는 측벽들이 습식 에칭법을 사용함으로써 쉽게 제조될 수 있다. 개구부의 측벽들이 충분히 완만하지 않을 때, 단차로 인한 자기 발광층의 열화가 현저한 문제점이 되며, 따라서, 이에 대해 충분히 주의하여야 한다.
정전기의 발생을 억제하고 고유저항을 보다 낮추기 위해 제 3 층간 절연막내에 탄소 입자들 또는 금속 입자들이 추가될 수 있다. 이때, 탄소 입자들 또는 금속 입자들의 추가량은 고유저항이 1x106내지 1x1012Ωm(바람직하게는, 1x108내지 1x1010Ωm)이 되도록 조절될 수 있다.
다음에, 제 3 층간 절연막(5062)의 개구부에 노출된 화소 전극(5054)상에 자기 발광층(5063)이 형성된다.
공지된 유기 발광 재료들 및 무기 발광 재료들이 자기 발광층(5063)을 위해 상용될 수 있다.
유기 발광 재료들로서, 저분자량 유기 발광 재료, 고분자량 유기 발광 재료 및 중 분자량 유기 발광 재료가 자유롭게 사용될 수 있다. 본 명세서에서, 중 분자량 유기 발광 재료는 승화 특성을 갖지 않으며, 그 분자들의 수가 20 또는 그 이하이거나, 그 연결된 분자들의 길이가 10㎛ 또는 그보다 작은 유기 발광 재료를 나타냄을 인지하여야 한다.
자기 발광층(5063)은 일반적으로, 적층 구조를 취한다. 통상적으로, 이스트만 코닥사(Eastman Kodak Company)의 탕(Tang) 등에 의해 제안된 "정공 운반층/발광층/전자 운반층"의 적층 구조가 제공된다. 부가적으로, 정공 주입층/정공 운반층/발광층/전자 운반층 또는 정공 주입층/정공 운반층/발광층/전자 운반층/전자 주입층의 순서의 아노드상의 적층 구조를 채용할 수 있다. 형광 색소 등이 발광층에 도핑될 수 있다.
본 실시예에서, 자기 발광층(5063)은 증발법에 의해 저분자량 유기 발광재료를 사용하여 형성된다. 보다 명확하게, 20nm의 두께를 가지는 구리 프탈로시아닌(CuPc)막이 정공 주입층으로서 제공되고, 70nm의 두께를 가지는 트리-8-퀴놀리놀레이트 알루미늄 콤플렉스(Alq3)막이 발광층으로서 그 위에 제공된다. 발광 색상은 퀴나크리돈, 페릴렌 또는 DCM1 같은 형광 안료를 Alq3에 추가함으로써 제어될 수 있다.
단 하나의 화소만이 도 8d에 도시되어 있지만, 별개의 자기 발광층들(5063)이 복수의 색상들, 예로서, R(적색), G(녹색) 및 B(청색)의 각 색상들에 대응하여 제공되는 구조를 채용할 수 있다는 것을 인지하여야 한다.
또한, 고분자량 유기 발광 재료를 사용하는 예에 관하여, 자기 발광층(5063)은 20nm의 두께를 가지는 폴리티오펜(PEDOT)막이 스핀 코팅법에 의해 정공 주입층으로서 제공되고, 약 100nm의 두께를 가지는 파라페닐렌 비닐렌(PPV)이 그 위에 발광층으로서 제공되어 있는 적층체 구조로 구성될 수 있다. 방출 파장은 PPV의 π-복합 폴리머 재료를 사용함으로써 적색 색상 내지 청색 색상의 범위에서 선택될 수 있음을 인지하여야 한다. 또한, 실리콘 카바이드 같은 무기 재료들이 전자 운반층 또는 전자 주입층을 위해 사용될 수 있다.
자기 발광층(5063)은 정공 주입층, 정공 운반층, 발광층, 전자 운반층, 전자 주입층 등이 서로 완전히 구분되는 적층 구조를 가지는 것에 한정되지 않는다는 것을 인지하여야 한다. 즉, 자기 발광층(5063)은 정공 주입층, 정공 운반층, 발광층, 전자 운반층, 전자 주입층 등을 구성하기 위한 각 재료들이 서로 혼합되어 있는 층을 포함하는 구조를 가질 수 있다.
예로서, 전자 운반층을 구성하기 위한 재료(이하, 전자 운반재료라 지칭)와 발광층을 구성하기 위한 재료(이하, 발광 재료라 지칭)로 구성된 혼합층을 발광층과 전자 운반층 사이에 가지는 구조를 가진 자기 발광층(5063)이 제공될 수 있다.
다음에, 도전막으로 형성된 화소 전극(5064)이 자기 발광층(5063)상에 제공된다. 본 실시예에서, 알루미늄과 리튬의 합금이 도전막으로서 사용된다. 물론, 공지된 MgAg막(마그네슘과 은의 합금막)이 사용될 수 있다. 화소 전극(5064)은 자기 발광 소자의 캐소드에 대응한다. 캐소드 재료에 대하여, 주기율표의 1족 또는 2족에 속하는 원소로 구성된 도전막이나, 상기 원소가 추가된 도전막이 자유롭게 사용될 수 있다.
화소 전극(5064)이 완성된 시점에서, 자기 발광소자가 완성된다. 자기 발광소자는 화소 전극(아노드)(5054), 자기 발광층(5063) 및 화소 전극(캐소드)(5064)으로 구성된 다이오드를 나타낸다는 것을 인지하여야 한다. 자기 발광 소자는 단일항 여기자로부터의 발광(형광)이나, 삼중항 여기자로부터의 발광(인광) 중 어느 한쪽을 활용할 수 있음을 인지하여야 한다.
패시베이션막(5065)이 자기 발광 소자를 완전히 덮도록 제공되는 것이 효과적이다. 패시베이션막(5065)은 탄소막, 실리콘 질화물막 또는 실리콘 산질화물막의 단층으로 형성된 절연막이나, 상기 절연막들이 조합된 적층체 층으로 구성될 수 있다.
만족스러운 적용범위(coverage)를 갖는 막이 패시베이션막(5065)으로서 사용되는 것이 바람직하며, 탄소막, 특히, DLC(다이아몬드형 탄소)막이 사용되는 것이 효과적이다. DLC막은 상온에서 100℃ 까지의 온도 범위에서 형성될 수 있으며, 따라서, 낮은 내열성을 가지는 자기 발광층(5063)위에 쉽게 형성될 수 있다. 또한, DLC막은 산소에 대한 높은 차단 효과를 가지며, 자기 발광층(5063)의 산화를 억제할 수 있다. 따라서, 자기 발광층(5063)이 산화하는 문제가 방지될 수 있다.
제 3 층간 절연막(5062)의 형성 이후에, 패시베이션막(5065)의 형성까지의 단계들은 다중 챔버형(또는, 직렬형) 막 증착 장치를 사용함으로써 대기에 노출되지 않고 연속적으로 수행되는 것이 효과적이라는 것을 인지하여야 한다.
도 8d에 도시된 상태가 실제로 얻어질 때, 외부 공기에 대한 추가 노출을 방지하기 위해 보호막(적층체막, 자외선 경화성 수지막 등)을 사용하여, 높은 기밀도와 적은 가스배출 또는 반투명 밀봉 부재로 패키징(밀봉)이 수행되는 것이 바람직함을 인지하여야 한다. 이 경우에, 밀봉 부재의 내부에 불활성 분위기가 형성되거나, 흡습성 재료(예로서, 바륨 산화물)가 그 내부에 배열되어 자기 발광 소자의 신뢰성을 향상시킨다.
또한, 패키징 같은 공정에 의해 기밀성이 향상된 이후에, 기판(5000)상에 형성된 소자 또는 회로로부터 인출된 단자를 외부 신호 단자에 접속하기 위하여 커넥터(가요성 인쇄 회로 : FPC)가 부착된다. 따라서, 제품이 완성된다.
본 실시예는 제 1 실시예 또는 제 2 실시예에 기술된 화소들을 가지는 디스플레이 장치의 제조 공정에 적용될 수 있다는 것을 인지하여야 한다.
제 5 실시예
본 실시예에서, 도 9a 내지 도 9d를 참조로 제 3 실시예 또는 제 4 실시예와는 상이한 구조를 가지는 액티브 매트릭스 기판의 제조 공정을 설명한다.
도 9a의 단계까지의 단계들은 제 3 실시예의 도 6a 내지 도 6d 및 도 7a의 것과 동일하다는 것을 인지하여야 한다. 부가적으로, 다른점은 화소부를 구성하는 TFT가 게이트 전극 외측에 형성된 저농도 불순물 영역(Loff 영역)을 가지는 n-채널 TFT라는 것이다.
도 9a 내지 도 9d에서, 도 6a 내지 도 6d, 도 7a 내지 도 7d 및 도 8a 내지 도 8d와 동일한 부품들은 동일 참조 부호들로 표시되어 있으며, 그 설명은 생략한다.
도 9a 내지 도 9d에 도시된 바와 같이, 제 1 층간 절연막(5101)이 형성된다. 제 1 층간 절연막(5101)은 플라즈마 CVD법 또는 스퍼터링법을 사용하여 100 내지 200nm의 두께로 실리콘 함유 절연막으로 형성된다. 본 실시예에서, 100-nm 두께의실리콘 산질화물막이 플라즈마 CVD법에 의해 형성된다. 물론, 제 1 층간 절연막(5101)은 실리콘 산질화물막에 한정되지 않으며, 다른 실리콘 함유 절연막이 단층 또는 적층 구조로 사용될 수 있다.
그후, 도 9b에 도시된 바와 같이, 열처리(열간 처리)가 수행되어 반도체 층들에 추가된 불순물 원소들을 활성화시키고, 반도체 층들의 결정화도를 회복시킨다. 열처리는 노 어닐링을 사용한 열간 어닐링법에 의해 수행된다. 열간 어닐링법은 1ppm 또는 그 이하, 바람직하게는 0.1ppm 또는 그 이하의 산소 농도의 질소 분위기에서 400 내지 700℃로 수행될 수 있다. 본 실시예에서, 활성화 공정은 410℃에서 1시간 동안의 열처리에 의해 수행된다. 열간 어닐링법에 부가하여, 레이저 어닐링법 또는 급속 열간 어닐링법(RTA법)이 사용될 수 있다는 것을 인지하여야 한다.
또한, 열처리는 제 1 층간 절연막(5101)의 형성 이전에 수행될 수 있다. 부가적으로, 제 1 도전층들(5015a 내지 5019a)과 제 2 도전층들(5015b 내지 5019b)이 열에 의해 쉽게 영향을 받는 경우에, 열처리는 본 실시예에서 처럼 배선 등을 보호하기 위하여 제 1 층간 절연막(5101)(주 성분으로서 실리콘을 함유하는 절연막, 예로서, 실리콘 질화물막)의 형성 이후에 수행되는 것이 바람직하다.
열간 처리는 상술한 바와 같이 제 1 층간 절연막(5101)(주 성분으로서 실리콘을 함유하는 절연막, 예로서, 실리콘 질화물막)의 형성 이후에 수행되고, 그에 의해, 반도체 층들의 수화가 활성화 공정과 동시에 수행될 수 있다. 수화 단계에서, 반도체 층들의 미결합 화학손들이 제 1 층간 절연막(5101)내에 함유된 수소에의해 종결된다.
수화를 위한 열처리는 활성화 공정을 위한 열처리에 부가하여 수행될 수 있다는 것을 인지하여야 한다.
여기서, 반도체 층들은 제 1 층간 절연막(5101)의 존재에 무관하게 수화될 수 있다. 또한, 수화를 위한 다른 수단으로서, 플라즈마에 의해 여기된 수소를 사용하는 수단(플라즈마 수화) 또는 3 내지 100%의 수소를 함유하는 분위기에서 1 내지 12 시간 동안 300 내지 450℃로 열처리를 수행하는 수단이 사용될 수 있다.
상기 단계들을 통해, n-채널 TFT와 p-채널 TFT로 구성되는 CMOS 회로를 갖는 드라이버 회로부와, 스위칭 TFT 및 드라이버 TFT를 갖는 화소부가 동일 기판상에 형성될 수 있다.
그후, 제 2 층간 절연막(5102)이 제 1 층간 절연막(5101)상에 형성된다. 무기 절연막이 제 2 층간 절연막(5102)으로서 사용될 수 있다. 예로서, CVD법에 의해 형성된 실리콘 산화물막, SOG(스핀 온 글래스)법에 의해 적용된 실리콘 산화물막 등이 사용될 수 있다. 부가적으로, 제 2 층간 절연막(5102)으로서, 유기 절연막이 사용될 수 있다. 예로서, 폴리이미드, 폴리아미드, BCB(벤조사이클로부텐), 아크릴 등으로 이루어진 막이 사용될 수 있다. 또한, 아크릴막과 실리콘 산화물막의 적층 구조도 사용될 수 있다. 또한, 아크릴막과 스퍼터링법으로 형성된 실리콘 질화물막 또는 실리콘 산질화물막도 사용될 수 있다.
다음에, 제 1 층간 절연막(5101), 제 2 층간 절연막(5102) 및 게이트 절연막(5006)이 건식 에칭 또는 습식 에칭에 의해 에칭되고, 그에 의해, 드라이버회로부와 화소부를 구성하는 각 TFT들의 불순물 영역들(제 3 불순물 영역들(n+) 및 제 4 불순물 영역들(p+))에 도달하는 접촉 구멍들을 형성한다.
이어서, 각 불순물 영역들에 전기적으로 접속된 배선들(5103 내지 5109)이 형성된다. 본 실시예에서, 배선들(5103 내지 5109)은 100nm 두께의 Ti막, 350nm 두께의 Al막 및 100nm 두께의 Ti막을 스퍼터링법으로 연속적으로 형성하고, 이 적층체막을 소정 형상으로 패터닝함으로써 제공된다는 것을 인지하여야 한다.
물론, 본 발명은 3-층 구조에 한정되지 않으며, 단층 구조, 2-층 구조 또는 4 이상의 층들의 적층 구조가 채용될 수 있다. 또한, 배선들을 위한 재료들은 Al과 Ti에 한정되지 않으며, 다른 도전막들이 사용될 수 있다. 예로서, 배선들은 Al 또는 Cu막이 TaN막상에 형성되어 있는 적층체막을 패터닝함으로써 형성될 수 있고, Ti막이 그 위에 추가로 형성된다.
화소부의 스위칭 TFT의 소스 영역 및 드레인 영역 중 하나는 배선(5106)을 통해 소스 배선(층들(5019a 및 5019b)로 구성되는 적층체층)에 전기적으로 접속되며, 다른 영역은 배선(5107)을 통해 화소부내의 드라이버 TFT의 게이트 전극에 전기적으로 접속된다.
다음에, 제 3 층간 절연막(5110)이 도 9c에 도시된 바와 같이 형성된다. 무기 절연막 또는 유기 절연막이 제 3 층간 절연막(5110)으로서 사용될 수 있다. CVD법에 의해 형성된 실리콘 산화물막, SOG(스핀 온 글래스)에 의해 적용된 실리콘 산화물막 등이 사용될 수 있다. 부가적으로, 유기 절연막으로서, 아크릴 수지막 등이사용될 수 있다. 또한, 아크릴막과 스퍼터링법에 의해 형성된 실리콘 질화물막 또는 실리콘 산질화물막의 적층 구조가 채용될 수 있다.
제 3 층간 절연막(5110)은 기판(500)상에 형성된 TFT들로 인한 불평탄부를 감소시키고, 평준도를 제공할 수 있다. 특히, 제 3 층간 절연막(5110)은 주로 평준도를 확보하기 위해 제공되며, 따라서, 평준도가 양호한 막인 것이 바람직하다.
다음에, 건식 에칭 또는 습식 에칭이 사용되고, 그에 의해, 제 3 층간 절연막(5110)내에 배선(5108)에 도달하는 접촉 구멍을 형성한다.
다음에, 화소 전극(5111)이 도전막을 패터닝함으로써 형성된다. 본 실시예에서, 알루미늄과 리튬의 합금막이 도전막으로서 사용된다. 물론, 공지된 MgAg막(마그네슘 및 은의 합금막)이 사용될 수 있다. 화소 전극(5111)은 자기 발광 소자의 캐소드에 대응한다. 캐소드 재료에 관하여, 주기율표의 1족 또는 2족에 속하는 원소들을 포함하는 도전막이나, 상기 원소가 추가된 도전막을 자유롭게 사용할 수 있다.
화소 전극(5111)은 제 3 층간 절연막(51110)에 형성된 접촉 구멍을 통한 배선(5108)과의 전기 접속부를 가진다. 따라서, 화소 전극(5111)은 드라이버 TFT의 드레인 영역과 소스 영역 중 하나에 전기적으로 접속된다.
다음에, 도 9d에 도시된 바와 같이, 화소들 사이에 상이한 색상들을 가진 자기 발광층을 제공하기 위해 뱅크(5112)가 형성된다. 뱅크(5112)는 유기 절연막이나 무기 절연막을 사용하여 형성된다. 무기 절연막으로서, 스퍼터링법에 의해 형성된 실리콘 질화물막 또는 실리콘 산질화물막, CVD법에 의해 형성된 실리콘 산화물막,SOG법에 의해 적용된 실리콘 산화물막 등이 사용될 수 있다. 또한, 유기 절연막으로서, 아크릴 수지막 등이 사용될 수 있다.
뱅크(5112) 형성시, 테이퍼 형상을 가진 그 측벽들은 습식 에칭법을 사용하여 쉽게 제조될 수 있다. 부가적으로, 뱅크(5112)의 측벽들이 충분히 완만하지 않을 때, 단차로 인한 자기 발광층의 열화가 현저한 문제가 되며, 따라서, 이에 대한 주의하여야 한다.
화소 전극(5111)과 배선(5108)이 전기적으로 서로 접속되었을 때, 뱅크(5112)는 제 3 층간 절연막(5110)내에 형성된 접촉 구멍에도 형성된다. 따라서, 접촉 구멍부의 불평탄부로 인한 화소 전극의 불평탄부가 뱅크(5112)로 충전되게 되고, 그에 의해, 단차로 인한 자기 발광층의 열화가 방지된다.
제 3 층간 절연막(5110)과 뱅크(5112)의 조합의 예들이 하기에 주어져 있다.
아크릴막과 스퍼터링법에 의해 형성된 실리콘 질화물 막 또는 실리콘 산질화물 막의 적층체 막이 제 3 층간 절연막(5110)으로서 사용되고, 스퍼터링법에 의해 형성된 실리콘 질화물 막 또는 실리콘 산질화물막이 뱅크(5112)로서 사용되는 조합이 제공된다. 플라즈마 CVD법에 의해 형성된 실리콘 산화물막이 제 3 층간 절연막(5110)으로서 사용되고, 플라즈마 CVD법에 의해 형성된 실리콘 산화물 막이 또한 뱅크(5112)로서 사용되는 다른 조합이 제공된다. SOG법에 의해 형성된 실리콘 산화물막이 제 3 층간 절연막(5110)으로서 사용되고, SOG법에 의해 형성된 실리콘 산화물막이 또한 뱅크(5112)로서 사용되는 다른 조합이 제공된다. SOG법에 의해 형성된 실리콘 산화물막과, 플라즈마 CVD법에 의해 형성된 실리콘 산화물막의 적층체막이 제 3 층간 절연막(5110)으로서 사용되고, 플라즈마 CVD법에 의해 형성된 시리콘 산화물막이 뱅크(5112)로서 사용되는 다른 조합이 제공된다. 아크릴막이 제 3 층간 절연막(5110)으로서 사용되고, 아크릴막이 또한 뱅크(5112)로서 사용되는 다른 조합이 제공된다. 아크릴막과, 플라즈마 CVD법에 의해 형성된 실리콘 산화물막의 적층체막이 제 3 층간 절연막(5110)으로서 사용되고, 플라즈마 CVD법에 의해 형성된 실리콘 산화물막이 뱅크(5112)로서 사용되는 다른 조합이 제공된다. 플라즈마 CVD법에 의해 형성된 실리콘 산화물막이 제 3 층간 절연막(5110)으로서 사용되고, 아크릴막이 뱅크(5112)로서 사용되는 다른 조합이 제공된다.
정전기의 생성을 억제하고 고유저항을 보다 낮추기 위해 뱅크(5112)내에 탄소 입자들 또는 금속 입자들이 추가될 수 있다. 이때, 탄소 입자들 또는 금속 입자들의 추가량은 고유저항이 1x106내지 1x1012Ωm(바람직하게는, 1x108내지 1x1010Ωm)이 되도록 조절될 수 있다.
다음에, 뱅크(5112)에 의해 둘러싸여진 화소 전극(5111)상에 자기 발광층(5113)이 형성된다.
공지된 유기 발광 재료들 및 무기 발광 재료들이 자기 발광층(5113)을 위해 상용될 수 있다.
유기 발광 재료들로서, 저분자량 유기 발광 재료, 고분자량 유기 발광 재료 및 중 분자량 유기 발광 재료가 자유롭게 사용될 수 있다. 본 명세서에서, 중 분자량 유기 발광 재료는 승화 특성을 갖지 않으며, 그 분자들의 수가 20 또는 그 이하이거나, 그 연결된 분자들의 길이가 10㎛ 또는 그 이하인 유기 발광 재료를 나타냄을 인지하여야 한다.
자기 발광층(5113)은 일반적으로, 적층 구조를 취한다. 통상적으로, 이스트만 코닥사(Eastman Kodak Company)의 탕(Tang) 등에 의해 제안된 "정공 운반층/발광층/전자 운반층"의 적층 구조가 제공된다. 부가적으로, 전자 운반층/발광층/정공 운반층/정공 주입층이나, 전자 주입층/전자운반층/발광층/정공 운반층/정공 주입층의 순서의, 캐소드상의 적층 구조를 채용할 수 있다. 발광 색소 등이 발광층에 포함될 수 있다.
본 실시예에서, 자기 발광층(5113)은 증발법에 의해 저분자량 유기 발광재료를 사용하여 형성된다. 보다 명확하게, 70nm의 두께를 가지는 트리-8-퀴놀리놀레이트 알루미늄 콤플렉스(Alq3)막이 발광층으로서 제공되고, 20nm의 두께를 가지는 구리 프탈로시아닌(CuPc)막이 정공 주입층으로서 그 위에 제공된다. 발광 색상은 퀴나크리돈, 페릴렌 또는 DCM1 같은 형광 안료를 Alq3에 추가함으로써 제어될 수 있다.
단 하나의 화소만이 도 9d에 도시되어 있지만, 별개의 자기 발광층들(5113)이 복수의 색상들, 예로서, R(적색), G(녹색) 및 B(청색)의 각 색상들에 대응하여 제공되는 구조를 채용할 수 있다는 것을 인지하여야 한다.
또한, 고분자량 유기 발광 재료를 사용하는 예에 관하여, 자기 발광층(5113)은 20nm의 두께를 가지는 폴리티오펜(PEDOT)막이 스핀 코팅법에 의해 정공 주입층으로서 제공되고, 약 100nm의 두께를 가지는 파라페닐렌 비닐렌(PPV)이 그 위에 발광층으로서 제공되어 있는 적층체 구조로 구성될 수 있다. 방출 파장은 PPV의 π-복합 폴리머 재료를 사용함으로써 적색 색상 내지 청색 색상의 범위에서 선택될 수 있다. 또한, 실리콘 카바이드 같은 무기 재료들이 전자 운반층 또는 전자 주입층을 위해 사용될 수 있음을 인지하여야 한다.
자기 발광층(5113)은 정공 주입층, 정공 운반층, 발광층, 전자 운반층, 전자 주입층 등이 서로 완전히 구분되는 적층 구조를 가지는 것에 한정되지 않는다는 것을 인지하여야 한다. 즉, 자기 발광층(5113)은 정공 주입층, 정공 운반층, 발광층, 전자 운반층, 전자 주입층 등을 구성하기 위한 각 재료들이 서로 혼합되어 있는 층을 포함하는 구조를 가질 수 있다.
예로서, 전자 운반층을 구성하기 위한 재료(이하, 전자 운반재료라 지칭)와 발광층을 구성하기 위한 재료(이하, 발광 재료라 지칭)로 구성된 혼합층을 발광층과 전자 운반층 사이에 가지는 구조를 가진 자기 발광층(5113)이 제공될 수 있다.
다음에, 투명 도전막으로 형성된 화소 전극(5114)이 자기 발광층(5063)상에 제공된다. 인듐 산화물과 주석 산화물의 화합물(ITO), 인듐 산화물과 아연 산화물의 화합물, 아연 산화물, 주석 산화물, 인듐 산화물 등이 투명 도전막을 위해 사용될 수 있다. 또한, 갈륨이 추가된 투명 도전막도 사용될 수 있다. 화소 전극(5114)은 자기 발광 소자의 아노드에 대응한다.
화소 전극(5114)이 완성된 시점에서, 자기 발광소자가 완성된다. 자기 발광소자는 화소 전극(캐소드)(5111), 자기 발광층(5113) 및 화소 전극(아노드)(5114)으로 구성된 다이오드를 나타낸다는 것을 인지하여야 한다. 자기 발광 소자는 단일항 여기자로부터의 발광(형광)이나, 삼중항 여기자로부터의 발광(인광) 중 어느 한쪽을 활용할 수 있음을 인지하여야 한다.
본 실시예에서, 화소 전극(5114)은 투명 도전막으로 형성되고, 자기 발광 소자로부터 방출된 광은 기판(5000)에 대한 대향 측면으로 방사된다. 또한, 제 3 층간 절연막(5110)으로 인하여, 화소 전극(5111)이 배선들(5106 내지 5109)이 형성되어 있는 층과 상이한 층에 형성된다. 따라서, 제 3 실시예의 구조에 비해 개구율이 향상될 수 있다.
보호막(패시베이션막)(5115)은 자기 발광 소자를 완전히 덮도록 제공되는 것이 효과적이다. 보호막(5115)은 탄소막, 실리콘 질화물막 또는 실리콘 산질화물막의 단층으로 형성된 절연막이나, 상기 절연막들이 조합된 적층체 층으로 구성될 수 있다.
본 실시예에서와 같이, 자기 발광 소자로부터 방출된 광이 화소 전극(5114)측으로부터 방사되는 경우에, 광을 투과시킬 수 있는 막이 보호막(5115)으로서 사용될 필요가 있음을 인지하여야 한다.
뱅크(5112)의 형성 이후에, 보호막(5115)의 형성까지의 단계들은 다중 챔버형(또는, 직렬형) 막 증착 장치를 사용함으로써 대기에 노출되지 않고 연속적으로 수행되는 것이 효과적이라는 것을 인지하여야 한다.
도 9d에 도시된 상태가 실제로 얻어질 때, 외부 공기에 대한 추가 노출을 방지하기 위해, 높은 기밀도와 적은 가스배출을 가지는 보호막(적층체막, 자외선 경화성 수지막 등) 같은 밀봉 부재를 사용하여 패키징(밀봉)이 수행되는 것이 바람직하다는 것을 인지하여야 한다. 이 경우에, 밀봉 부재의 내부에 불활성 분위기가 형성되거나, 흡습성 재료(예로서, 바륨 산화물)가 그 내부에 배열되어 자기 발광 소자의 신뢰성을 향상시킨다.
또한, 패키징 같은 공정에 의해 기밀성이 향상된 이후에, 기판(5000)상에 형성된 소자 또는 회로로부터 인출된 단자를 외부 신호 단자에 접속하기 위하여 커넥터(가요성 인쇄 회로 : FPC)가 부착된다. 따라서, 제품이 완성된다.
본 실시예는 제 1 실시예 또는 제 2 실시예에 기술된 화소들을 가지는 디스플레이 장치의 제조 공정에 적용될 수 있다는 것을 인지하여야 한다.
제 6 실시예
본 실시예는 본 발명의 반도체 장치에 포함된 TFT의 반도체 액티브층을 제조하기 위해 반도체 막을 결정화하는 방법의 예를 보여준다.
기저막으로서, 400nm 두께의 실리콘 산질화물막(조성비 : Si = 32%, O = 59%, N = 7% 및 H = 2%)이 플라즈마 CVD법에 의해 유리 기판상에 형성된다. 그후, 반도체 막으로서, 150nm의 비정질 실리콘막이 플라즈마 CVD법에 의해 기저막상에 형성된다. 그후, 반도체 막내에 함유된 수소를 방출하도록 500℃에서의 열간 처리가 수행된다. 그후, 반도체 막이 레이저 어닐링법에 의해 결정화된다.
레이저 어닐링법을 위해 사용되는 레이저로서, 연속 발진 YVO4레이저가 사용된다. 레이저 어닐링법을 위해서, YVO4레이저의 제 2 조화파(파장 532nm)가 레이저광으로서 사용된다. 사전결정된 형태의 빔으로서, 레이저빔은 광학 시스템을 사용하여 기판 표면상에 형성된 반도체 막에 조사된다.
기판에 조사되는 빔의 형태는 레이저의 유형 또는 광학 시스템에 의존하여 변화될 수 있다. 이 방식으로, 기판상에 조사되는 빔의 형상비 및/또는 에너지 밀도 분포가 변화될 수 있다. 예로서, 기판상에 조사되는 빔의 다양한 형태들은 선형, 직사각형 및 타원형들 같은 것이 가능하다. 본 실시예에서, 200㎛x50㎛의 타원형의 YVO4레이저의 제 2 조화파가 광학 시스템을 사용하여 반도체 막에 조사된다.
도 10은 기판 표면상의 반도체 막에 레이저광이 조사될 때 사용되는 광학 시스템의 개략도이다.
레이저(1011)로부터 방출된 레이저광(YVO4레이저의 제 2 조화파)은 거울(1002)을 통해 볼록 렌즈(1003)에 들어간다. 레이저광은 사선으로 볼록 렌즈(1003)에 들어간다. 결과적으로, 초점 위치는 비점 수차 같은 수차로 인해 변위된다. 따라서, 타원 빔(1006)이 조사면 또는 그 근방에 형성될 수 있다.
그후, 이 방식으로 형성된 타원 빔(1006)이 조사되고, 유리 기판(1005)이 참조 부호 1007 또는 1008로 표시된 방향으로 이동된다. 그후, 유리 기판(1005)상에 형성된 반도체 막에서, 상대 이동됨으로써 타원 빔(1006)이 조사된다.
타원 빔(1006)의 상대 주사 방향은 타원 빔(1006)의 주축에 수직이다.
본 실시예에서, 2000㎛x50㎛의 타원 빔이 볼록 렌즈(1003)에 대해 레이저광의 입사각(φ)이 약 20°인 상태로 형성된다. 타원 빔은 50cm/s의 속도로 이동됨으로써 유리 기판(1005)상에 조사된다. 따라서, 반도체 막이 결정화된다.
이 방식으로 얻어진 결정 반도체 막 상에 세코(seco) 에칭이 수행된다. 도 11은 10,000 배율을 가진 SEM을 사용한 표면 관찰 결과를 도시한다. 세코 에칭에 사용되는 세코 용액은 HF:H2O=2:1에 첨가제로서 K2Cr2O7을 추가함으로써 제조된다. 도 11에 도시된 화살표로 표시된 방향의 상대 주사 레이저광에 의해 얻어진 것이 도 11에 도시되어 있다. 대형 결정 입자들은 레이저광의 주사 방향과 평행하게 형성된다. 달리 말해서, 결정은 레이저광의 주사 방향으로 연장하도록 상승된다.
이 방식으로, 본 실시예에 따른 방법을 사용하여 대형 결정 입자들이 결정화된 반도체 막상에 형성된다. 따라서, TFT를 제조하기 위한 반도체 액티브 층으로서 반도체 막이 사용될 때, TFT의 채널 형성 영역내에 포함된 결정 입계들의 수가 감소될 수 있다. 부가적으로, 각 결정 입자 내부적으로 결정화도를 가지며, 이는 실질적으로 단결정이다. 따라서, 단결정 반도체를 사용하여 트랜지스터의 것 만큼 높은 이동도(전계 효과 이동도)를 얻을 수 있다. 화소내의 계산 처리 회로가 이 TFT를 사용하여 고속으로 동작할 수 있고, 이는 본 발명의 디스플레이 장치를 위한 양호한 특성들을 가진다. 따라서, TFT가 효과적이다.
또한, 캐리어가 이동하는 방향이 형성된 결정 입자들이 연장하는 방향과 동일한 방향이될 수 있도록 TFT가 배치될 때, 캐리어들이 결정 입자 경계를 넘는 횟수가 극도로 감소될 수 있다. 따라서, 온(ON) 전류값(TFT가 온상태일 때 흐르는 드레인 전류의 값), 오프(OFF) 전류값(TFT가 오프 상태일 때 흐르는 드레인 전류의 값, 임계 전압, S-값 및 전계 효과 이동도의 변화가 감소될 수 있다. 결과적으로, 전기 특성이 현저히 향상될 수 있다.
반도체 막의 넓은 범위에 타원 빔(1006)을 조사하기 위해서, 타원 빔(1006)은 반도체 막을 다수회 조사하도록 주 축에 수직한 방향으로 주사된다. 여기서, 타원 빔(1006)의 위치는 모든 단일 주사에 대하여 주축에 평행한 방향으로 변위된다. 주사 방향은 연속하는 주사들 사이에서 반대가 된다. 연속하는 2 주사들에서, 이하, 하나는 외향 주사라 지칭되고, 나머지는 내향 주사라 지칭된다.
모든 단일 주사에 대하여 주축에 대해 평행한 방향으로의 타원 빔(1006)의 위치의 변위량은 피치(d)로 표시된다. 참조 부호 D1은 외향 주사시, 도 11에 도시된 바와 같은 대형 결정 입자들을 가지는 영역에서 타원 빔(1006)의 주사 방향에 수직인 방향으로의 타원 빔(1006)의 길이를 나타낸다. 참조 부호 D2는 내향 주사에서, 도 11에 도시된 바와 같이 대형 결정 입자들을 가지는 영역의 타원 빔(1006)의 주사 방향에 수직인 방향으로의 타원 빔(1006)의 길이를 나타낸다. 이 경우에, D1과 D2의 평균값은 D이다.
여기서, 중첩비(RO.L[%])는 하기의 수학식 1에 의해 정의된다.
본 실시예에서, 중첩비(RO.L)는 0%이다.
제 7 실시예
본 실시예는 본 발명의 반도체 장치에 포함된 TFT의 반도체 액티브층이 제조될 때, 반도체 막을 결정화하기 위한 방법이 제 6 실시예와 상이하다.
반도체 막으로서 비정질 실리콘 막을 형성하기 까지의 단계들은 제 6 실시예의 것들과 동일하다. 그후, 일본 특개평 제 7-183540에 기술된 방법이 사용된다. 니켈 아세테이트 용액(중량 변환 농도 5ppm, 체적으로 10ml)이 스핀 코팅법에 의해 반도체 막상에 코팅된다. 그후, 질소 분위기에서 550℃로 1시간 동안, 그리고, 질소 분위기에서 550℃로 12시간 동안 열간 처리가 수행된다. 그후, 반도체 막의 겨정도가 레이저 어닐링법에 의해 향상된다.
레이저 어닐링법을 위해 사용되는 레이저로서, 연속 발진 YVO4레이저가 사용된다. 레이저 어닐링법을 위해서, YVO4레이저의 제 2 조화파(파장 532nm)가 레이저광으로서 사용된다. 200㎛x50㎛의 타원 빔이 도 10에 도시된 광학 시스템에서 볼록 렌즈(1003)에 대하여 약 20°의 레이저광 입사각(φ)을 가지는 상태로 형성된다. 타원 빔은 50cm/s의 속도로 유리 기판(1005)에 이동 및 조사된다. 따라서, 반도체 막의 결정화도가 향상된다.
타원 빔(1006)의 상대 주사 방향은 타원 빔(1006)의 주축에 수직이다.
이 방식으로 얻어진 결정 반도체 막상에 세코 에칭이 수행된다. 도 12는 10,000 배율을 가지는 SEM을 사용한 표면 관찰 결과를 도시한다. 도 12에 도시된것은 도 12에 도시된 화살표에 의해 표시된 방향으로 레이저광을 상대 주사함으로써 얻어진다. 대형 결정 입자들이 주사 방향으로 연장한다.
이 방식으로, 본 발명에 따른 결정화된 반도체 막상에 대형 결정 입자들이 형성된다. 따라서, 반도체 막이 TFT를 제조하기 위해 사용될 때, TFT의 채널 형성 여역에 포함된 결정 입자 경계들의 수가 감소될 수 있다. 부가적으로, 각 결정 입자는 내부적으로 결정화도를 가지며, 이는 주로 단결정이다. 따라서, 단결정 반도체를 사용하는 트랜지스터의 것 만큼 높은 이동도(전계 효과 이동도)를 얻을 수 있다.
또한, 형성된 결정 입자들은 일 방향으로 정렬된다. 따라서, TFT가 캐리어들이 이동하는 방향이 형성된 결정 입자들이 연장하는 방향과 동일할 수 있도록 배치될 때, 캐리어들이 결정 입자 경계를 건너는 횟수가 극도로 감소될 수 있다. 따라서, 온 전류값, 오프 전류값, 임계 전압, S-값 및 전계 효과 이동도의 변화가 감소될 수 있다. 결과적으로, 전기 특성이 현저히 향상될 수 있다.
반도체 막의 넓은 범위에 타원 빔(1006)을 조사하기 위해서, 타원 빔(1006)은 반도체 막을 다수회 조사하도록 주축에 수직인 방향으로 주사된다(이 동작을 주사라 칭할 수 있다). 여기서, 타원 빔(1006)의 위치는 모든 단일 주사 마다 주축에 평행한 방향으로 변위된다. 주사 방향은 연속하는 주사들 사이에서 반대이다. 연속적인 두 주사들에서, 이하, 하나는 외향 주사라 지칭되고, 나머지는 내향 주사라 지칭된다.
모든 단일 주사에 대하여 주축에 평행한 방향에 대한 타원 빔(1006)의 위치변위량은 피치(d)로 표시된다. 참조 부호 D1은 외향 주사시, 도 12에 도시된 바와 같은 대형 결정 입자들을 가지는 영역에서 타원 빔(1006)의 주사 방향에 수직인 방향으로의 타원 빔(1006)의 길이를 나타낸다. 참조 부호 D2는 내향 주사에서, 도 12에 도시된 바와 같이 대형 결정 입자들을 가지는 영역의 타원 빔(1006)의 주사 방향에 수직인 방향으로의 타원 빔(1006)의 길이를 나타낸다. 이 경우에, D1과 D2의 평균값은 D이다.
여기서, 중첩비(RO.L[%])는 수학식 1처럼 정의된다. 본 실시예에서, 중첩비(RO.L)는 0%이다.
도 13에서, 두꺼운 선은 상술한 결정화 방법을 사용하여 얻어진 결정 반도체 막(도 13의 개선된 CG 실리콘으로 대표됨)상에 수행된 라만(Raman) 분광분석의 결과를 나타낸다. 여기서, 비교를 위해, 얇은 선은 단결정 실리콘(도 13의 ref.(100) Si 웨이퍼로 대표됨)상에 수행된 라만 분광분석의 결과를 나타낸다. 도 13에서, 점선은 반도체 막(도 13의 엑시머 레이저 어닐링에 의해 대표됨)상에 수행된 라만 분광분석의 결과를 나타낸다. 반도체 막을 획득하기 위해서, 비정질 실리콘막이 형성되고, 반도체 막내에 함유된 수소가 열간 처리를 통해 방출된다. 그후, 반도체 막은 펄스 발진형 엑시머 레이저를 사용하여 결정화된다.
본 실시예의 방법에 의해 얻어진 반도체 막의 라만 변위는 517.3cm-1에서 피크를 가진다. 반치폭(half value breadth)은 4.96cm-1이다. 한편, 단결정 실리콘의라만 변위는 520.7cm-1에서 피크를 가진다. 반치폭은 4.44cm-1이다. 펄스 발진형 엑시머 레이저를 사용하여 결정화된 반도체 막의 라만 변위는 516.3cm-1에서 피크를 가진다. 반치폭은 6.16cm-1이다.
도 13의 결과로부터, 본 실시예의 결정화 방법을 사용하여 얻어진 반도체 막의 결정화도는 펄스 발진형 엑시머 레이저를 사용하여 결정화된 반도체 막의 결정화도 보다 단결정 실리콘의 것에 근사하다.
제 8 실시예
본 실시예에서, TFT를 제조하기 위해 제 6 실시예에 기술된 방법을 사용하여 반도체 막이 결정화되는 경우가 도 10, 도 14a 내지 도 14h 및 도 15a와 도 15b를 참조로 설명된다.
본 실시예에서, 유리 기판이 기판(2000)으로서 사용된다. 기저막(2001)으로서, 50nm의 실리콘 산질화물막(조성비 Si=32%, O=27%, N=24% 및 H=17%)과 100nm의 실리콘 산질화물막(조성비 Si=32%, O=59%, N=7% 및 H=2%)이 플라즈마 CVD법에 의해 유리 기판상에 적층된다. 다음에, 반도체 막(2002)으로서, 150nm의 비정질 실리콘막이 플라즈마 CVD법에 의해 기저막(2001)상에 형성된다. 그후, 열간 처리가 반도체 막에 함유된 수소를 방출시키기 위해 500℃에서 3시간 동안 수행된다(도 14a).
그후, 연속 발진 YVO4레이저의 제 2 조화파(파장 532nm, 5.5W)가 도 10에도시된 광학 시스템의 볼록 렌즈(1003)에 관해 약 20°의 입사각(φ)을 가지는 300㎛x50㎛의 레이저광의 타원 빔을 형성하기 위해 레이저광으로서 사용된다. 타원 빔은 50cm/s의 속도로 상대 주사됨으로써 반도체 막(2002)상에 조사된다(도 14b).
그후, 제 1 도핑 처리가 그 위에 수행된다. 이는 임계값을 제어하기 위한 채널 도핑이다. B2H6가 30sccm의 가스 유량, 0.05㎂, 60keV의 가속 전압 및 1x1014/cm2의 투입량을 가지는 재료 가스로서 사용된다(도 14c).
다음에, 반도체 막(2004)을 패터닝에 의해 원하는 형상으로 에칭한 이후에, 이 에칭된 반도체 막을 덮는 게이트 절연막(2007)으로서 플라즈마 CVD법에 의해 115nm 두께의 실리콘 산질화물막이 형성된다. 그후, 30nm 두께의 TaN막(2008)과 370nm 두께의 W막(2009)이 도전막으로서 게이트 절연막(2007)상에 적층된다(도 14d).
레지스트로 이루어진 마스크(미도시)가 포토리소그래피법에 의해 그 위에 형성되고, W막, TaN막 및 게이트 절연막이 에칭된다.
그후, 레지스트로 이루어진 마스크가 제거되고, 새로운 마스크(2013)가 형성된다. 그 위에 제 2 도핑 처리가 수행되고, n-형을 부여하는 불순물 원소가 반도체 막에 도입된다. 이 경우에, 도전층들(2010 내지 2011)은 n-형을 부여하는 불순물 원소에 대한 마스크들이고, 불순물 영역(2014)은 자기 정렬 방식으로 형성된다. 본 실시예에서, 제 2 도핑 처리는 반도체 막이 150nm만큼 두껍기 때문에, 두가지 조건들하에서 수행된다. 본 실시예에서, 포스핀(PH3)이 재료 가스로서 사용된다.2x1013/cm2의 투입량 및 90keV의 가속 전압이 사용되고, 그후, 5x1014/cm2의 투입량 및 10keV의 가속 전압이 처리를 위해 사용된다(도 14e).
다음에, 레지스트로 이루어진 마스크(2013)가 제거되고, 레지스트로 이루어진 새로운 마스크(2015)가 제 3 도핑 처리를 수행하기 위해 부가적으로 형성된다. 제 3 도핑 처리를 통해, p-채널 TFT의 액티브층인 반도체 막에 일 도전형에 반대되는 도전형을 부여하는 불순물 원소를 함유하는 불순물 영역(2016)이 형성된다. 불순물 원소에 대한 마스크로서 도전층들(2010 및 2011)을 사용함으로써, p-형을 부여하기 위한 불순물 원소의 추가에 의해 불순물 영역(2016)이 자기 정렬 방식으로 형성된다. 또한, 본 실시예의 제 3 도핑 처리도 반도체 막이 150nm만큼 두껍기 때문에 두가지 조건들하에서 수행된다. 본 실시예에서, 디보란(B2H6)이 재료 가스로서 사용된다. 2x1013/cm2의 투입량 및 90keV의 가속 전압이 사용되고, 그후, 1x1015/cm2의 투입량 및 10keV의 가속 전압이 처리를 위해 사용된다(도 14f).
이들 단계들을 통해, 불순물 영역들(2014 및 2016)이 각 반도체 층들상에 형성된다.
다음에, 레지스트로 이루어진 마스크(2015)가 제거되고, 50nm 두께의 실리콘 산질화물막(조성비 Si=32.8%, O=63.7% 및 N=3.5%)이 플라즈마 CVD법에 의해 제 1 층간 절연막(2017)으로서 형성된다.
다음에, 그위에 열처리가 수행되어 반도체 층들의 결정화도를 회복시키고, 이 반도체 층들에 추가된 불순물 원소들을 각각 활성화시킨다. 그후, 어닐링 노를사용한 열간 어닐링법에 의한 열처리가 질소 분위기에서 550℃로 4시간 동안 수행된다(도 14g).
다음에, 무기 또는 유기 절연 재료로 이루어진 제 2 층간 절연막(2018)이 제 2 층간 절연막(2017)상에 형성된다. 본 실시예에서, CVD법에 의해 50nm 두께의 실리콘 질화물막을 형성한 이후에, 400nm 두께의 실리콘 산화물막이 형성된다.
열처리 이후, 수화 처리가 수행될 수 있다. 본 실시예에서, 열처리는 어닐링 노를 사용하여 질소 분위기에서 410℃로 1시간 동안 수행된다.
다음에, 배선(2019)이 불순물 영역들을 전기적으로 접속하기 위해 형성된다. 본 실시예에서, 배선(2019)은 50nm 두께의 Ti막, 500nm 두께의 Al-Si막 및 50nm 두께의 Ti막의 적층막을 패터닝함으로써 형성된다. 당연히, 이 구조는 2-층 구조에 한정되지 않으며, 단층 구조나 셋 또는 그 이상의 층들을 가지는 적층 구조가 될 수 있다. 이 배선의 재료는 Al 및 Ti에 한정되지 않는다. 예로서, Al 및/또는 Cu가 TaN막상에 형성될 수 있다. 그후, Ti막을 가지는 적층막이 배선을 형성하도록 패턴화될 수 있다(도 14h).
이 방식으로, n-채널 TFT(2031)와 p-채널 TFT(2032)가 형성되고, 이들 양자 모두는 6㎛의 채널 길이와, 4㎛의 채널 폭을 가진다.
도 15a 및 도 15b는 이들의 전기적 특성들의 측정 결과를 보여준다. 도 15a는 n-채널 TFT(2031)의 전기 특성을 도시한다. 도 15b는 p-채널 TFT(2032)의 전기 특성을 도시한다. 전기 특성들은 게이트 전압 Vg=-16 내지 16V의 범위와, 드레인 전압 Vd=1V 및 5V의 범위의 두 측정 지점들에서 측정된다. 도 15a 및 도 15b에서,드레인 전류(ID)와 게이트 전류(IG)는 실선들로 표시되어 있다. 이동도(μFE)는 점선으로 표시되어 있다.
대형 결정 입자들이 본 발명에 따라 결정화된 반도체 막상에 형성되기 때문에, 이 반도체 막을 사용하여 TFT가 제조될 때, 채널 형성 영역에 포함된 결정 입자 경계들의 수가 감소될 수 있다. 또한, 형성된 결정 입자들이 동일한 방향을 향하기 때문에, 캐리어들이 결정 입자 경계들을 넘는 횟수도 극도로 감소된다. 따라서, 양호한 전기 특성을 가진 TFT가 도 15a와 도 15b에 도시된 바와 같이 획득될 수 있다. 특히, 이동도는 n-채널 TFT에서 524cm2/Vs이고, p-채널 TFT에서 205cm2/Vs이다. 디스플레이 장치가 이 유형의 TFT를 사용하여 제조될 때, 동작 특성 및 신뢰성도 향상될 수 있다.
제 9 실시예
본 실시예에서, 도 10 및 도 16a 내지 도 19b를 참조로 제 7 실시예에 설명된 방법을 사용하여 결정화된 반도체 막을 사용하여 TFT가 제조되는 경우를 설명한다.
반도체 막으로서 비정질 실리콘 막을 형성하기 까지의 단계들은 제 8 실시예에서와 동일하다. 비정질 실리콘 막은 150nm 두께로 형성된다(도 16a).
그후, 일본 특개평 7-183540호에 기술된 방법이 사용된다. 니켈 아세테이트 용액(중량 변환 농도 5ppm 및 체적으로 10ml)이 스핀 코팅법에 의해 반도체 막상에코팅되어 금속 함유층(2021)을 형성한다. 그후, 질소 분위기에서 500℃로 한시간 동안, 그리고, 질소 분위기에서 550℃로 12시간 동안 열처리가 수행된다. 그후, 반도체 막(2022)이 얻어진다(도 16b).
그후, 반도체 막(2022)의 결정화도가 레이저 어닐링법에 의해 향상된다.
레이저 어닐링법을 위해 사용되는 레이저로서, 연속 발진 YVO4레이저가 사용된다. 레이저 어닐링법을 위한 조건에 관하여, YVO4레이저의 제 2 조화파(파장 532nm, 5.5W)가 레이저광으로서 사용된다. 도 10에 도시된 광학 시스템의 볼록 렌즈(1003)에 대하여 약 20°의 레이저광 입사각을 가지는 200㎛x50㎛ 타원 빔이 형성된다. 타원 빔은 20cm/s 또는 50cm/s의 속도로 기판에 대해 이동 및 조사된다. 따라서, 반도체 막(2022)의 결정화도가 향상된다. 결과적으로, 반도체 막(2023)이 얻어진다(도 16c).
도 16c에서 반도체 막을 결정화한 이후의 단계들은 제 8 실시예에 보여진 도 14c 내지 도 14h에 도시된 단계들과 동일하다. 이 방식으로, n-채널 TFT(2031)와 p-채널 TFT(2032)가 형성되며, 이들 양자 모두는 6㎛의 채널 길이와 4㎛의 채널 폭을 가진다. 이들의 전기 특성들이 측정된다.
도 17a 내지 도 19b는 이들 단계들을 통해 제조된 TFT의 전기 특성들을 도시한다.
도 17a 및 도 17b는 도 16c의 레이저 어닐링 단계에서 20cm/s의 속도로 기판을 이동시킴으로써 제조된 TFT의 이들 전기적 특성들을 도시한다. 도 17a는 n-채널TFT(2031)의 전기 특성을 도시한다. 도 17b는 p-채널 TFT(2032)의 전기 특성을 도시한다. 도 18a 및 도 18b는 도 16c의 레이저 어닐링 단계에서 50cm/s의 속도로 기판을 이동시킴으로써 제조된 TFT의 이들 전기적 특성들을 도시한다. 도 18a는 n-채널 TFT(2031)의 전기 특성을 도시한다. 도 18b는 p-채널 TFT(2032)의 전기 특성을 도시한다.
전기 특성들은 게이트 전압 Vg=-16 내지 16V의 범위와, 드레인 전압 Vd=1V 및 5V의 범위에서 측정된다. 도 17a 내지 도 18b에서, 드레인 전류(ID)와 게이트 전류(IG)는 실선들로 표시되어 있다. 이동도(μFE)는 점선으로 표시되어 있다.
본 발명에 따라 결정화된 반도체 막상에 대형 결정 입자들이 형성되기 때문에, 이 반도체 막을 사용하여 TFT가 제조될 때, 채널 형성 영역에 포함된 결정 입자 경계들의 수가 감소될 수 있다. 또한, 형성된 결정 입자들은 동일한 방향을 향한다. 부가적으로, 레이저광의 주사 방향에 교차하는 방향으로 소수의 입자 경계들이 배치된다. 따라서, 캐리어들이 결정 입자 경계들을 넘는 횟수가 극도로 감소될 수 있다.
따라서, 양호한 전기 특성을 가진 TFT가 도 17a 내지 도 18b에 도시된 바와 같이 획득될 수 있다. 특히, 도 17a 및 도 17b에서, 이동도는 n-채널 TFT에서 510cm2/Vs이고, p-채널 TFT에서 200cm2/Vs이다. 도 18a 및 도 18b에서, 이동도는 n-채널 TFT에서 595cm2/Vs이고, p-채널 TFT에서 199cm2/Vs이다. 디스플레이 장치가 이 유형의 TFT를 사용하여 제조될 때, 동작 특성 및 신뢰성도 향상될 수 있다.
도 19a 및 도 19b는 도 16c의 레이저 어닐링 단계에서, 50cm/s의 속도로 기판을 이동시킴으로써 제조된 TFT의 이들 전기 특성들을 도시한다. 도 19a는 n-채널 TFT(2031)의 전기 특성을 도시한다. 도 19b는 p-채널 TFT(2032)의 전기 특성을 도시한다.
전기 특성들은 게이트 전압 Vg=-16V 내지 16V의 범위와, 드레인 전압 Vd=0.1V 및 5V의 범위에서 측정되었다.
도 19a 및 도 19b에 도시된 바와 같이, 양호한 전기 특성을 가지는 TFT가 획득될 수 있다. 특히, 이동도는 도 19a의 n-채널 TFT에서 657cm2/vs이고, 도 19b의 p-채널 TFT에서 219cm2/Vs이다. 이 유형의 TFT를 사용하여 반도체 장치가 제조될 때, 동작 특성 및 신뢰성도 향상될 수 있다.
제 10 실시예
본 발명의 불휘발성 메모리를 소정의 분야의 전자 기기에 데이터 저장 및 판독을 수행하는 기록 매체로서 이식할 수 있다. 본 실시예에서, 이런 전자 기기를 설명한다.
본 발명의 불휘발성 메모리를 사용하는 것이 가능한 전자 기기로서, 디스플레이, 비디오 카메라, 디지털 카메라, 헤드 장착형 디스플레이, DVD 플레이어, 게임기, 안경형 디스플레이, 차량 항법 장치, 음향 재생 장치(차량 오디오 기기 등), 퍼스널 컴퓨터, 퍼스널 디지털 어시스턴트(이동 컴퓨터, 이동 전화, 전자 서적 등)를 들 수 있다. 이들의 예들이 도 20a 내지 도 21b에 도시되어 있다.
도 20a는 케이스(3001), 지지베이스(3002), 디스플레이부(3003) 등을 포함하는 디스플레이를 도시한다. 본 발명은 디스플레이부(3003)에 적용될 수 있다.
도 20b는 본체(3011), 디스플레이부(3012), 오디오 입력부(3013), 조작 스위치(3014), 베터리(3015) 및 이미지 수신부(3016)를 포함하는 비디오 카메라를 도시한다. 본 발명은 디스플레이부(3012)에 적용될 수 있다.
도 20c는 본체(3021), 신호 케이블(3022), 머리 고정 밴드(3023), 디스플레이부(3024), 광학 시스템(3012), 디스플레이 장치(3026) 등을 포함하는 헤드 장착형 디스플레이의 일부(우측)를 도시한다. 본 발명은 디스플레이 장치(3026)에 적용될 수 있다.
도 20d는 기록 매체를 가지는 이미지 재생 장치(보다 상세히, DVD 재생 장치)를 도시하며, 이는 본체(3031), 기록 매체(3032), 조작 스위치(3033), 디스플레이부(a)(3034), 디스플레이부(b)(3034) 등으로 구성된다. 본 장치는 DVD(디지털 다용도 디스크), CD 등을 기록 매체로서 사용하며, 사용자가 음악 감상, 영화 감상, 게임 및 인터넷을 즐길 수 있게 한다. 본 발명은 디스플레이부(a)(3034) 및 디스플레이부(b)(3035)에 적용될 수 있다.
도 20e는 본체(3041), 디스플레이부(3042) 및 아암부들(3043)을 포함하는 안경형 디스플레이를 도시한다. 본 발명은 디스플레이부(3042)에 적용될 수 있다.
도 20f는 본체(3051), 케이스(3052), 디스플레이부(3053), 키보드(3054) 등을 포함하는 퍼스널 컴퓨터를 도시한다. 본 발명은 디스플레이부(3053)에 적용될수 있다.
도 21a는 본체(3101), 음성 출력 부(3102), 음성 입력부(3103), 디스플레이부(3104), 조작 스위치(3105) 및 안테나(3106)를 포함하는 이동 전화를 도시한다. 본 발명은 디스플레이부(3104)에 적용될 수 있다.
도 21b는 본체(3111), 디스플레이부(3112) 및 조작 스위치들(3113 및 3114)을 포함하는 음향 재생 장치(보다 상세히, 차량 오디오 기기)를 도시한다. 본 발명은 디스플레이부(3112)에 적용될 수 있다. 또한, 본 실시예에서, 비록 차량내 오디오 기기가 도시되어 있지만, 본 발명은 휴대용 음향 재생 장치 또는 가정용 음향 재생 장치에도 적용될 수 있다.
상술한 바와 같이, 본 발명의 응용 범위는 극도로 넓으며, 모든 분야의 전자 기기에 본 발명을 적용할 수 있다. 또한, 제 1 내지 제 9 실시예들의 소정의 조합을 통해 얻어진 구조를 사용하여 본 실시예의 전자 기기를 실현할 수 있다.
따라서, 본 발명에 따른 디스플레이 장치 및 이를 사용하는 디스플레이 시스템이 사용되어 낮은 전력 소모로 고-선명 디스플레이를 가능하게 하는 소형 및 경량 전자 기기를 실현할 수 있다.
본 발명에 따라서, 종래 기술에서는 GPU에 의해 수행되어왔던 연산 처리의 일부가 디스플레이 장치에서 수행될 수 있고, 따라서, GPU의 연산 처리량이 감소될 수 있다. 또한, 디스플레이 시스템에 필요한 부품들의 수가 감소될 수 있고, 그에의해 디스플레이 시스템이 소형화되고, 중량이 감소될 수 있다. 또한, 정적 이미지가 디스플레이되는 경우, 또는, 이미지 데이터의 단지 일부만이 변화되는 경우, 극소량의 이미지 데이터가 재기록되는 것으로 충분하며, 따라서, 전력 소모가 현저히 감소될 수 있다. 따라서, 고-선명 및 대형 이미지 디스플레이에 적합한 디스플레이 장치 및 이 디스플레이 장치를 사용하는 디스플레이 시스템이 실현될 수 있다.
본 발명은 본 발명의 양호한 실시예들에 기술된 것들에 부가하여 다른 유형의 디스플레이 장치들에도 적용될 수 있다. 예로서, 실리콘 칩에 기반한 액티브 매트릭스 디스플레이 장치가 사용될 수 있다. 또한, 박막 트랜지스터는 상부 게이트형, 저면 게이트형 또는 이중 게이트형일 수 있다.

Claims (76)

  1. 디스플레이 장치에 있어서:
    매트릭스로 배열된 복수의 화소들을 포함하는 화소부를 포함하고, 각 화소는:
    제 1 이미지 데이터를 저장하기 위한 1비트의 저장 회로와;
    상기 저장 회로에 저장된 상기 제 1 이미지 데이터와 상기 복수의 화소들의 외부에서 공급된 제 2 이미지 데이터를 사용하여 연산 처리를 수행하기 위한 연산 처리 회로; 및
    상기 연산 처리 회로의 출력을 사용하여 이미지 신호를 형성하기 위한 디스플레이 처리 회로를 포함하는, 디스플레이 장치.
  2. 디스플레이 장치에 있어서:
    매트릭스로 배열된 복수의 화소들을 포함하는 화소부를 포함하고, 각 화소는:
    제 1 이미지 데이터를 저장하기 위한 n 비트들(n은 자연수, n≥2)의 저장 회로와;
    상기 저장 회로에 저장된 제 1 이미지 데이터와 상기 복수의 화소들의 외부에서 공급된 제 2 이미지 데이터를 사용하여 연산 처리를 수행하기 위한 연산 처리 회로; 및
    상기 연산 처리 회로의 출력을 사용하여 이미지 신호를 형성하기 위한 디스플레이 처리 회로를 포함하는, 디스플레이 장치.
  3. 디스플레이 장치에 있어서:
    매트릭스로 배열된 복수의 화소들을 포함하는 화소부를 포함하고, 각 화소는:
    제 1 이미지 데이터를 저장하기 위한 1비트의 m개(m은 자연수, m≥2)의 저장 회로들과;
    상기 저장 회로에 저장된 제 1 이미지 데이터와 상기 복수의 화소들의 외부에서 공급된 제 2 이미지 데이터를 사용하여 연산 처리를 수행하기 위한 연산 처리 회로; 및
    상기 연산 처리 회로의 출력을 사용하여 이미지 신호를 형성하기 위한 디스플레이 처리 회로를 포함하는, 디스플레이 장치.
  4. 디스플레이 장치에 있어서:
    매트릭스로 배열된 복수의 화소들을 포함하는 화소부를 포함하고, 각 화소는:
    제 1 이미지 데이터를 저장하기 위한 n 비트들(n은 자연수, n≥2)의 m개(m은 자연수, m≥2)의 저장 회로들과;
    상기 저장 회로에 저장된 제 1 이미지 데이터와 상기 복수의 화소들의외부에서 공급된 제 2 이미지 데이터를 사용하여 연산 처리를 수행하기 위한 연산 처리 회로; 및
    상기 연산 처리 회로의 출력을 사용하여 이미지 신호를 형성하기 위한 디스플레이 처리 회로를 포함하는, 디스플레이 장치.
  5. 제 1 항에 있어서, 상기 연산 처리는 상기 제 1 이미지 데이터와 상기 제 2 이미지 데이터를 합성하기 위한 연산인, 디스플레이 장치.
  6. 제 2 항에 있어서, 상기 연산 처리는 상기 제 1 이미지 데이터와 상기 제 2 이미지 데이터를 합성하기 위한 연산인, 디스플레이 장치.
  7. 제 3 항에 있어서, 상기 연산 처리는 상기 제 1 이미지 데이터와 상기 제 2 이미지 데이터를 합성하기 위한 연산인, 디스플레이 장치.
  8. 제 4 항에 있어서, 상기 연산 처리는 상기 제 1 이미지 데이터와 상기 제 2 이미지 데이터를 합성하기 위한 연산인, 디스플레이 장치.
  9. 제 1 항에 있어서, 상기 디스플레이 처리 회로는 D/A 변환기 회로로 구성되는, 디스플레이 장치.
  10. 제 2 항에 있어서, 상기 디스플레이 처리 회로는 D/A 변환기 회로로 구성되는, 디스플레이 장치.
  11. 제 3 항에 있어서, 상기 디스플레이 처리 회로는 D/A 변환기 회로로 구성되는, 디스플레이 장치.
  12. 제 4 항에 있어서, 상기 디스플레이 처리 회로는 D/A 변환기 회로로 구성되는, 디스플레이 장치.
  13. 제 1 항에 있어서, 상기 이미지 신호에 따라 상기 화소의 그라데이션을 변화시키기 위한 수단을 추가로 포함하는, 디스플레이 장치.
  14. 제 2 항에 있어서, 상기 이미지 신호에 따라 상기 화소의 그라데이션을 변화시키기 위한 수단을 추가로 포함하는, 디스플레이 장치.
  15. 제 3 항에 있어서, 상기 이미지 신호에 따라 상기 화소의 그라데이션을 변화시키기 위한 수단을 추가로 포함하는, 디스플레이 장치.
  16. 제 4 항에 있어서, 상기 이미지 신호에 따라 상기 화소의 그라데이션을 변화시키기 위한 수단을 추가로 포함하는, 디스플레이 장치.
  17. 제 1 항에 있어서, 상기 각 비트를 위한 저장 회로들을 순차 구동하기 위한 수단을 추가로 포함하는, 디스플레이 장치.
  18. 제 2 항에 있어서, 상기 각 비트를 위한 저장 회로들을 순차 구동하기 위한 수단을 추가로 포함하는, 디스플레이 장치.
  19. 제 3 항에 있어서, 상기 각 비트를 위한 저장 회로들을 순차 구동하기 위한 수단을 추가로 포함하는, 디스플레이 장치.
  20. 제 4 항에 있어서, 상기 각 비트를 위한 저장 회로들을 순차 구동하기 위한 수단을 추가로 포함하는, 디스플레이 장치.
  21. 제 1 항에 있어서, 상기 각 비트를 위한 저장 회로들에 상기 제 1 이미지 데이터를 순차 입력하기 위한 수단을 추가로 포함하는, 디스플레이 장치.
  22. 제 2 항에 있어서, 상기 각 비트를 위한 저장 회로들에 상기 제 1 이미지 데이터를 순차 입력하기 위한 수단을 추가로 포함하는, 디스플레이 장치.
  23. 제 3 항에 있어서, 상기 각 비트를 위한 저장 회로들에 상기 제 1 이미지 데이터를 순차 입력하기 위한 수단을 추가로 포함하는, 디스플레이 장치.
  24. 제 4 항에 있어서, 상기 각 비트를 위한 저장 회로들에 상기 제 1 이미지 데이터를 순차 입력하기 위한 수단을 추가로 포함하는, 디스플레이 장치.
  25. 제 1 항에 있어서, 상기 각 비트를 위한 연산 처리 회로에 상기 제 2 이미지 데이터를 순차 공급하기 위한 수단을 추가로 포함하는, 디스플레이 장치.
  26. 제 2 항에 있어서, 상기 각 비트를 위한 연산 처리 회로에 상기 제 2 이미지 데이터를 순차 공급하기 위한 수단을 추가로 포함하는, 디스플레이 장치.
  27. 제 3 항에 있어서, 상기 각 비트를 위한 연산 처리 회로에 상기 제 2 이미지 데이터를 순차 공급하기 위한 수단을 추가로 포함하는, 디스플레이 장치.
  28. 제 4 항에 있어서, 상기 각 비트를 위한 연산 처리 회로에 상기 제 2 이미지 데이터를 순차 공급하기 위한 수단을 추가로 포함하는, 디스플레이 장치.
  29. 제 1 항에 있어서, 일 수평 주기의 각 비트를 위해 상기 제 2 이미지 데이터를 순차 공급하기 위한 수단을 추가로 포함하는, 디스플레이 장치.
  30. 제 2 항에 있어서, 일 수평 주기의 각 비트를 위해 상기 제 2 이미지 데이터를 순차 공급하기 위한 수단을 추가로 포함하는, 디스플레이 장치.
  31. 제 3 항에 있어서, 일 수평 주기의 각 비트를 위해 상기 제 2 이미지 데이터를 순차 공급하기 위한 수단을 추가로 포함하는, 디스플레이 장치.
  32. 제 4 항에 있어서, 일 수평 주기의 각 비트를 위해 상기 제 2 이미지 데이터를 순차 공급하기 위한 수단을 추가로 포함하는, 디스플레이 장치.
  33. 제 1 항에 있어서, 상기 저장 회로들 각각은 정적 랜덤 액세스 메모리(SRAM)로 구성되는, 디스플레이 장치.
  34. 제 2 항에 있어서, 상기 저장 회로들 각각은 정적 랜덤 액세스 메모리(SRAM)로 구성되는, 디스플레이 장치.
  35. 제 3 항에 있어서, 상기 저장 회로들 각각은 정적 랜덤 액세스 메모리(SRAM)로 구성되는, 디스플레이 장치.
  36. 제 4 항에 있어서, 상기 저장 회로들 각각은 정적 랜덤 액세스 메모리(SRAM)로 구성되는, 디스플레이 장치.
  37. 제 1 항에 있어서, 상기 저장 회로들 각각은 동적 랜덤 액세스 메모리(DRAM)로 구성되는, 디스플레이 장치.
  38. 제 2 항에 있어서, 상기 저장 회로들 각각은 동적 랜덤 액세스 메모리(DRAM)로 구성되는, 디스플레이 장치.
  39. 제 3 항에 있어서, 상기 저장 회로들 각각은 동적 랜덤 액세스 메모리(DRAM)로 구성되는, 디스플레이 장치.
  40. 제 4 항에 있어서, 상기 저장 회로들 각각은 동적 랜덤 액세스 메모리(DRAM)로 구성되는, 디스플레이 장치.
  41. 제 1 항에 있어서, 상기 저장 회로, 상기 연산 처리 회로, 및 상기 디스플레이 처리 회로는 박막 트랜지스터들로 구성되고, 각각은 반도체 박막으로 형성된 액티브층을 포함하며, 이들은 단결정 반도체 기판, 석영 기판, 유리 기판, 플라스틱 기판, 스테인레스 기판 및 SOI 기판으로 구성되는 그룹으로부터 선택된 하나의 기판 상에 형성되는 디스플레이 장치.
  42. 제 2 항에 있어서, 상기 저장 회로, 상기 연산 처리 회로, 및 상기 디스플레이 처리 회로는 박막 트랜지스터들로 구성되고, 각각은 반도체 박막으로 형성된 액티브층을 포함하며, 이들은 단결정 반도체 기판, 석영 기판, 유리 기판, 플라스틱 기판, 스테인레스 기판 및 SOI 기판으로 구성되는 그룹으로부터 선택된 하나의 기판 상에 형성되는 디스플레이 장치.
  43. 제 3 항에 있어서, 상기 저장 회로, 상기 연산 처리 회로, 및 상기 디스플레이 처리 회로는 박막 트랜지스터들로 구성되고, 각각은 반도체 박막으로 형성된 액티브층을 포함하며, 이들은 단결정 반도체 기판, 석영 기판, 유리 기판, 플라스틱 기판, 스테인레스 기판 및 SOI 기판으로 구성되는 그룹으로부터 선택된 하나의 기판 상에 형성되는 디스플레이 장치.
  44. 제 4 항에 있어서, 상기 저장 회로, 상기 연산 처리 회로, 및 상기 디스플레이 처리 회로는 박막 트랜지스터들로 구성되고, 각각은 반도체 박막으로 형성된 액티브층을 포함하며, 이들은 단결정 반도체 기판, 석영 기판, 유리 기판, 플라스틱 기판, 스테인레스 기판 및 SOI 기판으로 구성되는 그룹으로부터 선택된 하나의 기판 상에 형성되는 디스플레이 장치.
  45. 제 1 항에 있어서, 상기 각 비트를 위한 저장 회로들을 순차 구동하는 기능을 가지는 회로가 상기 화소부와 동일 기판 상에 형성되는, 디스플레이 장치.
  46. 제 2 항에 있어서, 상기 각 비트를 위한 저장 회로들을 순차 구동하는 기능을 가지는 회로가 상기 화소부와 동일 기판 상에 형성되는, 디스플레이 장치.
  47. 제 3 항에 있어서, 상기 각 비트를 위한 저장 회로들을 순차 구동하는 기능을 가지는 회로가 상기 화소부와 동일 기판 상에 형성되는, 디스플레이 장치.
  48. 제 4 항에 있어서, 상기 각 비트를 위한 저장 회로들을 순차 구동하는 기능을 가지는 회로가 상기 화소부와 동일 기판 상에 형성되는, 디스플레이 장치.
  49. 제 1 항에 있어서, 상기 각 비트를 위한 저장 회로들에 상기 제 1 이미지 데이터를 순차 입력하는 기능을 가지는 회로가 상기 화소부와 동일 기판 상에 형성되는, 디스플레이 장치.
  50. 제 2 항에 있어서, 상기 각 비트를 위한 저장 회로들에 상기 제 1 이미지 데이터를 순차 입력하는 기능을 가지는 회로가 상기 화소부와 동일 기판 상에 형성되는, 디스플레이 장치.
  51. 제 3 항에 있어서, 상기 각 비트를 위한 저장 회로들에 상기 제 1 이미지 데이터를 순차 입력하는 기능을 가지는 회로가 상기 화소부와 동일 기판 상에 형성되는, 디스플레이 장치.
  52. 제 4 항에 있어서, 상기 각 비트를 위한 저장 회로들에 상기 제 1 이미지 데이터를 순차 입력하는 기능을 가지는 회로가 상기 화소부와 동일 기판 상에 형성되는, 디스플레이 장치.
  53. 제 1 항에 있어서, 상기 각 비트를 위한 연산 처리 회로에 상기 제 2 이미지 데이터를 순차 공급하는 기능을 가지는 회로가 상기 화소부와 동일 기판 상에 형성되는, 디스플레이 장치.
  54. 제 2 항에 있어서, 상기 각 비트를 위한 연산 처리 회로에 상기 제 2 이미지 데이터를 순차 공급하는 기능을 가지는 회로가 상기 화소부와 동일 기판 상에 형성되는, 디스플레이 장치.
  55. 제 3 항에 있어서, 상기 각 비트를 위한 연산 처리 회로에 상기 제 2 이미지 데이터를 순차 공급하는 기능을 가지는 회로가 상기 화소부와 동일 기판 상에 형성되는, 디스플레이 장치.
  56. 제 4 항에 있어서, 상기 각 비트를 위한 연산 처리 회로에 상기 제 2 이미지 데이터를 순차 공급하는 기능을 가지는 회로가 상기 화소부와 동일 기판 상에 형성되는, 디스플레이 장치.
  57. 제 1 항에 있어서, 일 수평 주기의 각 비트를 위해 상기 제 2 이미지 데이터를 순차 공급하는 기능을 가지는 회로가 상기 화소부와 동일 기판 상에 형성되는, 디스플레이 장치.
  58. 제 2 항에 있어서, 일 수평 주기의 각 비트를 위해 상기 제 2 이미지 데이터를 순차 공급하는 기능을 가지는 회로가 상기 화소부와 동일 기판 상에 형성되는, 디스플레이 장치.
  59. 제 3 항에 있어서, 일 수평 주기의 각 비트를 위해 상기 제 2 이미지 데이터를 순차 공급하는 기능을 가지는 회로가 상기 화소부와 동일 기판 상에 형성되는, 디스플레이 장치.
  60. 제 4 항에 있어서, 일 수평 주기의 각 비트를 위해 상기 제 2 이미지 데이터를 순차 공급하는 기능을 가지는 회로가 상기 화소부와 동일 기판 상에 형성되는, 디스플레이 장치.
  61. 제 1 항에 있어서, 상기 반도체 박막은 연속 발진 레이저를 사용하는 결정화 방법에 의해 형성되는, 디스플레이 장치.
  62. 제 2 항에 있어서, 상기 반도체 박막은 연속 발진 레이저를 사용하는 결정화 방법에 의해 형성되는, 디스플레이 장치.
  63. 제 3 항에 있어서, 상기 반도체 박막은 연속 발진 레이저를 사용하는 결정화 방법에 의해 형성되는, 디스플레이 장치.
  64. 제 4 항에 있어서, 상기 반도체 박막은 연속 발진 레이저를 사용하는 결정화 방법에 의해 형성되는, 디스플레이 장치.
  65. 제 1 항에 있어서, 상기 디스플레이 장치는 디스플레이, 비디오 카메라, 헤드 장착형 디스플레이, DVD 재생 장치, 안경형 디스플레이, 퍼스널 컴퓨터, 이동 전화 및 음향 재생 장치로 구성되는 그룹으로부터 선택된 전자 장치에 적용되는, 디스플레이 장치.
  66. 제 2 항에 있어서, 상기 디스플레이 장치는 디스플레이, 비디오 카메라, 헤드 장착형 디스플레이, DVD 재생 장치, 안경형 디스플레이, 퍼스널 컴퓨터, 이동 전화 및 음향 재생 장치로 구성되는 그룹으로부터 선택된 전자 장치에 적용되는, 디스플레이 장치.
  67. 제 3 항에 있어서, 상기 디스플레이 장치는 디스플레이, 비디오 카메라, 헤드 장착형 디스플레이, DVD 재생 장치, 안경형 디스플레이, 퍼스널 컴퓨터, 이동 전화 및 음향 재생 장치로 구성되는 그룹으로부터 선택된 전자 장치에 적용되는, 디스플레이 장치.
  68. 제 4 항에 있어서, 상기 디스플레이 장치는 디스플레이, 비디오 카메라, 헤드 장착형 디스플레이, DVD 재생 장치, 안경형 디스플레이, 퍼스널 컴퓨터, 이동 전화 및 음향 재생 장치로 구성되는 그룹으로부터 선택된 전자 장치에 적용되는, 디스플레이 장치.
  69. 제 1 항에 따른 디스플레이 장치와, 이미지 처리 전용 연산 처리 장치 및 저장 장치에 의해 구성된 이미지 처리 장치로 구성되는, 디스플레이 시스템.
  70. 제 2 항에 따른 디스플레이 장치와, 이미지 처리 전용 연산 처리 장치 및 저장 장치에 의해 구성된 이미지 처리 장치로 구성되는, 디스플레이 시스템.
  71. 제 3 항에 따른 디스플레이 장치와, 이미지 처리 전용 연산 처리 장치 및 저장 장치에 의해 구성된 이미지 처리 장치로 구성되는, 디스플레이 시스템.
  72. 제 4 항에 따른 디스플레이 장치와, 이미지 처리 전용 연산 처리 장치 및 저장 장치에 의해 구성된 이미지 처리 장치로 구성되는, 디스플레이 시스템.
  73. 제 69 항에 따른 디스플레이 시스템을 사용하는, 전자 장치.
  74. 제 70 항에 따른 디스플레이 시스템을 사용하는, 전자 장치.
  75. 제 71 항에 따른 디스플레이 시스템을 사용하는, 전자 장치.
  76. 제 72 항에 따른 디스플레이 시스템을 사용하는, 전자 장치.
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