JP2007122072A - 表示装置 - Google Patents

表示装置 Download PDF

Info

Publication number
JP2007122072A
JP2007122072A JP2006327979A JP2006327979A JP2007122072A JP 2007122072 A JP2007122072 A JP 2007122072A JP 2006327979 A JP2006327979 A JP 2006327979A JP 2006327979 A JP2006327979 A JP 2006327979A JP 2007122072 A JP2007122072 A JP 2007122072A
Authority
JP
Japan
Prior art keywords
transistor
electrode
tft
film
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2006327979A
Other languages
English (en)
Inventor
Hajime Kimura
肇 木村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2006327979A priority Critical patent/JP2007122072A/ja
Publication of JP2007122072A publication Critical patent/JP2007122072A/ja
Withdrawn legal-status Critical Current

Links

Images

Abstract

【課題】発光装置において、発光素子に電流を供給するＴＦＴのしきい値が画素ごとにばらつくことによって生ずる輝度ムラが、発光装置の画質向上の足かせとなっていた。
【解決手段】容量手段１０９に、ＴＦＴ１０６のしきい値に等しい電圧を保持しておき、映像信号をソース信号線から入力する際に、前記容量手段にて保持している電圧を上乗せしてＴＦＴ１０６のゲート電極に印加する。画素ごとにしきい値がばらついている場合にも、それぞれのしきい値を画素ごとの容量手段１０９が保持するため、しきい値ばらつきの影響をなくすことが可能となる。さらに、しきい値の保存は、容量手段１０９のみによって行われ、映像信号の書き込み時において電荷の移動がなく、両電極間の電圧が変化しないため、容量値のばらつきは影響しない。
【選択図】図１

Description

本発明は、トランジスタを有する半導体装置の構成に関する。本発明は特に、ガラス、プラスチック等の絶縁体上に作製される薄膜トランジスタ(以後、ＴＦＴと表記する)を有するアクティブマトリクス型半導体装置の構成に関する。また、このような半導体装置を表示部に用いた電子機器に関する。
近年、エレクトロルミネッセンス(Electro Luminescence：ＥＬ)素子等を始めとした発光素子を用いた表示装置の開発が活発化している。発光素子は、自らが発光するために視認性が高く、液晶表示装置(ＬＣＤ)等において必要なバックライトを必要としないために薄型化に適しているとともに、視野角にほとんど制限が無い。
ここで、ＥＬ素子とは、電場を加えることで発生するルミネッセンスが得られる発光層を有する素子を指す。この発光層においては、一重項励起状態から基底状態に戻る際の発光(蛍光)と、三重項励起状態から基底状態に戻る際の発光(燐光)とがあるが、本発明の半導体装置は、上述したいずれの発光形態であっても良い。
ＥＬ素子は、一対の電極(陽極と陰極)間に発光層が挟まれる形で構成され、通常、積層構造をとっている。代表的には、イーストマン・コダック・カンパニーのＴａｎｇらが提案した「陽極／正孔輸送層／発光層／電子輸送層／陰極」という積層構造が挙げられる。この構造は非常に発光効率が高く、現在研究が進められているＥＬ素子の多くはこの構造が採用されている。
また、これ以外にも、陽極と陰極との間に、「正孔注入層／正孔輸送層／発光層／電子輸送層」または「正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層」の順に積層する構造がある。本発明の半導体装置に用いるＥＬ素子の構造としては、上述の構造のいずれを採用していても良い。また、発光層に対して蛍光性色素等をドーピングしても良い。
本明細書においては、ＥＬ素子において、陽極と陰極との間に設けられる全ての層を総称してＥＬ層と呼ぶ。よって、上述の正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層は、全てＥＬ素子に含まれ、陽極、ＥＬ層、および陰極で構成される発光素子をＥＬ素子と呼ぶ。
図３に、一般的な半導体装置における画素の構成を示す。なお、代表的な半導体装置として、ＥＬ表示装置を例とする。図３に示した画素は、ソース信号線３０１、ゲート信号線３０２、スイッチング用ＴＦＴ３０３、駆動用ＴＦＴ３０４、容量手段３０５、ＥＬ素子３０６、電流供給線３０７、電源線３０８を有している。
各部の接続関係について説明する。ここで、ＴＦＴはゲート、ソース、ドレインの３端子を有するが、ソース、ドレインに関しては、ＴＦＴの構造上、明確に区別が出来ない。よって、素子間の接続について説明する際は、ソース、ドレインのうち一方を第１の電極、他方を第２の電極と表記する。ＴＦＴのＯＮ、ＯＦＦについて、各端子の電位等(あるＴＦＴのゲート・ソース間電圧等)について説明が必要な際には、ソース、ドレイン等と表記する。
また、本明細書において、ＴＦＴがＯＮしているとは、ＴＦＴのゲート・ソース間電圧がそのしきい値を超え、ソース、ドレイン間に電流が流れる状態をいい、ＴＦＴがＯＦＦしているとは、ＴＦＴのゲート・ソース間電圧がそのしきい値を下回り、ソース、ドレイン間に電流が流れていない状態をいう。
スイッチング用ＴＦＴ３０３のゲート電極は、ゲート信号線３０２に接続され、第１の電極はソース信号線３０１に接続され、第２の電極は駆動用ＴＦＴ３０４のゲート電極に接続されている。駆動用ＴＦＴ３０４の第１の電極は、電流供給線３０７に接続され、第２の電極はＥＬ素子３０６の第１の電極に接続されている。ＥＬ素子３０６の第２の電極は、電源線３０８に接続されている。容量手段３０５は、駆動用ＴＦＴ３０４のゲート電極と第１の電極との間に接続され、駆動用ＴＦＴ３０４のゲート・ソース間電圧を保持する。
ゲート信号線３０２の電位が変化してスイッチング用ＴＦＴ３０３がＯＮすると、ソース信号線３０１に入力されている映像信号は、駆動用ＴＦＴ３０４のゲート電極へと入力される。入力された映像信号の電位に従って、駆動用ＴＦＴ３０４のゲート・ソース間電圧が決定し、駆動用ＴＦＴ３０４のソース・ドレイン間を流れる電流(以下、ドレイン電流と表記)が決定する。この電流はＥＬ素子３０６に供給されて発光する。
ところで、多結晶シリコン(ポリシリコン 以下Ｐ−Ｓｉ)で形成されたＴＦＴは、非晶質シリコン(アモルファスシリコン 以下Ａ−Ｓｉ)で形成されたＴＦＴよりも電界効果移動度が高く、ＯＮ電流が大きいため、半導体装置に用いるトランジスタとしてより適している。
反面、ポリシリコンで形成されたＴＦＴは、結晶粒界における欠陥に起因して、その電気的特性にばらつきが生じやすいといった問題点を有している。
図３に示した画素において、画素を構成するＴＦＴのしきい値やＯＮ電流等の特性が画素ごとにばらつくと、同じ映像信号を入力した場合にも、それに応じてＴＦＴのドレイン電流の大きさが異なってくるため、ＥＬ素子３０６の輝度がばらつく。よってアナログ階調の場合、問題となっていた。
そこで、ＴＦＴのしきい値等がＯＮ電流に影響しにくい領域を用いて、ＥＬ素子を輝度１００％、０％の２つの状態のみで駆動するデジタル階調方式が提案されている。この方式では、白、黒の２階調しか表現出来ないため、時間階調方式等と組み合わせて多階調化を実現している。
デジタル階調方式と時間階調方式とを組み合わせた方法を用いる場合の半導体装置の画素の構成は、図４(Ａ)(Ｂ)に示したようなものがある。スイッチング用ＴＦＴ４０４、駆動用ＴＦＴ４０５に加え、消去用ＴＦＴ４０６を用いることによって、発光時間の長さを細かく制御することが可能となっている。
一方、別の手法を用いて、ＴＦＴのしきい値ばらつきを補正することの出来るものの一例が、特許文献１にて提案されている。
米国特許第６２２９５０６号明細書
図５に示すように、ソース信号線５０１、第１〜第３のゲート信号線５０２〜５０４、ＴＦＴ５０５〜５０８、容量手段５０９(Ｃ2)、５１０(Ｃ1)、ＥＬ素子５１１、電流供給線５１２を有する。
ＴＦＴ５０５のゲート電極は、第１のゲート信号線５０２に接続され、第１の電極は、ソース信号線５０１に接続され、第２の電極は、容量手段５０９の第１の電極に接続されている。容量手段５０９の第２の電極は、容量手段５１０の第１の電極に接続され、容量手段５１０の第２の電極は、電流供給線５１２に接続されている。ＴＦＴ５０６のゲート電極は、容量手段５０９の第２の電極および容量手段５１０の第１の電極に接続され、第１の電極は、電流供給線５１２に接続され、第２の電極は、ＴＦＴ５０７の第１の電極およびＴＦＴ５０８の第１の電極に接続されている。ＴＦＴ５０７のゲート電極は、第２のゲート信号線５０３に接続され、第２の電極は、容量手段５０９の第２の電極および容量手段５１０の第１の電極に接続されている。ＴＦＴ５０８のゲート電極は、第３のゲート信号線５０４に接続され、第２の電極は、ＥＬ素子５１１の第１の電極に接続されている。ＥＬ素子５１１の第２の電極には、電源線５１３によって一定電位が与えられ、電流供給線５１２とは互いに電位差を有する。
図５(Ｂ)および図６(Ａ)〜(Ｆ)を用いて、動作について説明する。図５(Ｂ)は、ソース信号線５０１、第１〜第３のゲート信号線５０２〜５０４に入力される映像信号およびパルスのタイミングを示しており、図６に示す各動作にあわせて、I〜VIIIの区間に分割している。また、図５に示した画素の一例では、４つのＴＦＴを用いて構成され、その極性は全てＰチャネル型である。よって、ゲート電極にＬレベルが入力されてＯＮし、Ｈレベルが入力されてＯＦＦするものとする。
まず、第１のゲート信号線５０２がＬレベルとなり、ＴＦＴ５０５がＯＮする。このとき、第３のゲート信号線はＬレベルであり、ＴＦＴ５０８はＯＮしている(区間I)。続いて第２のゲート信号線がＬレベルとなり、ＴＦＴ５０７がＯＮする。ここで、図６(Ａ)に示すように、容量手段５０９、５１０が充電され、容量手段５１０が保持する電圧が、ＴＦＴ５０６のしきい値(Ｖth)を上回ったところで、ＴＦＴ５０６がＯＮする(区間II)。
続いて、第３のゲート信号線がＨレベルとなって、ＴＦＴ５０８がＯＦＦする。すると、容量手段５０９、５１０に貯まっていた電荷が再び移動し、容量手段５１０に保持される電圧は、やがてＶthに等しくなる。このとき、図６(Ｂ)にも示すように、電流供給線５１２、ソース信号線５０１の電位はいずれもＶDDであるので、容量手段５０９においても、保持されている電圧はＶthに等しくなる。
よって、やがてＴＦＴ５０６はＯＦＦする。
前述のように、容量手段５０９、５１０に保持されている電圧がＶthに等しくなったところで、第２のゲート信号線５０３がＨレベルとなり、ＴＦＴ５０７がＯＦＦする(区間IＶ)。この動作により、図６(Ｃ)に示すように、容量手段においてＶthが保持される。
このとき、容量手段５１０(Ｃ1)に保持されている電荷Ｑ1については、式(１)のような関係が成立する。同時に、容量手段５０９(Ｃ2)に保持されている電荷Ｑ2においては、式(２)のような関係が成立する。
Figure 2007122072
Figure 2007122072
続いて、図６(Ｄ)に示すように、映像信号の入力が行われる(区間Ｖ)。ソース信号線５０１に映像信号が出力されて、その電位はＶDDから映像信号の電位ＶData(ここでは、ＴＦＴ５０６がＰチャネル型であるので、ＶDD＞ＶDataとする。)となる。このときの、ＴＦＴ５０６のゲート電極の電位をＶPとし、このノードにおける電荷をＱとすると、容量手段５０９、５１０とを含めた電荷保存則により、式(３)、(４)のような関係が成立する。
Figure 2007122072
Figure 2007122072
式(１)〜(４)より、ＴＦＴ５０６のゲート電極の電位ＶPは、式(５)で表される。
Figure 2007122072
よって、ＴＦＴ５０６のゲート・ソース間電圧ＶGSは、式(６)で表される。
Figure 2007122072
式(６)右辺には、Ｖthの項が含まれる。すなわち、ソース信号線より入力される映像信号には、その画素におけるＴＦＴ５０６のしきい値が上乗せされて容量手段５１０に保持される。
映像信号の入力が完了すると、第１のゲート信号線５０２がＨレベルとなって、ＴＦＴ５０５がＯＦＦする(区間ＶI)。その後、ソース信号線は所定の電位に戻る(区間ＶII)。以上の動作によって、映像信号の画素への書き込み動作が完了する(図６(Ｅ))。
続いて、第３のゲート信号線がＬレベルとなり、ＴＦＴ５０８がＯＮし、ＥＬ素子に図６(Ｆ)に示すように電流が流れることによってＥＬ素子が発光する。このときＥＬ素子に流れる電流の値は、ＴＦＴ５０６のゲート・ソース間電圧に従ったものであり、ＴＦＴ５０６を流れるドレイン電流ＩDSは、式(７)で表される。
Figure 2007122072
式(７)より、ＴＦＴ５０６のドレイン電流ＩDSには、しきい値Ｖthの値に依存しないことがわかる。よって、ＴＦＴ５０６のしきい値がばらついた場合にも、画素ごとにその値を補正して映像信号に上乗せすることにより、映像信号の電位ＶDataに従った電流がＥＬ素子に流れることがわかる。
しかし、前述の構成の場合、容量手段５０９、５１０の容量値がばらついた場合には、ＴＦＴ５０６のドレイン電流ＩDSがばらついてしまうことになる。そこで、本発明においては、容量値のばらつきの影響を受けにくい構成によって、ＴＦＴのしきい値ばらつきを補正することの出来る構成の画素を用いた半導体装置を提供することを目的とする。
前述の方法によると、ＴＦＴ５０６のドレイン電流ＩDSは、２つの容量手段５０９、５１０の容量値に依存していた。つまり、しきい値を保持している状態（図６（Ｃ））から、映像信号の書き込み（図６（Ｄ））に移るとき、容量手段Ｃ1、Ｃ2間においては電荷の移動がある。つまり、Ｃ1の両電極間の電圧と、Ｃ2の両電極間の電圧とは、図６（Ｃ）→図６（Ｄ）において変化する。そのとき、Ｃ1、Ｃ2の容量値にばらつきがあると、Ｃ1の両電極間の電圧と、Ｃ2の両電極間の電圧もまたばらつくことになる。本発明においては、映像信号にしきい値をそのまま上乗せすることによって補正を行うことが出来るため、容量手段を用いてしきい値を保存した後に映像信号を入力する過程において、容量手段において電荷の移動がなく、容量手段の両電極間の電圧が変化しない。よって、ドレイン電流が容量値のばらつきによる影響を受けないようにすることが出来る。
また、本発明におけるトランジスタとしては、主としてＴＦＴを用いて構成したものを例として挙げているが、単結晶トランジスタ又は有機物を利用したトランジスタでもよい。例えば、単結晶トランジスタとしては、ＳＯＩ技術を用いて形成されたトランジスタとすることができる。また、薄膜トランジスタとしては、活性層として多結晶半導体を用いたものでも、非晶質半導体を用いたものでもよい。例えば、ポリシリコンを用いたＴＦＴや、アモルファスシリコンを用いたＴＦＴとすることができる。その他、バイポーラトランジスタや、カーボンナノチューブ等により形成されたトランジスタを用いても良い。
本発明の構成を以下に記す。
前記画素は、 電流供給線と、第１乃至第３のトランジスタと、容量手段とを有し 前記容量手段の第１の電極は、前記第１のトランジスタのゲート電極および、前記第２のトランジスタの第１の電極と電気的に接続され、 前記第２のトランジスタの第２の電極は、前記第１のトランジスタの第１の電極および、前記第３のトランジスタの第１の電極と電気的に接続され、 第１の期間において、前記第２、第３のトランジスタが導通して、前記第１、第２のトランジスタを介して前記容量手段に電荷を蓄積し、 第２の期間において、前記第３のトランジスタが非導通となり、前記第２のトランジスタが導通して、前記容量手段に保持される電圧を、前記第１のトランジスタのしきい値電圧に等しくし、 第３の期間において、前記第２、第３のトランジスタが非導通となり、前記容量手段の第２の電極より、映像信号が入力され、 第４の期間において、前記第２のトランジスタが非導通となり、前記第３のトランジスタが導通して、前記第１、第３のトランジスタのソース・ドレイン間を電流が流れることを特徴としている。
本発明の半導体装置は、 発光素子が備えられた画素を有する半導体装置であって、 前記画素は、 ソース信号線と、第１乃至第３のゲート信号線と、電流供給線と、第１乃至第４のトランジスタと、容量手段と、発光素子とを有し、 前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、ソース信号線と電気的に接続され、第２の電極は、前記容量手段の第１の電極と電気的に接続され、 前記容量の第２の電極は、前記第２のトランジスタのゲート電極および、前記第３のトランジスタの第１の電極と電気的に接続され、 前記第２のトランジスタの第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記第３のトランジスタの第２の電極および、前記第４のトランジスタの第１の電極と電気的に接続され、 前記第３のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、 前記第４のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続されていることを特徴としている。
本発明の半導体装置は、 発光素子が備えられた画素を有する半導体装置であって、 前記画素は、 ソース信号線と、第１乃至第４のゲート信号線と、電流供給線と、第１乃至第５のトランジスタと、容量手段と、発光素子とを有し、 前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記容量手段の第１の電極と電気的に接続され、 前記容量手段の第２の電極は、前記第２のトランジスタのゲート電極および、前記第３のトランジスタの第１の電極と電気的に接続され、 前記第２のトランジスタの第１の電極は、前記電流供給線と伝記的に接続され、第２の電極は、前記第３のトランジスタの第２の電極および、前記第４のトランジスタの第１の電極と電気的に接続され、 前記第３のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、 前記第４のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続され、 前記第５のトランジスタのゲート電極は、前記第４のゲート信号線と電気的に接続され、第１の電極は、前記容量手段の第２の電極もしくは、前記第２のトランジスタの第２の電極と電気的に接続されていることを特徴としている。
本発明の半導体装置は、 発光素子が備えられた画素を有する半導体装置であって、 前記画素は、 ソース信号線と、第１乃至第３のゲート信号線と、電流供給線と、第１乃至第５のトランジスタと、容量手段と、発光素子とを有し、 前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記容量手段の第１の電極と電気的に接続され、 前記容量手段の第２の電極は、前記第２のトランジスタのゲート電極および、前記第３のトランジスタの第１の電極と電気的に接続され、 前記第２のトランジスタの第１の電極は、前記電流供給線と伝記的に接続され、第２の電極は、前記第３のトランジスタの第２の電極および、前記第４のトランジスタの第１の電極と電気的に接続され、 前記第３のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、 前記第４のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続され、 前記第５のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され、第１の電極は、前記容量手段の第２の電極もしくは、前記第２のトランジスタの第２の電極と電気的に接続されていることを特徴としている。
本発明の半導体装置は、 前記第１のトランジスタと、前記第４のトランジスタとは、互いに逆の極性であることを特徴としている。
本発明の半導体装置は、 発光素子が備えられた画素を有する半導体装置であって、 前記画素は、 ソース信号線と、第１乃至第３のゲート信号線と、電流供給線と、第１乃至第５のトランジスタと、容量手段と、発光素子とを有し、 前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極ｋは、前記容量手段の第１の電極と電気的に接続され、 前記容量手段の第２の電極は、前記第２のトランジスタのゲート電極と、前記第４のトランジスタのゲート電極と、前記第３のトランジスタの第１の電極と電気的に接続され、 前記第２のトランジスタの第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記第３のトランジスタの第２の電極および、前記第５のトランジスタの第１の電極と電気的に接続され、 前記第３のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、 前記第４のトランジスタの第２の電極は、前記発光素子の第１の電極と電気的に接続され、 前記第５のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され、第１の電極は、前記第２のトランジスタの第２の電極もしくは、前記第３のトランジスタの第２の電極と電気的に接続されていることを特徴としている。
本発明の半導体装置は、 前記第２のトランジスタと、前記第４のトランジスタとは同一極性であることを特徴としている。
本発明の半導体装置は、 発光素子が備えられた画素を有する半導体装置であって、 前記画素は、 ソース信号線と、第１乃至第４のゲート信号線と、電流供給線と、第１乃至第６のトランジスタと、容量手段と、発光素子とを有し、 前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記容量手段の第１の電極と電気的に接続され、 前記容量手段の第２の電極は、前記第２のトランジスタのゲート電極と、前記第４のトランジスタのゲート電極と、前記第３のトランジスタの第１の電極と電気的に接続され、 前記第２のトランジスタの第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記第３のトランジスタの第２の電極と電気的に接続され、 前記第３のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、 前記第４のトランジスタの第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続され、 前記第５のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され、第１の電極は、前記第２のトランジスタの第２の電極もしくは、前記第３のトランジスタの第２の電極と電気的に接続されていることを特徴としている。
本発明の半導体装置は、 前記第２のトランジスタと、前記第４のトランジスタとは同一極性であることを特徴としている。
本発明の半導体装置は、 発光素子が備えられた画素を有する半導体装置であって、 前記画素は、 ソース信号線と、第１乃至第４のゲート信号線と、電流供給線と、第１乃至第６のトランジスタと、容量手段と、発光素子とを有し、 前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記容量手段の第１の電極と電気的に接続され、 前記容量手段の第２の電極は、前記第２のトランジスタのゲート電極と、前記第４のトランジスタのゲート電極と、前記第３のトランジスタの第１の電極と電気的に接続され、 前記第２のトランジスタの第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記第３のトランジスタの第２の電極と電気的に接続され、 前記第３のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、 前記第４のトランジスタの第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続され、 前記第５のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され、第１の電極は、前記第２のトランジスタの第２の電極もしくは、前記第３のトランジスタの第２の電極と電気的に接続され、 前記第６のトランジスタのゲート電極は、前記第４のゲート信号線と電気的に接続され、第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記第４のトランジスタのゲート電極と電気的に接続されていることを特徴としている。
本発明の半導体装置は、 発光素子が備えられた画素を有する半導体装置であって、 前記画素は、 ソース信号線と、第１乃至第４のゲート信号線と、電流供給線と、第１乃至第６のトランジスタと、容量手段と、発光素子とを有し、 前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記容量手段の第１の電極と電気的に接続され、 前記容量手段の第２の電極は、前記第２のトランジスタのゲート電極と、前記第４のトランジスタのゲート電極と、前記第３のトランジスタの第１の電極と電気的に接続され、 前記第２のトランジスタの第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記第３のトランジスタの第２の電極と電気的に接続され、 前記第３のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、 前記第４のトランジスタの第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続され、 前記第５のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され、第１の電極は、前記第２のトランジスタの第２の電極もしくは、前記第３のトランジスタの第２の電極と電気的に接続され、 前記第６のトランジスタのゲート電極は、前記第４のゲート信号線と電気的に接続され、第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記容量手段の第１の電極と電気的に接続されていることを特徴としている。
本発明の半導体装置は、 発光素子が備えられた画素を有する半導体装置であって、 前記画素は、 ソース信号線と、第１乃至第４のゲート信号線と、電流供給線と、第１乃至第６のトランジスタと、容量手段と、発光素子とを有し、 前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記容量手段の第１の電極と電気的に接続され、 前記容量手段の第２の電極は、前記第２のトランジスタのゲート電極と、前記第４のトランジスタのゲート電極と、前記第３のトランジスタの第１の電極と電気的に接続され、 前記第２のトランジスタの第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記第３のトランジスタの第２の電極と電気的に接続され、 前記第３のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、 前記第４のトランジスタの第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続され、 前記第５のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され、第１の電極は、前記第２のトランジスタの第２の電極もしくは、前記第３のトランジスタの第２の電極と電気的に接続され、 前記第６のトランジスタのゲート電極は、前記第４のゲート信号線と電気的に接続され、前記電流供給線と、前記第４のトランジスタの第１の電極との間、もしくは前記第４のトランジスタの第２の電極と、前記発光素子の第１の電極との間に設けられていることを特徴としている。
本発明の半導体装置は、 請求項１０に記載の半導体装置は、 前記第４のゲート信号線にパルスを入力して前記第６のトランジスタを導通し、前記第４のトランジスタのゲート・ソース間電圧を０とする機能を有することを特徴としている。
本発明の半導体装置は、 請求項１１に記載の半導体装置は、 前記第４のゲート信号線にパルスを入力して前記第６のトランジスタを導通し、前記容量手段に保持された電荷を解放する機能を有することを特徴としている。
本発明の半導体装置は、 前記第４のゲート信号線にパルスを入力して前記第６のトランジスタを非導通とし、前記電流供給線から、前記発光素子に供給される電流を遮断する機能を有することを特徴としている。
本発明の半導体装置は、 請求項１０乃至請求項１５のいずれか１項に記載の半導体装置において、 前記第２のトランジスタと、前記第４のトランジスタとは同一極性であることを特徴としている。
本発明の半導体装置は、 発光素子が備えられた画素を有する半導体装置であって、 前記画素は、 ソース信号線と、第１乃至第４のゲート信号線と、電流供給線と、第１乃至第６のトランジスタと、容量手段と、発光素子とを有し、 前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記容量手段の第１の電極および、前記第６のトランジスタの第１の電極と電気的に接続され、 前記容量手段の第２の電極は、前記第２のトランジスタのゲート電極と、前記第５のトランジスタのゲート電極および第１の電極と、前記第３のトランジスタの第１の電極と電気的に接続され、 前記第２のトランジスタの第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記第３のトランジスタの第２の電極および、前記第４のトランジスタの第１の電極と電気的に接続され、 前記第３のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、 前記第４のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続され、 前記第６のトランジスタのゲート電極は、前記第４のゲート信号線と電気的に接続され、前記容量手段の第１の電極と前記第５のトランジスタの第１の電極との間もしくは、前記第３のトランジスタの第１の電極と前記第５のトランジスタの第２の電極との間もしくは、前記第３のトランジスタの第１の電極と前記第５のトランジスタのゲート電極との間のいずれかに設けられていることを特徴としている。
本発明の半導体装置は、 発光素子が備えられた画素を有する半導体装置であって、 前記画素は、 ソース信号線と、第１乃至第３のゲート信号線と、電流供給線と、第１乃至第６のトランジスタと、容量手段と、発光素子とを有し、 前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記容量手段の第１の電極および、前記第５のトランジスタの第１の電極と電気的に接続され、 前記容量手段の第２の電極は、前記第２のトランジスタのゲート電極と、前記第５のトランジスタのゲート電極および第１の電極と、前記第３のトランジスタの第１の電極と電気的に接続され、 前記第２のトランジスタの第１の電極は、前記電流供給線と電気的に接続され、第２の電極は、前記第３のトランジスタの第２の電極および、前記第４のトランジスタの第１の電極と電気的に接続され、 前記第３のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、 前記第４のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され、第２の電極は、前記発光素子の第１の電極と電気的に接続され、 前記第６のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、前記容量手段の第１の電極と前記第５のトランジスタの第１の電極との間もしくは、前記第３のトランジスタの第１の電極と前記第５のトランジスタの第２の電極との間もしくは、前記第３のトランジスタの第１の電極と前記第５のトランジスタのゲート電極との間のいずれかに設けられていることを特徴としている。
本発明の半導体装置は、 前記第３のトランジスタと、前記第６のトランジスタとは同一極性であることを特徴としている。
本発明の半導体装置は、 前記発光素子の第２の電極は、前記電流供給線と互いに電位差を有する電源線と電気的に接続されていることを特徴としている。
本発明の半導体装置は、 前記第５のトランジスタの第２の電極は、前記電流供給線と互いに電位差を有する電源線と電気的に接続されていることを特徴としている。
本発明の半導体装置は、 前記第５のトランジスタの第２の電極は、当該画素を制御する前記ゲート信号線を除くいずれか１本のゲート信号線と伝記的に接続されていることを特徴としている。
本発明の半導体装置は、 前記画素は、 前記第１のトランジスタの第２の電極と、ある一定電位との間に設けられ、前記ソース信号線より入力される映像信号の保持を行う保持容量手段を有することを特徴としている。
本発明の半導体装置の駆動方法は、 発光素子が備えられた画素を有する半導体装置の駆動方法であって、 前記画素は、ソース信号線と、電流供給線と、発光素子に所望の電流を供給するトランジスタと、発光素子と、容量手段とを少なくとも有し、 前記容量手段に電荷を蓄積する第１のステップと、 前記容量手段の両電極間の電圧を、前記トランジスタのしきい値電圧に等しい電圧に収束する第２のステップと、 前記ソース信号線より映像信号を入力する第３のステップと、 前記映像信号の電位に、前記しきい値電圧を加えて、前記トランジスタのゲート電極に印加し、前記トランジスタを介して、電流を前記発光素子に供給し、発光する第４のステップとを有し、 少なくとも前記第３のステップにおいて、前記容量手段の両電極間の電圧が一定であることを特徴としている。
本発明によると、容量手段の容量値等のばらつきの影響等を受けることなく、正常に画齟ごとのＴＦＴのしきい値ばらつきを補正することが出来る。従来例と比べても、より簡単な動作原理に基づいており、さらに素子数等が大きく増加することがないため、開口率等が低くなる心配もなく、大変効果的といえる。
図１(Ａ)に、本発明の一実施形態を示す。ソース信号線１０１、第１〜第３のゲート信号線１０２〜１０４、第１〜第４のＴＦＴ１０５〜１０８、容量手段１０９、ＥＬ素子１１０、電流供給線１１１、電源線１１２を有する。
第１のＴＦＴ１０５のゲート電極は、第１のゲート信号線１０２に接続され、第１の電極は、ソース信号線１０１に接続され、第２の電極は、容量手段１０９の第１の電極に接続されている。容量手段１０９の第２の電極は、第２のＴＦＴ１０６のゲート電極と、第３のＴＦＴ１０７の第１の電極とに接続されている。
第２のＴＦＴ１０６の第１の電極は、電流供給線１１１に接続され、第２の電極は、第３のＴＦＴ１０７の第２の電極と、第４のＴＦＴ１０８の第１の電極とに接続されている。第３のＴＦＴ１０７のゲート電極は、第２のゲート信号線１０３に接続されている。第４のＴＦＴ１０８のゲート電極は、第３のゲート信号線１０４に接続され、第２の電極は、ＥＬ素子１１０の第１の電極に接続されている。ＥＬ素子１１０の第２の電極には、電源線１１２によって一定電位が与えられ、電流供給線１１１とは互いに電位差を有する。また、図１(Ａ)に点線で示すように、容量手段１１３を、第１のＴＦＴ１０５の第２の電極と、電流供給線１１１との間に設け、映像信号を保持するための容量として用いても良い。
図１(Ｂ)および図２(Ａ)〜(Ｆ)を用いて、動作について説明する。図１(Ｂ)は、ソース信号線１０１、第１〜第３のゲート信号線１０２〜１０４に入力される映像信号およびパルスのタイミングを示しており、図２に示す各動作にあわせて、I〜ＶIIIの区間に分割している。また、図１(Ａ)に示した構成においては、第１のＴＦＴ１０５および第３のＴＦＴ１０７はＮチャネル型、第２のＴＦＴ１０６および第４のＴＦＴ１０８はＰチャネル型としている。図５(Ａ)に示したように、全てＰチャネル型のＴＦＴを用いて構成することも可能であるが、第１のＴＦＴ１０５および第３のＴＦＴ１０７は、単なるスイッチング素子として用いているので、極性はどちらでも良く、ここではＮチャネル型としている。Ｎチャネル型ＴＦＴにおいては、ゲート電極にＨレベルが入力されてＯＮし、Ｌレベルが入力されてＯＦＦするものとする。Ｐチャネル型ＴＦＴにおいては、ゲート電極にＬレベルが入力されてＯＮし、Ｈレベルが入力されてＯＦＦするものとする。
まず、第１のゲート信号線１０２がＨレベルとなり、第１のＴＦＴ１０５がＯＮする(区間I)。続いて第２のゲート信号線１０３がＨレベル、第３のゲート信号線１０４がＬレベルとなり、第３のＴＦＴ１０７、第４のＴＦＴ１０８がＯＮする。ここで、図２(Ａ)に示すように、容量手段１０９が充電され、容量手段１０９が保持する電圧が、第２のＴＦＴ１０６のしきい値(Ｖth)を上回ったところで、第２のＴＦＴ１０６がＯＮする(区間II)。
続いて、図２(Ｂ)に示すように、第３のゲート信号線１０４がＨレベルとなって、第４のＴＦＴ１０８がＯＦＦする。すると、容量手段１０９に貯まっていた電荷が再び移動し、容量手段１０９に保持される電圧は、やがてＶthに等しくなる。すなわち、第２のＴＦＴ１０６のゲート・ソース間電圧がＶthに等しくなり、第２のＴＦＴ１０６はＯＦＦする(区間III)。
その後、第２のゲート信号線１０３がＬレベルとなり、第３のＴＦＴ１０７がＯＦＦする(区間IＶ)。この動作により、図２(Ｃ)に示すように、容量手段１０９においてＶthが保持される。
続いて、図２(Ｄ)に示すように、映像信号の入力が行われる(区間Ｖ)。ソース信号線１０１に映像信号が出力されて、その電位はＶDDから映像信号の電位ＶData(ここでは、第２のＴＦＴ１０６がＰチャネル型であるので、ＥＬ素子を発光させる場合には、ＶDD＞ＶDataとする。)となる。ここで、容量手段１０９においては、先程のＶthがそのまま保持されており、容量手段１０９に保持された電荷の移動はない。よって、容量手段１０９の両電極間の電圧も変化しない。そのため、第２のＴＦＴ１０６のゲート電極の電位は、ソース信号線１０１から入力される映像信号電位ＶDataに、さらにしきい値Ｖthを加えた電位となる。ここでは、ＴＦＴ１０６はＰチャネル型であり、しきい値Ｖthは負の値であるから、実際はＶDataよりも|Ｖth|だけ低い値となる。よって第２のＴＦＴ１０６がＯＮする(区間Ｖ)。
やがて映像信号の書き込みが完了すると、図２(Ｅ)に示すように、第１のゲート信号線１０２がＬレベルとなり、第１のＴＦＴ１０５がＯＦＦする(区間ＶI)。その後、ソース信号線への映像信号の出力も終了し、その電位はＶＤＤに戻る(区間ＶII)。
続いて、第３のゲート信号線１０４がＬレベルとなり、第４のＴＦＴ１０８がＯＮし、ＥＬ素子に図２(Ｆ)に示すように電流が流れることによってＥＬ素子が発光する(区間ＶIII)。このときＥＬ素子に流れる電流の値は、第２のＴＦＴ１０６のゲート・ソース間電圧に従ったものであり、ゲート・ソース間電圧は、（ＶDD−（ＶData＋Ｖth））である。ここで仮に、第２のＴＦＴ１０６のしきい値Ｖthが各画素における第２のＴＦＴ１０６間でばらついたとしても、そのばらつきに応じた電圧が、各画素の容量手段１０９に保持される。よって、ＥＬ素子１１０の輝度は、しきい値のばらつきに影響されることがない。
以上のような動作によって、映像信号の書き込みから発光を行う。本発明においては、容量手段１０９の容量結合によって、映像信号の電位を、第２のＴＦＴ１０６のしきい値分だけオフセットすることが出来る。つまり、容量手段１０９の大きさには依存しない。よって、前述のように他の素子の特性ばらつき等に影響されることなく、正確にしきい値補正を行うことが可能である。
図２５（Ａ）（Ｂ）に、従来例と本発明におけるしきい値補正の動作を簡単に説明する図を示す。図２５（Ａ）においては、映像信号入力の際、２つの容量手段Ｃ1、Ｃ2間において電荷が保存され、かつ電荷の移動が生ずるため、ＥＬ素子に電流を供給するＴＦＴのゲート・ソース間電圧ＶGSは、図２５（Ａ）の（iii）に示すように、容量値Ｃ1、Ｃ2を項に含む式で表される。よって、容量値Ｃ１、Ｃ２にばらつきが生じた場合、ＴＦＴのゲート・ソース間電圧がばらつくことになる。
これに対して本発明の場合、容量手段において電荷が保存されるが、映像信号入力の際、電荷の移動が生じない。つまり、映像信号の電位にしきい値電圧を上乗せした電位がそのままＴＦＴのゲート電極に印加されるため、よりＴＦＴのゲート・ソース間電圧をばらつきにくくすることが出来る。
なお、図２（Ｂ）に示す電荷の充電において、容量手段１０９には、完全にＶthに等しいだけの電荷を貯める必要はなく、|Ｖth|＋α程度で、第２のＴＦＴ１０６が完全にＯＦＦする必要はない。画素毎のＴＦＴのしきい値ばらつきが補正できる程度の電圧が保持されていれば良い。
なお、本実施形態において示した構成におけるＴＦＴの極性はあくまでも一例であり、その極性を限定するものではないことを付記する。
以下に、本発明の実施例について記載する。
本実施例においては、映像信号にアナログ映像信号を用いて表示を行う半導体装置の構成について説明する。図７(Ａ)に、半導体装置の構成例を示す。基板７０１上に、複数の画素がマトリクス状に配置された画素部７０２を有し、画素部周辺には、ソース信号線駆動回路７０３および、第１〜第３のゲート信号線駆動回路７０４〜７０６を有している。図７(Ａ)においては、３組のゲート信号線駆動回路を用い、図１に示した画素における第１〜第３のゲート信号線を制御するものである。
ソース信号線駆動回路７０３、第１〜第３のゲート信号線駆動回路７０４〜７０６に入力される信号は、フレキシブルプリント基板(Flexible Print Circuit：ＦＰＣ)７０７を介して外部より供給される。
図７(Ｂ)に、ソース信号線駆動回路の構成例を示す。これは、映像信号にアナログ映像信号を用いて表示を行うためのソース信号線駆動回路であり、シフトレジスタ７１１、バッファ７１２、サンプリング回路７１３を有している。特に図示していないが、必要に応じてレベルシフタ等を追加しても良い。
ソース信号線駆動回路の動作について説明する。図８(Ａ)に、より詳細な構成を示したので、そちらを参照する。
シフトレジスタ８０１は、フリップフロップ回路(ＦＦ)８０２等を複数段用いてなり、クロック信号(Ｓ−ＣＬＫ)、クロック反転信号(Ｓ−ＣＬＫｂ)、スタートパルス(Ｓ−ＳＰ)が入力される。これらの信号のタイミングに従って、順次サンプリングパルスが出力される。
シフトレジスタ８０１より出力されたサンプリングパルスは、バッファ８０３等を通って増幅された後、サンプリング回路へと入力される。サンプリング回路８０４は、サンプリングスイッチ(ＳＷ)８０５を複数段用いてなり、サンプリングパルスが入力されるタイミングに従って、ある列で映像信号のサンプリングを行う。具体的には、サンプリングスイッチにサンプリングパルスが入力されると、サンプリングスイッチ８０５がＯＮし、そのときに映像信号が有する電位が、サンプリングスイッチを介して各々のソース信号線へと出力される。
続いて、ゲート信号線駆動回路の動作について説明する。図７(Ｃ)に示した、第１および第２のゲート信号線駆動回路７０４、７０５についての詳細な構成を図８(Ｂ)に示した。第１のゲート信号線駆動回路は、シフトレジスタ回路８１１、バッファ８１２を有し、クロック信号(Ｇ−ＣＬＫ１)、クロック反転信号(Ｇ−ＣＬＫｂ１)、スタートパルス(Ｇ−ＳＰ１)に従って駆動される。第２のゲート信号線駆動回路は、シフトレジスタ回路８１３、バッファ８１４を有し、クロック信号(Ｇ−ＣＬＫ２)、クロック反転信号(Ｇ−ＣＬＫｂ２)、スタートパルス(Ｇ−ＳＰ２)に従って駆動される。
シフトレジスタ〜バッファの動作については、ソース信号線駆動回路の場合と同様である。バッファによって増幅された選択パルスは、それぞれのゲート信号線を選択する。第１のゲート信号線駆動回路によって、第１のゲート信号線Ｇ11、Ｇ21、・・・、Ｇm1が順次選択され、第２のゲート信号線駆動回路によって、第２のゲート信号線Ｇ12、Ｇ22、・・・、Ｇm2が順次選択される。図示していないが、第３のゲート信号線駆動回路についても第１、第２のゲート信号線駆動回路と同様であり、第３のゲート信号線Ｇ13、Ｇ23、・・・、Ｇm3が順次選択される。選択された行において、実施形態にて説明した手順により、画素に映像信号が書き込まれて発光する。
なお、ここではシフトレジスタの一例として、フリップフロップを複数段用いてなるものを図示したが、デコーダ等によって、信号線を選択出来るような構成としていても良い。
本実施例においては、映像信号にデジタル映像信号を用いて表示を行う半導体装置の構成について説明する。図９(Ａ)に、半導体装置の構成例を示す。基板９０１上に、複数の画素がマトリクス状に配置された画素部９０２を有し、画素部周辺には、ソース信号線駆動回路９０３および、第１〜第３のゲート信号線駆動回路９０４〜９０６を有している。図９(Ａ)においては、３組のゲート信号線駆動回路を用い、図１に示した画素における第１〜第３のゲート信号線を制御するものである。
ソース信号線駆動回路９０３、第１〜第３のゲート信号線駆動回路９０４〜９０６に入力される信号は、フレキシブルプリント基板(Flexible Print Circuit：ＦＰＣ)９０７を介して外部より供給される。
図９(Ｂ)に、ソース信号線駆動回路の構成例を示す。これは、映像信号にデジタル映像信号を用いて表示を行うためのソース信号線駆動回路であり、シフトレジスタ９１１、第１のラッチ回路９１２、第２のラッチ回路９１３、Ｄ／Ａ変換回路９１４を有している。特に図示していないが、必要に応じてレベルシフタ等を追加しても良い。
第１〜第３のゲート信号線駆動回路９０４〜９０６については、実施例１にて示したものと同様で良いので、ここでは図示および説明を省略する。
ソース信号線駆動回路の動作について説明する。図１０(Ａ)に、より詳細な構成を示したので、そちらを参照する。
シフトレジスタ１００１は、フリップフロップ回路(ＦＦ)１０１０等を複数段用いてなり、クロック信号(Ｓ−ＣＬＫ)、クロック反転信号(Ｓ−ＣＬＫｂ)、スタートパルス(Ｓ−ＳＰ)が入力される。これらの信号のタイミングに従って、順次サンプリングパルスが出力される。
シフトレジスタ１００１より出力されたサンプリングパルスは、第１のラッチ回路１００２に入力される。第１のラッチ回路１００２には、デジタル映像信号が入力されており、サンプリングパルスが入力されるタイミングに従って、各段でデジタル映像信号を保持していく。ここでは、デジタル映像信号は３ビット入力されており、各ビットの映像信号を、それぞれの第１のラッチ回路において保持する。１つのサンプリングパルスによって、ここでは３つの第１のラッチ回路が並行して動作する。
第１のラッチ回路１００２において、最終段までデジタル映像信号の保持が完了すると、水平帰線期間中に、第２のラッチ回路１００３にラッチパルス(Ｌａｔｃｈ Ｐｕｌｓｅ)が入力され、第１のラッチ回路１００２に保持されていたデジタル映像信号は、一斉に第２のラッチ回路１００３に転送される。その後、第２のラッチ回路１００３に保持されたデジタル映像信号は、１行分が同時に、Ｄ／Ａ変換回路１００４へと入力される。
第２のラッチ回路９０３に保持されたデジタル映像信号が定電流回路９０４に入力されている間、シフトレジスタ９０１においては再びサンプリングパルスが出力される。以後、この動作を繰り返し、１フレーム分の映像信号の処理を行う。
Ｄ／Ａ変換回路１００４においては、入力されるデジタル映像信号をデジタル−アナログ変換し、アナログ電圧を有する映像信号としてソース信号線に出力する。
前記の動作が、１水平期間内に、全段にわたって同時に行われる。よって、全てのソース信号線に映像信号が出力される。
なお、実施例１においても述べたとおり、シフトレジスタの代わりにデコーダ等を用いて、信号線を選択出来るような構成としていても良い。
実施例２においては、デジタル映像信号はＤ／Ａ変換回路によってデジタル−アナログ変換を受け、画素に書き込まれるが、本発明の半導体装置は、時間階調方式によって階調表現を行うことも出来る。この場合には、図１０(Ｂ)に示すように、Ｄ／Ａ変換回路を必要とせず、階調表現は、ＥＬ素子の発光時間の長短によって制御されるので、各ビットの映像信号を並列処理する必要がないため、第１および第２のラッチ回路も１ビット分で良い。このとき、デジタル映像信号は、各ビットが直列に入力され、順次ラッチ回路に保持され、画素に書き込まれる。
また、時間階調方式によって階調表現を行う場合、図１において、第４のＴＦＴ１０８を消去用ＴＦＴとして用いることが出来る。この場合、第４のＴＦＴ１０８は、消去期間中を通じてＯＦＦしている必要があり、そのためには、第３のゲート信号線１０４は、消去用ゲート信号線駆動回路を用いて制御する。通常、ゲート信号線を選択するゲート信号線駆動回路の場合、１水平期間内に１つもしくは複数のパルスを出力するが、消去用ゲート信号線駆動回路の場合、消去期間中は継続して第４のＴＦＴ１０８をＯＦＦさせつづけなければならないため、独立した駆動回路を用いる。
ここまで紹介した半導体装置においては、第１〜第３のゲート信号線を制御するために、第１〜第３のゲート信号線駆動回路をそれぞれ動作させることによって行っていた。このような構成とするメリットとしては、各ゲート信号線の選択タイミングを独立して変更させることが出来るため、様々な駆動方法に対してある程度の対応が可能な点がある。反面、基板内で駆動回路の占有面積が増大するため、表示領域の周辺が大きくなる、すなわち狭額縁化が困難となるデメリットがある。
図１１(Ａ)は、そのような問題を解決するための一構成例を示している。図１１(Ａ)において、シフトレジスタ１１０１、バッファ１１０２を有する点は他の実施例にて用いたゲート信号線駆動回路と同様であるが、本実施例においては、バッファの後にパルス分割回路１１０３を追加した。詳細な構成を図１１(Ｂ)に示す。
パルス分割回路１１０３は、ＮＡＮＤ１１１６、インバータ１１０７を複数用いてなる。バッファ出力と、外部入力される分割信号(ＭＰＸ)とのＮＡＮＤをとることにより、１つのゲート信号線駆動回路によって、異なるパルスで制御される２つのゲート信号線を制御することが出来る。図１１の場合、第１のゲート信号線と、第２のゲート信号線とを、１つのゲート信号線駆動回路によって制御する。
分割信号(ＭＰＸ)と、それぞれのゲート信号線の選択のタイミングを図１２に示した。第１のゲート信号線Ｇ11、Ｇ21、・・・、Ｇm1は、バッファ出力がそのまま選択パルスとして用いられる。一方、バッファ出力がＨレベル、さらに分割信号がＨレベルのとき、ＮＡＮＤ出力はＬレベルとなり、さらにインバータを介してＨレベルが出力され、こちらのパルスによって、第２のゲート信号線Ｇ12、Ｇ22、・・・、Ｇm2が選択される。
本実施例においては、第１のゲート信号線と第２のゲート信号線とを１つのゲート信号線駆動回路によって制御する例について示したが、同様の方法で、第１〜第３のゲート信号線を１つのゲート信号線駆動回路によって制御することも出来る。
図２４に、本発明の半導体装置を実際に駆動するためのタイミングチャートを示す。図２４（Ａ）は、動作のタイミングを模式的に示したものであり、図２４（Ｂ）は、図１（Ａ）において、第１〜第３のゲート信号線に入力するパルスのタイミングを示している。ここでは、第１、第２のゲート信号線によって制御されるＴＦＴはＮチャネル型であり、その電位がＨレベルのときにＯＮ、ＬレベルのときにＯＦＦする。第３のゲート信号線によって制御されるＴＦＴはＰチャネル型であり、その電位がＨレベルのときにＯＦＦ、ＬレベルのときにＯＮする。無論、ＴＦＴの極性はこの限りではない。
アナログ階調方式によって駆動される場合は、２４００で示される期間は１フレーム期間であり、デジタル時間階調方式によって駆動される場合は、２４００で示される期間は１サブフレーム期間である。また、２４０２で示される期間は、図１（Ｂ）に示した期間にあたり、図２４（Ａ）に示した動作のタイミングもまた、図１（Ｂ）に従う。
なお、図１（Ｂ）において、特に区間ＶI、区間ＶIIで示される期間は、必ずしも期間として設ける必要はない。つまり、ＴＦＴ１０１がＯＦＦした後、直ちに映像信号の入力が終了し、ＴＦＴ１０８をＯＮして発光期間に移っても良い。
図２４（Ｂ）においては、これに従っている。
各ゲート信号線に入力されるパルスは、各々独立した駆動回路によって生成されても良いし、図１１に示したように、パルス分割回路を用いて、あるパルスから他のパルスを生成しても良い。
また、特願２００１−０６３４１９号に記載の方法を用いて、ゲート信号線選択期間を複数のサブ期間、例えば前半と後半の２つに分割し、一方では、ソース信号線の電位をＶDDとし、ある行（ｉ行目とする）でしきい値の保存を行い、他方では、ソース信号線に映像信号を入力（ＶDD→ＶData）して、ｉ行目を除くいずれかの行で映像信号の書き込みを行うなどしても良い。このような動作によると、しきい値保存の動作等を行う期間を長く設けることが出来るため、回路動作に余裕が与えられる。
本発明において、発光時にＥＬ素子に電流を供給するためのＴＦＴ(図１(Ａ)におけるＴＦＴ１０６)は、ＥＬ素子の劣化によって輝度がばらつくのを抑えるため、飽和領域で動作させるのが望ましい。ＴＦＴが飽和領域で動作することにより、ゲート・ソース間電圧が少々変化した場合のドレイン電流の変化を抑えることが出来る。このため、ゲート長Ｌを大きくしている。
このとき、容量手段においてしきい値を保持する際の動作は、一度容量手段にはＴＦＴのしきい値を上回る電圧を与え、その状態からしきい値電圧に収束させているが、ＴＦＴのゲート長Ｌが大きい場合、ゲート容量等によってこの動作に時間を要する。そこで本実施例においては、このような場合の、容量手段における電荷量の高速な収束動作を実現する構成について説明する。
図１８(Ａ)に、画素の構成を示す。図１(Ａ)にて示した画素に、ＴＦＴ１８１０、１８１１、およびＴＦＴ１８１１を制御するための第４のゲート信号線１８０５が追加されている。また、図１８(Ａ)に点線で示すように、容量手段１８１６を、第１のＴＦＴ１８０６の第２の電極と、電流供給線１８１４との間に設け、映像信号を保持するための容量として用いても良い。
図１８(Ｂ)および図１９(Ａ)〜(Ｆ)を用いて、動作について説明する。図１８(Ｂ)は、ソース信号線１８０１、第１〜第４のゲート信号線１８０２〜１８０５に入力される映像信号およびパルスのタイミングを示しており、図１９に示す各動作にあわせて、I〜ＶIIIの区間に分割している。本実施例は、容量手段にしきい値電圧を保持するまでの動作を高速にするためのものであるので、映像信号のかきこみ、および発光動作については実施形態にて説明したものと同様である。従ってここでは、容量手段における電荷の充電および保持動作についてのみ説明する。
まず、第１のゲート信号線１８０２がＨレベルとなり、ＴＦＴ１８０６がＯＮする(区間I)。続いて第２のゲート信号線１８０３および第４のゲート信号線１８０５がＨレベル、第３のゲート信号線１８０４がＬレベルとなり、ＴＦＴ１８０８、１８０９、１８１１がＯＮする。ここで、図１９(Ａ)に示すように、容量手段１８１２が充電され、やがて容量手段１８１２が保持する電圧が、ＴＦＴ１８０７、ＴＦＴ１８１０のしきい値(Ｖth)を上回ったところで、ＴＦＴ１８０７、１８１０がＯＮする(区間II)。
続いて、図１９(Ｂ)に示すように、第３のゲート信号線１８０４がＨレベルとなって、ＴＦＴ１８０９がＯＦＦする。すると、容量手段１８１２に貯まっていた電荷が再び移動し、容量手段１８１２に保持される電圧は、やがてＶthに等しくなる。すなわち、ＴＦＴ１８０７、１８１０のゲート・ソース間電圧がＶthに等しくなり、ＴＦＴ１８０７、１８１０がＯＦＦする(区間III)。
以後、実施形態に従って映像信号の書き込み、発光を行う。ここで、新たに追加したＴＦＴ１８１０は、発光時にＥＬ素子１８１３に電流を供給するためのＴＦＴ１８０７と、互いのゲート電極が接続されている。図１９(Ａ)、(Ｂ)に示すように、電荷の移動するパスが実施形態よりも多く、またＴＦＴ１８１０は、ＥＬ素子１８１３に電流を供給する役目を持たないため、ゲート長Ｌを小さく、チャネル幅Ｗを大きくとって良いので、電流量自体を大きくすることが出来る。従って、ゲート容量が小さいために電荷の移動がスムーズに行われ、容量手段に保持されている電圧がＶthに収束するまでの時間をより短くすることが出来る。
図１８（Ｂ）に示したタイミングチャートを見てもわかるとおり、第２のゲート信号線１８０３と、第４のゲート信号線１８０５は同一のタイミングでＨレベルとＬレベルとをとっている。よってこれらのゲート信号線によって制御されるＴＦＴ、すなわちＴＦＴ１８０８とＴＦＴ１８１１とは、同一のゲート信号線を用いて制御するようにしても良い。このようにすると、画素の制御に必要なゲート信号線の本数の増加を抑えることが出来る。
なお、図１８におけるＴＦＴ１８１１は、ＴＦＴ１８０６の第２の電極と、ＴＦＴ１８１０の第１の電極との間に配置されているが、ＴＦＴ１８１０の第２の電極と、ＴＦＴ１８０８の第１の電極との間、もしくは、ＴＦＴ１８１０のゲート電極と、ＴＦＴ１８０８の第１の電極との間に配置しても良い。
また、本実施例の構成では、ＴＦＴ１８０７と、ＴＦＴ１８１０とは同一極性とする必要がある。他のＴＦＴに関しては特に制限を設けない。
なお、本実施例は、他の実施例と組み合わせても実施が可能である。
図１、図１５、図１８に示した画素の場合、いずれも容量手段の充電中に、ＥＬ素子に電流が流れる。これによって、本来発光すべき期間以外でＥＬ素子が発光してしまう。発光する期間はごく短いため、画質に大きく影響するものではないが、容量手段への電荷の充電中、ＥＬ素子自体が負荷となってしまい、これによって充電に時間を要することになる。本実施例においては、容量手段への電荷の充電時にＥＬ素子に電流が流れないようにする構成について説明する。
図２０(Ａ)に、画素の構成を示す。図１(Ａ)にて示した画素に、ＴＦＴ２０１０が追加されている。ＴＦＴ２０１０のゲート電極は、第４のゲート信号線２００５に接続され、第１の電極は、ＴＦＴ２００９の第１の電極、ＴＦＴ２００７の第２の電極、およびＴＦＴ２００８の第１の電極に接続され、第２の電極は、一定の電位が与えられており、電流供給線２０１３と互いに電位差を有する。ここで、ＴＦＴ２００９の第２の電極は、その電位が電流供給線２０１２と電位差を有していれば良いので、他の行におけるゲート信号線等に接続しても良い。つまりこの場合、選択状態にないゲート信号線が、一定電位となっていることを利用してやれば良い。また、図２０(Ａ)に点線で示すように、容量手段２０１５を、第１のＴＦＴ２００６の第２の電極と、電流供給線２０１３との間に設け、映像信号を保持するための容量として用いても良い。
容量手段２０１１への充電においては、ＴＦＴ２００６、２００７、２００８、２０１０がＯＮし、図２０(Ｂ)に示すように振舞う。ＴＦＴ２００９がＯＦＦであるため、ＥＬ素子２０１２には電流が流れず、発光しない。この場合にも、新たに追加したＴＦＴ２０１０によるパスが存在するため、容量手段２０１１が充電される。
本実施例においては、ＴＦＴ２００９は、ＴＦＴ２００７と同極性としているが、構成はこの限りではない。勿論、互いにＰチャネル型としても良い。ただし、画素の開口率等を考えた場合、信号線の本数は可能な限り少ないことが望ましい。この点を考えて、ゲート信号線２００２と２００４とは共通としても良い。ただしこのとき、ＴＦＴ２００６がＯＮ、すなわちしきい値保存および映像信号の書き込みを行う間は、ＴＦＴ２００９はＯＦＦし、発光期間に入ってＴＦＴ２００９をＯＮするときは、ＴＦＴ２００６はＯＦＦしている必要がある。よってＴＦＴ２００６、２００９を共通のゲート信号線によって制御する際には、その極性を互いに逆とする。
なお、本実施例にて示したように、発光期間以外の期間で、ＥＬ素子に電流が流れないようにする方法は、他の実施例においても適用可能である。
本実施例においては、実施例５とは異なる構成によって、高速な電荷量の収束動作を行う例について説明する。
図２１（Ａ）に、構成例を示す。ソース信号線２１０１、第１〜第３のゲート信号線２１０２〜２１０４、第１〜第５のＴＦＴ２１０５〜２１０９、容量手段２１１０、ＥＬ素子２１１２、電流供給線２１１３、電源線２１１４、２１１５を有する。
第１のＴＦＴ２１０５のゲート電極は、第１のゲート信号線２１０２に接続され、第１の電極は、ソース信号線２１０１に接続され、第２の電極は、容量手段２１１０の第１の電極に接続されている。容量手段２１１０の第２の電極は、第２のＴＦＴ２１０６および第４のＴＦＴ２１０８のゲート電極と、第３のＴＦＴ２１０７の第１の電極とに接続されている。第２のＴＦＴ２１０６の第１の電極は、電流供給線２１１３に接続され、第２の電極は、第３のＴＦＴ２１０７の第２の電極と、第５のＴＦＴ２１０９の第１の電極とに接続されている。第３のＴＦＴ２１０７のゲート電極は、第２のゲート信号線２１０３に接続されている。第４のＴＦＴ２１０８の第１の電極は、電流供給線２１１３に接続され、第２の電極は、ＥＬ素子２１１２の第１の電極に接続されている。第５のＴＦＴ２１０９のゲート電極は、第３のゲート信号線２１０４に接続され、第２の電極は、電源線２１１５によって一定電位が与えられ、電流供給線２１１３とは互いに電位差を有する。ＥＬ素子２１１２の第２の電極には、電源線２１１４によって一定電位が与えられ、電流供給線２１１３とは互いに電位差を有する。また、図２１（Ａ）に点線で示すように、容量手段２１１１を、第１のＴＦＴ２１０５の第２の電極と、電流供給線２１１３との間に設け、映像信号を保持するための容量として用いても良い。
ＴＦＴ２１０８は、ＥＬ素子２１１２に電流を供給するためのＴＦＴであるので、前述のように飽和領域で動作させるのが望ましく、そのためゲート長Ｌを大きくしている。よって、容量手段２１１０にしきい値電圧を保持する動作に時間を要するため、ＴＦＴ２１０６を用いることによって、しきい値電圧を保持する動作を高速に行う。このＴＦＴ２１０６は、ＥＬ素子２１１２に電流を供給するものではないので、ゲート長Ｌを小さく、かつチャネル幅Ｗを大きくして良い。
電荷を充電する際には、ＴＦＴ２１０５、２１０７、２１０９がＯＮし、電流が生ずる。容量手段２１１０の両電極間の電圧が、ＴＦＴ２１０６、２１０８のしきい値Ｖthを上回ると、ＴＦＴ２１０６、２１０８がＯＮする（図２１（Ｂ））。その後、ＴＦＴ２１０９がＯＦＦすると、容量手段２１１０に貯まった電荷が移動し、その両電極間の電圧がＶthに等しくなるところに収束する。ＴＦＴ２１０６は、ゲート長Ｌを小さく、かつチャネル幅Ｗを大きくしてあるので、この動作は迅速に行われる。
画素が発光する際には、映像信号に、容量手段２１１０に保持されたしきい値を上乗せした電位がＴＦＴ２１０６、２１０８のゲート電極に与えられ、図２１（Ｃ）に示すように、ＥＬ素子２１１２に電流が流れて発光する。
以上のような手順により、しきい値の保持動作を高速に行うことが出来る。本実施例に示した構成において、容量手段２１１０は、ＴＦＴ２１０６、２１０８のしきい値を保持する。ＴＦＴ２１０６、２１０８のしきい値にばらつきが生じた場合、ＥＬ素子２１１２への電流経路には、ＴＦＴ２１０８のみが配置されているため、ＴＦＴ２１０８が正常にＯＦＦしなければ、ＥＬ素子２１１２が発光してしまうので、この２つのＴＦＴは、その特性にばらつきが出ないよう、近接配置しておくのが望ましい。
本実施例にて示した構成は、他の実施例と併せての適用も可能である。
時間階調方式などでは、特に消去期間等を設ける場合があるため、本実施例においては、消去用ＴＦＴを追加し、消去期間を設けるための構成について説明する。
図２２（Ａ）〜（Ｃ）に、消去用ＴＦＴの配置例を示す。消去用ＴＦＴ（第６のＴＦＴ）２２０２は、消去用ゲート信号線（第４のゲート信号線）２２０１によって制御される。図２２（Ａ）の場合、消去用ＴＦＴ２２０２は、ＴＦＴ２１０８のゲート電極と、電流供給線２１１３との間に配置している。消去用ＴＦＴ２２０２がＯＮすると、ＴＦＴ２１０８のゲート・ソース間電圧が０となってＯＦＦし、電流が停止する。図２２（Ｂ）の場合は、容量手段２１１１の両電極間に配置し、容量手段２１１１に保持されている電荷を解放することによってＴＦＴ２１０８がＯＦＦするようにしている。図２２（Ｃ）の場合は、電流供給線２１１３−ＴＦＴ２１０８−ＥＬ素子２１１２間に直接消去用ＴＦＴ２２０２を配置して、電流を遮断する方法をとる。ここで、消去用ＴＦＴ２２０２の配置に関しては、ＥＬ素子２１１２への電流供給をカット出来る場所ならばいかなる場所に配置しても構わない。具体的には、図２２（Ｃ）においては、消去用ＴＦＴ２２０２は、電流供給線２１１３と、ＴＦＴ２１０８との間に配置されているが、ＴＦＴ２１０８と、ＥＬ素子２１１２との間などでも良い。
図２３に示す構成では、ゲート長Ｌを小さく、チャネル幅Ｗを大きくしたＴＦＴ２３０６と、ゲート長Ｌを大きくしたＴＦＴ２３０８とを直列に用いてＥＬ素子２３１２への電流経路としている。この方法によると、仮にＴＦＴ２３０６とＴＦＴ２３０８とでしきい値がばらついた場合にも、いずれか一方が確実にＯＦＦしていればＥＬ素子２３１２へは電流が流れない。さらに、ＴＦＴ２３０８のゲート長Ｌを大きくすることによって、飽和領域で動作させ、ゲート・ソース間電圧が少々変動しても、ＥＬ素子２３１２に流れる電流値に変動が生じないようにすることが出来る。また、本実施例の構成によると、しきい値の保存は、ゲート長Ｌの小さいＴＦＴ２３０６を用いて高速に電荷量の収束を行い、発光時には、ＴＦＴ２３０６、２３０８をダブルゲートＴＦＴとして用いる。この構成は、同発明者により、特願２００１−２９０２８７号、特願２００１−３０４６４３号にて出願されている技術を適用したものである。
本明細書ではＣＭＯＳ回路で構成される駆動回路と、スイッチング用ＴＦＴ及び駆動用ＴＦＴを有する画素部とが同一基板上に形成された基板を便宜上アクティブマトリクス基板と呼ぶ。そして本実施例では前記アクティブマトリクス基板の作製工程について図１３、図１４を用いて説明する。
基板５０００は、石英基板、シリコン基板、金属基板又はステンレス基板の表面に絶縁膜を形成したものを用いる。また本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板を用いても良い。本実施例ではバリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス等のガラスからなる基板５０００を用いた。
次いで、基板５０００上に酸化珪素膜、窒化珪素膜又は酸化窒化珪素膜などの絶縁膜から成る下地膜５００１を形成する。本実施例の下地膜５００１は２層構造で形成したが、前記絶縁膜の単層構造又は前記絶縁膜を２層以上積層させた構造であっても良い。
本実施例では、下地膜５００１の１層目として、プラズマＣＶＤ法を用いて、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される窒化酸化珪素膜５００１ａを１０〜２００nm（好ましくは５０〜１００nm）の厚さに形成する。本実施例では、窒化酸化珪素膜５００１ａを５０nmの厚さに形成した。次いで下地膜５００１の２層目として、プラズマＣＶＤ法を用いて、ＳｉＨ4及びＮ2Ｏを反応ガスとして成膜される酸化窒化珪素膜５００１ｂを５０〜２００nm（好ましくは１００〜１５０nm）の厚さに形成する。本実施例では、酸化窒化珪素膜５００１ｂを１００nmの厚さに形成した。
続いて、下地膜５００１上に半導体層５００２〜５００５を形成する。半導体層５００２〜５００５は公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）により２５〜８０nm（好ましくは３０〜６０nm）の厚さで半導体膜を成膜する。次いで前記半導体膜を公知の結晶化法（レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法等）を用いて結晶化させる。そして、得られた結晶質半導体膜を所望の形状にパターニングして半導体層５００２〜５００５を形成する。なお前記半導体膜としては、非晶質半導体膜、微結晶半導体膜、結晶質半導体膜、又は非晶質珪素ゲルマニウム膜などの非晶質構造を有する化合物半導体膜などを用いても良い。
本実施例では、プラズマＣＶＤ法を用いて、膜厚５５nmの非晶質珪素膜を成膜した。そして、ニッケルを含む溶液を非晶質珪素膜上に保持させ、この非晶質珪素膜に脱水素化（５００℃、１時間）を行った後、熱結晶化（５５０℃、４時間）を行って結晶質珪素膜を形成した。その後、フォトリソグラフィ法を用いたパターニング処理によって半導体層５００２〜５００５を形成した。
なおレーザ結晶化法で結晶質半導体膜を作製する場合のレーザは、連続発振またはパルス発振の気体レーザ又は固体レーザを用いれば良い。前者の気体レーザとしては、エキシマレーザ、ＹＡＧレーザ、ＹＶＯ4レーザ、ＹＬＦレーザ、ＹＡｌＯ3レーザ、ガラスレーザ、ルビーレーザ、Ｔｉ：サファイアレーザ等を用いることができる。また後者の固体レーザとしては、Ｃｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍがドーピングされたＹＡＧ、ＹＶＯ4、ＹＬＦ、ＹＡｌＯ3などの結晶を使ったレーザを用いることができる。当該レーザの基本波はドーピングする材料によって異なり、１μm前後の基本波を有するレーザ光が得られる。基本波に対する高調波は、非線形光学素子を用いることで得ることができる。なお非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波を適用するのが好ましい。代表的には、Ｎｄ:ＹＶＯ4レーザー（基本波１０６４nm）の第２高調波（５３２nm）や第３高調波（３５５nm）を適用する。
また出力１０Ｗの連続発振のＹＶＯ4レーザから射出されたレーザ光は、非線形光学素子により高調波に変換する。さらに、共振器の中にＹＶＯ4結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は０．０１〜１００MW／cm2程度（好ましくは０．１〜１０MW／cm2）が必要である。そして、１０〜２０００cm／s程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射する。
また上記のレーザを用いる場合には、レーザ発振器から放射されたレーザビームを光学系で線状に集光して、半導体膜に照射すると良い。結晶化の条件は適宜設定されるが、エキシマレーザを用いる場合はパルス発振周波数３００Hzとし、レーザーエネルギー密度を１００〜７００mJ/cm2(代表的には２００〜３００mJ/cm2)とすると良い。またＹＡＧレーザを用いる場合には、その第２高調波を用いてパルス発振周波数１〜３００Hzとし、レーザーエネルギー密度を３００〜１０００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると良い。そして幅１００〜１０００μm（好ましくは幅４００μm）で線状に集光したレーザ光を基板全面に渡って照射し、このときの線状ビームの重ね合わせ率（オーバーラップ率）を５０〜９８％として行っても良い。
しかしながら本実施例では、結晶化を助長する金属元素を用いて非晶質珪素膜の結晶化を行ったため、前記金属元素が結晶質珪素膜中に残留している。そのため、前記結晶質珪素膜上に５０〜１００nmの非晶質珪素膜を形成し、加熱処理（ＲＴＡ法やファーネスアニール炉を用いた熱アニール等）を行って、該非晶質珪素膜中に前記金属元素を拡散させ、前記非晶質珪素膜は加熱処理後にエッチングを行って除去する。その結果、前記結晶質珪素膜中の金属元素の含有量を低減または除去することができる。
なお半導体層５００２〜５００５を形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行ってもよい。
次いで、半導体層５００２〜５００５を覆うゲート絶縁膜５００６を形成する。ゲート絶縁膜５００６はプラズマＣＶＤ法やスパッタ法を用いて、膜厚を４０〜１５０nmとして珪素を含む絶縁膜で形成する。本実施例では、ゲート絶縁膜５００６としてプラズマＣＶＤ法により酸化窒化珪素膜を１１５nmの厚さに形成した。勿論、ゲート絶縁膜５００６は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
なおゲート絶縁膜５００６として酸化珪素膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成しても良い。上記の工程により作製される酸化珪素膜は、その後４００〜５００℃の熱アニールによって、ゲート絶縁膜５００６として良好な特性を得ることができる。
次いで、ゲート絶縁膜５００６上に膜厚２０〜１００nmの第１の導電膜５００７と、膜厚１００〜４００nmの第２の導電膜５００８とを積層形成する。本実施例では、膜厚３０nmのＴａＮ膜からなる第１の導電膜５００７と、膜厚３７０nmのＷ膜からなる第２の導電膜５００８を積層形成した。（図１３（Ａ））
本実施例では、第１の導電膜５００７であるＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用いて、窒素を含む雰囲気内でスパッタ法で形成した。また第２の導電膜５００８であるＷ膜は、Ｗのターゲットを用いたスパッタ法で形成した。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩcm以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では、高純度のＷ（純度９９．９９９９％）のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩcmを実現することができた。
なお本実施例では、第１の導電膜５００７をＴａＮ膜、第２の導電膜５００８をＷ膜としたが、第１の導電膜５００７及び第２の導電膜５００８を構成する材料は特に限定されない。第１の導電膜５００７及び第２の導電膜５００８は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選択された元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶珪素膜に代表される半導体膜やＡｇＰｄＣｕ合金で形成してもよい。
次いで、フォトリソグラフィ法を用いてレジストからなるマスク５００９を形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。（図１３（Ｂ））
本実施例では第１のエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５：２５：１０sccmとし、１．０Paの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６MHz）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）にも１５０ＷのＲＦ（１３．５６MHz）電力を投入し、実質的に負の自己バイアス電圧を印加した。そしてこの第１のエッチング条件によりＷ膜をエッチングして第１の導電層５００７の端部をテーパー形状とした。
続いて、レジストからなるマスク５００９を除去せずに第２のエッチング条件に変更し、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０：３０（sccm）とし、１．０Paの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６MHz）電力を投入してプラズマを生成して１５秒程度のエッチングを行った。基板側（試料ステージ）にも２０ＷのＲＦ（１３．５６MHz）電力を投入し、実質的に負の自己バイアス電圧を印加した。第２のエッチング条件では第１の導電層５００７及び第２の導電層５００８とも同程度にエッチングを行った。なお、ゲート絶縁膜５００６上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
上記の第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層５００７及び第２の導電層５００８の端部がテーパー形状となる。こうして、第１のエッチング処理により第１の導電層５００７と第２の導電層５００８から成る第１の形状の導電層５０１０〜５０１４を形成した。ゲート絶縁膜５００６においては、第１の形状の導電層５０１０〜５０１４で覆われない領域が２０〜５０nm程度エッチングされたため、膜厚が薄くなった領域が形成された。
次いで、レジストからなるマスク５００９を除去せずに第２のエッチング処理を行う。（図１３（Ｃ））第２のエッチング処理では、エッチングガスにＳＦ6とＣｌ2とＯ2を用い、それぞれのガス流量比を２４：１２：２４（ｓｃｃｍ）とし、１．３Ｐａの圧力でコイル側の電力に７００ＷのＲＦ（13.56MHz）電力を投入してプラズマを生成して２５秒程度のエッチングを行った。基板側（試料ステージ）にも１０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加した。こうして、Ｗ膜を選択的にエッチングして、第２の形状の導電層５０１５〜５０１９を形成した。このとき、第１の導電層５０１５ａ〜５０１８ａは、ほとんどエッチングされない。
そして、レジストからなるマスク５００９を除去せずに第１のドーピング処理を行い、半導体層５００２〜５００５にＮ型を付与する不純物元素を低濃度に添加する。第１のドーピング処理はイオンドープ法又はイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14atoms/cm2とし、加速電圧を４０〜８０keVとして行う。本実施例ではドーズ量を５．０×１０13atoms/cm2とし、加速電圧を５０keVとして行った。Ｎ型を付与する不純物元素としては、１５族に属する元素を用いれば良く、代表的にはリン（Ｐ）又は砒素（Ａｓ）を用いられるが、本実施例ではリン（Ｐ）を用いた。この場合、第２の形状の導電層５０１５〜５０１９がＮ型を付与する不純物元素に対するマスクとなって、自己整合的に第１の不純物領域（Ｎ--領域）５０２０〜５０２３を形成した。そして第１の不純物領域５０２０〜５０２３には１×１０18〜１×１０20atoms/cm3の濃度範囲でＮ型を付与する不純物元素が添加された。
続いてレジストからなるマスク５００９を除去した後、新たにレジストからなるマスク５０２４を形成して、第１のドーピング処理よりも高い加速電圧で第２のドーピング処理を行う。イオンドープ法の条件はドーズ量を１×１０13〜３×１０15atoms/cm2とし、加速電圧を６０〜１２０keVとして行う。本実施例では、ドーズ量を３．０×１０15atoms/cm2とし、加速電圧を６５keVとして行った。第２のドーピング処理は第２の導電層５０１５ｂ〜５０１８ｂを不純物元素に対するマスクとして用い、第１の導電層５０１５ａ〜５０１８ａのテーパー部の下方の半導体層に不純物元素が添加されるようにドーピングを行う。
上記の第２のドーピング処理を行った結果、第１の導電層と重なる第２の不純物領域（Ｎ−領域、Lov領域）５０２６には１×１０18〜５×１０19atoms/cm3の濃度範囲でN型を付与する不純物元素を添加された。また第３の不純物領域（Ｎ＋領域）５０２５、５０２８には１×１０19〜５×１０21atoms/cm3の濃度範囲でN型を付与する不純物元素を添加された。また、第１、第２のドーピング処理を行った後、半導体層５００２〜５００５において、不純物元素が全く添加されない領域又は微量の不純物元素が添加された領域が形成された。本実施例では、不純物元素が全く添加されない領域又は微量の不純物元素が添加された領域をチャネル領域５０２７、５０３０とよぶ。また前記第１のドーピング処理により形成された第１の不純物領域（Ｎ--領域）５０２０〜５０２３のうち、第２のドーピング処理においてレジスト５０２４で覆われていた領域が存在するが、本実施例では、引き続き第１の不純物領域（Ｎ--領域、LDD領域）５０２９とよぶ。（図１３（Ｄ））
なお本実施例では、第２のドーピング処理のみにより、第２の不純物領域（Ｎ−領域）５０２６及び第３の不純物領域（Ｎ＋領域）５０２５、５０２８を形成したが、これに限定されない。ドーピング処理を行う条件を適宜変えて、複数回のドーピング処理で形成しても良い。
次いで図１４（Ａ）に示すように、レジストからなるマスク５０２４を除去した後、新たにレジストからなるマスク５０３１を形成する。その後、第３のドーピング処理を行う。第３のドーピング処理により、Ｐチャネル型ＴＦＴの活性層となる半導体層に、前記第１の導電型とは逆の導電型を付与する不純物元素が添加された第４の不純物領域（Ｐ＋領域）５０３２、５０３４及び第５の不純物領域（Ｐ−領域）５０３３、５０３５を形成する。
第３のドーピング処理では、第２の導電層５０１６ｂ、５０１８ｂを不純物元素に対するマスクとして用いる。こうして、Ｐ型を付与する不純物元素を添加し、自己整合的に第４の不純物領域（Ｐ＋領域）５０３２、５０３４及び第５の不純物領域（Ｐ−領域）５０３３、５０３５を形成する。
本実施例では、第４の不純物領域５０３２、５０３４及び第５の不純物領域５０３３、５０３５はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。イオンドープ法の条件としては、ドーズ量を１×１０16atoms/cm2とし、加速電圧を８０keVとした。
なお、第３のドーピング処理の際には、Ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク５０３１によって覆われている。
ここで、第１及び２のドーピング処理によって、第４の不純物領域（Ｐ＋領域）５０３２、５０３４及び第５の不純物領域（Ｐ−領域）５０３３、５０３５にはそれぞれ異なる濃度でリンが添加されている。しかし、第４の不純物領域（Ｐ＋領域）５０３２、５０３４及び第５の不純物領域（Ｐ−領域）５０３３、５０３５のいずれの領域においても、第３のドーピング処理によって、Ｐ型を付与する不純物元素の濃度が１×１０19〜５×１０21atoms/cm3となるようにドーピング処理される。こうして、第４の不純物領域（Ｐ＋領域）５０３２、５０３４及び第５の不純物領域（Ｐ−領域）５０３３、５０３５は、Ｐチャネル型ＴＦＴのソース領域およびドレイン領域として問題なく機能する。
なお本実施例では、第３のドーピング処理のみにより、第４の不純物領域（Ｐ＋領域）５０３２、５０３４及び第５の不純物領域（Ｐ−領域）５０３３、５０３５を形成したが、これに限定されない。ドーピング処理を行う条件を適宜変えて、複数回のドーピング処理で形成しても良い。
次いで図１４（Ｂ）に示すように、レジストからなるマスク５０３１を除去して第１の層間絶縁膜５０３６を形成する。この第１の層間絶縁膜５０３６としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００nmとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１００nmの酸化窒化珪素膜を形成した。勿論、第１の層間絶縁膜５０３６は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
次いで、図１４（Ｃ）に示すように、加熱処理（熱処理）を行って、半導体層の結晶性の回復、半導体層に添加された不純物元素の活性化を行う。この加熱処理はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ppm以下、好ましくは０．１ppm以下の窒素雰囲気中で４００〜７００℃で行えばよく、本実施例では４１０℃、１時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
また、第１の層間絶縁膜５０３６を形成する前に加熱処理を行っても良い。ただし、第１の導電層５０１５ａ〜５０１９ａ及び、第２の導電層５０１５ｂ〜５０１９ｂを構成する材料が熱に弱い場合には、本実施例のように配線等を保護するため第１の層間絶縁膜５０３６（珪素を主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で熱処理を行うことが好ましい。
上記の様に、第１の層間絶縁膜５０３６（珪素を主成分とする絶縁膜、例えば窒化珪素膜）を形成した後に熱処理することにより、活性化処理と同時に、半導体層の水素化も行うことができる。水素化の工程では、第１の層間絶縁膜５０３６に含まれる水素により半導体層のダングリングボンドが終端される。
なお、活性化処理のための加熱処理とは別に、水素化のための加熱処理を行っても良い。
ここで、第１の層間絶縁膜５０３６の存在に関係なく、半導体層を水素化することもできる。水素化の他の手段として、プラズマにより励起された水素を用いる手段（プラズマ水素化）や、３〜１００％の水素を含む雰囲気中において、３００〜４５０℃で１〜１２時間の加熱処理を行う手段でも良い。
次いで、第１の層間絶縁膜５０３６上に、第２の層間絶縁膜５０３７を形成する。第２の層間絶縁膜５０３７としては、無機絶縁膜を用いることができる。例えば、ＣＶＤ法によって形成された酸化珪素膜や、ＳＯＧ（Spin On Glass）法によって塗布された酸化珪素膜等を用いることができる。また、第２の層間絶縁膜５０３７として、有機絶縁膜を用いることができる。例えば、ポリイミド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）、アクリル等の膜を用いることができる。また、アクリル膜と酸化珪素膜の積層構造を用いても良い。
本実施例では、膜厚１.６μmのアクリル膜を形成した。第２の層間絶縁膜５０３７によって、基板上５０００に形成されたＴＦＴによる凹凸を緩和し、平坦化することができる。特に、第２の層間絶縁膜５０３７は平坦化の意味合いが強いので、平坦性に優れた膜が好ましい。
次いで、ドライエッチングまたはウエットエッチングを用い、第２の層間絶縁膜５０３７、第１の層間絶縁膜５０３６、およびゲート絶縁膜５００６をエッチングし、第３の不純物領域５０２５、５０２８、第４の不純物領域５０３２、５０３４に達するコンタクトホールを形成する。
次いで、透明導電膜からなる画素電極５０３８を形成する。透明導電膜としては、酸化インジウムと酸化スズの化合物（Indium Tin Oxide：ＩＴＯ）、酸化インジウムと酸化亜鉛の化合物、酸化亜鉛、酸化スズ、酸化インジウム等を用いることができる。また、前記透明導電膜にガリウムを添加したものを用いてもよい。画素電極がＥＬ素子の陽極に相当する。
本実施例では、ＩＴＯを１１０nm厚さで成膜、その後パターニングし、画素電極５０３８形成した。
次いで、各不純物領域とそれぞれ電気的に接続される配線５０３９〜５０４５を形成する。なお本実施例では、配線５０３９〜５０４５は、膜厚１００nmのＴｉ膜と、膜厚３５０nmのＡｌ膜と、膜厚１００nmのＴｉ膜との積層膜をスパッタ法で連続形成し、所望の形状にパターニングして形成する。
もちろん、三層構造に限らず、単層構造でもよいし、二層構造でもよいし、四層以上の積層構造にしてもよい。また配線の材料としては、ＡｌとＴｉに限らず、他の導電膜を用いても良い。例えば、ＴａＮ膜上にＡｌやＣｕを形成し、さらにＴｉ膜を形成した積層膜をパターニングして配線を形成してもよい。
こうして、画素部のＮチャネル型ＴＦＴのソース領域またはドレイン領域の一方は、配線５０４２によってソース信号線（５０１９ａと５０１９ｂの積層）と電気的に接続され、もう一方は、配線５０４３によって画素部のＰチャネル型ＴＦＴのゲート電極と電気的に接続される。また、画素部のＰチャネル型ＴＦＴのソース領域またはドレイン領域の一方は、配線５０４４によって画素電極５０３８と電気的に接続されている。ここで、画素電極５０３８上の一部と、配線５０４４の一部を重ねて形成することによって、配線５０４４と画素電極５０３８の電気的接続をとっている。
以上の工程により図１４（Ｄ）に示すように、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴからなるＣＭＯＳ回路を有する駆動回路部と、スイッチング用ＴＦＴ、駆動用ＴＦＴとを有する画素部を同一基板上に形成することができる。
駆動回路部のＮチャネル型ＴＦＴは、ゲート電極の一部を構成する第１の導電層５０１５ａと重なる低濃度不純物領域５０２６（Ｌov領域）、ソース領域またはドレイン領域として機能する高濃度不純物領域５０２５とを有している。このＮチャネル型ＴＦＴと配線５０４０で接続されＣＭＯＳ回路を形成するＰチャネル型ＴＦＴは、ゲート電極の一部を構成する第１の導電層５０１６ａと重なる低濃度不純物領域５０３３（Ｌov領域）、ソース領域またはドレイン領域として機能する高濃度不純物領域５０３２とを有している。
画素部において、Ｎチャネル型のスイッチング用ＴＦＴは、ゲート電極の外側に形成される低濃度不純物領域５０２９（Ｌoff領域）、ソース領域またはドレイン領域として機能する高濃度不純物領域５０２８とを有している。また画素部において、Ｐチャネル型の駆動用ＴＦＴは、ゲート電極の一部を構成する第１の導電層５０１８ａと重なる低濃度不純物領域５０３５（Ｌov領域）、ソース領域またはドレイン領域として機能する高濃度不純物領域５０３４とを有している。
次いで、第３の層間絶縁膜５０４６を形成する。第３の層間絶縁膜としては、無機絶縁膜や有機絶縁膜を用いることができる。無機絶縁膜としては、ＣＶＤ法によって形成された酸化珪素膜や、ＳＯＧ（Spin On Glass）法によって塗布された酸化珪素膜等を用いることができる。また、有機絶縁膜としては、アクリル樹脂膜等を用いることができる。
第２の層間絶縁膜５０３７と第３の層間絶縁膜５０４６の組み合わせの例を以下に挙げる。
第２の層間絶縁膜５０３７として、プラズマＣＶＤ法によって形成した酸化珪素膜を用い、第３の層間絶縁膜５０４６としてもプラズマＣＶＤ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第２の層間絶縁膜５０３７として、ＳＯＧ法によって形成した酸化珪素膜を用い、第３の層間絶縁膜５０４６としてもＳＯＧ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第２の層間絶縁膜５０３７として、ＳＯＧ法によって形成した酸化珪素膜とプラズマＣＶＤ法によって形成した酸化珪素膜の積層膜を用い、第３の層間絶縁膜５０４６としてプラズマＣＶＤ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第２の層間絶縁膜５０３７として、アクリルを用い、第３の層間絶縁膜５０４６としてもアクリルを用いる組み合わせがある。また、第２の層間絶縁膜５０３７として、アクリルとプラズマＣＶＤ法によって形成した酸化珪素膜の積層膜を用い、第３の層間絶縁膜５０４６としてプラズマＣＶＤ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第２の層間絶縁膜５０３７として、プラズマＣＶＤ法によって形成した酸化珪素膜を用い、第３の層間絶縁膜５０４６としてアクリルを用いる組み合わせがある。
第３の層間絶縁膜５０４６の画素電極５０４７に対応する位置に開口部を形成する。第３の層間絶縁膜は、バンクとして機能する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因するＥＬ層の劣化が顕著な問題となってしまうため、注意が必要である。
第３の層間絶縁膜５０４６中に、カーボン粒子や金属粒子を添加し、抵抗率を下げ、静電気の発生を抑制してもよい。この際、抵抗率は、１×１０6〜１×１０12Ωm（好ましくは、１×１０8〜１×１０10Ωm）となるように、カーボン粒子や金属粒子の添加量を調節すればよい。
次いで、第３の層間絶縁膜５０４６の開口部において露出している画素電極５０３８上に、ＥＬ層５０４７を形成する。
ＥＬ層５０４７としては、公知の有機発光材料や無機発光材料を用いることができる。
有機発光材料としては、低分子系有機発光材料、高分子系有機発光材料、中分子系有機材料を自由に用いることができる。なお、本明細書中においては、中分子系有機発光材料とは、昇華性を有さず、かつ、分子数が２０以下または連鎖する分子の長さが１０μm以下の有機発光材料を示すものとする。
ＥＬ層５０４７は通常、積層構造である。代表的には、コダック・イーストマン・カンパニーのTangらが提案した「正孔輸送層／発光層／電子輸送層」という積層構造が挙げられる。また他にも、陽極上に正孔注入層／正孔輸送層／発光層／電子輸送層、または正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層の順に積層する構造でも良い。発光層に対して蛍光性色素等をドーピングしても良い。
本実施例では蒸着法により低分子系有機発光材料を用いてＥＬ層５０４７を形成している。具体的には、正孔注入層として２０nm厚の銅フタロシアニン（ＣｕＰｃ）膜を設け、その上に発光層として７０nm厚のトリス−８−キノリノラトアルミニウム錯体（Ａｌｑ3）膜を設けた積層構造としている。Ａｌｑ3にキナクリドン、ペリレンもしくはＤＣＭ１といった蛍光色素を添加することで発光色を制御することができる。
なお、図１４（Ｄ）では一画素しか図示していないが、複数の色、例えば、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応したＥＬ層５０４７を作り分ける構成とすることができる。
また、高分子系有機発光材料を用いる例として、正孔注入層として２０nmのポリチオフェン（ＰＥＤＯＴ）膜をスピン塗布法により設け、その上に発光層として１００nm程度のパラフェニレンビニレン（ＰＰＶ）膜を設けた積層構造によってＥＬ層５０４７を構成しても良い。なお、ＰＰＶのπ共役系高分子を用いると、赤色から青色まで発光波長を選択できる。また、電子輸送層や電子注入層として炭化珪素等の無機材料を用いることも可能である。
なお、ＥＬ層５０４７は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が、明確に区別された積層構造を有するものに限定されない。つまり、ＥＬ層５０４７は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等を構成する材料が、混合した層を有する構造であってもよい。
例えば、電子輸送層を構成する材料（以下、電子輸送材料と表記する）と、発光層を構成する材料（以下、発光材料と表記する）とによって構成される混合層を、電子輸送層と発光層との間に有する構造のＥＬ層５０４７であってもよい。
次に、ＥＬ層５０４７の上には導電膜からなる画素電極５０４８が設けられる。本実施例の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。
勿論、公知のＭｇＡｇ膜（マグネシウムと銀との合金膜）を用いても良い。画素電極５０４８がＥＬ素子の陰極に相当する。陰極材料としては、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を自由に用いることができる。
画素電極５０４８まで形成された時点でＥＬ素子が完成する。なお、ＥＬ素子とは、画素電極（陽極）５０３８、ＥＬ層５０４７及び画素電極（陰極）５０４８で形成された素子を指す。
ＥＬ素子を完全に覆うようにしてパッシベーション膜５０４９を設けることは有効である。パッシベーション膜５０４９としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いることができる。
カバレッジの良い膜をパッシベーション膜５０４９として用いることが好ましく、炭素膜、特にＤＬＣ（ダイヤモンドライクカーボン）膜を用いることは有効である。ＤＬＣ膜は室温から１００℃以下の温度範囲で成膜可能であるため、耐熱性の低いＥＬ層５０４７の上方にも容易に成膜することができる。また、ＤＬＣ膜は酸素に対するブロッキング効果が高く、ＥＬ層５０４７の酸化を抑制することが可能である。そのため、ＥＬ層５０４７が酸化するといった問題を防止できる。
なお、第３の層間絶縁膜５０４６を形成した後、パッシベーション膜５０４９を形成するまでの工程をマルチチャンバー方式（またはインライン方式）の成膜装置を用いて、大気解放せずに連続的に処理することは有効である。
なお、実際には図１４（Ｄ）の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）や透光性のシーリング材でパッケージング（封入）することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりするとＥＬ素子の信頼性が向上する。
また、パッケージング等の処理により気密性を高めたら、基板５０００上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成する。
また、本実施例で示す工程に従えば、半導体装置の作製に必要なフォトマスクの数を抑えることが出来る。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することが出来る。
本実施例では、実施例１１に示した構成とは異なる構成のアクティブマトリクス基板の作製工程について図１５を用いて説明する。
なお、図１５（Ａ）までの工程は、実施例１１において、図１３（Ａ）〜（Ｄ）、図１４（Ａ）に示した工程と同様である。ただし、画素部を構成する駆動用ＴＦＴは、ゲート電極の外側に形成される低濃度不純物領域（Ｌoff領域）を有する、Ｎチャネル型のＴＦＴである点が異なる。この駆動用ＴＦＴにおいては、実施例９に示したように、レジストによるマスクを用いて、ゲート電極の外側に低濃度不純物領域（Ｌoff領域）を形成すれば良い。
図１３及び図１４と同じ部分は同じ符号を用いて示し、説明は省略する。
図１５（Ａ）に示すように、第１の層間絶縁膜５１０１を形成する。この第１の層間絶縁膜５１０１としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００nmとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１００nmの酸化窒化珪素膜を形成した。勿論、第１の層間絶縁膜５１０１は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
次いで、図１５（Ｂ）に示すように、加熱処理（熱処理）を行って、半導体層の結晶性の回復、半導体層に添加された不純物元素の活性化を行う。この加熱処理はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ppm以下、好ましくは０．１ppm以下の窒素雰囲気中で４００〜７００℃で行えばよく、本実施例では４１０℃、１時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
また、第１の層間絶縁膜５１０１を形成する前に加熱処理を行っても良い。ただし、第１の導電層５０１５ａ〜５０１９ａ及び、第２の導電層５０１５ｂ〜５０１９ｂが熱に弱い場合には、本実施例のように配線等を保護するため第１の層間絶縁膜５１０１（珪素を主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で熱処理を行うことが好ましい。
上記の様に、第１の層間絶縁膜５１０１（珪素を主成分とする絶縁膜、例えば窒化珪素膜）を形成した後に熱処理することにより、活性化処理と同時に、半導体層の水素化も行うことができる。水素化の工程では、第１の層間絶縁膜５１０１に含まれる水素により半導体層のダングリングボンドが終端される。
なお、活性化処理のための加熱処理とは別に、水素化のための加熱処理を行っても良い。
ここで、第１の層間絶縁膜５１０１の存在に関係なく、半導体層を水素化することもできる。水素化の他の手段として、プラズマにより励起された水素を用いる手段（プラズマ水素化）や、３〜１００％の水素を含む雰囲気中において、３００〜４５０℃で１〜１２時間の加熱処理を行う手段でも良い。
以上の工程により、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴからなるＣＭＯＳ回路を有する駆動回路部と、スイッチング用ＴＦＴ、駆動用ＴＦＴとを有する画素部を同一基板上に形成することができる。
次いで、第１の層間絶縁膜５１０１上に、第２の層間絶縁膜５１０２を形成する。第２の層間絶縁膜５１０２としては、無機絶縁膜を用いることができる。例えば、ＣＶＤ法によって形成された酸化珪素膜や、ＳＯＧ（Spin On Glass）法によって塗布された酸化珪素膜等を用いることができる。また、第２の層間絶縁膜５１０２として、有機絶縁膜を用いることができる。例えば、ポリイミド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）、アクリル等の膜を用いることができる。また、アクリル膜と酸化珪素膜の積層構造を用いても良い。
次いで、ドライエッチングまたはウエットエッチングを用い、第１の層間絶縁膜５１０１、第２の層間絶縁膜５１０２及びゲート絶縁膜５００６をエッチングし、駆動回路部及び画素部を構成する各ＴＦＴの不純物領域（第３の不純物領域（Ｎ＋領域）及び第４の不純物領域（Ｐ＋領域））に達するコンタクトホールを形成する。
次いで、各不純物領域とそれぞれ電気的に接続される配線５１０３〜５１０９を形成する。なお本実施例では、配線５１０３〜５１０９は、膜厚１００nmのＴｉ膜と、膜厚３５０nmのＡｌ膜と、膜厚１００nmのＴｉ膜との積層膜をスパッタ法で連続形成し、所望の形状にパターニングして形成する。
もちろん、三層構造に限らず、単層構造でもよいし、二層構造でもよいし、四層以上の積層構造にしてもよい。また配線の材料としては、ＡｌとＴｉに限らず、他の導電膜を用いても良い。例えば、ＴａＮ膜上にＡｌやＣｕを形成し、さらにＴｉ膜を形成した積層膜をパターニングして配線を形成してもよい。
画素部のスイッチング用ＴＦＴのソース領域またはドレイン領域の一方は、配線５１０６によってソース配線（５０１９ａと５０１９ｂの積層）と電気的に接続され、もう一方は、配線５１０７によって画素部の駆動用ＴＦＴのゲート電極と電気的に接続される。
次いで図１５（Ｃ）に示すように、第３の層間絶縁膜５１１０を形成する。第３の層間絶縁膜５１１０としては、無機絶縁膜や有機絶縁膜を用いることができる。無機絶縁膜としては、ＣＶＤ法によって形成された酸化珪素膜や、ＳＯＧ（Spin On Glass）法によって塗布された酸化珪素膜等を用いることができる。また、有機絶縁膜としては、アクリル樹脂膜等を用いることができる。
第３の層間絶縁膜５１１０によって、基板上５０００に形成されたＴＦＴによる凹凸を緩和し、平坦化することができる。特に、第３の層間絶縁膜５１１０は平坦化の意味合いが強いので、平坦性に優れた膜が好ましい。
次いで、ドライエッチングまたはウエットエッチングを用い、第３の層間絶縁膜５１１０に、配線５１０８に達するコンタクトホールを形成する。
次いで、導電膜をパターニングして画素電極５１１１を形成する。本実施例の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。勿論、公知のＭｇＡｇ膜（マグネシウムと銀との合金膜）を用いても良い。画素電極５１１１がＥＬ素子の陰極に相当する。陰極材料としては、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を自由に用いることができる。
画素電極５１１１は、第３の層間絶縁膜５１１０に形成されたコンタクトホールによって、配線５１０８と電気的な接続がとられる。こうして、画素電極５１１１は、駆動用ＴＦＴのソース領域またはドレイン領域の一方と、電気的に接続される。
次いで図１５（Ｄ）に示すように、各画素間のＥＬ層を塗り分けるために、土手５１１２を形成する。土手５１１２としては、無機絶縁膜や有機絶縁膜を用いて形成する。無機絶縁膜としては、ＣＶＤ法によって形成された酸化珪素膜や、ＳＯＧ法によって塗布された酸化珪素膜等を用いることができる。また、有機絶縁膜としては、アクリル樹脂膜等を用いることができる。
ここで、土手５１１２を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。土手５１１２の側壁が十分になだらかでないと段差に起因するＥＬ層の劣化が顕著な問題となってしまうため、注意が必要である。
なお、画素電極５１１１と配線５１０８を電気的に接続する際に、第３の層間絶縁膜５１１０に形成したコンタクトホールの部分にも、土手５１１２を形成する。こうして、コンタクトホール部分の凹凸による、画素電極の凹凸を土手５１１２によって埋めることにより、段差に起因するＥＬ層の劣化を防いでいる。
第３の層間絶縁膜５１１０と土手５１１２の組み合わせの例を以下に挙げる。
第３の層間絶縁膜５１１０として、プラズマＣＶＤ法によって形成した酸化珪素膜を用い、土手５１１２としてもプラズマＣＶＤ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第３の層間絶縁膜５１１０として、ＳＯＧ法によって形成した酸化珪素膜を用い、土手５１１２としてもＳＯＧ法によって形成した酸化珪素膜を用いる組み合わせがある。また第３の層間絶縁膜５１１０として、ＳＯＧ法によって形成した酸化珪素膜とプラズマＣＶＤ法によって形成した酸化珪素膜の積層膜を用い、土手５１１２としてプラズマＣＶＤ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第３の層間絶縁膜５１１０として、アクリルを用い、土手５１１２としてもアクリルを用いる組み合わせがある。また、第３の層間絶縁膜５１１０として、アクリルとプラズマＣＶＤ法によって形成した酸化珪素膜の積層膜を用い、土手５１１２としてプラズマＣＶＤ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第３の層間絶縁膜５１１０として、プラズマＣＶＤ法によって形成した酸化珪素膜を用い、土手５１１２としてアクリルを用いる組み合わせがある。
土手５１１２中に、カーボン粒子や金属粒子を添加し、抵抗率を下げ、静電気の発生を抑制してもよい。この際、抵抗率は、１×１０6〜１×１０12Ωm（好ましくは、１×１０8〜１×１０10Ωm）となるように、カーボン粒子や金属粒子の添加量を調節すればよい。
次いで、土手５１１２に囲まれた、露出している画素電極５０３８上に、ＥＬ層５１１３を形成する。
ＥＬ層５１１３としては、公知の有機発光材料や無機発光材料を用いることができる。
有機発光材料としては、低分子系有機発光材料、高分子系有機発光材料、中分子系有機材料を自由に用いることができる。なお、本明細書中においては、中分子系有機発光材料とは、昇華性を有さず、かつ、分子数が２０以下または連鎖する分子の長さが１０μm以下の有機発光材料を示すものとする。
ＥＬ層５１１３は通常、積層構造である。代表的には、コダック・イーストマン・カンパニーのTangらが提案した「正孔輸送層／発光層／電子輸送層」という積層構造が挙げられる。また他にも、陰極上に電子輸送層／発光層／正孔輸送層／正孔注入層、または電子注入層／電子輸送層／発光層／正孔輸送層／正孔注入層の順に積層する構造でも良い。発光層に対して蛍光性色素等をドーピングしても良い。
本実施例では蒸着法により低分子系有機発光材料を用いてＥＬ層５１１３を形成している。具体的には、発光層として７０nm厚のトリス−８−キノリノラトアルミニウム錯体（Ａｌｑ3）膜を設け、その上に、正孔注入層として２０nm厚の銅フタロシアニン（ＣｕＰｃ）膜を設けた積層構造としている。Ａｌｑ3にキナクリドン、ペリレンもしくはＤＣＭ１といった蛍光色素を添加することで発光色を制御することができる。
なお、図１５（Ｄ）では一画素しか図示していないが、複数の色、例えば、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応したＥＬ層５１１３を作り分ける構成とすることができる。
また、高分子系有機発光材料を用いる例として、正孔注入層として２０nmのポリチオフェン（ＰＥＤＯＴ）膜をスピン塗布法により設け、その上に、発光層として１００nm程度のパラフェニレンビニレン（ＰＰＶ）膜を設けた積層構造によってＥＬ層５１１３を構成しても良い。なお、ＰＰＶのπ共役系高分子を用いると、赤色から青色まで発光波長を選択できる。また、電子輸送層や電子注入層として炭化珪素等の無機材料を用いることも可能である。
なお、ＥＬ層５１１３は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が、明確に区別された積層構造を有するものに限定されない。つまり、ＥＬ層５１１３は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等を構成する材料が、混合した層を有する構造であってもよい。
例えば、電子輸送層を構成する材料（以下、電子輸送材料と表記する）と、発光層を構成する材料（以下、発光材料と表記する）とによって構成される混合層を、電子輸送層と発光層との間に有する構造のＥＬ層５１１３であってもよい。
次に、ＥＬ層５１１３の上には、透明導電膜からなる画素電極５１１４を形成する。透明導電膜としては、酸化インジウムと酸化スズの化合物（ＩＴＯ）、酸化インジウムと酸化亜鉛の化合物、酸化亜鉛、酸化スズ、酸化インジウム等を用いることができる。また、前記透明導電膜にガリウムを添加したものを用いてもよい。画素電極５１１４がＥＬ素子の陽極に相当する。
画素電極５１１４まで形成された時点でＥＬ素子が完成する。なお、ＥＬ素子とは、画素電極（陰極）５１１１、ＥＬ層５１１３及び画素電極（陽極）５１１４で形成されたダイオードを指す。
本実施例では、画素電極５１１４が透明導電膜によって形成されているため、ＥＬ素子が発した光は、基板５０００とは逆側に向かって放射される。また、第３の層間絶縁膜５１１０によって、配線５１０６〜５１０９が形成された層とは別の層に、画素電極５１１１を形成している。そのため、実施例９に示した構成と比較して、開口率を上げることができる。
ＥＬ素子を完全に覆うようにして保護膜（パッシベーション膜）５１１５を設けることは有効である。保護膜５１１５としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いることができる。
なお本実施例のように、ＥＬ素子が発した光が画素電極５１１４側から放射される場合、保護膜５１１５としては、光を透過する膜を用いる必要がある。
なお、土手５１１２を形成した後、保護膜５１１５を形成するまでの工程をマルチチャンバー方式（またはインライン方式）の成膜装置を用いて、大気解放せずに連続的に処理することは有効である。
なお、実際には図１５（Ｄ）の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）等のシーリング材でパッケージング（封入）することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりするとＥＬ素子の信頼性が向上する。
また、パッケージング等の処理により気密性を高めたら、基板５０００上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成する。
本実施例では、本発明を用いて半導体装置を作製した例について、図１６を用いて説明する。
図１６は、ＴＦＴが形成された素子基板をシーリング材によって封止することによって形成された半導体装置の上面図であり、図１６(Ｂ)は、図１６(Ａ)のＡ−Ａ’における断面図、図１６(Ｃ)は図１６(Ａ)のＢ−Ｂ’における断面図である。
基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂとを囲むようにして、シール材４００９が設けられている。また画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂとの上にシーリング材４００８が設けられている。よって画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂとは、基板４００１とシール材４００９とシーリング材４００８とによって、充填材４２１０で密封されている。
また基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂとは、複数のＴＦＴを有している。図１６(Ｂ)では代表的に、下地膜４０１０上に形成された、ソース信号線駆動回路４００３に含まれるＴＦＴ(但し、ここではＮチャネル型ＴＦＴとＰチャネル型ＴＦＴを図示する)４２０１及び画素部４００２に含まれるＴＦＴ４２０２を図示した。
ＴＦＴ４２０１及び４２０２上には層間絶縁膜(平坦化膜)４３０１が形成され、その上にＴＦＴ４２０２のドレインと電気的に接続する画素電極(陽極)４２０３が形成される。画素電極４２０３としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
そして、画素電極４２０３の上には絶縁膜４３０２が形成され、絶縁膜４３０２は画素電極４２０３の上に開口部が形成されている。この開口部において、画素電極４２０３の上には有機発光層４２０４が形成される。有機発光層４２０４は公知の有機発光材料または無機発光材料を用いることができる。また、有機発光材料には低分子系(モノマー系)材料と高分子系(ポリマー系)材料があるがどちらを用いても良い。
有機発光層４２０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、有機発光層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
有機発光層４２０４の上には遮光性を有する導電膜(代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜)からなる陰極４２０５が形成される。また、陰極４２０５と有機発光層４２０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、有機発光層４２０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４２０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式(クラスターツール方式)の成膜装置を用いることで上述のような成膜を可能とする。そして陰極４２０５は所定の電圧が与えられている。
以上のようにして、画素電極(陽極)４２０３、有機発光層４２０４及び陰極４２０５からなる発光素子４３０３が形成される。そして発光素子４３０３を覆うように、絶縁膜４３０２上に保護膜４２０９が形成されている。保護膜４２０９は、発光素子４３０３に酸素や水分等が入り込むのを防ぐのに効果的である。
４００５ａは電源に接続された引き回し配線であり、ＴＦＴ４２０２の第１の電極に接続されている。引き回し配線４００５ａはシール材４００９と基板４００１との間を通り、異方導電性フィルム４３００を介してＦＰＣ４００６が有するＦＰＣ用配線４３０１に電気的に接続される。
シーリング材４００８としては、ガラス材、金属材(代表的にはステンレス材)、セラミックス材、プラスチック材(プラスチックフィルムも含む)を用いることができる。プラスチック材としては、ＦＲＰ(Fiberglass‐Reinforced‐Plastics)板、ＰＶＦ(ポリビニルフルオライド)フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
但し、発光素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
また、充填材４２１０としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ(ポリビニルクロライド)、アクリル、ポリイミド、エポキシ樹脂、シリコン樹脂、ＰＶＢ(ポリビニルブチラル)またはＥＶＡ(エチレンビニルアセテート)を用いることができる。
本実施例では充填材として窒素を用いた。
また充填材４２１０を吸湿性物質(好ましくは酸化バリウム)もしくは酸素を吸着しうる物質にさらしておくために、シーリング材４００８の基板４００１側の面に凹部４００７を設けて吸湿性物質または酸素を吸着しうる物質４２０７を配置する。そして、吸湿性物質または酸素を吸着しうる物質４２０７が飛び散らないように、凹部カバー材４２０８によって吸湿性物質または酸素を吸着しうる物質４２０７は凹部４００７に保持されている。なお凹部カバー材４２０８は目の細かいメッシュ状になっており、空気や水分は通し、吸湿性物質または酸素を吸着しうる物質４２０７は通さない構成になっている。吸湿性物質または酸素を吸着しうる物質４２０７を設けることで、発光素子４３０３の劣化を抑制できる。
図１６(Ｃ)に示すように、画素電極４２０３が形成されると同時に、引き回し配線４００５ａ上に接するように導電性膜４２０３ａが形成される。
また、異方導電性フィルム４３００は導電性フィラー４３００ａを有している。基板４００１とＦＰＣ４００６とを熱圧着することで、基板４００１上の導電性膜４２０３ａとＦＰＣ４００６上のＦＰＣ用配線４３０１とが、導電性フィラー４３００ａによって電気的に接続される。
本発明において、三重項励起子からの燐光を発光に利用できる有機発光材料を用いることで、外部発光量子効率を飛躍的に向上させることができる。これにより、発光素子の低消費電力化、長寿命化、および軽量化が可能になる。
ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。
(T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular Systems, ed.K.Honda, (Elsevier Sci.Pub., Tokyo,1991) p.437.)
上記の論文により報告された有機発光材料(クマリン色素)の分子式を以下に示す。
Figure 2007122072
(M.A.Baldo, D.F.O’Brien, Y.You, A.Shoustikov, S.Sibley, M.E.Thompson, S.R.Forrest, Nature 395 (1998) p.151.)
上記の論文により報告された有機発光材料(Ｐｔ錯体)の分子式を以下に示す。
Figure 2007122072
(M.A.Baldo, S.Lamansky, P.E.Burrrows, M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75 (1999) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)
上記の論文により報告された有機発光材料(Ｉｒ錯体)の分子式を以下に示す。
Figure 2007122072
以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子からの蛍光発光を用いる場合より３〜４倍の高い外部発光量子効率の実現が可能となる。
発光素子を用いた半導体装置は自発光型であるため、液晶ディスプレイに比べ、明るい場所での視認性に優れ、視野角が広い。従って、様々な電子機器の表示部に用いることができる。
本発明の半導体装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(ＤＶＤ)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。特に、斜め方向から画面を見る機会が多い携帯情報端末は、視野角の広さが重要視されるため、半導体装置を用いることが望ましい。それら電子機器の具体例を図１７に示す。
図１７(Ａ)は発光素子表示装置であり、筐体３００１、支持台３００２、表示部３００３、スピーカー部３００４、ビデオ入力端子３００５等を含む。本発明の半導体装置は表示部３００３に用いることができる。半導体装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光素子表示装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
図１７(Ｂ)はデジタルスチルカメラであり、本体３１０１、表示部３１０２、受像部３１０３、操作キー３１０４、外部接続ポート３１０５、シャッター３１０６等を含む。本発明の半導体装置は表示部３１０２に用いることができる。
図１７(Ｃ)はノート型パーソナルコンピュータであり、本体３２０１、筐体３２０２、表示部３２０３、キーボード３２０４、外部接続ポート３２０５、ポインティングマウス３２０６等を含む。本発明の半導体装置は表示部３２０３に用いることができる。
図１７(Ｄ)はモバイルコンピュータであり、本体３３０１、表示部３３０２、スイッチ３３０３、操作キー３３０４、赤外線ポート３３０５等を含む。本発明の半導体装置は表示部２３０２に用いることができる。
図１７(Ｅ)は記録媒体を備えた携帯型の画像再生装置(具体的にはＤＶＤ再生装置)であり、本体３４０１、筐体３４０２、表示部Ａ３４０３、表示部Ｂ３４０４、記録媒体(ＤＶＤ等)読込部３４０５、操作キー３４０６、スピーカー部３４０７等を含む。表示部Ａ３４０３は主として画像情報を表示し、表示部Ｂ３４０４は主として文字情報を表示するが、本発明の半導体装置はこれら表示部Ａ、Ｂ３４０３、３４０４に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
図１７(Ｆ)はゴーグル型ディスプレイ(ヘッドマウントディスプレイ)であり、本体３５０１、表示部３５０２、アーム部３５０３を含む。本発明の半導体装置は表示部３５０２に用いることができる。
図１７(Ｇ)はビデオカメラであり、本体３６０１、表示部３６０２、筐体３６０３、外部接続ポート３６０４、リモコン受信部３６０５、受像部３６０６、バッテリー３６０７、音声入力部３６０８、操作キー３６０９等を含む。本発明の半導体装置は表示部３６０２に用いることができる。
図１７(Ｈ)は携帯電話であり、本体３７０１、筐体３７０２、表示部３７０３、音声入力部３７０４、音声出力部３７０５、操作キー３７０６、外部接続ポート３７０７、アンテナ３７０８等を含む。本発明の半導体装置は表示部３７０３に用いることができる。なお、表示部３７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。
なお、将来的に有機発光材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
また、上記電子機器はインターネットやＣＡＴＶ(ケーブルテレビ)などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。有機発光材料の応答速度は非常に高いため、半導体装置は動画表示に好ましい。
また、半導体装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に半導体装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例１〜１４に示したいずれの構成の半導体装置を用いても良い。
本発明におけるトランジスタのしきい値補正の方法として、補正に用いるトランジスタのゲート・ドレイン間を短絡してダイオード化した状態でソース・ドレイン間に電流を流し、ソース・ドレイン間の電圧がトランジスタのしきい値に等しくなる現象を利用しているが、これは本発明で紹介したような画素部への適用のみならず、駆動回路への応用も可能である。
例として、電流を画素などへ出力する駆動回路における、電流源回路を挙げる。電流源回路は、入力された電圧信号から、所望の電流を出力する回路である。電流源回路内の電流源トランジスタのゲート電極に電圧信号が入力され、そのゲート・ソース間電圧に応じた電流が、電流源トランジスタを介して出力される。つまり、電流源トランジスタのしきい値補正に、本発明のしきい値補正方法を用いる。
図２６（Ａ）に、電流源回路の利用例を示す。シフトレジスタより順次サンプリングパルスが出力され、該サンプリングパルスはそれぞれの電流源回路９００１へと入力され、該サンプリングパルスが電流源回路９００１に入力されたタイミングに従って、映像信号のサンプリングを行う。この場合、サンプリング動作は点順次で行われる。
簡単な動作タイミングを図２６（Ｂ）に示す。ｉ行目のゲート信号線が選択されている期間は、シフトレジスタからサンプリングパルスが出力され、映像信号のサンプリングを行う期間と、帰線期間とに分けられる。この帰線期間において、本発明のしきい値補正動作、つまり、各部の電位を初期化したり、トランジスタのしきい値電圧を取得したりする一連の動作を行う。つまり、しきい値取得動作は１水平期間ごとに行うことが出来る。
図２７（Ａ）に、図２６とは異なる構成の電流を画素などへ出力する駆動回路の構成を示す。図２６の場合と異なる点としては、１段のサンプリングパルスによって制御される電流源回路９００１は、９００１Ａ、９００１Ｂの２つとなっており、電流源制御信号によって、双方の動作が選択される。
図２７（Ｂ）に示すように、電流源制御信号は、例えば１水平期間ごとに切り替わるようにする。すると電流源回路９００１Ａ、９００１Ｂの動作は、一方が画素などへの電流出力を行い、他方が映像信号の入力などを行う。これが行ごとに入れ替わり行われる。この場合、サンプリング動作は線順次で行われる。
図２８（Ａ）に、さらに異なる構成の駆動回路の構成を示す。ここでは、１段のサンプリングパルスによって制御される電流源回路９００１は、９００１Ａ、９００１Ｂ、９００１Ｃの３つとなっており、ビデオ入力制御信号、出力制御信号によって、それぞれの動作が選択される。
図２８（Ｂ）に示すように、ビデオ入力制御信号、出力制御信号によって、１水平期間ごとに、電流源回路９００１Ａ〜９００１Ｃの動作が、しきい値補正→映像信号入力→画素への電流出力といった順に切り替わるようにする。サンプリング動作は、図２７に示した構成と同様、線順次で行われる。
図２９（Ａ）に、さらに異なる構成の駆動回路の構成を示す。図２６〜９０３においては、映像信号の形式はデジタル・アナログを問わないが、図２９（Ａ）の構成では、デジタル映像信号を入力する。入力されたデジタル映像信号は、サンプリングパルスの出力に従って第１のラッチ回路に取りこまれ、一行分の映像信号の取り込みが終了した後、第２のラッチ回路に転送され、その後、各電流源回路９００１Ａ〜９００１Ｃへと入力される。ここで、電流源回路９００１Ａ〜９００１Ｃは、それぞれから出力される電流値が異なっている。例えば、電流値の比が１：２：４となっている。つまり、並列にｎ個の電流源回路を配置し、その電流値の比を１：２：４：・・・２(n-1)とし、各電流源回路から出力される電流を足し合わせることにより、出力される電流値を線形的に変化させることが出来る。
動作タイミングは、図２６に示したものとほぼ同様であり、サンプリング動作を行わない帰線期間内に、電流源回路９００１において、しきい値補正動作が行われ、続いてラッチ回路に保持されているデータが転送され、電流源回路９００１においてＶ−Ｉ変換を行い、画素へ電流を出力する。サンプリング動作は、図２７に示した構成と同様、線順次で行われる。
図３０（Ａ）に、さらに異なる構成の電流を画素などへ出力する駆動回路の構成を示す。この構成では、ラッチ回路に取り込まれたデジタル映像信号は、ラッチ信号の入力によってＤ／Ａ変換回路へと転送され、アナログ映像信号へと変換され、該アナログ映像信号が各電流源回路９００１へと入力されて、電流が出力される。
また、このようなＤ／Ａ変換回路に、例えばガンマ補正用の機能を持たせても良い。
図３０（Ｂ）に示すように、帰線期間内にしきい値補正、ラッチデータ転送が行われ、ある行のサンプリング動作が行われている期間に、前行の映像信号のＶ−Ｉ変換、画素などへの電流の出力が行われる。サンプリング動作は、図２７に示した構成と同様、線順次で行われる。
以上に示した構成に限らず、電流源回路によってＶ−Ｉ変換を行うような場合には、本発明のしきい値補正手段の適用が可能である。また、図２７、図２８に示したように、複数の電流源回路を並列に配置し、切り替えて使用するといった構成を、図２９、図３０等の構成と組み合わせて使用しても良い。
本発明の半導体装置における画素構成の一形態を示す図。 図１に示した画素の駆動について説明する図。 一般的に用いられる半導体装置の画素の構成例を示す図。 デジタル映像信号を用いて時間階調方式によって駆動する場合の画素の構成を示す図。 しきい値ばらつきの補正が可能な画素の構成を示す図。 図５に示した画素の駆動について説明する図。 本発明の一実施例であるアナログ映像信号入力方式の半導体装置の構成例を示す図。 図７に示した半導体装置におけるソース信号線駆動回路およびゲート信号線駆動回路の構成例を示す図。 本発明の一実施例であるデジタル映像信号入力方式の半導体装置の構成例を示す図。 図９に示した半導体装置におけるソース信号線駆動回路の構成例を示す図。 図８と異なる構成のゲート信号線駆動回路の構成例を示す図。 図１１に示したゲート信号線駆動回路のパルス出力タイミングを説明する図。 半導体装置の製造工程例を示す図。 半導体装置の製造工程例を示す図。 半導体装置の製造工程例を示す図。 半導体装置の外観図および断面図。 本発明が適用可能な電子機器の例を示す図。 本発明の半導体装置における画素構成の一実施例を示す図。 図１８に示した画素の駆動について説明する図。 本発明の半導体装置における画素構成の一実施例および動作について示す図。 本発明の半導体装置における画素構成の一実施例を示す図。 本発明の半導体装置における画素構成の一実施例を示す図。 本発明の半導体装置における画素構成の一実施例を示す図。 本発明の半導体装置を駆動する際の動作タイミングの一例を示す図。 従来例と本発明における回路の動作原理を説明する図。 本発明のしきい値補正原理を用いて電流源回路を構成する例を示す図。 本発明のしきい値補正原理を用いて電流源回路を構成する例を示す図。 本発明のしきい値補正原理を用いて電流源回路を構成する例を示す図。 本発明のしきい値補正原理を用いて電流源回路を構成する例を示す図。 本発明のしきい値補正原理を用いて電流源回路を構成する例を示す図。

Claims (11)

  1. 第１のトランジスタと、
    前記第１のトランジスタと直列に接続され、画素電極に電気的に接続された第２のトランジスタと、
    前記第１のトランジスタのソース又はドレインとゲートとの電気的接続を制御する第３のトランジスタと、
    第１の電極が前記第１のトランジスタのゲートに電気的に接続された容量素子と、
    ソース又はドレインの一方が前記容量素子の第２の電極に電気的に接続された第４のトランジスタとを有することを特徴とする表示装置。
  2. 第１のトランジスタと、
    前記第１のトランジスタと直列に接続され、画素電極に電気的に接続された第２のトランジスタと、
    前記第１のトランジスタのソース又はドレインとゲートとの電気的接続を制御する第３のトランジスタと、
    第１の電極が前記第１のトランジスタのゲートに電気的に接続された第１の容量素子と、
    第１の電極が前記第１の容量素子の第２の電極に電気的に接続された第２の容量素子と、
    ソース又はドレインの一方が前記第１の容量素子の第２の電極に電気的に接続された第４のトランジスタとを有することを特徴とする表示装置。
  3. 請求項１または２において、
    前記第１のトランジスタの導電型はＰチャネル型であることを特徴とする表示装置。
  4. 請求項１乃至３のいずれか一項において、
    前記第１のトランジスタと前記第２のトランジスタの導電型は同じであることを特徴とする表示装置。
  5. 請求項１乃至４のいずれか一項において、
    前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、及び前記第４のトランジスタは、単結晶を用いたトランジスタであることを特徴とする表示装置。
  6. 請求項１乃至４のいずれか一項において、
    前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、及び前記第４のトランジスタは、多結晶半導体を用いたトランジスタであることを特徴とする表示装置。
  7. 請求項１乃至４のいずれか一項において、
    前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、及び前記第４のトランジスタは、ポリシリコンを用いたトランジスタであることを特徴とする表示装置。
  8. 請求項１乃至４のいずれか一項において、
    前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、及び前記第４のトランジスタは、非晶質半導体を用いたトランジスタであることを特徴とする表示装置。
  9. 請求項１乃至４のいずれか一項において、
    前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、及び前記第４のトランジスタは、アモルファスシリコンを用いたトランジスタであることを特徴とする表示装置。
  10. 請求項１乃至９のいずれか一項において、
    前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、及び前記第４のトランジスタは、薄膜トランジスタであることを特徴とする表示装置。
  11. 請求項１乃至１０のいずれか一項において、
    前記第１のトランジスタは、飽和領域で動作することを特徴とする表示装置。
JP2006327979A 2001-10-24 2006-12-05 表示装置 Withdrawn JP2007122072A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006327979A JP2007122072A (ja) 2001-10-24 2006-12-05 表示装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2001326397 2001-10-24
JP2006327979A JP2007122072A (ja) 2001-10-24 2006-12-05 表示装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2002310168A Division JP2003202834A (ja) 2001-10-24 2002-10-24 半導体装置およびその駆動方法

Publications (1)

Publication Number Publication Date
JP2007122072A true JP2007122072A (ja) 2007-05-17

Family

ID=38145896

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006327979A Withdrawn JP2007122072A (ja) 2001-10-24 2006-12-05 表示装置

Country Status (1)

Country Link
JP (1) JP2007122072A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8035109B2 (en) 2001-10-24 2011-10-11 Semiconductor Energy Laboratory Co., Ltd. Display device including EL element
KR101384026B1 (ko) * 2007-08-10 2014-04-09 엘지디스플레이 주식회사 전계 발광 화소와 이를 구비한 표시 패널 및 표시장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002514320A (ja) * 1997-04-23 2002-05-14 サーノフ コーポレイション アクティブマトリックス発光ダイオードピクセル構造及び方法
JP2003099000A (ja) * 2001-09-25 2003-04-04 Matsushita Electric Ind Co Ltd 電流駆動型表示パネルの駆動方法、駆動回路及び表示装置
JP2003173165A (ja) * 2001-09-29 2003-06-20 Toshiba Corp 表示装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002514320A (ja) * 1997-04-23 2002-05-14 サーノフ コーポレイション アクティブマトリックス発光ダイオードピクセル構造及び方法
JP2003099000A (ja) * 2001-09-25 2003-04-04 Matsushita Electric Ind Co Ltd 電流駆動型表示パネルの駆動方法、駆動回路及び表示装置
JP2003173165A (ja) * 2001-09-29 2003-06-20 Toshiba Corp 表示装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8035109B2 (en) 2001-10-24 2011-10-11 Semiconductor Energy Laboratory Co., Ltd. Display device including EL element
US8378356B2 (en) 2001-10-24 2013-02-19 Semiconductor Energy Laboratory Co., Ltd. Display device including pixel
US8659027B2 (en) 2001-10-24 2014-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US8994029B2 (en) 2001-10-24 2015-03-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US9082734B2 (en) 2001-10-24 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US9449549B2 (en) 2001-10-24 2016-09-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US9892679B2 (en) 2001-10-24 2018-02-13 Semiconductor Energy Laboratory Co., Ltd. Display device
US10679550B2 (en) 2001-10-24 2020-06-09 Semiconductor Energy Laboratory Co., Ltd. Display device
KR101384026B1 (ko) * 2007-08-10 2014-04-09 엘지디스플레이 주식회사 전계 발광 화소와 이를 구비한 표시 패널 및 표시장치

Similar Documents

Publication Publication Date Title
JP6250912B2 (ja) 表示装置
JP6223523B2 (ja) 発光装置
JP3732477B2 (ja) 画素回路、発光装置および電子機器
JP5645895B2 (ja) 表示装置及び電子機器
JP2003202834A (ja) 半導体装置およびその駆動方法
JP4472743B2 (ja) 半導体装置及び電子機器
JP4044568B2 (ja) 画素回路、発光装置及び半導体装置
JP2007122072A (ja) 表示装置
JP4044582B2 (ja) 画素回路、発光装置、半導体装置及び電子機器
JP2005352511A (ja) 半導体回路及び電子機器
JP2006072376A (ja) 画素回路、発光装置、及び電子機器

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090317

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090511

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20090511

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100420

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100621

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101102

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101227

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20111004

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20111128