JP4044582B2 - 画素回路、発光装置、半導体装置及び電子機器 - Google Patents

Description

本発明は、トランジスタを有する発光装置の構成に関する。本発明は特に、ガラス、プ
ラスチック等の絶縁体上に作製される薄膜トランジスタ(以後、ＴＦＴと表記する)を有す
るアクティブマトリクス型発光装置の構成に関する。また、このような発光装置を表示部
に用いた電子機器に関する。

近年、エレクトロルミネッセンス(Electro Luminescence：ＥＬ)素子等を始めとした
発光素子を用いた表示装置の開発が活発化している。発光素子は、自らが発光するために
視認性が高く、液晶表示装置(ＬＣＤ)等において必要なバックライトを必要としないため
に薄型化に適しているとともに、視野角にほとんど制限が無い。

ここで、ＥＬ素子とは、電場を加えることで発生するルミネッセンスが得られる発光層
を有する素子を指す。この発光層においては、一重項励起状態から基底状態に戻る際の発
光(蛍光)と、三重項励起状態から基底状態に戻る際の発光(燐光)とがあるが、本発明の発
光装置は、上述したいずれの発光形態であっても良い。

ＥＬ素子は、一対の電極(陽極と陰極)間に発光層が挟まれる形で構成され、通常、積層
構造をとっている。代表的には、イーストマン・コダック・カンパニーのＴａｎｇらが提
案した「陽極／正孔輸送層／発光層／電子輸送層／陰極」という積層構造が挙げられる。
この構造は非常に発光効率が高く、現在研究が進められているＥＬ素子の多くはこの構造
が採用されている。

また、これ以外にも、陽極と陰極との間に、「正孔注入層／正孔輸送層／発光層／電子
輸送層」または「正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層」の順に積
層する構造がある。本発明の発光装置に用いるＥＬ素子の構造としては、上述の構造のい
ずれを採用していても良い。また、発光層に対して蛍光性色素等をドーピングしても良い
。

本発明においては、ＥＬ素子において、陽極と陰極との間に設けられる全ての層を総称
してＥＬ層と呼ぶ。よって、上述の正孔注入層、正孔輸送層、発光層、電子輸送層、電子
注入層は、全てＥＬ素子に含まれ、陽極、ＥＬ層、および陰極で構成される発光素子をＥ
Ｌ素子と呼ぶ。

図３に、一般的な発光装置における画素の構成を示す。なお、代表的な発光装置として
、ＥＬ表示装置を例とする。図３に示した画素は、ソース信号線３０１、ゲート信号線３
０２、スイッチング用ＴＦＴ３０３、駆動用ＴＦＴ３０４、容量手段３０５、ＥＬ素子３
０６、電流供給線３０７、電源３０８を有している。

各部の接続関係について説明する。ここで、ＴＦＴはゲート、ソース、ドレインの３端
子を有するが、ソース、ドレインに関しては、ＴＦＴの構造上、明確に区別が出来ない。
よって、素子間の接続について説明する際は、ソース、ドレインのうち一方を第１の電極
、他方を第２の電極と表記する。ＴＦＴのＯＮ、ＯＦＦについて、各端子の電位等(ある
ＴＦＴのゲート・ソース間電圧等)について説明が必要な際には、ソース、ドレイン等と
表記する。

また、本発明において、ＴＦＴがＯＮしているとは、ＴＦＴのゲート・ソース間電圧が
そのしきい値を超え、ソース、ドレイン間に電流が流れる状態をいい、ＴＦＴがＯＦＦし
ているとは、ＴＦＴのゲート・ソース間電圧がそのしきい値を下回り、ソース、ドレイン
間に電流が流れていない状態をいう。

スイッチング用ＴＦＴ３０３のゲート電極は、ゲート信号線３０２に接続され、第１の
電極はソース信号線３０１に接続され、第２の電極は駆動用ＴＦＴ３０４のゲート電極に
接続されている。駆動用ＴＦＴ３０４の第１の電極は、電流供給線３０７に接続され、第
２の電極はＥＬ素子３０６の第１の電極に接続されている。ＥＬ素子３０６の第２の電極
は、電源３０８に接続されている。容量手段３０５は、駆動用ＴＦＴ３０４のゲート電極
と第１の電極との間に接続され、駆動用ＴＦＴ３０４のゲート・ソース間電圧を保持する
。

ゲート信号線３０２の電位が変化してスイッチング用ＴＦＴ３０３がＯＮすると、ソー
ス信号線３０１に入力されている映像信号は、駆動用ＴＦＴ３０４のゲート電極へと入力
される。入力された映像信号の電位に従って、駆動用ＴＦＴ３０４のゲート・ソース間電
圧が決定し、駆動用ＴＦＴ３０４のソース・ドレイン間を流れる電流(以下、ドレイン電
流と表記)が決定する。この電流はＥＬ素子３０６に供給されて発光する。

ところで、多結晶シリコン(ポリシリコン 以下Ｐ−Ｓｉ)で形成されたＴＦＴは、非晶
質シリコン(アモルファスシリコン 以下Ａ−Ｓｉ)で形成されたＴＦＴよりも電界効果移
動度が高く、ＯＮ電流が大きいため、発光装置に用いるトランジスタとしてより適してい
る。

反面、ポリシリコンで形成されたＴＦＴは、結晶粒界における欠陥に起因して、その電
気的特性にばらつきが生じやすいといった問題点を有している。

図３に示した画素において、画素を構成するＴＦＴのしきい値やＯＮ電流等の特性が画
素ごとにばらつくと、同じ映像信号を入力した場合にも、それに応じてＴＦＴのドレイン
電流の大きさが異なってくるため、ＥＬ素子３０６の輝度がばらつく。よってアナログ階
調の場合、問題となっていた。

そこで、ＴＦＴのしきい値等がＯＮ電流に影響しにくい領域を用いて、ＥＬ素子を輝度
１００％、０％の２つの状態のみで駆動するデジタル階調方式が提案されている。この方
式では、白、黒の２階調しか表現出来ないため、時間階調方式等と組み合わせて多階調化
を実現している。

デジタル階調方式と時間階調方式とを組み合わせた方法を用いる場合の発光装置の画素
の構成は、図４(Ａ)(Ｂ)に示したようなものがある。スイッチング用ＴＦＴ４０４、駆動
用ＴＦＴ４０５に加え、消去用ＴＦＴ４０６を用いることによって、発光時間の長さを細
かく制御することが可能となっている。

一方、アナログ階調方式を用いて、ＴＦＴのしきい値ばらつきを補正することの出来る
ものが提案されている（例えば、特許文献１参照）。

米国特許第６２２９５０６号明細書

図５に示すように、ソース信号線５０１、第１〜第３のゲート信号線５０２〜５０４、
ＴＦＴ５０５〜５０８、容量手段５０９(Ｃ₂)、５１０(Ｃ₁)、電流供給線５１２、ＥＬ素
子５１１を有する。

ＴＦＴ５０５のゲート電極は、第１のゲート信号線５０２に接続され、第１の電極は、
ソース信号線５０１に接続され、第２の電極は、容量手段５０９の第１の電極に接続され
ている。容量手段５０９の第２の電極は、容量手段５１０の第１の電極に接続され、容量
手段５１０の第２の電極は、電流供給線５１２に接続されている。ＴＦＴ５０６のゲート
電極は、容量手段５０９の第２の電極および容量手段５１０の第１の電極に接続され、第
１の電極は、電流供給線５１２に接続され、第２の電極は、ＴＦＴ５０７の第１の電極お
よびＴＦＴ５０８の第１の電極に接続されている。ＴＦＴ５０７のゲート電極は、第２の
ゲート信号線５０３に接続され、第２の電極は、容量手段５０９の第２の電極および容量
手段５１０の第１の電極に接続されている。ＴＦＴ５０８のゲート電極は、第３のゲート
信号線５０４に接続され、第２の電極は、ＥＬ素子５１１の第１の電極に接続されている
。ＥＬ素子５１１の第２の電極には、電源５１３によって一定電位が与えられ、電流供給
線５１２とは互いに電位差を有する。

図５(Ｂ)および図６(Ａ)〜(Ｆ)を用いて、動作について説明する。図５(Ｂ)は、ソース
信号線５０１、第１〜第３のゲート信号線５０２〜５０４に入力される映像信号およびパ
ルスのタイミングを示しており、図６に示す各動作にあわせて、I〜VIIIの区間に分割し
ている。また、図５に示した画素の一例では、４つのＴＦＴを用いて構成され、その極性
は全てＰチャネル型である。よって、ゲート電極にＬレベルが入力されてＯＮし、Ｈレベ
ルが入力されてＯＦＦするものとする。

まず、第１のゲート信号線５０２がＬレベルとなり、ＴＦＴ５０５がＯＮする(区間I)
。続いて第２、第３のゲート信号線がＬレベルとなり、ＴＦＴ５０７、５０８がＯＮする
。ここで、図６(Ａ)に示すように、容量手段５０９、５１０が充電され、容量手段５１０
が保持する電圧が、ＴＦＴ５０６のしきい値(Ｖ_th)を上回ったところで、ＴＦＴ５０６が
ＯＮする(区間II)。

続いて、第３のゲート信号線がＨレベルとなって、ＴＦＴ５０８がＯＦＦする。すると
、容量手段５０９、５１０に貯まっていた電荷が再び移動し、容量手段５１０に保持され
る電圧は、やがてＶ_thに等しくなる。このとき、図６(Ｂ)にも示すように、電流供給線５
１２、ソース信号線５０１の電位はいずれもＶ_DDであるので、容量手段５０９においても
、保持されている電圧はＶ_thに等しくなる。よって、やがてＴＦＴ５０６はＯＦＦする。

前述のように、容量手段５０９、５１０に保持されている電圧がＶ_thに等しくなったと
ころで、第２のゲート信号線５０３がＨレベルとなり、ＴＦＴ５０７がＯＦＦする(区間I
Ｖ)。この動作により、図６(Ｃ)に示すように、容量手段においてＶ_thが保持される。

このとき、容量手段５１０(Ｃ₁)に保持されている電荷Ｑ₁については、式(１)のような
関係が成立する。同時に、容量手段５０９(Ｃ₂)に保持されている電荷Ｑ₂においては、式
(２)のような関係が成立する。

続いて、図６(Ｄ)に示すように、映像信号の入力が行われる(区間Ｖ)。ソース信号線５
０１に映像信号が出力されて、その電位はＶ_DDから映像信号の電位Ｖ_Data(ここでは、Ｔ
ＦＴ５０６がＰチャネル型であるので、Ｖ_DD＞Ｖ_Dataとする。)となる。このときの、Ｔ
ＦＴ５０６のゲート電極の電位をＶ_Pとし、このノードにおける電荷をＱとすると、容量
手段５０９、５１０とを含めた電荷保存則により、式(３)、(４)のような関係が成立する
。

式(１)〜(４)より、ＴＦＴ５０６のゲート電極の電位Ｖ_Pは、式(５)で表される。

よって、ＴＦＴ５０６のゲート・ソース間電圧Ｖ_GSは、式(６)で表される。

式(６)右辺には、Ｖ_thの項が含まれる。すなわち、ソース信号線より入力される映像信
号には、その画素におけるＴＦＴ５０６のしきい値が上乗せされて容量手段５１０に保持
される。

映像信号の入力が完了すると、第１のゲート信号線５０２がＨレベルとなって、ＴＦＴ
５０５がＯＦＦする(区間ＶI)。その後、ソース信号線は所定の電位に戻る(区間ＶII)。
以上の動作によって、映像信号の画素への書き込み動作が完了する(図６(Ｅ))。

続いて、第３のゲート信号線がＬレベルとなり、ＴＦＴ５０８がＯＮし、ＥＬ素子に図
６(Ｆ)に示すように電流が流れることによってＥＬ素子が発光する。このときＥＬ素子に
流れる電流の値は、ＴＦＴ５０６のゲート・ソース間電圧に従ったものであり、ＴＦＴ５
０６を流れるドレイン電流Ｉ_DSは、式(７)で表される。

式(７)より、ＴＦＴ５０６のドレイン電流Ｉ_DSには、しきい値Ｖ_thの値に依存しないこ
とがわかる。よって、ＴＦＴ５０６のしきい値がばらついた場合にも、画素ごとにその値
を補正して映像信号に上乗せすることにより、映像信号の電位Ｖ_Dataに従った電流がＥＬ
素子に流れることがわかる。

しかし、前述の構成の場合、容量手段５０９、５１０の容量値がばらついた場合には、
ＴＦＴ５０６のドレイン電流Ｉ_DSがばらついてしまうことになる。そこで、本発明におい
ては、容量値のばらつきの影響を受けることのない構成によって、ＴＦＴのしきい値ばら
つきを補正することの出来る構成の画素を用いた発光装置を提供することを目的とする。

前述の方法によると、ＴＦＴ５０６のドレイン電流Ｉ_DSは、２つの容量手段５０９、５
１０の容量値に依存していた。つまり、しきい値を保持している状態(図６(Ｃ))から、映
像信号の書き込み(図６(Ｄ))に移るとき、容量手段Ｃ₁、Ｃ₂間においては電荷の移動があ
る。つまり、Ｃ₁の両電極間の電圧と、Ｃ₂の両電極間の電圧とは、図６(Ｃ)→図６(Ｄ)に
おいて変化する。そのとき、Ｃ₁、Ｃ₂の容量値にばらつきがあると、Ｃ₁の両電極間の電
圧と、Ｃ₂の両電極間の電圧もまたばらつくことになる。本発明においては、容量手段を
用いてしきい値を保存した後に、映像信号を入力する過程においては、容量手段において
電荷の移動がない。よって、容量手段の両電極間の電圧が変化しない。そのため、映像信
号にしきい値をそのまま上乗せすることによって補正を行うことが出来るため、ドレイン
電流が容量値のばらつきによる影響を受けないようにすることが出来る。

また、本発明におけるトランジスタとしては、主としてＴＦＴを用いて構成したものを
例として挙げているが、単結晶トランジスタ又は有機物を利用したトランジスタでもよい
。例えば、単結晶トランジスタとしては、ＳＯＩ技術を用いて形成されたトランジスタと
することができる。また、薄膜トランジスタとしては、活性層として多結晶半導体を用い
たものでも、非晶質半導体を用いたものでもよい。例えば、ポリシリコンを用いたＴＦＴ
や、アモルファスシリコンを用いたＴＦＴとすることができる。その他、バイポーラトラ
ンジスタや、カーボンナノチューブ等により形成されたトランジスタを用いても良い。

本発明の構成を以下に記す。

本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
電流供給線と、第１乃至第４のトランジスタと、容量手段とを少なくとも有し、
前記第１のトランジスタのゲート電極は、前記第２のトランジスタの第１の電極および
、前記容量手段の第１の電極と電気的に接続され、第１の電極は、前記電流供給線と電気
的に接続され、第２の電極は、前記第２のトランジスタの第２の電極および、前記第３の
トランジスタの第１の電極と電気的に接続され、
前記第２のトランジスタのゲート電極には、第１の信号が入力され、
前記第３のトランジスタのゲート電極には、第２の信号が入力され、
前記容量手段の第２の電極は、前記第４のトランジスタの第１の電極と電気的に接続さ
れ、
前記第４のトランジスタのゲート電極には、第３の信号が入力され、第２の電極は、前
記電流供給線と電気的に接続された構成を有することを特徴としている。

本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第１乃至第４のゲート信号線と、電流供給線と、第１乃至第５のトラ
ンジスタと、容量手段と、発光素子とを有し、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され
、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記容量手段の
第１の電極および、前記第２のトランジスタの第１の電極と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され
、第２の電極は、前記電流供給線と電気的に接続され、
前記容量手段の第２の電極は、前記第３のトランジスタの第１の電極および、前記第５
のトランジスタのゲート電極と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され
、第２の電極は、前記第４のトランジスタの第１の電極および、前記第５のトランジスタ
の第１の電極と電気的に接続され、
前記第４のトランジスタのゲート電極は、前記第４のゲート信号線と電気的に接続され
、第２の電極は、前記発光素子の第１の電極と電気的に接続され、
前記第５のトランジスタの第２の電極は、前記電流供給線と電気的に接続されているこ
とを特徴としている。

本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第１乃至第３のゲート信号線と、電流供給線と、第１乃至第５のトラ
ンジスタと、容量手段と、発光素子とを有し、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され
、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記容量手段の
第１の電極および、前記第２のトランジスタの第１の電極と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され
、第２の電極は、前記電流供給線と電気的に接続され、
前記容量手段の第２の電極は、前記第３のトランジスタの第１の電極および、前記第５
のトランジスタのゲート電極と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され
、第２の電極は、前記第４のトランジスタの第１の電極および、前記第５のトランジスタ
の第１の電極と電気的に接続され、
前記第４のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され
、第２の電極は、前記発光素子の第１の電極と電気的に接続され、
前記第５のトランジスタの第２の電極は、前記電流供給線と電気的に接続されているこ
とを特徴としている。

本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第１乃至第４のゲート信号線と、電流供給線と、第１乃至第５のトラ
ンジスタと、容量手段と、発光素子とを有し、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され
、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記第２のトラ
ンジスタの第１の電極および、前記容量手段の第１の電極と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され
、第２の電極は、前記第４のトランジスタの第１の電極および、前記第５のトランジスタ
の第１の電極と電気的に接続され、
前記容量手段の第２の電極は、前記第３のトランジスタの第１の電極および、前記第５
のトランジスタのゲート電極と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され
、第２の電極は、前記第５のトランジスタの第２の電極および、前記発光素子の第１の電
極と電気的に接続され、
前記第４のトランジスタのゲート電極は、前記第４のゲート信号線と電気的に接続され
、第２の電極は、前記電流供給線と電気的に接続されていることを特徴としている。

本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第１乃至第３のゲート信号線と、電流供給線と、第１乃至第５のトラ
ンジスタと、容量手段と、発光素子とを有し、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され
、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記第２のトラ
ンジスタの第１の電極および、前記容量手段の第１の電極と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され
、第２の電極は、前記第４のトランジスタの第１の電極および、前記第５のトランジスタ
の第１の電極と電気的に接続され、
前記容量手段の第２の電極は、前記第３のトランジスタの第１の電極および、前記第５
のトランジスタのゲート電極と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され
、第２の電極は、前記第５のトランジスタの第２の電極および、前記発光素子の第１の電
極と電気的に接続され、
前記第４のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され
、第２の電極は、前記電流供給線と電気的に接続されていることを特徴としている。

本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第１乃至第５のゲート信号線と、電流供給線と、第１乃至第６のトラ
ンジスタと、容量手段と、発光素子とを有し、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され
、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記容量手段の
第１の電極および、前記第２のトランジスタの第１の電極と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され
、第２の電極は、前記電流供給線と電気的に接続され、
前記容量手段の第２の電極は、前記第３のトランジスタの第１の電極および、前記第５
のトランジスタのゲート電極と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され
、第２の電極は、前記第４のトランジスタの第１の電極および、前記第５のトランジスタ
の第１の電極と電気的に接続され、
前記第４のトランジスタのゲート電極は、前記第４のゲート信号線と電気的に接続され
、第２の電極は、前記発光素子の第１の電極と電気的に接続され、
前記第５のトランジスタの第２の電極は、前記電流供給線と電気的に接続され、
前記第６のトランジスタのゲート電極は、前記第５のゲート信号線と電気的に接続され
、第１の電極は、前記第３のトランジスタの第１の電極もしくは、前記第３のトランジス
タの第２の電極と電気的に接続されていることを特徴としている。

本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第１乃至第４のゲート信号線と、電流供給線と、第１乃至第６のトラ
ンジスタと、容量手段と、発光素子とを有し、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され
、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記容量手段の
第１の電極および、前記第２のトランジスタの第１の電極と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され
、第２の電極は、前記電流供給線と電気的に接続され、
前記容量手段の第２の電極は、前記第３のトランジスタの第１の電極および、前記第５
のトランジスタのゲート電極と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され
、第２の電極は、前記第４のトランジスタの第１の電極および、前記第５のトランジスタ
の第１の電極と電気的に接続され、
前記第４のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され
、第２の電極は、前記発光素子の第１の電極と電気的に接続され、
前記第５のトランジスタの第２の電極は、前記電流供給線と電気的に接続され、
前記第６のトランジスタのゲート電極は、前記第４のゲート信号線と電気的に接続され
、第１の電極は、前記第３のトランジスタの第１の電極もしくは、前記第３のトランジス
タの第２の電極と電気的に接続されていることを特徴としている。

本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第１乃至第４のゲート信号線と、電流供給線と、第１乃至第６のトラ
ンジスタと、容量手段と、発光素子とを有し、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され
、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記容量手段の
第１の電極および、前記第２のトランジスタの第１の電極と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され
、第２の電極は、前記第５のトランジスタの第１の電極および、前記第６のトランジスタ
の第１の電極と電気的に接続され、
前記容量手段の第２の電極は、前記第３のトランジスタの第１の電極と、前記第５のト
ランジスタのゲート電極と、前記第６のトランジスタのゲート電極と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され
、第２の電極は、前記第４のトランジスタの第１の電極および、前記第５のトランジスタ
の第２の電極と電気的に接続され、
前記第４のトランジスタのゲート電極は、前記第４のゲート信号線と電気的に接続され
、第２の電極は、前記発光素子の第１の電極と電気的に接続され、
前記第６のトランジスタの第２の電極は、前記電流供給線と電気的に接続されているこ
とを特徴としている。

本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第１乃至第３のゲート信号線と、電流供給線と、第１乃至第６のトラ
ンジスタと、容量手段と、発光素子とを有し、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され
、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記容量手段の
第１の電極および、前記第２のトランジスタの第１の電極と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され
、第２の電極は、前記第５のトランジスタの第１の電極および、前記第６のトランジスタ
の第１の電極と電気的に接続され、
前記容量手段の第２の電極は、前記第３のトランジスタの第１の電極と、前記第５のト
ランジスタのゲート電極と、前記第６のトランジスタのゲート電極と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され
、第２の電極は、前記第４のトランジスタの第１の電極および、前記第５のトランジスタ
の第２の電極と電気的に接続され、
前記第４のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され
、第２の電極は、前記発光素子の第１の電極と電気的に接続され、
前記第６のトランジスタの第２の電極は、前記電流供給線と電気的に接続されているこ
とを特徴としている。

本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第１乃至第４のゲート信号線と、電流供給線と、第１乃至第６のトラ
ンジスタと、容量手段と、発光素子とを有し、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され
、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記容量手段の
第１の電極および、前記第２のトランジスタの第１の電極と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され
、第２の電極は、前記第５のトランジスタの第１の電極および、前記第６のトランジスタ
の第１の電極と電気的に接続され、
前記容量手段の第２の電極は、前記第３のトランジスタの第１の電極と、前記第５のト
ランジスタのゲート電極と、前記第６のトランジスタのゲート電極と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され
、第２の電極は、前記第４のトランジスタの第１の電極および、前記第５のトランジスタ
の第２の電極と電気的に接続され、
前記第４のトランジスタのゲート電極は、前記第４のゲート信号線と電気的に接続され
、第２の電極は、前記発光素子の第１の電極と電気的に接続され、
前記第６のトランジスタの第２の電極は、前記電流供給線と電気的に接続されているこ
とを特徴としている。

本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第１乃至第３のゲート信号線と、電流供給線と、第１乃至第６のトラ
ンジスタと、容量手段と、発光素子とを有し、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され
、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記容量手段の
第１の電極および、前記第２のトランジスタの第１の電極と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され
、第２の電極は、前記第５のトランジスタの第１の電極および、前記第６のトランジスタ
の第１の電極と電気的に接続され、
前記容量手段の第２の電極は、前記第３のトランジスタの第１の電極と、前記第５のト
ランジスタのゲート電極と、前記第６のトランジスタのゲート電極と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され
、第２の電極は、前記第４のトランジスタの第１の電極および、前記第５のトランジスタ
の第２の電極と電気的に接続され、
前記第４のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され
、第２の電極は、前記発光素子の第１の電極と電気的に接続され、
前記第６のトランジスタの第２の電極は、前記電流供給線と電気的に接続されているこ
とを特徴としている。

本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第１乃至第４のゲート信号線と、電流供給線と、第１乃至第６のトラ
ンジスタと、容量手段と、発光素子とを有し、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され
、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記容量手段の
第１の電極および、前記第２のトランジスタの第１の電極と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され
、第２の電極は、前記第５のトランジスタの第１の電極および、前記第６のトランジスタ
の第１の電極と電気的に接続され、
前記容量手段の第２の電極は、前記第３のトランジスタの第１の電極と、前記第５のト
ランジスタのゲート電極と、前記第６のトランジスタのゲート電極と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され
、第２の電極は、前記第５のトランジスタの第２の電極および、前記発光素子の第１の電
極と電気的に接続され、
前記第４のトランジスタのゲート電極は、前記第４のゲート信号線と電気的に接続され
、第１の電極は、前記第６のトランジスタの第２の電極と電気的に接続され、第２の電極
は、前記電流供給線と電気的に接続されていることを特徴としている。

本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第１乃至第３のゲート信号線と、電流供給線と、第１乃至第６のトラ
ンジスタと、容量手段と、発光素子とを有し、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され
、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記容量手段の
第１の電極および、前記第２のトランジスタの第１の電極と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され
、第２の電極は、前記第５のトランジスタの第１の電極および、前記第６のトランジスタ
の第１の電極と電気的に接続され、
前記容量手段の第２の電極は、前記第３のトランジスタの第１の電極と、前記第５のト
ランジスタのゲート電極と、前記第６のトランジスタのゲート電極と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され
、第２の電極は、前記第５のトランジスタの第２の電極および、前記発光素子の第１の電
極と電気的に接続され、
前記第４のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され
、第１の電極は、前記第６のトランジスタの第２の電極と電気的に接続され、第２の電極
は、前記電流供給線と電気的に接続されていることを特徴としている。

本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第１乃至第４のゲート信号線と、電流供給線と、第１乃至第６のトラ
ンジスタと、容量手段と、発光素子とを有し、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され
、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記容量手段の
第１の電極および、前記第２のトランジスタの第１の電極と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され
、第２の電極は、前記第４のトランジスタの第１の電極および、前記第５のトランジスタ
の第１の電極と電気的に接続され、
前記容量手段の第２の電極は、前記第３のトランジスタの第１の電極と、前記第５のト
ランジスタのゲート電極と、前記第６のトランジスタのゲート電極と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され
、第２の電極は、前記第５のトランジスタの第２の電極および、前記発光素子の第１の電
極と電気的に接続され、
前記第４のトランジスタのゲート電極は、前記第４のゲート信号線と電気的に接続され
、第２の電極は、前記第６のトランジスタの第１の電極と電気的に接続され、
前記第６のトランジスタの第２の電極は、前記電流供給線と電気的に接続されているこ
とを特徴としている。

本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第１乃至第３のゲート信号線と、電流供給線と、第１乃至第６のトラ
ンジスタと、容量手段と、発光素子とを有し、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され
、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記容量手段の
第１の電極および、前記第２のトランジスタの第１の電極と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され
、第２の電極は、前記第４のトランジスタの第１の電極および、前記第５のトランジスタ
の第１の電極と電気的に接続され、
前記容量手段の第２の電極は、前記第３のトランジスタの第１の電極と、前記第５のト
ランジスタのゲート電極と、前記第６のトランジスタのゲート電極と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され
、第２の電極は、前記第５のトランジスタの第２の電極および、前記発光素子の第１の電
極と電気的に接続され、
前記第４のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され
、第２の電極は、前記第６のトランジスタの第１の電極と電気的に接続され、
前記第６のトランジスタの第２の電極は、前記電流供給線と電気的に接続されているこ
とを特徴としている。

本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第１乃至第５のゲート信号線と、電流供給線と、第１乃至第７のトラ
ンジスタと、容量手段と、発光素子とを有し、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され
、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記容量手段の
第１の電極および、前記第２のトランジスタの第１の電極と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され
、第２の電極は、前記第５のトランジスタの第１の電極および、前記第６のトランジスタ
の第１の電極と電気的に接続され、
前記容量手段の第２の電極は、前記第３のトランジスタの第１の電極と、前記第５のト
ランジスタのゲート電極と、前記第６のトランジスタのゲート電極と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され
、第２の電極は、前記第５のトランジスタの第２の電極および、前記発光素子の第１の電
極と電気的に接続され、
前記第４のトランジスタのゲート電極は、前記第４のゲート信号線と電気的に接続され
、第１の電極は、前記第６のトランジスタの第２の電極と電気的に接続され、第２の電極
は、前記電流供給線と電気的に接続され、
前記第７のトランジスタのゲート電極は、前記第５のゲート信号線と電気的に接続され
、第１の電極は、前記第３のトランジスタの第１の電極もしくは、前記第３のトランジス
タの第２の電極と電気的に接続されていることを特徴としている。

本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第１乃至第４のゲート信号線と、電流供給線と、第１乃至第７のトラ
ンジスタと、容量手段と、発光素子とを有し、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され
、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記容量手段の
第１の電極および、前記第２のトランジスタの第１の電極と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され
、第２の電極は、前記第５のトランジスタの第１の電極および、前記第６のトランジスタ
の第１の電極と電気的に接続され、
前記容量手段の第２の電極は、前記第３のトランジスタの第１の電極と、前記第５のト
ランジスタのゲート電極と、前記第６のトランジスタのゲート電極と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され
、第２の電極は、前記第５のトランジスタの第２の電極および、前記発光素子の第１の電
極と電気的に接続され、
前記第４のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され
、第１の電極は、前記第６のトランジスタの第２の電極と電気的に接続され、第２の電極
は、前記電流供給線と電気的に接続され、
前記第７のトランジスタのゲート電極は、前記第４のゲート信号線と電気的に接続され
、第１の電極は、前記第３のトランジスタの第１の電極もしくは、前記第３のトランジス
タの第２の電極と電気的に接続されていることを特徴としている。

本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第１乃至第５のゲート信号線と、電流供給線と、第１乃至第７のトラ
ンジスタと、容量手段と、発光素子とを有し、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され
、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記容量手段の
第１の電極および、前記第２のトランジスタの第１の電極と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され
、第２の電極は、前記第４のトランジスタの第１の電極および、前記第５のトランジスタ
の第１の電極と電気的に接続され、
前記容量手段の第２の電極は、前記第３のトランジスタの第１の電極と、前記第５のト
ランジスタのゲート電極と、前記第６のトランジスタのゲート電極と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され
、第２の電極は、前記第５のトランジスタの第２の電極および、前記発光素子の第１の電
極と電気的に接続され、
前記第４のトランジスタのゲート電極は、前記第４のゲート信号線と電気的に接続され
、第２の電極は、前記第６のトランジスタの第１の電極と電気的に接続され、
前記第６のトランジスタの第２の電極は、前記電流供給線と電気的に接続され、
前記第７のトランジスタのゲート電極は、前記第５のゲート信号線と電気的に接続され
、第１の電極は、前記第３のトランジスタの第１の電極もしくは、前記第３のトランジス
タの第２の電極と電気的に接続されていることを特徴としている。

本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第１乃至第４のゲート信号線と、電流供給線と、第１乃至第７のトラ
ンジスタと、容量手段と、発光素子とを有し、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され
、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記容量手段の
第１の電極および、前記第２のトランジスタの第１の電極と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され
、第２の電極は、前記第４のトランジスタの第１の電極および、前記第５のトランジスタ
の第１の電極と電気的に接続され、
前記容量手段の第２の電極は、前記第３のトランジスタの第１の電極と、前記第５のト
ランジスタのゲート電極と、前記第６のトランジスタのゲート電極と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され
、第２の電極は、前記第５のトランジスタの第２の電極および、前記発光素子の第１の電
極と電気的に接続され、
前記第４のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され
、第２の電極は、前記第６のトランジスタの第１の電極と電気的に接続され、
前記第６のトランジスタの第２の電極は、前記電流供給線と電気的に接続され、
前記第７のトランジスタのゲート電極は、前記第４のゲート信号線と電気的に接続され
、第１の電極は、前記第３のトランジスタの第１の電極もしくは、前記第３のトランジス
タの第２の電極と電気的に接続されていることを特徴としている。

本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第１乃至第５のゲート信号線と、電流供給線と、第１乃至第７のトラ
ンジスタと、容量手段と、発光素子とを有し、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され
、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記第２のトラ
ンジスタの第１の電極と、前記第６のトランジスタの第１の電極と、前記容量手段の第１
の電極と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され
、第２の電極は、前記電流供給線と電気的に接続され、
前記容量手段の第２の電極は、前記第３のトランジスタの第１の電極と、前記第５のト
ランジスタのゲート電極と、前記第６のトランジスタのゲート電極および第２の電極と電
気的に接続され、
前記第３のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され
、第２の電極は、前記第４のトランジスタの第１の電極および、前記第５のトランジスタ
の第１の電極と電気的に接続され、
前記第４のトランジスタのゲート電極は、前記第４のゲート信号線と電気的に接続され
、第２の電極は、前記発光素子の第１の電極と電気的に接続され、
前記第５のトランジスタの第２の電極は、前記電流供給線と電気的に接続され、
前記第７のトランジスタは、前記第１のトランジスタの第２の電極と前記第６のトラン
ジスタの第１の電極との間、前記第３のトランジスタの第１の電極と第６のトランジスタ
の第２の電極との間、もしくは、前記第３のトランジスタの第１の電極と前記第６のトラ
ンジスタのゲート電極との間のいずれかに設けられ、そのゲート電極は、前記第５のゲー
ト信号線と電気的に接続されていることを特徴としている。

本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第１乃至第４のゲート信号線と、電流供給線と、第１乃至第７のトラ
ンジスタと、容量手段と、発光素子とを有し、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され
、第１の電極は、前記ソース信号線と電気的に接続され、第２の電極は、前記第２のトラ
ンジスタの第１の電極と、前記第６のトランジスタの第１の電極と、前記容量手段の第１
の電極と電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され
、第２の電極は、前記電流供給線と電気的に接続され、
前記容量手段の第２の電極は、前記第３のトランジスタの第１の電極と、前記第５のト
ランジスタのゲート電極と、前記第６のトランジスタのゲート電極および第２の電極と電
気的に接続され、
前記第３のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され
、第２の電極は、前記第４のトランジスタの第１の電極および、前記第５のトランジスタ
の第１の電極と電気的に接続され、
前記第４のトランジスタのゲート電極は、前記第３のゲート信号線と電気的に接続され
、第２の電極は、前記発光素子の第１の電極と電気的に接続され、
前記第５のトランジスタの第２の電極は、前記電流供給線と電気的に接続され、
前記第７のトランジスタは、前記第１のトランジスタの第２の電極と前記第６のトラン
ジスタの第１の電極との間、前記第３のトランジスタの第１の電極と第６のトランジスタ
の第２の電極との間、もしくは、前記第３のトランジスタの第１の電極と前記第６のトラ
ンジスタのゲート電極との間のいずれかに設けられ、そのゲート電極は、前記第４のゲー
ト信号線と電気的に接続されていることを特徴としている。

本発明の発光装置においては、
前記第２のトランジスタと、前記第３のトランジスタとは同一極性であっても良い。

本発明の発光装置においては、
前記第５のトランジスタのゲート長をＬ₁、チャネル幅をＷ₁とし、前記第６のトランジ
スタのゲート長をＬ₂、チャネル幅をＷ₂としたとき、
（Ｗ₁／Ｌ₁）＞（Ｗ₂／Ｌ₂）
が成立するものを含んでいる。

本発明の発光装置においては、
前記第５のトランジスタのゲート長をＬ₁、チャネル幅をＷ₁とし、前記第６のトランジ
スタのゲート長をＬ₂、チャネル幅をＷ₂としたとき、
（Ｗ₁／Ｌ₁）＜（Ｗ₂／Ｌ₂）
が成立するものを含んでいる。

本発明の発光装置は、
前記第６のトランジスタの第２の電極は、前記電流供給線と互いに電位差を有する電源
線もしくは、当該画素を制御する前記ゲート信号線を除くいずれか１本のゲート信号線と
電気的に接続されていても良い。

本発明の発光装置は、
前記第７のトランジスタの第２の電極は、前記電流供給線と互いに電位差を有する電源
線もしくは、当該画素を制御する前記ゲート信号線を除くいずれか１本のゲート信号線と
電気的に接続されていても良い。

本発明の発光装置は、
前記発光素子の第２の電極は、前記電流供給線と互いに電位差を有する電源線と電気的
に接続されていても良い。

本発明の発光装置においては、
前記画素は、保持容量手段を有し、
前記保持容量手段の第１の電極は、前記第１のトランジスタの第２の電極と電気的に接
続され、第２の電極には一定電位が与えられ、前期ソース信号線より入力される映像信号
を保持することを特徴としている。

本発明の発光装置の駆動方法は、
発光素子が備えられた画素を有する発光装置の駆動方法であって、
前記画素は、ソース信号線と、電流供給線と、発光素子に所望の電流を供給するトラン
ジスタと、発光素子と、容量手段とを少なくとも有し、
前記容量手段に電荷を蓄積する第１のステップと、
前記容量手段の両電極間の電圧を、前記トランジスタのしきい値電圧に等しい電圧に収
束する第２のステップと、
前記ソース信号線より映像信号を入力する第３のステップと、
前記映像信号の電位に、前記しきい値電圧を加えて、前記トランジスタのゲート電極に
印加し、前記トランジスタを介して、電流を前記発光素子に供給し、発光する第４のステ
ップとを有し、
少なくとも前記第３のステップにおいて、前記容量手段の両電極間の電圧が一定であり
、
少なくとも前記第１および第２のステップにおいて、前記第１のトランジスタは非導通
状態となることを特徴としている。

本発明の発光装置の駆動方法は、
発光素子が備えられた画素を有する発光装置の駆動方法であって、
前記画素は、
電流供給線と、第１乃至第３のトランジスタと、容量手段とを少なくとも有し、
前記第１のトランジスタのゲート電極は、前記第２のトランジスタの第１の電極および
、前記容量手段の第１の電極と電気的に接続され、第１の電極は、前記電流供給線と電気
的に接続され、第２の電極は、前記第２のトランジスタの第２の電極および、前記第３の
トランジスタの第１の電極と電気的に接続され、
前記第２のトランジスタのゲート電極より、第１の信号が入力され、
前記第３のトランジスタのゲート電極より、第２の信号が入力され、
前記容量手段の第２の電極は、前記第４のトランジスタの第１の電極と電気的に接続さ
れ、かつ前記容量手段の第２の電極より、映像信号が入力され、
前記第４のトランジスタのゲート電極より、第３の信号が入力され、第２の電極は、前
記電流供給線と電気的に接続され、
前記第１乃至第３の信号を入力して前記第２乃至第４のトランジスタを導通することに
よって、前記容量手段に電荷を蓄積する第１のステップと、
前記第３のトランジスタを非導通とし、かつ前記第１、第３の信号を入力して前記第２
、第４のトランジスタを導通することによって、前記容量手段に保持される電圧を、前記
第１のトランジスタのしきい値電圧と等しい値に収束する第２のステップと、
前記第２乃至第４のトランジスタを非導通とし、前記容量手段の第２の電極より、前記
映像信号が入力される第３のステップと、
前記第２、第４のトランジスタを非導通とし、かつ前記第２の信号を入力して前記第３
のトランジスタを導通することによって、前記第１、第３のトランジスタのソース・ドレ
イン間を電流が流れる第４のステップとを有し、
少なくとも第３のステップにおいて、前記容量手段の両電極間の電圧が一定であること
を特徴としている。

本発明によると、容量手段の容量値等のばらつきの影響等を受けることなく、正常に画
素ごとのＴＦＴのしきい値ばらつきを補正することが出来る。さらに、電荷の充電を行う
期間と、ゲート信号線を選択して映像信号を画素に書き込む期間とを独立して設けること
が出来るため、それぞれの動作に時間の余裕を持って行わせることが可能である。よって
、回路の高速動作が可能となり、特にデジタル階調方式と時間階調方式とを組み合わせた
方法によって表示を行う際に、よりビット数の高い映像信号を用いて高品質な映像の表示
が可能となる。

従来例と比べても、より簡単な動作原理に基づいており、さらに素子数等が大きく増加
することがないため、開口率等が低くなる心配もなく、大変効果的といえる。

図１(Ａ)に、本発明の一実施形態を示す。ソース信号線１０１、第１〜第４のゲート信
号線１０２〜１０５、第１〜第５のＴＦＴ１０６〜１１０、第１および第２の容量手段１
１１、１１５、ＥＬ素子１１２、電流供給線１１３、電源線１１４を有する。

第１のＴＦＴ１０６のゲート電極は、第１のゲート信号線１０２に接続され、第１の電
極は、ソース信号線１０１に接続され、第２の電極は、第２のＴＦＴ１０７の第１の電極
に接続されている。第２のＴＦＴ１０７のゲート電極は、第２のゲート信号線１０３に接
続され、第２の電極は、電流供給線１１３に接続されている。第１の容量手段１１１の第
１の電極は、第２のＴＦＴ１０７の第１の電極に接続され、第２の電極は、第３のＴＦＴ
１０８の第１の電極に接続されている。第３のＴＦＴ１０８のゲート電極は、第３のゲー
ト信号線１０４に接続され、第２の電極は、第４のＴＦＴ１０９の第１の電極に接続され
ている。第４のＴＦＴ１０９のゲート電極は、第４のゲート信号線１０５に接続され、第
２の電極は、ＥＬ素子１１２の第１の電極に接続されている。第５のＴＦＴ１１０のゲー
ト電極は、第３のＴＦＴ１０８の第１の電極、および第１の容量手段１１１の第２の電極
に接続され、第１の電極は、第３のＴＦＴ１０８の第２の電極、および第４のＴＦＴ１０
９の第１の電極に接続され、第２の電極は、電流供給線１１３に接続されている。第２の
容量手段１１５は、第１のＴＦＴ１０６の第２の電極と、電流供給線１１３との間に配置
され、ソース信号線１０１より入力される映像信号の電位を保持する。第２の容量手段１
１５に関しては、特に設けなくとも動作は可能である。ＥＬ素子１１２の第２の電極には
、電源線１１４によって一定電位が与えられ、電流供給線１１３とは互いに電位差を有す
る。

図１(Ｂ)および図２(Ａ)〜(Ｆ)を用いて、動作について説明する。図１(Ｂ)は、ソース
信号線１０１、第１〜第４のゲート信号線１０２〜１０５に入力される映像信号およびパ
ルスのタイミングを示しており、図２に示す各動作にあわせて、I〜ＶIの区間に分割して
いる。また、図１(Ａ)に示した構成においては、第１〜第３のＴＦＴ１０６〜１０８はＮ
チャネル型、第４のＴＦＴ１０９および第５のＴＦＴ１１０はＰチャネル型としている。
図５(Ａ)に示したように、全てＰチャネル型のＴＦＴを用いて構成することも可能である
が、第１のＴＦＴ１０６〜第３のＴＦＴ１０８は、ここではＮチャネル型としている。Ｎ
チャネル型ＴＦＴにおいては、ゲート電極にＨレベルが入力されてＯＮし、Ｌレベルが入
力されてＯＦＦするものとする。Ｐチャネル型ＴＦＴにおいては、ゲート電極にＬレベル
が入力されてＯＮし、Ｈレベルが入力されてＯＦＦするものとする。

なお、簡単のため、第２の容量手段１１５は、図２(Ａ)〜(Ｆ)においては省略する。

まず、第２、第３のゲート信号線１０３、１０４がＨレベル、第４のゲート信号線１０
５がＬレベルとなり、ＴＦＴ１０７〜１０９がＯＮする(区間I)。これにより、図２(Ａ)
で示すような電流が生じ、容量手段１１１が充電される。容量手段１１１が保持する電圧
が、ＴＦＴ１１０のしきい値(Ｖ_th)を上回ったところで、ＴＦＴ１１０がＯＮする。

その後、第４のゲート信号線１０５がＨレベルとなり、ＴＦＴ１０９がＯＦＦする(区
間II)。これにより、電流供給線１１３−ＥＬ素子１１２間の電流パスが閉じるため、電
流が停止する。一方、図２に示すように、容量手段１１１に貯まっていた電荷が再び移動
を始める。容量手段１１１の両電極間の電圧はすなわち、ＴＦＴ１１０のゲート・ソース
間電圧であるから、この電圧がＶ_thに等しくなったところでＴＦＴ１１０はＯＦＦし、電
荷の移動も終了する(図２(Ｂ))。

その後、第２、第３のゲート信号線１０３、１０４がいずれもＬレベルとなり、ＴＦＴ
１０７、１０８がＯＦＦする。よって、容量手段１１１には、図２(Ｃ)に示すように、Ｔ
ＦＴ１１０のしきい値電圧が保持される。

続いて、第１のゲート信号線１０２がＨレベルとなり、ＴＦＴ１０６がＯＮする(区間I
Ｖ)。ソース信号線１０１には、映像信号が出力されて、その電位はＶ_DDから映像信号の
電位Ｖ_Data(ここでは、ＴＦＴ１１０がＰチャネル型であるので、Ｖ_DD＞Ｖ_Dataとする。)
となる。ここで、容量手段１１１においては、先程のＶ_thがそのまま保持されているので
、ＴＦＴ１１０のゲート電極の電位は、ソース信号線１０１から入力される映像信号電位
Ｖ_Dataに、さらにしきい値Ｖ_thを加えた電位となる。よってＴＦＴ１１０がＯＮする(図
２(Ｄ))。

やがて映像信号の書き込みが完了すると、第１のゲート信号線１０２がＬレベルとなり
、ＴＦＴ１０６がＯＦＦする(区間Ｖ)。その後、ソース信号線への映像信号の出力も終了
し、その電位はＶ_DDに戻る(図２(Ｅ))。

続いて、第４のゲート信号線１０５がＬレベルとなり、ＴＦＴ１０９がＯＮする(区間
ＶI)。ＴＦＴ１１０は既にＯＮしているので、電流供給線１１３からＥＬ素子１１２に電
流が流れることによってＥＬ素子１１２が発光する(図２(Ｆ))。このとき、ＥＬ素子１１
２に流れる電流値は、ＴＦＴ１１０のゲート・ソース間電圧に従ったものであり、このと
きのＴＦＴ１１０のゲート・ソース間電圧は、(Ｖ_DD−(Ｖ_Data＋Ｖ_th))である。ここで仮
に、ＴＦＴ１１０のしきい値Ｖ_thが各画素間でばらついたとしても、そのばらつきに応じ
た電圧が、各画素の容量手段１１１に保持される。よって、ＥＬ素子１１２の輝度は、し
きい値のばらつきに影響されることがない。

以上のような動作によって、映像信号の書き込みから発光を行う。本発明においては、
容量手段１１１の容量結合によって、映像信号の電位を、ＴＦＴ１１０のしきい値分だけ
オフセットすることが出来る。よって、前述のように他の素子の特性ばらつき等に影響さ
れることなく、正確にしきい値補正を行うことが可能である。

図２６(Ａ)(Ｂ)に、従来例と本発明におけるしきい値補正の動作を簡単に説明する図を
示す。図２６(Ａ)においては、映像信号入力の際、２つの容量手段Ｃ₁、Ｃ₂間において電
荷が保存され、かつ電荷の移動が生ずるため、ＥＬ素子に電流を供給するＴＦＴのゲート
・ソース間電圧Ｖ_GSは、図２６(Ａ)の(iii)に示すように、容量値Ｃ₁、Ｃ₂を項に含む式
で表される。よって、容量値Ｃ１、Ｃ２にばらつきが生じた場合、ＴＦＴのゲート・ソー
ス間電圧がばらつくことになる。

これに対して本発明の場合、容量手段において電荷が保存されるが、映像信号入力の際
は、図２６(Ｂ)の(iii)に示すように、電荷の移動が生じない。つまり、映像信号の電位
にしきい値電圧を上乗せした電位がそのままＴＦＴのゲート電極に印加されるため、より
ＴＦＴのゲート・ソース間電圧をばらつきにくくすることが出来る。

また、画素の選択タイミング、すなわちある画素に映像信号が書き込まれるタイミング
は、ソース信号線１０１への信号入力タイミングおよび第１のゲート信号線１０２の選択
タイミングによる。すなわち、ある画素における初期化や、容量手段への電荷の充電とい
った動作を、映像信号の書き込みタイミングとは独立して行うことが出来る。これらの動
作は複数行が並行して行われていても良いので、異なる行において、第２〜第４のゲート
信号線の選択タイミング等は重複しても良い。そのため、図１(Ｂ)において※で示した期
間、つまりしきい値電圧を保存する動作を行う期間を長くとることが出来る。

また、図１(Ａ)において、ＴＦＴ１０９の配置を変更したものとして、図２０(Ａ)のよ
うな構成としても良い。図に付した番号は図１(Ａ)と同様であり、ＴＦＴ１０９を、ＴＦ
Ｔ１１０の第１の電極とＥＬ素子１１２の間から、ＴＦＴ１１０の第２の電極およびＴＦ
Ｔ１０７の第２の電極と、電流供給線１１３の間に移動したものである。

なお、本実施形態において示した構成におけるＴＦＴの極性はあくまでも一例であり、
その極性を限定するものではないことを付記する。

図１に示した本発明の実施形態においては、１画素あたり４本のゲート信号線を用いて
制御しているが、第２、第３のゲート信号線１０３、１０４によって制御されるＴＦＴ１
０７、１０８の動作タイミングは、図１(Ｂ)に示すように同時であるので、ＴＦＴ１０７
、１０８の極性が同じであるならば、これらを同一のゲート信号線によって制御するなど
して、ゲート信号線の本数を減らすことも出来る。この場合、開口率を高くすることが出
来る。

以下に、本発明の実施例について記載する。

本実施例においては、映像信号にアナログ映像信号を用いて表示を行う発光装置の構成
について説明する。図７(Ａ)に、発光装置の構成例を示す。基板７０１上に、複数の画素
がマトリクス状に配置された画素部７０２を有し、画素部周辺には、ソース信号線駆動回
路７０３および、第１〜第４のゲート信号線駆動回路７０４〜７０７を有している。図７
(Ａ)においては、４組のゲート信号線駆動回路を用い、図１に示した画素における第１〜
第４のゲート信号線をそれぞれ制御するものである。

ソース信号線駆動回路７０３、第１〜第３のゲート信号線駆動回路７０４〜７０６に入
力される信号は、フレキシブルプリント基板(Flexible Print Circuit：ＦＰＣ)７０８を
介して外部より供給される。

図７(Ｂ)に、ソース信号線駆動回路の構成例を示す。これは、映像信号にアナログ映像
信号を用いて表示を行うためのソース信号線駆動回路であり、シフトレジスタ７１１、バ
ッファ７１２、サンプリング回路７１３を有している。特に図示していないが、必要に応
じてレベルシフタ等を追加しても良い。

ソース信号線駆動回路の動作について説明する。図８(Ａ)に、より詳細な構成を示した
ので、そちらを参照する。

シフトレジスタ８０１は、フリップフロップ回路(ＦＦ)８０２等を複数段用いてなり、
クロック信号(Ｓ−ＣＬＫ)、クロック反転信号(Ｓ−ＣＬＫｂ)、スタートパルス(Ｓ−Ｓ
Ｐ)が入力される。これらの信号のタイミングに従って、順次サンプリングパルスが出力
される。

シフトレジスタ８０１より出力されたサンプリングパルスは、バッファ８０３等を通っ
て増幅された後、サンプリング回路へと入力される。サンプリング回路８０４は、サンプ
リングスイッチ(ＳＷ)８０５を複数段用いてなり、サンプリングパルスが入力されるタイ
ミングに従って、ある列で映像信号のサンプリングを行う。具体的には、サンプリングス
イッチにサンプリングパルスが入力されると、サンプリングスイッチ８０５がＯＮし、そ
のときに映像信号が有する電位が、サンプリングスイッチを介して各々のソース信号線へ
と出力される。

続いて、ゲート信号線駆動回路の動作について説明する。図７(Ｃ)に示した、第１、第
２のゲート信号線駆動回路７０４、７０５、および第３、第４のゲート信号線駆動回路７
０６、７０７についての詳細な構成を図８(Ｂ)に示した。第１のゲート信号線駆動回路は
、シフトレジスタ回路８１１、バッファ８１２を有し、クロック信号(Ｇ−ＣＬＫ１)、ク
ロック反転信号(Ｇ−ＣＬＫｂ１)、スタートパルス(Ｇ−ＳＰ１)に従って駆動される。第
２のゲート信号線駆動回路は、シフトレジスタ回路８１３、バッファ８１４を有し、クロ
ック信号(Ｇ−ＣＬＫ２)、クロック反転信号(Ｇ−ＣＬＫｂ２)、スタートパルス(Ｇ−Ｓ
Ｐ２)に従って駆動される。

シフトレジスタ〜バッファの動作については、ソース信号線駆動回路の場合と同様であ
る。バッファによって増幅された選択パルスは、それぞれのゲート信号線を選択する。第
１のゲート信号線駆動回路によって、第１のゲート信号線Ｇ₁₁、Ｇ₂₁、・・・、Ｇ_m1が順
次選択され、第２のゲート信号線駆動回路によって、第２のゲート信号線Ｇ₁₂、Ｇ₂₂、・
・・、Ｇ_m2が順次選択される。図示していないが、第３のゲート信号線駆動回路について
も第１、第２のゲート信号線駆動回路と同様であり、第３のゲート信号線Ｇ₁₃、Ｇ₂₃、・
・・、Ｇ_m3が順次選択される。選択された行において、実施形態にて説明した手順により
、画素に映像信号が書き込まれて発光する。

なお、ここではシフトレジスタの一例として、フリップフロップを複数段用いてなるも
のを図示したが、デコーダ等によって、信号線を選択出来るような構成としていても良い
。

本実施例においては、映像信号にデジタル映像信号を用いて表示を行う発光装置の構成
について説明する。図９(Ａ)に、発光装置の構成例を示す。基板９０１上に、複数の画素
がマトリクス状に配置された画素部９０２を有し、画素部周辺には、ソース信号線駆動回
路９０３および、第１〜第４のゲート信号線駆動回路９０４〜９０７を有している。図９
(Ａ)においては、４組のゲート信号線駆動回路を用い、図１に示した画素における第１〜
第４のゲート信号線をそれぞれ制御するものである。

ソース信号線駆動回路９０３、第１〜第４のゲート信号線駆動回路９０４〜９０７に入
力される信号は、フレキシブルプリント基板(Flexible Print Circuit：ＦＰＣ)９０８を
介して外部より供給される。

図９(Ｂ)に、ソース信号線駆動回路の構成例を示す。これは、映像信号にデジタル映像
信号を用いて表示を行うためのソース信号線駆動回路であり、シフトレジスタ９１１、第
１のラッチ回路９１２、第２のラッチ回路９１３、Ｄ／Ａ変換回路９１４を有している。
特に図示していないが、必要に応じてレベルシフタ等を追加しても良い。

第１〜第４のゲート信号線駆動回路９０４〜９０７については、実施例１にて示したも
のと同様で良いので、ここでは図示および説明を省略する。

ソース信号線駆動回路の動作について説明する。図１０(Ａ)に、より詳細な構成を示し
たので、そちらを参照する。

シフトレジスタ１００１は、フリップフロップ回路(ＦＦ)１０１０等を複数段用いてな
り、クロック信号(Ｓ−ＣＬＫ)、クロック反転信号(Ｓ−ＣＬＫｂ)、スタートパルス(Ｓ
−ＳＰ)が入力される。これらの信号のタイミングに従って、順次サンプリングパルスが
出力される。

シフトレジスタ１００１より出力されたサンプリングパルスは、第１のラッチ回路１０
０２に入力される。第１のラッチ回路１００２には、デジタル映像信号が入力されており
、サンプリングパルスが入力されるタイミングに従って、各段でデジタル映像信号を保持
していく。ここでは、デジタル映像信号は３ビット入力されており、各ビットの映像信号
を、それぞれの第１のラッチ回路において保持する。１つのサンプリングパルスによって
、ここでは３つの第１のラッチ回路が並行して動作する。

第１のラッチ回路１００２において、最終段までデジタル映像信号の保持が完了すると
、水平帰線期間中に、第２のラッチ回路１００３にラッチパルス(Ｌａｔｃｈ Ｐｕｌｓ
ｅ)が入力され、第１のラッチ回路１００２に保持されていたデジタル映像信号は、一斉
に第２のラッチ回路１００３に転送される。その後、第２のラッチ回路１００３に保持さ
れたデジタル映像信号は、１行分が同時に、Ｄ／Ａ変換回路１００４へと入力される。

第２のラッチ回路１００３に保持されたデジタル映像信号がＤ/Ａ変換回路１００４に
入力されている間、シフトレジスタ１００１においては再びサンプリングパルスが出力さ
れる。以後、この動作を繰り返し、１フレーム分の映像信号の処理を行う。

Ｄ／Ａ変換回路１００４においては、入力されるデジタル映像信号をデジタル−アナロ
グ変換し、アナログ電圧を有する映像信号としてソース信号線に出力する。

前記の動作が、１水平期間内に、全段にわたって同時に行われる。よって、全てのソー
ス信号線に映像信号が出力される。

なお、実施例１においても述べたとおり、シフトレジスタの代わりにデコーダ等を用い
て、信号線を選択出来るような構成としていても良い。

実施例２においては、デジタル映像信号はＤ／Ａ変換回路によってデジタル−アナログ
変換を受け、画素に書き込まれるが、本発明の発光装置は、時間階調方式によって階調表
現を行うことも出来る。この場合には、図１０(Ｂ)に示すように、Ｄ／Ａ変換回路を必要
とせず、階調表現は、ＥＬ素子の発光時間の長短によって制御されるので、各ビットの映
像信号を並列処理する必要がないため、第１および第２のラッチ回路も１ビット分で良い
。このとき、デジタル映像信号は、各ビットが直列に入力され、順次ラッチ回路に保持さ
れ、画素に書き込まれる。

また、時間階調方式によって階調表現を行う場合、図１において、第４のＴＦＴ１０９
を消去用ＴＦＴとして用いることが出来る。この場合、第４のＴＦＴ１０９は、消去期間
中を通じてＯＦＦしている必要があり、そのためには、第４のゲート信号線１０５は、消
去用ゲート信号線駆動回路を用いて制御する。通常、ゲート信号線を選択するゲート信号
線駆動回路の場合、１水平期間内に１つもしくは複数のパルスを出力するが、消去用ゲー
ト信号線駆動回路の場合、消去期間中は継続して第４のＴＦＴ１０９をＯＦＦさせつづけ
なければならないため、独立した駆動回路を用いる。

図２４に、時間階調方式による一例を示す。図２４(Ａ)は、４ビットの階調を得るため
のタイミングチャートであり、各ビットのアドレス(書き込み)期間Ｔａ１〜Ｔａ４と、サ
ステイン(発光)期間Ｔｓ１〜Ｔｓ４と、消去期間Ｔｅ１〜Ｔｅ４とを有する。

アドレス(書き込み)期間は、１画面分の画素に映像信号を入力する動作に要する期間で
あるから、各ビットで等しい長さである。これに対し、サステイン(発光)期間は、その長
さを１：２：４：・・・：２^(n-1)と、２のべき乗の比とし、発光する期間の合計によっ
て、階調を表現する。図２４(Ａ)の例では、４ビットであるので、サステイン(発光)期間
の長さは、１：２：４：８となっている。

消去期間については、本来は、サステイン(発光)期間が短い場合に、アドレス(書き込
み)期間が重複し、異なるゲート信号線が同時に選択されることのないように設けるもの
としている。

図２４(Ｂ)は、図１における第１のゲート信号線に入力されるパルスのタイミングを示
したものである。このゲート信号線が１行目〜最終行まで選択される期間が、アドレス(
書き込み)期間にあたる。

図２４(Ｃ)は、図１における第２、第３のゲート信号線に入力されるパルスのタイミン
グを示したものである。ここでは、第２、第３のゲート信号線を共通として駆動している
。ここでＨレベルとなっている期間が、しきい値保存を行う期間であり、各サブフレーム
期間において、アドレス期間の前に行う。

図２４(Ｄ)は、図１における第４のゲート信号線に入力されるパルスのタイミングを示
したものである。２４０１で示される期間が発光期間である。つまり、消去期間は、第４
のゲート信号線にＨレベルを入力することによって設けている。２４０２で示される期間
は、しきい値保存動作を行う際、図２(Ａ)に記載のように、この期間にＴＦＴ１０９がＯ
Ｎする必要があるためにＬレベルが入力される。

図２４においては、しきい値保存は、消去期間中に行うように記載しているが、この期
間は発光していても構わない。つまり、上位ビットにおいては必ずしも消去期間を設けず
、サステイン(発光)期間中にしきい値保存を行っても良い。

図２４(Ｂ)、(Ｃ)のようなパルスは、従来のゲート信号線駆動回路の構成によって容易
に作ることが出来るが、図２４(Ｄ)のようなパルスはやや工夫が必要となる。本実施例で
は、図２５(Ａ)に示すように、ゲート信号線駆動回路を２相構成とし、図２５(Ｂ)に示す
ように、α、βのノードにそれぞれ現れるパルスをＯＲ回路を用いて組み合わせ、所望の
パルスを得ている。

ここまで紹介した発光装置においては、第１〜第４のゲート信号線を制御するために、
第１〜第４のゲート信号線駆動回路をそれぞれ動作させることによって行っていた。この
ような構成とするメリットとしては、各ゲート信号線の選択タイミングを独立して変更さ
せることが出来るため、様々な駆動方法に対してある程度の対応が可能な点がある。反面
、基板内で駆動回路の占有面積が増大するため、表示領域の周辺が大きくなる、すなわち
狭額縁化が困難となるデメリットがある。

図１１(Ａ)は、そのような問題を解決するための一構成例を示している。図１１(Ａ)に
おいて、シフトレジスタ１１１１、バッファ１１１２を有する点は他の実施例にて用いた
ゲート信号線駆動回路と同様であるが、本実施例においては、バッファの後にパルス分割
回路１１１３を追加した。詳細な構成を図１１(Ｂ)に示す。

パルス分割回路１１１３は、ＮＡＮＤ１１１６、インバータ１１１７を複数用いてなる
。バッファ出力と、外部入力される分割信号(ＭＰＸ)とのＮＡＮＤをとることにより、１
つのゲート信号線駆動回路によって、異なるパルスで制御される２つのゲート信号線を制
御することが出来る。図１１の場合、第１のゲート信号線と、第２のゲート信号線とを、
１つのゲート信号線駆動回路によって制御する。

分割信号(ＭＰＸ)と、それぞれのゲート信号線の選択タイミングを図１２に示した。Ｇ
₁₁、Ｇ₂₁、・・・、Ｇ_m1は、バッファ出力がそのまま選択パルスとして用いられる。一方
、バッファ出力がＨレベル、さらに分割信号がＨレベルのとき、ＮＡＮＤ出力はＬレベル
となり、さらにインバータを介してＨレベルが出力され、こちらのパルスによって、Ｇ₁₂
、Ｇ₂₂、・・・、Ｇ_m2が選択される。

本発明において、発光時にＥＬ素子に電流を供給するためのＴＦＴ(図１(Ａ)における
ＴＦＴ１１０)は、ＥＬ素子の劣化によって輝度がばらつくのを抑えるため、飽和領域で
動作させるのが望ましい。このとき、飽和領域における電流が、ＴＦＴ１１０のソース・
ドレイン間電圧が変化してもほぼ一定となるようにするため、ゲート長Ｌを大きくしてい
る。

このとき、容量手段においてしきい値を保持する際の動作は、一度容量手段にはＴＦＴ
のしきい値を上回る電圧を与え、その状態からしきい値電圧に収束させているが、ＴＦＴ
のゲート長Ｌが大きい場合、ゲート容量等によってこの動作に時間を要する。そこで本実
施例においては、このような場合における高速動作を実現する構成について説明する。

図１８(Ａ)に、画素の構成を示す。図１(Ａ)にて示した画素に、ＴＦＴ１８１７、１８
１８、およびＴＦＴ１８１８を制御するための第５のゲート信号線１８１６が追加されて
いる。また、図１８(Ａ)に点線で示すように、容量手段１８１５を、ＴＦＴ１８０６の第
２の電極と、電流供給線１８１３との間に設け、映像信号を保持するための容量として用
いても良い。

図１８(Ｂ)および図１９(Ａ)〜(Ｆ)を用いて、動作について説明する。図１８(Ｂ)は、
ソース信号線１８０１、第１〜第５のゲート信号線１８０２〜１８０５、１８１６に入力
される映像信号およびパルスのタイミングを示しており、図１９に示す各動作にあわせて
、I〜ＶIの区間に分割している。本実施例は、容量手段にしきい値電圧を保持するまでの
動作を高速にするためのものであるので、映像信号のかきこみ、および発光動作について
は実施形態にて説明したものと同様である。従ってここでは、容量手段における電荷の充
電および保持動作についてのみ説明する。

まず、第２、第３、および第５のゲート信号線１８０３、１８０４、１８１６がＨレベ
ル、第４のゲート信号線１８０５がＬレベルとなり、ＴＦＴ１８０７、１８０８、１８０
９、１８１８がＯＮする(区間I)。これにより、図１９(Ａ)で示すような電流が生じ、容
量手段１８１１が充電される。容量手段１８１１が保持する電圧が、ＴＦＴ１８１０、１
８１７のしきい値(Ｖ_th)を上回ったところで、ＴＦＴ１８１０、１８１７がＯＮする(図
１９(Ａ))。

続いて、第４のゲート信号線１８０５がＨレベルとなり、ＴＦＴ１８０９がＯＦＦする
(区間II)。これにより、電流供給線１８１３−ＥＬ素子１８１２間の電流パスが閉じるた
め、電流が停止する。一方、図１９(Ｂ)に示すように、容量手段１８１１に貯まっていた
電荷が再び移動を始める。容量手段１８１１の両電極間の電圧はすなわち、ＴＦＴ１８１
０、１８１７のゲート・ソース間電圧であるから、この電圧がＶ_thに等しくなったところ
でＴＦＴ１８１０、１８１７はＯＦＦし、電荷の移動も終了する。

容量手段１８１１において、しきい値の保存が完了すると、第２、第５のゲート信号線
がＬレベル、第３のゲート信号線がＨレベルとなり、ＴＦＴ１８０７、１８０８、１８１
８がＯＦＦする(区間III)。

続いて、第１のゲート信号線１８０２がＨレベルとなり、ＴＦＴ１８０６がＯＮする(
区間IＶ)。ソース信号線１８０１には、映像信号が出力されて、その電位はＶ_DDから映像
信号の電位Ｖ_Data(ここでは、ＴＦＴ１１０がＰチャネル型であるので、Ｖ_DD＞Ｖ_Dataと
する。)となる。ここで、容量手段１８１１においては、先程のＶ_thがそのまま保持され
ているので、ＴＦＴ１８１０、１８１７のゲート電極の電位は、ソース信号線１８０１か
ら入力される映像信号電位Ｖ_Dataに、さらにしきい値Ｖ_thを加えた電位となる。よってＴ
ＦＴ１８１０、１８１７がＯＮする(図１９(Ｄ))。

やがて映像信号の書き込みが完了すると、第１のゲート信号線１８０２がＬレベルとな
り、ＴＦＴ１８０６がＯＦＦする(区間Ｖ)。その後、ソース信号線１８０１への映像信号
の出力も終了し、その電位はＶ_DDに戻る(図１９(Ｅ))。

続いて、第４のゲート信号線１８０５がＬレベルとなり、ＴＦＴ１８０９がＯＮする(
区間ＶI)。ＴＦＴ１８１０は既にＯＮしているので、電流供給線１８１３からＥＬ素子１
８１２に電流が流れることによってＥＬ素子１８１２が発光する(図１９(Ｆ))。このとき
、ＥＬ素子１８１２に流れる電流値は、ＴＦＴ１８１０のゲート・ソース間電圧に従った
ものであり、このときのＴＦＴ１８１０のゲート・ソース間電圧は、(Ｖ_DD−(Ｖ_Data＋Ｖ
_th))である。ここで仮に、ＴＦＴ１８１０のしきい値Ｖ_thが各画素間でばらついたとして
も、そのばらつきに応じた電圧が、各画素の容量手段１８１１に保持される。よって、Ｅ
Ｌ素子１８１２の輝度は、しきい値のばらつきに影響されることがない。

ここで、新たに追加したＴＦＴ１８１７は、発光時にＥＬ素子１８１２に電流を供給す
るためのＴＦＴ１８１０と、互いのゲート電極が接続されている。図１９(Ａ)、(Ｂ)に示
すように、電荷の移動するパスが実施形態よりも多く、またＴＦＴ１８１７は、ＥＬ素子
１８１２に電流を供給する役目を持たないため、ゲート長Ｌを小さく、チャネル幅Ｗを大
きくとって良い。従って、ゲート容量が小さいために電荷の移動がスムーズに行われ、容
量手段に保持されている電圧がＶ_thに収束するまでの時間をより短くすることが出来る。

本実施例においては、実施例５とは異なる構成によって、高速なしきい値保存動作を実
現する例を示す。

図２２(Ａ)に構成を示す。ここで、容量手段２２１１においてしきい値を保存するＴＦ
Ｔは、ＴＦＴ２２１０にあたる。ＥＬ素子２２１２が発光する際には、ＴＦＴ２２１６、
ＴＦＴ２２１０、ＴＦＴ２２０９を経由して電流が供給される。ここで、ＴＦＴ２２０９
は、単なるスイッチング素子として機能すればよい。ＥＬ素子２２１２の劣化に対応する
ため、ＴＦＴ２２１６は、飽和領域で動作させ、かつ飽和領域において、ソース・ドレイ
ン間電圧が変化しても、ドレイン電流がほぼ一定となるように、ゲート長Ｌを大きくする
。

電荷の充電は、図２２(Ｂ)〜(Ｃ)に示すような電流経路で行われ、容量手段２２１１に
電荷が充電される。その後、ＴＦＴ２２０９がＯＦＦすると、図２２(Ｃ)に示すように、
再び電荷の移動が生じ、容量手段２２１１に保持されている電圧が、ＴＦＴ２２１０およ
びＴＦＴ２２１６のしきい値に等しくなったところで、ＴＦＴ２２１０、２２１６がＯＦ
Ｆする。この動作によって、容量手段２２１１には、しきい値が保存される。このとき、
ＴＦＴ２２１０のゲート長Ｌは小さくしてあるため、図２２(Ｃ)の動作はより迅速に進行
することが出来る。

その後、実施形態や他の実施例と同様に、映像信号の書き込みを行った後、図２２(Ｄ)
に示すように、ＴＦＴ２２０９がＯＮすると、電流供給線−ＴＦＴ２２１６−ＴＦＴ２２
１０−ＴＦＴ２２０９を経由して、ＥＬ素子２２１２に電流が供給され、発光する。

このとき、ＴＦＴ２２１０、２２１６は互いのゲート電極が接続されているため、マル
チゲート型ＴＦＴとして動作することになる。このとき、ＴＦＴ２２１０のゲート長をＬ
₁,チャネル幅をＷ₁とし、ＴＦＴ２２１６のゲート長をＬ₂、チャネル幅をＷ₂とすると、(
Ｗ₁／Ｌ₁)＞(Ｗ₂／Ｌ₂)となる。つまり、しきい値の保存動作において、図２２(Ｃ)に示
すようなしきい値電圧の保存は、Ｌが小さくＷが大きいＴＦＴ２２１０を用いているため
、より大きな電流によって動作を完了出来る。すなわち迅速な動作が出来る。かつ、発光
時にはＴＦＴ２２１０、２２１６をマルチゲート型ＴＦＴとして用いており、ＴＦＴ２２
１６はゲート長Ｌを大きくしてあるため、ＴＦＴ２２１０、２２１６のソース・ドレイン
間電圧が少々変動しても、一定のドレイン電流を流すことが出来る。

ＴＦＴ２２０９の配置箇所に関しては、図２２(Ａ)に示したものの他、図２３(Ａ)、(
Ｂ)に示すような例が挙げられる。また、このＴＦＴ２２０９は、デジタル映像信号を用
いて時間階調方式による表示を行う際、消去用ＴＦＴとして用いることも出来る。

図１、図１８、図２０等に示した画素の場合、いずれも容量手段の充電中に、ＥＬ素子
に電流が流れる。これによって、本来発光すべき期間以外でＥＬ素子が発光してしまう。
発光する期間はごく短いため、画質に大きく影響するものではないが、容量手段への電荷
の充電中、ＥＬ素子自体が負荷となってしまい、これによって充電に時間を要することに
なる。本実施例においては、容量手段への電荷の充電時にＥＬ素子に電流が流れないよう
にする構成について説明する。

図２１(Ａ)に、画素の構成例を示す。図１(Ａ)にて示した画素に、ＴＦＴ２１１８が追
加されている。ＴＦＴ２１１８のゲート電極は、第５のゲート信号線２１０６に接続され
、第１の電極は、ＴＦＴ２１０９の第１の電極もしくは、ＴＦＴ２１０９の第２の電極に
接続され、第２の電極は、電源線に接続され、電流供給線２１１４と互いに電位差を有す
る。また、図２１(Ａ)に点線で示すように、容量手段２１１７を、第１のＴＦＴ２１０７
の第２の電極と、電流供給線２１１４との間に設け、映像信号を保持するための容量とし
て用いても良い。また、ＴＦＴ２１１８の第２の電極は、当該画素を除くいずれかの画素
における第１のゲート信号線等に接続しても良い。つまりこの場合、選択されていないゲ
ート信号線がある一定電位にあることを利用し、電源線として代用するわけである。

容量手段２１１２への電荷の充電においては、第２、第３、第５のゲート信号線２１０
３、２１０４、２１０６へのパルスの入力によってＴＦＴ２１０８、２１０９、２１１８
がＯＮし、図２１(Ｂ)に示すように振舞う。ＴＦＴ２１１０がＯＦＦであるため、ＥＬ素
子２１１３には電流が流れず、発光しない。この場合にも、新たに追加したＴＦＴ２１１
８による電流パスが存在するため、容量手段２１１２が充電される。その後、第５のゲー
ト信号線２１０６がＬレベルとなってＴＦＴ２１１８がＯＦＦすると、図２１(Ｃ)に示す
ように、容量手段２１１２に貯まっていた電荷の移動が生じ、ＴＦＴ２１１１のしきい値
を下回る瞬間にＴＦＴ２１１１がＯＦＦし、電荷の移動も終了する。よって容量手段２１
１２には、ＴＦＴ２１１１のしきい値が保持される。

本実施例においては、第１〜第５のゲート信号線によって、各ＴＦＴを独立して制御し
ているが、構成はこの限りではない。画素の開口率等を考えた場合、信号線の本数は可能
な限り少ないことが望ましく、同期して動作するＴＦＴ、例えば図２１(Ａ)においてはＴ
ＦＴ２１０８、２１０９に関しては、その極性を同極性として、１本のゲート信号線を用
いて制御しても良い。

なお、本実施例と、他の実施例に記載の他の実施例を組み合わせて用いても良い。

本実施例ではＣＭＯＳ回路で構成される駆動回路と、スイッチング用ＴＦＴ及び駆動用
ＴＦＴを有する画素部とが同一基板上に形成された基板を便宜上アクティブマトリクス基
板と呼ぶ。そして本実施例では前記アクティブマトリクス基板の作製工程について図１３
、図１４を用いて説明する。

基板５０００は、石英基板、シリコン基板、金属基板又はステンレス基板の表面に絶縁
膜を形成したものを用いる。また本作製工程の処理温度に耐えうる耐熱性を有するプラス
チック基板を用いても良い。本実施例ではバリウムホウケイ酸ガラス、アルミノホウケイ
酸ガラス等のガラスからなる基板５０００を用いた。

次いで、基板５０００上に酸化珪素膜、窒化珪素膜又は酸化窒化珪素膜などの絶縁膜か
ら成る下地膜５００１を形成する。本実施例の下地膜５００１は２層構造で形成したが、
前記絶縁膜の単層構造又は前記絶縁膜を２層以上積層させた構造であっても良い。

本実施例では、下地膜５００１の１層目として、プラズマＣＶＤ法を用いて、ＳｉＨ₄
、ＮＨ₃、及びＮ₂Ｏを反応ガスとして成膜される窒化酸化珪素膜５００１ａを１０〜２０
０nm(好ましくは５０〜１００nm)の厚さに形成する。本実施例では、窒化酸化珪素膜５０
０１ａを５０nmの厚さに形成した。次いで下地膜５００１の２層目として、プラズマＣＶ
Ｄ法を用いて、ＳｉＨ₄及びＮ₂Ｏを反応ガスとして成膜される酸化窒化珪素膜５００１ｂ
を５０〜２００nm(好ましくは１００〜１５０nm)の厚さに形成する。本実施例では、酸化
窒化珪素膜５００１ｂを１００nmの厚さに形成した。

続いて、下地膜５００１上に半導体層５００２〜５００５を形成する。半導体層５００
２〜５００５は公知の手段(スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等)により２５
〜８０nm(好ましくは３０〜６０nm)の厚さで半導体膜を成膜する。次いで前記半導体膜を
公知の結晶化法(レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法
、結晶化を助長する金属元素を用いる熱結晶化法等)を用いて結晶化させる。そして、得
られた結晶質半導体膜を所望の形状にパターニングして半導体層５００２〜５００５を形
成する。なお前記半導体膜としては、非晶質半導体膜、微結晶半導体膜、結晶質半導体膜
、又は非晶質珪素ゲルマニウム膜などの非晶質構造を有する化合物半導体膜などを用いて
も良い。

本実施例では、プラズマＣＶＤ法を用いて、膜厚５５nmの非晶質珪素膜を成膜した。そ
して、ニッケルを含む溶液を非晶質珪素膜上に保持させ、この非晶質珪素膜に脱水素化(
５００℃、１時間)を行った後、熱結晶化(５５０℃、４時間)を行って結晶質珪素膜を形
成した。その後、フォトリソグラフィ法を用いたパターニング処理によって半導体層５０
０２〜５００５を形成した。

なおレーザ結晶化法で結晶質半導体膜を作製する場合のレーザは、連続発振またはパル
ス発振の気体レーザ又は固体レーザを用いれば良い。前者の気体レーザとしては、エキシ
マレーザ、ＹＡＧレーザ、ＹＶＯ₄レーザ、ＹＬＦレーザ、ＹＡｌＯ₃レーザ、ガラスレー
ザ、ルビーレーザ、Ｔｉ：サファイアレーザ等を用いることができる。また後者の固体レ
ーザとしては、Ｃｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍがドーピングされた
ＹＡＧ、ＹＶＯ₄、ＹＬＦ、ＹＡｌＯ₃などの結晶を使ったレーザを用いることができる。
当該レーザの基本波はドーピングする材料によって異なり、１μm前後の基本波を有する
レーザ光が得られる。基本波に対する高調波は、非線形光学素子を用いることで得ること
ができる。なお非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振
が可能な固体レーザを用い、基本波の第２高調波〜第４高調波を適用するのが好ましい。
代表的には、Ｎｄ:ＹＶＯ₄レーザー(基本波１０６４nm)の第２高調波(５３２nm)や第３高
調波(３５５nm)を適用する。

また出力１０Ｗの連続発振のＹＶＯ₄レーザから射出されたレーザ光は、非線形光学素
子により高調波に変換する。さらに、共振器の中にＹＶＯ₄結晶と非線形光学素子を入れ
て、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状ま
たは楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は
０．０１〜１００MW／cm²程度(好ましくは０．１〜１０MW／cm²)が必要である。そして、
１０〜２０００cm／s程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射
する。

また上記のレーザを用いる場合には、レーザ発振器から放射されたレーザビームを光学
系で線状に集光して、半導体膜に照射すると良い。結晶化の条件は適宜設定されるが、エ
キシマレーザを用いる場合はパルス発振周波数３００Hzとし、レーザーエネルギー密度を
１００〜７００mJ/cm²(代表的には２００〜３００mJ/cm²)とすると良い。またＹＡＧレー
ザを用いる場合には、その第２高調波を用いてパルス発振周波数１〜３００Hzとし、レー
ザーエネルギー密度を３００〜１０００mJ/cm²(代表的には３５０〜５００mJ/cm²)とする
と良い。そして幅１００〜１０００μm(好ましくは幅４００μm)で線状に集光したレーザ
光を基板全面に渡って照射し、このときの線状ビームの重ね合わせ率(オーバーラップ率)
を５０〜９８％として行っても良い。

しかしながら本実施例では、結晶化を助長する金属元素を用いて非晶質珪素膜の結晶化
を行ったため、前記金属元素が結晶質珪素膜中に残留している。そのため、前記結晶質珪
素膜上に５０〜１００nmの非晶質珪素膜を形成し、加熱処理(ＲＴＡ法やファーネスアニ
ール炉を用いた熱アニール等)を行って、該非晶質珪素膜中に前記金属元素を拡散させ、
前記非晶質珪素膜は加熱処理後にエッチングを行って除去する。その結果、前記結晶質珪
素膜中の金属元素の含有量を低減または除去することができる。

なお半導体層５００２〜５００５を形成した後、ＴＦＴのしきい値を制御するために微
量な不純物元素(ボロンまたはリン)のドーピングを行ってもよい。

次いで、半導体層５００２〜５００５を覆うゲート絶縁膜５００６を形成する。ゲート
絶縁膜５００６はプラズマＣＶＤ法やスパッタ法を用いて、膜厚を４０〜１５０nmとして
珪素を含む絶縁膜で形成する。本実施例では、ゲート絶縁膜５００６としてプラズマＣＶ
Ｄ法により酸化窒化珪素膜を１１５nmの厚さに形成した。勿論、ゲート絶縁膜５００６は
酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造と
して用いても良い。

なおゲート絶縁膜５００６として酸化珪素膜を用いる場合には、プラズマＣＶＤ法でＴ
ＥＯＳ(Tetraethyl Orthosilicate)とＯ₂とを混合し、反応圧力４０Pa、基板温度３００
〜４００℃とし、高周波(１３．５６MHz)電力密度０．５〜０．８W/cm²で放電させて形成
しても良い。上記の工程により作製される酸化珪素膜は、その後４００〜５００℃の熱ア
ニールによって、ゲート絶縁膜５００６として良好な特性を得ることができる。

次いで、ゲート絶縁膜５００６上に膜厚２０〜１００nmの第１の導電膜５００７と、膜
厚１００〜４００nmの第２の導電膜５００８とを積層形成する。本実施例では、膜厚３０
nmのＴａＮ膜からなる第１の導電膜５００７と、膜厚３７０nmのＷ膜からなる第２の導電
膜５００８を積層形成した。

本実施例では、第１の導電膜５００７であるＴａＮ膜はスパッタ法で形成し、Ｔａのタ
ーゲットを用いて、窒素を含む雰囲気内でスパッタ法で形成した。また第２の導電膜５０
０８であるＷ膜は、Ｗのターゲットを用いたスパッタ法で形成した。その他に６フッ化タ
ングステン(ＷＦ₆)を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート
電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩcm以下
にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができる
が、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従っ
て、本実施例では、高純度のＷ(純度９９．９９９９％)のターゲットを用いたスパッタ法
で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成する
ことにより、抵抗率９〜２０μΩcmを実現することができた。

なお本実施例では、第１の導電膜５００７をＴａＮ膜、第２の導電膜５００８をＷ膜と
したが、第１の導電膜５００７及び第２の導電膜５００８を構成する材料は特に限定され
ない。第１の導電膜５００７及び第２の導電膜５００８は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ
、Ｃｕ、Ｃｒ、Ｎｄから選択された元素、または前記元素を主成分とする合金材料若しく
は化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶珪素
膜に代表される半導体膜やＡｇＰｄＣｕ合金で形成してもよい。

次いで、フォトリソグラフィ法を用いてレジストからなるマスク５００９を形成し、電
極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第
１及び第２のエッチング条件で行う。(図１３(Ｂ))

本実施例では第１のエッチング条件として、ＩＣＰ(Inductively Coupled Plasma：誘
導結合型プラズマ)エッチング法を用い、エッチング用ガスにＣＦ₄とＣｌ₂とＯ₂とを用い
、それぞれのガス流量比を２５：２５：１０（sccm）とし、１．０Paの圧力でコイル型の
電極に５００ＷのＲＦ(１３．５６MHz)電力を投入してプラズマを生成してエッチングを
行った。基板側(試料ステージ)にも１５０ＷのＲＦ(１３．５６MHz)電力を投入し、実質
的に負の自己バイアス電圧を印加した。そしてこの第１のエッチング条件によりＷ膜をエ
ッチングして第１の導電層５００７の端部をテーパー形状とした。

続いて、レジストからなるマスク５００９を除去せずに第２のエッチング条件に変更し
、エッチング用ガスにＣＦ₄とＣｌ₂とを用い、それぞれのガス流量比を３０：３０（sccm
）とし、１．０Paの圧力でコイル型の電極に５００ＷのＲＦ(１３．５６MHz)電力を投入
してプラズマを生成して１５秒程度のエッチングを行った。基板側(試料ステージ)にも２
０ＷのＲＦ(１３．５６MHz)電力を投入し、実質的に負の自己バイアス電圧を印加した。
第２のエッチング条件では第１の導電層５００７及び第２の導電層５００８とも同程度に
エッチングを行った。なお、ゲート絶縁膜５００６上に残渣を残すことなくエッチングす
るためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。

上記の第１のエッチング処理では、レジストからなるマスクの形状を適したものとする
ことにより、基板側に印加するバイアス電圧の効果により第１の導電層５００７及び第２
の導電層５００８の端部がテーパー形状となる。こうして、第１のエッチング処理により
第１の導電層５００７と第２の導電層５００８から成る第１の形状の導電層５０１０〜５
０１４を形成した。ゲート絶縁膜５００６においては、第１の形状の導電層５０１０〜５
０１４で覆われない領域が２０〜５０nm程度エッチングされたため、膜厚が薄くなった領
域が形成された。

次いで、レジストからなるマスク５００９を除去せずに第２のエッチング処理を行う。
(図１３(Ｃ))第２のエッチング処理では、エッチングガスにＳＦ₆とＣｌ₂とＯ₂を用い、
それぞれのガス流量比を２４：１２：２４(ｓｃｃｍ)とし、１．３Ｐａの圧力でコイル側
の電力に７００ＷのＲＦ(13.56MHz)電力を投入してプラズマを生成して２５秒程度のエッ
チングを行った。基板側(試料ステージ)にも１０WのＲＦ(13.56MHz)電力を投入し、実質
的に負の自己バイアス電圧を印加した。こうして、Ｗ膜を選択的にエッチングして、第２
の形状の導電層５０１５〜５０１９を形成した。このとき、第１の導電層５０１５ａ〜５
０１８ａは、ほとんどエッチングされない。

そして、レジストからなるマスク５００９を除去せずに第１のドーピング処理を行い、
半導体層５００２〜５００５にＮ型を付与する不純物元素を低濃度に添加する。第１のド
ーピング処理はイオンドープ法又はイオン注入法で行えば良い。イオンドープ法の条件は
ドーズ量を１×１０¹³〜５×１０¹⁴atoms/cm²とし、加速電圧を４０〜８０keVとして行う
。本実施例ではドーズ量を５．０×１０¹³atoms/cm²とし、加速電圧を５０keVとして行っ
た。Ｎ型を付与する不純物元素としては、１５族に属する元素を用いれば良く、代表的に
はリン(Ｐ)又は砒素(Ａｓ)を用いられるが、本実施例ではリン(Ｐ)を用いた。この場合、
第２の形状の導電層５０１５〜５０１９がＮ型を付与する不純物元素に対するマスクとな
って、自己整合的に第１の不純物領域(Ｎ--領域)５０２０〜５０２３を形成した。そして
第１の不純物領域５０２０〜５０２３には１×１０¹⁸〜１×１０²⁰atoms/cm³の濃度範囲
でＮ型を付与する不純物元素が添加された。

続いてレジストからなるマスク５００９を除去した後、新たにレジストからなるマスク
５０２４を形成して、第１のドーピング処理よりも高い加速電圧で第２のドーピング処理
を行う。イオンドープ法の条件はドーズ量を１×１０¹³〜３×１０¹⁵atoms/cm²とし、加
速電圧を６０〜１２０keVとして行う。本実施例では、ドーズ量を３．０×１０¹⁵atoms/c
m²とし、加速電圧を６５keVとして行った。第２のドーピング処理は第２の導電層５０１
５ｂ〜５０１８ｂを不純物元素に対するマスクとして用い、第１の導電層５０１５ａ〜５
０１８ａのテーパー部の下方の半導体層に不純物元素が添加されるようにドーピングを行
う。

上記の第２のドーピング処理を行った結果、第１の導電層と重なる第３の不純物領域(
Ｎ−領域、Lov領域)５０２６には１×１０¹⁸〜５×１０¹⁹atoms/cm³の濃度範囲でN型を付
与する不純物元素を添加された。また第２の不純物領域(Ｎ＋領域)５０２５、５０２８に
は１×１０¹⁹〜５×１０²¹atoms/cm³の濃度範囲でN型を付与する不純物元素を添加された
。また、第１、第２のドーピング処理を行った後、半導体層５００２〜５００５において
、不純物元素が全く添加されない領域又は微量の不純物元素が添加された領域が形成され
た。本実施例では、不純物元素が全く添加されない領域又は微量の不純物元素が添加され
た領域をチャネル領域５０２７、５０３０とよぶ。また前記第１のドーピング処理により
形成された第１の不純物領域(Ｎ--領域)５０２０〜５０２３のうち、第２のドーピング処
理においてレジスト５０２４で覆われていた領域が存在するが、本実施例では、引き続き
第１の不純物領域(Ｎ--領域、LDD領域)５０２９とよぶ。

なお本実施例では、第２のドーピング処理のみにより、第３の不純物領域(Ｎ−領域)５
０２６及び第２の不純物領域(Ｎ＋領域)５０２５、５０２８を形成したが、これに限定さ
れない。ドーピング処理を行う条件を適宜変えて、複数回のドーピング処理で形成しても
良い。

次いで図１４(Ａ)に示すように、レジストからなるマスク５０２４を除去した後、新た
にレジストからなるマスク５０３１を形成する。その後、第３のドーピング処理を行う。
第３のドーピング処理により、Ｐチャネル型ＴＦＴの活性層となる半導体層に、前記第１
の導電型とは逆の導電型を付与する不純物元素が添加された第４の不純物領域(Ｐ＋領域)
５０３２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５を形成する。

第３のドーピング処理では、第２の導電層５０１６ｂ、５０１８ｂを不純物元素に対す
るマスクとして用いる。こうして、Ｐ型を付与する不純物元素を添加し、自己整合的に第
４の不純物領域(Ｐ＋領域)５０３２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３
、５０３５を形成する。

本実施例では、第４の不純物領域５０３２、５０３４及び第５の不純物領域５０３３、
５０３５はジボラン(Ｂ₂Ｈ₆)を用いたイオンドープ法で形成する。イオンドープ法の条件
としては、ドーズ量を１×１０¹⁶atoms/cm²とし、加速電圧を８０keVとした。

なお、第３のドーピング処理の際には、Ｎチャネル型ＴＦＴを形成する半導体層はレジ
ストからなるマスク５０３１によって覆われている。

ここで、第１及び２のドーピング処理によって、第４の不純物領域(Ｐ＋領域)５０３２
、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５にはそれぞれ異なる濃度
でリンが添加されている。しかし、第４の不純物領域(Ｐ＋領域)５０３２、５０３４及び
第５の不純物領域(Ｐ−領域)５０３３、５０３５のいずれの領域においても、第３のドー
ピング処理によって、Ｐ型を付与する不純物元素の濃度が１×１０¹⁹〜５×１０²¹atoms/
cm³となるようにドーピング処理される。こうして、第４の不純物領域(Ｐ＋領域)５０３
２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５は、Ｐチャネル型ＴＦ
Ｔのソース領域およびドレイン領域として問題なく機能する。

なお本実施例では、第３のドーピング処理のみにより、第４の不純物領域(Ｐ＋領域)５
０３２、５０３４及び第５の不純物領域(Ｐ−領域)５０３３、５０３５を形成したが、こ
れに限定されない。ドーピング処理を行う条件を適宜変えて、複数回のドーピング処理で
形成しても良い。

次いで図１４(Ｂ)に示すように、レジストからなるマスク５０３１を除去して第１の層
間絶縁膜５０３６を形成する。この第１の層間絶縁膜５０３６としては、プラズマＣＶＤ
法またはスパッタ法を用い、厚さを１００〜２００nmとして珪素を含む絶縁膜で形成する
。本実施例では、プラズマＣＶＤ法により膜厚１００nmの酸化窒化珪素膜を形成した。勿
論、第１の層間絶縁膜５０３６は酸化窒化珪素膜に限定されるものでなく、他の珪素を含
む絶縁膜を単層または積層構造として用いても良い。

次いで、図１４(Ｃ)に示すように、加熱処理(熱処理)を行って、半導体層の結晶性の回
復、半導体層に添加された不純物元素の活性化を行う。この加熱処理はファーネスアニー
ル炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ppm以下、好ま
しくは０．１ppm以下の窒素雰囲気中で４００〜７００℃で行えばよく、本実施例では４
１０℃、１時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザアニ
ール法、またはラピッドサーマルアニール法(ＲＴＡ法)を適用することができる。

また、第１の層間絶縁膜５０３６を形成する前に加熱処理を行っても良い。ただし、第
１の導電層５０１５ａ〜５０１９ａ及び、第２の導電層５０１５ｂ〜５０１９ｂを構成す
る材料が熱に弱い場合には、本実施例のように配線等を保護するため第１の層間絶縁膜５
０３６(珪素を主成分とする絶縁膜、例えば窒化珪素膜)を形成した後で熱処理を行うこと
が好ましい。

上記の様に、第１の層間絶縁膜５０３６(珪素を主成分とする絶縁膜、例えば窒化珪素
膜)を形成した後に熱処理することにより、活性化処理と同時に、半導体層の水素化も行
うことができる。水素化の工程では、第１の層間絶縁膜５０３６に含まれる水素により半
導体層のダングリングボンドが終端される。

なお、活性化処理のための加熱処理とは別に、水素化のための加熱処理を行っても良い
。

ここで、第１の層間絶縁膜５０３６の存在に関係なく、半導体層を水素化することもで
きる。水素化の他の手段として、プラズマにより励起された水素を用いる手段(プラズマ
水素化)や、３〜１００％の水素を含む雰囲気中において、３００〜４５０℃で１〜１２
時間の加熱処理を行う手段でも良い。

次いで、第１の層間絶縁膜５０３６上に、第２の層間絶縁膜５０３７を形成する。第２
の層間絶縁膜５０３７としては、無機絶縁膜を用いることができる。例えば、ＣＶＤ法に
よって形成された窒化珪素膜あるいは窒化酸化珪素膜や、ＳＯＧ(Spin On Glass)法によ
って塗布された窒化珪素膜あるいは窒化酸化珪素膜等を用いることができる。また、第２
の層間絶縁膜５０３７として、有機絶縁膜を用いることができる。例えば、ポリイミド、
ポリアミド、ＢＣＢ(ベンゾシクロブテン)、アクリル等の膜を用いることができる。また
、アクリル膜と窒化珪素膜あるいは窒化酸化珪素膜の積層構造を用いても良い。

本実施例では、膜厚１.６μmのアクリル膜を形成した。第２の層間絶縁膜５０３７によ
って、基板上５０００に形成されたＴＦＴによる凹凸を緩和し、平坦化することができる
。特に、第２の層間絶縁膜５０３７は平坦化の意味合いが強いので、平坦性に優れた膜が
好ましい。

次いで、ドライエッチングまたはウエットエッチングを用い、第２の層間絶縁膜５０３
７、第１の層間絶縁膜５０３６、およびゲート絶縁膜５００６をエッチングし、第２の不
純物領域５０２５、５０２８、第４の不純物領域５０３２、５０３４に達するコンタクト
ホールを形成する。

次いで、透明導電膜からなる画素電極５０３８を形成する。透明導電膜としては、酸化
インジウムと酸化スズの化合物(Indium Tin Oxide：ＩＴＯ)、酸化インジウムと酸化亜鉛
の化合物、酸化亜鉛、酸化スズ、酸化インジウム等を用いることができる。また、前記透
明導電膜にガリウムを添加したものを用いてもよい。画素電極がＥＬ素子の陽極に相当す
る。

本実施例では、ＩＴＯを１１０nm厚さで成膜、その後パターニングし、画素電極５０３
８形成した。

次いで、各不純物領域とそれぞれ電気的に接続される配線５０３９〜５０４５を形成す
る。なお本実施例では、配線５０３９〜５０４５は、膜厚１００nmのＴｉ膜と、膜厚３５
０nmのＡｌ膜と、膜厚１００nmのＴｉ膜との積層膜をスパッタ法で連続形成し、所望の形
状にパターニングして形成する。

もちろん、三層構造に限らず、単層構造でもよいし、二層構造でもよいし、四層以上の
積層構造にしてもよい。また配線の材料としては、ＡｌとＴｉに限らず、他の導電膜を用
いても良い。例えば、ＴａＮ膜上にＡｌやＣｕを形成し、さらにＴｉ膜を形成した積層膜
をパターニングして配線を形成してもよい。

こうして、画素部のＮチャネル型ＴＦＴのソース領域またはドレイン領域の一方は、配
線５０４２によってソース信号線(５０１９ａと５０１９ｂの積層)と電気的に接続され、
もう一方は、配線５０４３によって画素部のＰチャネル型ＴＦＴのゲート電極と電気的に
接続される。また、画素部のＰチャネル型ＴＦＴのソース領域またはドレイン領域の一方
は、配線５０４４によって画素電極５０３８と電気的に接続されている。ここで、画素電
極５０３８上の一部と、配線５０４４の一部を重ねて形成することによって、配線５０４
４と画素電極５０３８の電気的接続をとっている。

以上の工程により図１４(Ｄ)に示すように、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴ
からなるＣＭＯＳ回路を有する駆動回路部と、スイッチング用ＴＦＴ、駆動用ＴＦＴとを
有する画素部を同一基板上に形成することができる。

駆動回路部のＮチャネル型ＴＦＴは、ゲート電極の一部を構成する第１の導電層５０１
５ａと重なる低濃度不純物領域５０２６(Ｌov領域)、ソース領域またはドレイン領域とし
て機能する高濃度不純物領域５０２５とを有している。このＮチャネル型ＴＦＴと配線５
０４０で接続されＣＭＯＳ回路を形成するＰチャネル型ＴＦＴは、ゲート電極の一部を構
成する第１の導電層５０１６ａと重なる低濃度不純物領域５０３３(Ｌov領域)、ソース領
域またはドレイン領域として機能する高濃度不純物領域５０３２とを有している。

画素部において、Ｎチャネル型のスイッチング用ＴＦＴは、ゲート電極の外側に形成さ
れる低濃度不純物領域５０２９(Ｌoff領域)、ソース領域またはドレイン領域として機能
する高濃度不純物領域５０２８とを有している。また画素部において、Ｐチャネル型の駆
動用ＴＦＴは、ゲート電極の一部を構成する第１の導電層５０１８ａと重なる低濃度不純
物領域５０３５(Ｌov領域)、ソース領域またはドレイン領域として機能する高濃度不純物
領域５０３４とを有している。

次いで、第３の層間絶縁膜５０４６を形成する。第３の層間絶縁膜としては、無機絶縁
膜や有機絶縁膜を用いることができる。無機絶縁膜としては、ＣＶＤ法によって形成され
た窒化珪素膜あるいは窒化酸化珪素膜や、ＳＯＧ(Spin On Glass)法によって塗布された
窒化珪素膜あるいは窒化酸化珪素膜等を用いることができる。また、有機絶縁膜としては
、アクリル樹脂膜等を用いることができる。

第２の層間絶縁膜５０３７と第３の層間絶縁膜５０４６の組み合わせの例を以下に挙げ
る。

第２の層間絶縁膜５０３７として、プラズマＣＶＤ法によって形成した窒化珪素膜ある
いは窒化酸化珪素膜を用い、第３の層間絶縁膜５０４６としてもプラズマＣＶＤ法によっ
て形成した窒化珪素膜あるいは窒化酸化珪素膜を用いる組み合わせがある。また、第２の
層間絶縁膜５０３７として、ＳＯＧ法によって形成した窒化珪素膜あるいは窒化酸化珪素
膜を用い、第３の層間絶縁膜５０４６としてもＳＯＧ法によって形成した窒化珪素膜ある
いは窒化酸化珪素膜を用いる組み合わせがある。また、第２の層間絶縁膜５０３７として
、ＳＯＧ法によって形成した窒化珪素膜あるいは窒化酸化珪素膜とプラズマＣＶＤ法によ
って形成した窒化珪素膜あるいは窒化酸化珪素膜の積層膜を用い、第３の層間絶縁膜５０
４６としてプラズマＣＶＤ法によって形成した窒化珪素膜あるいは窒化酸化珪素膜を用い
る組み合わせがある。また、第２の層間絶縁膜５０３７として、アクリルを用い、第３の
層間絶縁膜５０４６としてもアクリルを用いる組み合わせがある。また、第２の層間絶縁
膜５０３７として、アクリルとプラズマＣＶＤ法によって形成した窒化珪素膜あるいは窒
化酸化珪素膜の積層膜を用い、第３の層間絶縁膜５０４６としてプラズマＣＶＤ法によっ
て形成した窒化珪素膜あるいは窒化酸化珪素膜を用いる組み合わせがある。また、第２の
層間絶縁膜５０３７として、プラズマＣＶＤ法によって形成した窒化珪素膜あるいは窒化
酸化珪素膜を用い、第３の層間絶縁膜５０４６としてアクリルを用いる組み合わせがある
。

第３の層間絶縁膜５０４６の画素電極５０３８に対応する位置に開口部を形成する。第
３の層間絶縁膜は、バンクとして機能する。開口部を形成する際、ウエットエッチング法
を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分にな
だらかでないと段差に起因するＥＬ層の劣化が顕著な問題となってしまうため、注意が必
要である。

第３の層間絶縁膜中に、カーボン粒子や金属粒子を添加し、抵抗率を下げ、静電気の発
生を抑制してもよい。この際、抵抗率は、１×１０⁶〜１×１０¹²Ωm(好ましくは、１×
１０⁸〜１×１０¹⁰Ωm)となるように、カーボン粒子や金属粒子の添加量を調節すればよ
い。

次いで、第３の層間絶縁膜５０４６の開口部において露出している画素電極５０３８上
に、ＥＬ層５０４７を形成する。

ＥＬ層５０４７としては、公知の有機発光材料や無機発光材料を用いることができる。

有機発光材料としては、低分子系有機発光材料、高分子系有機発光材料、中分子系有機
材料を自由に用いることができる。なお、ここでは、中分子系有機発光材料とは、昇華性
を有さず、かつ、分子数が２０以下または連鎖する分子の長さが１０μm以下の有機発光
材料を示すものとする。

ＥＬ層５０４７は通常、積層構造である。代表的には、コダック・イーストマン・カン
パニーのTangらが提案した「正孔輸送層／発光層／電子輸送層」という積層構造が挙げら
れる。また他にも、陽極上に正孔注入層／正孔輸送層／発光層／電子輸送層、または正孔
注入層／正孔輸送層／発光層／電子輸送層／電子注入層の順に積層する構造でも良い。発
光層に対して蛍光性色素等をドーピングしても良い。

本実施例では蒸着法により低分子系有機発光材料を用いてＥＬ層５０４７を形成してい
る。具体的には、正孔注入層として２０nm厚の銅フタロシアニン(ＣｕＰｃ)膜を設け、そ
の上に発光層として７０nm厚のトリス−８−キノリノラトアルミニウム錯体(Ａｌｑ₃)膜
を設けた積層構造としている。Ａｌｑ₃にキナクリドン、ペリレンもしくはＤＣＭ１とい
った蛍光色素を添加することで発光色を制御することができる。

なお、図１４(Ｄ)では一画素しか図示していないが、複数の色、例えば、Ｒ(赤)、Ｇ(
緑)、Ｂ(青)の各色に対応したＥＬ層５０４７を作り分ける構成とすることができる。

また、高分子系有機発光材料を用いる例として、正孔注入層として２０nmのポリチオフ
ェン(ＰＥＤＯＴ)膜をスピン塗布法により設け、その上に発光層として１００nm程度のパ
ラフェニレンビニレン(ＰＰＶ)膜を設けた積層構造によってＥＬ層５０４７を構成しても
良い。なお、ＰＰＶのπ共役系高分子を用いると、赤色から青色まで発光波長を選択でき
る。また、電子輸送層や電子注入層として炭化珪素等の無機材料を用いることも可能であ
る。

なお、ＥＬ層５０４７は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層
等が、明確に区別された積層構造を有するものに限定されない。つまり、ＥＬ層５０４７
は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等を構成する材料が、混
合した層を有する構造であってもよい。

例えば、電子輸送層を構成する材料(以下、電子輸送材料と表記する)と、発光層を構成
する材料(以下、発光材料と表記する)とによって構成される混合層を、電子輸送層と発光
層との間に有する構造のＥＬ層５０４７であってもよい。

次に、ＥＬ層５０４７の上には導電膜からなる対向電極５０４８が設けられる。本実施
例の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。勿論、公知のＭｇ
Ａｇ膜(マグネシウムと銀との合金膜)を用いても良い。対向電極５０４８がＥＬ素子の陰
極に相当する。陰極材料としては、周期表の１族もしくは２族に属する元素からなる導電
膜もしくはそれらの元素を添加した導電膜を自由に用いることができる。

対向電極５０４８まで形成された時点でＥＬ素子が完成する。なお、ＥＬ素子とは、画
素電極(陽極)５０３８、ＥＬ層５０４７及び対向電極(陰極)５０４８で形成された素子を
指す。

ＥＬ素子を完全に覆うようにしてパッシベーション膜５０４９を設けることは有効であ
る。パッシベーション膜５０４９としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜
を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いることができる
。

カバレッジの良い膜をパッシベーション膜５０４９として用いることが好ましく、炭素
膜、特にＤＬＣ(ダイヤモンドライクカーボン)膜を用いることは有効である。ＤＬＣ膜は
室温から１００℃以下の温度範囲で成膜可能であるため、耐熱性の低いＥＬ層５０４７の
上方にも容易に成膜することができる。また、ＤＬＣ膜は酸素に対するブロッキング効果
が高く、ＥＬ層５０４７の酸化を抑制することが可能である。そのため、ＥＬ層５０４７
が酸化するといった問題を防止できる。

なお、第３の層間絶縁膜５０４６を形成した後、パッシベーション膜５０４９を形成す
るまでの工程をマルチチャンバー方式(またはインライン方式)の成膜装置を用いて、大気
解放せずに連続的に処理することは有効である。

なお、実際には図１４(Ｄ)の状態まで完成したら、さらに外気に曝されないように、気
密性が高く、脱ガスの少ない保護フィルム(ラミネートフィルム、紫外線硬化樹脂フィル
ム等)や透光性のシーリング材でパッケージング(封入)することが好ましい。その際、シ
ーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料(例えば酸化バリウム)を配
置したりするとＥＬ素子の信頼性が向上する。

また、パッケージング等の処理により気密性を高めたら、基板５０００上に形成された
素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ(フレキ
シブルプリントサーキット：ＦＰＣ)を取り付けて製品として完成する。

また、本実施例で示す工程に従えば、発光装置の作製に必要なフォトマスクの数を抑え
ることが出来る。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与
することが出来る。

本実施例では、実施例８に示した構成とは異なる構成のアクティブマトリクス基板の作
製工程について図１５を用いて説明する。

なお、図１５(Ａ)までの工程は、実施例１１において、図１３(Ａ)〜(Ｄ)、図１４(Ａ)
に示した工程と同様である。ただし、画素部を構成する駆動用ＴＦＴは、ゲート電極の外
側に形成される低濃度不純物領域(Ｌoff領域)を有する、Ｎチャネル型のＴＦＴである点
が異なる。この駆動用ＴＦＴにおいては、実施例９に示したように、レジストによるマス
クを用いて、ゲート電極の外側に低濃度不純物領域(Ｌoff領域)を形成すれば良い。

図１３及び図１４と同じ部分は同じ符号を用いて示し、説明は省略する。

図１５(Ａ)に示すように、第１の層間絶縁膜５１０１を形成する。この第１の層間絶縁
膜５１０１としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００
nmとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１０
０nmの酸化窒化珪素膜を形成した。勿論、第１の層間絶縁膜５１０１は酸化窒化珪素膜に
限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い
。

次いで、図１５(Ｂ)に示すように、加熱処理(熱処理)を行って、半導体層の結晶性の回
復、半導体層に添加された不純物元素の活性化を行う。この加熱処理はファーネスアニー
ル炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ppm以下、好ま
しくは０．１ppm以下の窒素雰囲気中で４００〜７００℃で行えばよく、本実施例では４
１０℃、１時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザアニ
ール法、またはラピッドサーマルアニール法(ＲＴＡ法)を適用することができる。

また、第１の層間絶縁膜５１０１を形成する前に加熱処理を行っても良い。ただし、第
１の導電層５０１５ａ〜５０１９ａ及び、第２の導電層５０１５ｂ〜５０１９ｂが熱に弱
い場合には、本実施例のように配線等を保護するため第１の層間絶縁膜５１０１(珪素を
主成分とする絶縁膜、例えば窒化珪素膜)を形成した後で熱処理を行うことが好ましい。

上記の様に、第１の層間絶縁膜５１０１(珪素を主成分とする絶縁膜、例えば窒化珪素
膜)を形成した後に熱処理することにより、活性化処理と同時に、半導体層の水素化も行
うことができる。水素化の工程では、第１の層間絶縁膜５１０１に含まれる水素により半
導体層のダングリングボンドが終端される。

なお、活性化処理のための加熱処理とは別に、水素化のための加熱処理を行っても良い
。

ここで、第１の層間絶縁膜５１０１の存在に関係なく、半導体層を水素化することもで
きる。水素化の他の手段として、プラズマにより励起された水素を用いる手段(プラズマ
水素化)や、３〜１００％の水素を含む雰囲気中において、３００〜４５０℃で１〜１２
時間の加熱処理を行う手段でも良い。

以上の工程により、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴからなるＣＭＯＳ回路を
有する駆動回路部と、スイッチング用ＴＦＴ、駆動用ＴＦＴとを有する画素部を同一基板
上に形成することができる。

次いで、第１の層間絶縁膜５１０１上に、第２の層間絶縁膜５１０２を形成する。第２
の層間絶縁膜５１０２としては、無機絶縁膜を用いることができる。例えば、ＣＶＤ法に
よって形成された窒化珪素膜あるいは窒化酸化珪素膜や、ＳＯＧ(Spin On Glass)法によ
って塗布された窒化珪素膜あるいは窒化酸化珪素膜等を用いることができる。また、第２
の層間絶縁膜５１０２として、有機絶縁膜を用いることができる。例えば、ポリイミド、
ポリアミド、ＢＣＢ(ベンゾシクロブテン)、アクリル等の膜を用いることができる。また
、アクリル膜と窒化珪素膜あるいは窒化酸化珪素膜の積層構造を用いても良い。

次いで、ドライエッチングまたはウエットエッチングを用い、第１の層間絶縁膜５１０
１、第２の層間絶縁膜５１０２及びゲート絶縁膜５００６をエッチングし、駆動回路部及
び画素部を構成する各ＴＦＴの不純物領域(第３の不純物領域(Ｎ＋領域)及び第４の不純
物領域(Ｐ＋領域))に達するコンタクトホールを形成する。

次いで、各不純物領域とそれぞれ電気的に接続される配線５１０３〜５１０９を形成す
る。なお本実施例では、配線５１０３〜５１０９は、膜厚１００nmのＴｉ膜と、膜厚３５
０nmのＡｌ膜と、膜厚１００nmのＴｉ膜との積層膜をスパッタ法で連続形成し、所望の形
状にパターニングして形成する。

もちろん、三層構造に限らず、単層構造でもよいし、二層構造でもよいし、四層以上の
積層構造にしてもよい。また配線の材料としては、ＡｌとＴｉに限らず、他の導電膜を用
いても良い。例えば、ＴａＮ膜上にＡｌやＣｕを形成し、さらにＴｉ膜を形成した積層膜
をパターニングして配線を形成してもよい。

画素部のスイッチング用ＴＦＴのソース領域またはドレイン領域の一方は、配線５１０
６によってソース配線(５０１９ａと５０１９ｂの積層)と電気的に接続され、もう一方は
、配線５１０７によって画素部の駆動用ＴＦＴのゲート電極と電気的に接続される。

次いで図１５(Ｃ)に示すように、第３の層間絶縁膜５１１０を形成する。第３の層間絶
縁膜５１１０としては、無機絶縁膜や有機絶縁膜を用いることができる。無機絶縁膜とし
ては、ＣＶＤ法によって形成された窒化珪素膜あるいは窒化酸化珪素膜や、ＳＯＧ(Spin
On Glass)法によって塗布された窒化珪素膜あるいは窒化酸化珪素膜等を用いることがで
きる。また、有機絶縁膜としては、アクリル樹脂膜等を用いることができる。

第３の層間絶縁膜５１１０によって、基板上５０００に形成されたＴＦＴによる凹凸を
緩和し、平坦化することができる。特に、第３の層間絶縁膜５１１０は平坦化の意味合い
が強いので、平坦性に優れた膜が好ましい。

次いで、ドライエッチングまたはウエットエッチングを用い、第３の層間絶縁膜５１１
０に、配線５１０８に達するコンタクトホールを形成する。

次いで、導電膜をパターニングして画素電極５１１１を形成する。本実施例の場合、導
電膜としてアルミニウムとリチウムとの合金膜を用いる。勿論、公知のＭｇＡｇ膜(マグ
ネシウムと銀との合金膜)を用いても良い。画素電極５１１１がＥＬ素子の陰極に相当す
る。陰極材料としては、周期表の１族もしくは２族に属する元素からなる導電膜もしくは
それらの元素を添加した導電膜を自由に用いることができる。

画素電極５１１１は、第３の層間絶縁膜５１１０に形成されたコンタクトホールによっ
て、配線５１０８と電気的な接続がとられる。こうして、画素電極５１１１は、駆動用Ｔ
ＦＴのソース領域またはドレイン領域の一方と、電気的に接続される。

次いで図１５(Ｄ)に示すように、各画素間のＥＬ層を塗り分けるために、土手５１１２
を形成する。土手５１１２としては、無機絶縁膜や有機絶縁膜を用いて形成する。無機絶
縁膜としては、ＣＶＤ法によって形成された窒化珪素膜あるいは窒化酸化珪素膜や、ＳＯ
Ｇ法によって塗布された窒化珪素膜あるいは窒化酸化珪素膜等を用いることができる。ま
た、有機絶縁膜としては、アクリル樹脂膜等を用いることができる。

ここで、土手５１１２を形成する際、ウエットエッチング法を用いることで容易にテー
パー形状の側壁とすることが出来る。土手５１１２の側壁が十分になだらかでないと段差
に起因するＥＬ層の劣化が顕著な問題となってしまうため、注意が必要である。

なお、画素電極５１１１と配線５１０８を電気的に接続する際に、第３の層間絶縁膜５
１１０に形成したコンタクトホールの部分にも、土手５１１２を形成する。こうして、コ
ンタクトホール部分の凹凸による、画素電極の凹凸を土手５１１２によって埋めることに
より、段差に起因するＥＬ層の劣化を防いでいる。

第３の層間絶縁膜５１１０と土手５１１２の組み合わせの例を以下に挙げる。

第３の層間絶縁膜５１１０として、プラズマＣＶＤ法によって形成した窒化珪素膜ある
いは窒化酸化珪素膜を用い、土手５１１２としてもプラズマＣＶＤ法によって形成した窒
化珪素膜あるいは窒化酸化珪素膜を用いる組み合わせがある。また、第３の層間絶縁膜５
１１０として、ＳＯＧ法によって形成した窒化珪素膜あるいは窒化酸化珪素膜を用い、土
手５１１２としてもＳＯＧ法によって形成した窒化珪素膜あるいは窒化酸化珪素膜を用い
る組み合わせがある。また第３の層間絶縁膜５１１０として、ＳＯＧ法によって形成した
窒化珪素膜あるいは窒化酸化珪素膜とプラズマＣＶＤ法によって形成した窒化珪素膜ある
いは窒化酸化珪素膜の積層膜を用い、土手５１１２としてプラズマＣＶＤ法によって形成
した窒化珪素膜あるいは窒化酸化珪素膜を用いる組み合わせがある。また、第３の層間絶
縁膜５１１０として、アクリルを用い、土手５１１２としてもアクリルを用いる組み合わ
せがある。また、第３の層間絶縁膜５１１０として、アクリルとプラズマＣＶＤ法によっ
て形成した窒化珪素膜あるいは窒化酸化珪素膜の積層膜を用い、土手５１１２としてプラ
ズマＣＶＤ法によって形成した窒化珪素膜あるいは窒化酸化珪素膜を用いる組み合わせが
ある。また、第３の層間絶縁膜５１１０として、プラズマＣＶＤ法によって形成した窒化
珪素膜あるいは窒化酸化珪素膜を用い、土手５１１２としてアクリルを用いる組み合わせ
がある。

土手５１１２中に、カーボン粒子や金属粒子を添加し、抵抗率を下げ、静電気の発生を
抑制してもよい。この際、抵抗率は、１×１０⁶〜１×１０¹²Ωm(好ましくは、１×１０⁸
〜１×１０¹⁰Ωm)となるように、カーボン粒子や金属粒子の添加量を調節すればよい。

次いで、土手５１１２に囲まれた、露出している画素電極５１１１上に、ＥＬ層５１１
３を形成する。

ＥＬ層５１１３としては、公知の有機発光材料や無機発光材料を用いることができる。

有機発光材料としては、低分子系有機発光材料、高分子系有機発光材料、中分子系有機
材料を自由に用いることができる。なお、ここでは、中分子系有機発光材料とは、昇華性
を有さず、かつ、分子数が２０以下または連鎖する分子の長さが１０μm以下の有機発光
材料を示すものとする。

ＥＬ層５１１３は通常、積層構造である。代表的には、コダック・イーストマン・カン
パニーのTangらが提案した「正孔輸送層／発光層／電子輸送層」という積層構造が挙げら
れる。また他にも、陰極上に電子輸送層／発光層／正孔輸送層／正孔注入層、または電子
注入層／電子輸送層／発光層／正孔輸送層／正孔注入層の順に積層する構造でも良い。発
光層に対して蛍光性色素等をドーピングしても良い。

本実施例では蒸着法により低分子系有機発光材料を用いてＥＬ層５１１３を形成してい
る。具体的には、発光層として７０nm厚のトリス−８−キノリノラトアルミニウム錯体(
Ａｌｑ₃)膜を設け、その上に、正孔注入層として２０nm厚の銅フタロシアニン(ＣｕＰｃ)
膜を設けた積層構造としている。Ａｌｑ₃にキナクリドン、ペリレンもしくはＤＣＭ１と
いった蛍光色素を添加することで発光色を制御することができる。

なお、図１５(Ｄ)では一画素しか図示していないが、複数の色、例えば、Ｒ(赤)、Ｇ(
緑)、Ｂ(青)の各色に対応したＥＬ層５１１３を作り分ける構成とすることができる。

また、高分子系有機発光材料を用いる例として、正孔注入層として２０nmのポリチオフ
ェン(ＰＥＤＯＴ)膜をスピン塗布法により設け、その上に、発光層として１００nm程度の
パラフェニレンビニレン(ＰＰＶ)膜を設けた積層構造によってＥＬ層５１１３を構成して
も良い。なお、ＰＰＶのπ共役系高分子を用いると、赤色から青色まで発光波長を選択で
きる。また、電子輸送層や電子注入層として炭化珪素等の無機材料を用いることも可能で
ある。

なお、ＥＬ層５１１３は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層
等が、明確に区別された積層構造を有するものに限定されない。つまり、ＥＬ層５１１３
は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等を構成する材料が、混
合した層を有する構造であってもよい。

例えば、電子輸送層を構成する材料(以下、電子輸送材料と表記する)と、発光層を構成
する材料(以下、発光材料と表記する)とによって構成される混合層を、電子輸送層と発光
層との間に有する構造のＥＬ層５１１３であってもよい。

次に、ＥＬ層５１１３の上には、透明導電膜からなる画素電極５１１４を形成する。透
明導電膜としては、酸化インジウムと酸化スズの化合物(ＩＴＯ)、酸化インジウムと酸化
亜鉛の化合物、酸化亜鉛、酸化スズ、酸化インジウム等を用いることができる。また、前
記透明導電膜にガリウムを添加したものを用いてもよい。画素電極５１１４がＥＬ素子の
陽極に相当する。

画素電極５１１４まで形成された時点でＥＬ素子が完成する。なお、ＥＬ素子とは、画
素電極(陰極)５１１１、ＥＬ層５１１３及び画素電極(陽極)５１１４で形成されたダイオ
ードを指す。

本実施例では、画素電極５１１４が透明導電膜によって形成されているため、ＥＬ素子
が発した光は、基板５０００とは逆側に向かって放射される。また、第３の層間絶縁膜５
１１０によって、配線５１０６〜５１０９が形成された層とは別の層に、画素電極５１１
１を形成している。そのため、実施例９に示した構成と比較して、開口率を上げることが
できる。

ＥＬ素子を完全に覆うようにして保護膜(パッシベーション膜)５１１５を設けることは
有効である。保護膜５１１５としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含
む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いることができる。

なお本実施例のように、ＥＬ素子が発した光が画素電極５１１４側から放射される場合
、保護膜５１１５としては、光を透過する膜を用いる必要がある。

なお、土手５１１２を形成した後、保護膜５１１５を形成するまでの工程をマルチチャ
ンバー方式(またはインライン方式)の成膜装置を用いて、大気解放せずに連続的に処理す
ることは有効である。

なお、実際には図１５(Ｄ)の状態まで完成したら、さらに外気に曝されないように、気
密性が高く、脱ガスの少ない保護フィルム(ラミネートフィルム、紫外線硬化樹脂フィル
ム等)等のシーリング材でパッケージング(封入)することが好ましい。その際、シーリン
グ材の内部を不活性雰囲気にしたり、内部に吸湿性材料(例えば酸化バリウム)を配置した
りするとＥＬ素子の信頼性が向上する。

また、パッケージング等の処理により気密性を高めたら、基板５０００上に形成された
素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ(フレキ
シブルプリントサーキット：ＦＰＣ)を取り付けて製品として完成する。

本実施例では、本発明を用いて発光装置を作製した例について、図１６を用いて説明す
る。

図１６は、ＴＦＴが形成された素子基板をシーリング材によって封止することによって
形成された発光装置の上面図であり、図１６(Ｂ)は、図１６(Ａ)のＡ−Ａ’における断面
図、図１６(Ｃ)は図１６(Ａ)のＢ−Ｂ’における断面図である。

基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４００３と、第
１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂとを囲むようにして、シール
材４００９が設けられている。また画素部４００２と、ソース信号線駆動回路４００３と
、第１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂとの上にシーリング材４
００８が設けられている。よって画素部４００２と、ソース信号線駆動回路４００３と、
第１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂとは、基板４００１とシー
ル材４００９とシーリング材４００８とによって、充填材４２１０で密封されている。

また基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４００３と
、第１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂとは、複数のＴＦＴを有
している。図１６(Ｂ)では代表的に、下地膜４０１０上に形成された、ソース信号線駆動
回路４００３に含まれるＴＦＴ(但し、ここではＮチャネル型ＴＦＴとＰチャネル型ＴＦ
Ｔを図示する)４２０１及び画素部４００２に含まれるＴＦＴ４２０２を図示した。

ＴＦＴ４２０１及び４２０２上には層間絶縁膜(平坦化膜)４３０１ａが形成され、その
上にＴＦＴ４２０２のドレインと電気的に接続する画素電極(陽極)４２０３が形成される
。画素電極４２０３としては仕事関数の大きい透明導電膜が用いられる。透明導電膜とし
ては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸
化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜に
ガリウムを添加したものを用いても良い。

そして、画素電極４２０３の上には絶縁膜４３０２が形成され、絶縁膜４３０２は画素
電極４２０３の上に開口部が形成されている。この開口部において、画素電極４２０３の
上には有機発光層４２０４が形成される。有機発光層４２０４は公知の有機発光材料また
は無機発光材料を用いることができる。また、有機発光材料には低分子系(モノマー系)材
料と高分子系(ポリマー系)材料があるがどちらを用いても良い。

有機発光層４２０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。
また、有機発光層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入
層を自由に組み合わせて積層構造または単層構造とすれば良い。

有機発光層４２０４の上には遮光性を有する導電膜(代表的にはアルミニウム、銅もし
くは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜)からなる陰極４２０
５が形成される。また、陰極４２０５と有機発光層４２０４の界面に存在する水分や酸素
は極力排除しておくことが望ましい。従って、有機発光層４２０４を窒素または希ガス雰
囲気で形成し、酸素や水分に触れさせないまま陰極４２０５を形成するといった工夫が必
要である。本実施例ではマルチチャンバー方式(クラスターツール方式)の成膜装置を用い
ることで上述のような成膜を可能とする。そして陰極４２０５は所定の電圧が与えられて
いる。

以上のようにして、画素電極(陽極)４２０３、有機発光層４２０４及び陰極４２０５か
らなる発光素子４３０３が形成される。そして発光素子４３０３を覆うように、絶縁膜４
３０２上に保護膜４２０９が形成されている。保護膜４２０９は、発光素子４３０３に酸
素や水分等が入り込むのを防ぐのに効果的である。

４００５ａは電源線に接続された引き回し配線であり、ＴＦＴ４２０２の第１の電極に
接続されている。引き回し配線４００５ａはシール材４００９と基板４００１との間を通
り、異方導電性フィルム４３００を介してＦＰＣ４００６が有するＦＰＣ用配線４３０１
ｂに電気的に接続される。

シーリング材４００８としては、ガラス材、金属材(代表的にはステンレス材)、セラミ
ックス材、プラスチック材(プラスチックフィルムも含む)を用いることができる。プラス
チック材としては、ＦＲＰ(Fiberglass‐Reinforced‐Plastics)板、ＰＶＦ(ポリビニル
フルオライド)フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂
フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラー
フィルムで挟んだ構造のシートを用いることもできる。

但し、発光素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でな
ければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまた
はアクリルフィルムのような透明物質を用いる。

また、充填材４２１０としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化
樹脂または熱硬化樹脂を用いることができ、ＰＶＣ(ポリビニルクロライド)、アクリル、
ポリイミド、エポキシ樹脂、シリコン樹脂、ＰＶＢ(ポリビニルブチラル)またはＥＶＡ(
エチレンビニルアセテート)を用いることができる。本実施例では充填材として窒素を用
いた。

また充填材４２１０を吸湿性物質(好ましくは酸化バリウム)もしくは酸素を吸着しうる
物質にさらしておくために、シーリング材４００８の基板４００１側の面に凹部４００７
を設けて吸湿性物質または酸素を吸着しうる物質４２０７を配置する。そして、吸湿性物
質または酸素を吸着しうる物質４２０７が飛び散らないように、凹部カバー材４２０８に
よって吸湿性物質または酸素を吸着しうる物質４２０７は凹部４００７に保持されている
。なお凹部カバー材４２０８は目の細かいメッシュ状になっており、空気や水分は通し、
吸湿性物質または酸素を吸着しうる物質４２０７は通さない構成になっている。吸湿性物
質または酸素を吸着しうる物質４２０７を設けることで、発光素子４３０３の劣化を抑制
できる。

図１６(Ｃ)に示すように、画素電極４２０３が形成されると同時に、引き回し配線４０
０５ａ上に接するように導電性膜４２０３ａが形成される。

また、異方導電性フィルム４３００は導電性フィラー４３００ａを有している。基板４
００１とＦＰＣ４００６とを熱圧着することで、基板４００１上の導電性膜４２０３ａと
ＦＰＣ４００６上のＦＰＣ用配線４３０１ｂとが、導電性フィラー４３００ａによって電
気的に接続される。

本発明において、三重項励起子からの燐光を発光に利用できる有機発光材料を用いるこ
とで、外部発光量子効率を飛躍的に向上させることができる。これにより、発光素子の低
消費電力化、長寿命化、および軽量化が可能になる。

ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。 (T.Tsut
sui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular Systems,
ed.K.Honda, (Elsevier Sci.Pub., Tokyo,1991) p.437.)

上記の論文により報告された有機発光材料(クマリン色素)の分子式を以下に示す。

(M.A.Baldo, D.F.O’Brien, Y.You, A.Shoustikov, S.Sibley, M.E.Thompson, S.R.For
rest, Nature 395 (1998) p.151.)

上記の論文により報告された有機発光材料(Ｐｔ錯体)の分子式を以下に示す。

(M.A.Baldo, S.Lamansky, P.E.Burrrows, M.E.Thompson, S.R.Forrest, Appl.Phys.Let
t.,75 (1999) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.ts
uji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)

上記の論文により報告された有機発光材料(Ｉｒ錯体)の分子式を以下に示す。

以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子から
の蛍光発光を用いる場合より３〜４倍の高い外部発光量子効率の実現が可能となる。

本発明におけるトランジスタのしきい値補正の方法として、補正に用いるトランジスタ
のゲート・ドレイン間を短絡してダイオード化した状態でソース・ドレイン間に電流を流
し、ソース・ドレイン間の電圧がトランジスタのしきい値に等しくなる現象を利用してい
るが、これは本発明で紹介したような画素部への適用のみならず、駆動回路への応用も可
能である。

例として、電流を画素などへ出力する駆動回路における、電流源回路を挙げる。電流源
回路は、入力された電圧信号から、所望の電流を出力する回路である。電流源回路内の電
流源トランジスタのゲート電極に電圧信号が入力され、そのゲート・ソース間電圧に応じ
た電流が、電流源トランジスタを介して出力される。つまり、電流源トランジスタのしき
い値補正に、本発明のしきい値補正方法を用いる。

図２７（Ａ）に、電流源回路の利用例を示す。シフトレジスタより順次サンプリングパ
ルスが出力され、該サンプリングパルスはそれぞれの電流源回路９００１へと入力され、
該サンプリングパルスが電流源回路９００１に入力されたタイミングに従って、映像信号
のサンプリングを行う。この場合、サンプリング動作は点順次で行われる。

簡単な動作タイミングを図２７（Ｂ）に示す。ｉ行目のゲート信号線が選択されている
期間は、シフトレジスタからサンプリングパルスが出力され、映像信号のサンプリングを
行う期間と、帰線期間とに分けられる。この帰線期間において、本発明のしきい値補正動
作、つまり、各部の電位を初期化したり、トランジスタのしきい値電圧を取得したりする
一連の動作を行う。つまり、しきい値取得動作は１水平期間ごとに行うことが出来る。

図２８（Ａ）に、図２７とは異なる構成の電流を画素などへ出力する駆動回路の構成を
示す。図２７の場合と異なる点としては、１段のサンプリングパルスによって制御される
電流源回路９００１は、９００１Ａ、９００１Ｂの２つとなっており、電流源制御信号に
よって、双方の動作が選択される。

図２８（Ｂ）に示すように、電流源制御信号は、例えば１水平期間ごとに切り替わるよ
うにする。すると電流源回路９００１Ａ、９００１Ｂの動作は、一方が画素などへの電流
出力を行い、他方が映像信号の入力などを行う。これが行ごとに入れ替わり行われる。こ
の場合、サンプリング動作は線順次で行われる。

図２９（Ａ）に、さらに異なる構成の駆動回路の構成を示す。ここでは、１段のサンプ
リングパルスによって制御される電流源回路９００１は、９００１Ａ、９００１Ｂ、９０
０１Ｃの３つとなっており、ビデオ入力制御信号、出力制御信号によって、それぞれの動
作が選択される。

図２９（Ｂ）に示すように、ビデオ入力制御信号、出力制御信号によって、１水平期間
ごとに、電流源回路９００１Ａ〜９００１Ｃの動作が、しきい値補正→映像信号入力→画
素への電流出力といった順に切り替わるようにする。サンプリング動作は、図２８に示し
た構成と同様、線順次で行われる。

図３０（Ａ）に、さらに異なる構成の駆動回路の構成を示す。図２７の構成においては
、映像信号の形式はデジタル・アナログを問わないが、図３０（Ａ）の構成では、デジタ
ル映像信号を入力する。入力されたデジタル映像信号は、サンプリングパルスの出力に従
って第１のラッチ回路に取りこまれ、一行分の映像信号の取り込みが終了した後、第２の
ラッチ回路に転送され、その後、各電流源回路９００１Ａ〜９００１Ｃへと入力される。
ここで、電流源回路９００１Ａ〜９００１Ｃは、それぞれから出力される電流値が異なっ
ている。例えば、電流値の比が１：２：４となっている。つまり、並列にｎ個の電流源回
路を配置し、その電流値の比を１：２：４：・・・２^(n-1)とし、各電流源回路から出力
される電流を足し合わせることにより、出力される電流値を線形的に変化させることが出
来る。

動作タイミングは、図２７に示したものとほぼ同様であり、サンプリング動作を行わな
い帰線期間内に、電流源回路９００１において、しきい値補正動作が行われ、続いてラッ
チ回路に保持されているデータが転送され、電流源回路９００１においてＶ−Ｉ変換を行
い、画素へ電流を出力する。サンプリング動作は、図２８に示した構成と同様、線順次で
行われる。

図３１（Ａ）に、さらに異なる構成の電流を画素などへ出力する駆動回路の構成を示す
。この構成では、ラッチ回路に取り込まれたデジタル映像信号は、ラッチ信号の入力によ
ってＤ／Ａ変換回路へと転送され、アナログ映像信号へと変換され、該アナログ映像信号
が各電流源回路９００１へと入力されて、電流が出力される。

また、このようなＤ／Ａ変換回路に、例えばガンマ補正用の機能を持たせても良い。

図３１（Ｂ）に示すように、帰線期間内にしきい値補正、ラッチデータ転送が行われ、
ある行のサンプリング動作が行われている期間に、前行の映像信号のＶ−Ｉ変換、画素な
どへの電流の出力が行われる。サンプリング動作は、図２８に示した構成と同様、線順次
で行われる。

以上に示した構成に限らず、電流源回路によってＶ−Ｉ変換を行うような場合には、本
発明のしきい値補正手段の適用が可能である。また、図２８、図２９に示したように、複
数の電流源回路を並列に配置し、切り替えて使用するといった構成を、図３０、図３１等
の構成と組み合わせて使用しても良い。

本明細書でこれまでに示してきた構成では、駆動用ＴＦＴにはＰチャネル型ＴＦＴを用
いていたが、本発明は駆動用ＴＦＴにＮチャネル型ＴＦＴを用いた場合の構成にも適用が
可能である。図３２（Ａ）に構成を示す。

駆動用ＴＦＴ３２１０はＮチャネル型であり、この場合、ソース領域はＥＬ素子３２１
５の陽極と接続されている側であり、ドレイン領域は、ＴＦＴ３２１１を介して電流供給
線３２１４と接続されている側となる。そこで、容量手段３２１２、３２１３は、駆動用
ＴＦＴ３２１０のゲート・ソース間の電圧を保持出来るようなノードに設ける。

動作について説明する。図３２（Ｂ）に示すように、まず、駆動用ＴＦＴ３２０８がＯ
Ｎするように他のＴＦＴを導通する。続いて、図３２（Ｃ）に示すように、ＴＦＴ３２０
９、３２１１をＯＦＦすると、駆動用ＴＦＴ３２０８のゲート・ソース間電圧がそのしき
い値電圧に等しくなるまで、図のように電荷が移動し、やがて駆動用ＴＦＴ３２０８がＯ
ＦＦする。このとき、容量手段３２１２には、駆動用ＴＦＴ３２０８０のしきい値電圧が
保持されている。

続いて、図３２（Ｄ）に示すように、映像信号が入力される。先に容量手段３２１２に
保持されているしきい値電圧が、この映像信号に上乗せされて、駆動用ＴＦＴ３２０８の
ゲートに入力され、このときの駆動用ＴＦＴ３２０８のゲート・ソース間電圧にしたがっ
て、電流供給線３２１４からＥＬ素子３２１５に電流が供給されることになる。よって、
隣接画素において、駆動用ＴＦＴ３２０８のしきい値電圧がばらついたとしても、そのば
らつきに関係なく、容量手段３２１２によってしきい値電圧が映像信号に上乗せされるた
め、駆動用ＴＦＴのゲート・ソース間電圧は隣接画素ごとにばらつくことがない。

さらに、図３２に示した構成でＥＬ素子３２１５が発光によって劣化した場合、陽極−
陰極間の電圧が上昇する。これにより、通常であれば駆動用ＴＦＴ３２０８のソース領域
の電位が上昇し、結果として発光時のゲート・ソース間電圧が小さくなってしまうという
問題が考えられるが、本実施例で示した構成によると、図３２（Ｂ）〜（Ｃ）における、
しきい値電圧の取得において、ＴＦＴ３２０９がＯＮすることによって、駆動用ＴＦＴ３
２０８のソース領域の電位は、電源線３２１６の電位に固定される。よって前述のように
、駆動用ＴＦＴ３２０８のゲート・ソース間電圧が小さくなることがないため、経時的な
輝度低下を抑えることが出来る。

なお、本実施例において、駆動用ＴＦＴ３２１０はＮチャネル型としている。他のＴＦ
Ｔは、ＯＮ・ＯＦＦの制御のみを行うスイッチ素子として用いているので、その極性は問
わない。また、ＴＦＴ３２０７、３２０８については、ＯＮ、ＯＦＦのタイミングが同一
であるので、ゲート信号線を共有しているが、スイッチ素子の制御についてはこの限りで
ない。

また、ＴＦＴ３２１１は、ＥＬ素子３２１５への電流供給を任意のタイミングで遮断す
るための消去用ＴＦＴとしても用いることが出来る。

発光素子を用いた発光装置は自発光型であるため、液晶ディスプレイに比べ、明るい場
所での視認性に優れ、視野角が広い。従って、様々な電子機器の表示部に用いることがで
きる。

本発明の発光装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル
型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置
(カーオーディオ、オーディオコンポ等)、ノート型パーソナルコンピュータ、ゲーム機器
、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、
記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(ＤＶＤ)等の記録媒
体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。特に
、斜め方向から画面を見る機会が多い携帯情報端末は、視野角の広さが重要視されるため
、発光装置を用いることが望ましい。それら電子機器の具体例を図１７に示す。

図１７(Ａ)は発光素子表示装置であり、筐体３００１、支持台３００２、表示部３００
３、スピーカー部３００４、ビデオ入力端子３００５等を含む。本発明の発光装置は表示
部３００３に用いることができる。発光装置は自発光型であるためバックライトが必要な
く、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光素子表示装置は
、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示
装置が含まれる。

図１７(Ｂ)はデジタルスチルカメラであり、本体３１０１、表示部３１０２、受像部３
１０３、操作キー３１０４、外部接続ポート３１０５、シャッター３１０６等を含む。本
発明の発光装置は表示部３１０２に用いることができる。

図１７(Ｃ)はノート型パーソナルコンピュータであり、本体３２０１、筐体３２０２、
表示部３２０３、キーボード３２０４、外部接続ポート３２０５、ポインティングマウス
３２０６等を含む。本発明の発光装置は表示部３２０３に用いることができる。

図１７(Ｄ)はモバイルコンピュータであり、本体３３０１、表示部３３０２、スイッチ
３３０３、操作キー３３０４、赤外線ポート３３０５等を含む。本発明の発光装置は表示
部３３０２に用いることができる。

図１７(Ｅ)は記録媒体を備えた携帯型の画像再生装置(具体的にはＤＶＤ再生装置)であ
り、本体３４０１、筐体３４０２、表示部Ａ３４０３、表示部Ｂ３４０４、記録媒体(Ｄ
ＶＤ等)読込部３４０５、操作キー３４０６、スピーカー部３４０７等を含む。表示部Ａ
３４０３は主として画像情報を表示し、表示部Ｂ３４０４は主として文字情報を表示する
が、本発明の発光装置はこれら表示部Ａ、Ｂ３４０３、３４０４に用いることができる。
なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。

図１７(Ｆ)はゴーグル型ディスプレイ(ヘッドマウントディスプレイ)であり、本体３５
０１、表示部３５０２、アーム部３５０３を含む。本発明の発光装置は表示部３５０２に
用いることができる。

図１７(Ｇ)はビデオカメラであり、本体３６０１、表示部３６０２、筐体３６０３、外
部接続ポート３６０４、リモコン受信部３６０５、受像部３６０６、バッテリー３６０７
、音声入力部３６０８、操作キー３６０９、接眼部３６１０等を含む。本発明の発光装置
は表示部３６０２に用いることができる。

図１７(Ｈ)は携帯電話であり、本体３７０１、筐体３７０２、表示部３７０３、音声入
力部３７０４、音声出力部３７０５、操作キー３７０６、外部接続ポート３７０７、アン
テナ３７０８等を含む。本発明の発光装置は表示部３７０３に用いることができる。なお
、表示部３７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑え
ることができる。

なお、将来的に有機発光材料の発光輝度が高くなれば、出力した画像情報を含む光をレ
ンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能と
なる。

また、上記電子機器はインターネットやＣＡＴＶ(ケーブルテレビ)などの電子通信回線
を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増し
てきている。有機発光材料の応答速度は非常に高いため、発光装置は動画表示に好ましい
。

また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなる
ように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生
装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景
として文字情報を発光部分で形成するように駆動することが望ましい。

以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが
可能である。また、本実施例の電子機器は実施例１〜１３に示したいずれの構成の発光装
置を用いても良い。

本発明の発光装置における画素構成の一形態を示す回路図と画素の動作について示す図。 図１に示した画素の駆動について説明する図。 一般的に用いられる発光装置の画素の構成例を示す回路図。 デジタル映像信号を用いて時間階調方式によって駆動する場合の画素の構成を示す回路図。 しきい値ばらつきの補正が可能な画素の構成を示す回路図と画素の動作について示す図。 図５に示した画素の駆動について説明する図。 本発明の一実施例であるアナログ映像信号入力方式の発光装置の構成例を示す図。 図７に示した発光装置におけるソース信号線駆動回路およびゲート信号線駆動回路の構成例を示す図。 本発明の一実施例であるデジタル映像信号入力方式の発光装置の構成例を示す図。 図９に示した発光装置におけるソース信号線駆動回路の構成例を示す図。 図８と異なる構成のゲート信号線駆動回路の構成例を示す図。 図１１に示したゲート信号線駆動回路のパルス出力タイミングを説明する図。 発光装置の製造工程例を示す図。 発光装置の製造工程例を示す図。 発光装置の製造工程例を示す図。 発光装置の外観図および断面図。 本発明が適用可能な電子機器の例を示す図。 本発明の発光装置における画素構成の一実施例を示す回路図と画素の動作について示す図。 図１８に示した画素の駆動について説明する図。 本発明の発光装置における画素構成の一実施例を示す回路図および動作について示す図。 本発明の発光装置における画素構成の一実施例を示す回路図および動作について示す図。 本発明の発光装置における画素構成の一実施例を示す回路図および動作について示す図。 図２２に示した画素構成のバリエーションについて示す回路図。 本発明の画素を有する発光装置を、デジタル時間階調方式によって駆動する場合の、ゲート信号線におけるタイミングチャートを示す図。 図２４のタイミングチャートに従ってゲート信号線にパルスを出力するためのゲート信号線駆動回路の構成を示す図。 本発明の動作原理を説明する図。 本発明のしきい値補正原理を用いて電流源回路を構成する例を示す図。 本発明のしきい値補正原理を用いて電流源回路を構成する例を示す図。 本発明のしきい値補正原理を用いて電流源回路を構成する例を示す図。 本発明のしきい値補正原理を用いて電流源回路を構成する例を示す図。 本発明のしきい値補正原理を用いて電流源回路を構成する例を示す図。 本発明の発光装置における画素構成の一実施例を示す回路図および動作について示す図。

Claims (59)

1. ソース又はドレインの一方が第１の配線に電気的に接続された第１のトランジスタと、
   ソース又はドレインの一方が前記第１のトランジスタのソース又はドレインの他方に電気的に接続され、ソース又はドレインの他方が発光素子の２つの電極のうちの一方に電気的に接続された第２のトランジスタと、
   ソース又はドレインの一方が前記第１のトランジスタのソース又はドレインの他方に電気的に接続され、ソース又はドレインの他方が前記第１のトランジスタのゲートに電気的に接続された第３のトランジスタと、
   第１の電極が前記第１のトランジスタのゲートに電気的に接続された第１の容量素子と、
   ソース又はドレインの一方が前記第１の容量素子の第２の電極に電気的に接続され、ソース又はドレインの他方が前記第１の配線に電気的に接続された第４のトランジスタと、
   ソース又はドレインの一方が前記第１の容量素子の第２の電極に電気的に接続され、ソース又はドレインの他方が第２の配線に電気的に接続された第５のトランジスタとを有し、
   前記第２のトランジスタのゲートは、第３の配線に電気的に接続され、
   前記第５のトランジスタのゲートは、第４の配線に電気的に接続され、
   前記第３のトランジスタのゲートは、第５の配線に電気的に接続され、
   前記第４のトランジスタのゲートは、第６の配線に電気的に接続され、
   前記第１乃至第５のトランジスタのゲート長に関して、前記第１のトランジスタのゲート長が最も長いことを特徴とする画素回路。
2. ソース又はドレインの一方が第１の配線に電気的に接続された第１のトランジスタと、
   ソース又はドレインの一方が前記第１のトランジスタのソース又はドレインの他方に電気的に接続され、ソース又はドレインの他方が発光素子の２つの電極のうちの一方に電気的に接続された第２のトランジスタと、
   ソース又はドレインの一方が前記第１のトランジスタのソース又はドレインの他方に電気的に接続され、ソース又はドレインの他方が前記第１のトランジスタのゲートに電気的に接続された第３のトランジスタと、
   第１の電極が前記第１のトランジスタのゲートに電気的に接続された第１の容量素子と、
   ソース又はドレインの一方が前記第１の容量素子の第２の電極に電気的に接続され、ソース又はドレインの他方が前記第１の配線に電気的に接続された第４のトランジスタと、
   ソース又はドレインの一方が前記第１の容量素子の第２の電極に電気的に接続され、ソース又はドレインの他方が第２の配線に電気的に接続された第５のトランジスタとを有し、
   前記第２のトランジスタのゲートは、第３の配線に電気的に接続され、
   前記第５のトランジスタのゲートは、第４の配線に電気的に接続され、
   前記第３のトランジスタのゲートは、第５の配線に電気的に接続され、
   前記第４のトランジスタのゲートは、前記第５の配線に電気的に接続され、
   前記第１乃至第５のトランジスタのゲート長に関して、前記第１のトランジスタのゲート長が最も長いことを特徴とする画素回路。
3. ソース又はドレインの一方が第１の配線に電気的に接続された第１のトランジスタと、
   ソース又はドレインの一方が前記第１のトランジスタのソース又はドレインの他方に電気的に接続され、ソース又はドレインの他方が画素電極に電気的に接続された第２のトランジスタと、
   ソース又はドレインの一方が前記第１のトランジスタのソース又はドレインの他方に電気的に接続され、ソース又はドレインの他方が前記第１のトランジスタのゲートに電気的に接続された第３のトランジスタと、
   第１の電極が前記第１のトランジスタのゲートに電気的に接続された第１の容量素子と、
   ソース又はドレインの一方が前記第１の容量素子の第２の電極に電気的に接続され、ソース又はドレインの他方が前記第１の配線に電気的に接続された第４のトランジスタと、
   ソース又はドレインの一方が前記第１の容量素子の第２の電極に電気的に接続され、ソース又はドレインの他方が第２の配線に電気的に接続された第５のトランジスタとを有し、
   前記第２のトランジスタのゲートは、第３の配線に電気的に接続され、
   前記第５のトランジスタのゲートは、第４の配線に電気的に接続され、
   前記第３のトランジスタのゲートは、第５の配線に電気的に接続され、
   前記第４のトランジスタのゲートは、第６の配線に電気的に接続され、
   前記第１乃至第５のトランジスタのゲート長に関して、前記第１のトランジスタのゲート長が最も長いことを特徴とする画素回路。
4. ソース又はドレインの一方が第１の配線に電気的に接続された第１のトランジスタと、
   ソース又はドレインの一方が前記第１のトランジスタのソース又はドレインの他方に電気的に接続され、ソース又はドレインの他方が画素電極に電気的に接続された第２のトランジスタと、
   ソース又はドレインの一方が前記第１のトランジスタのソース又はドレインの他方に電気的に接続され、ソース又はドレインの他方が前記第１のトランジスタのゲートに電気的に接続された第３のトランジスタと、
   第１の電極が前記第１のトランジスタのゲートに電気的に接続された第１の容量素子と、
   ソース又はドレインの一方が前記第１の容量素子の第２の電極に電気的に接続され、ソース又はドレインの他方が前記第１の配線に電気的に接続された第４のトランジスタと、
   ソース又はドレインの一方が前記第１の容量素子の第２の電極に電気的に接続され、ソース又はドレインの他方が第２の配線に電気的に接続された第５のトランジスタとを有し、
   前記第２のトランジスタのゲートは、第３の配線に電気的に接続され、
   前記第５のトランジスタのゲートは、第４の配線に電気的に接続され、
   前記第３のトランジスタのゲートは、第５の配線に電気的に接続され、
   前記第４のトランジスタのゲートは、前記第５の配線に電気的に接続され、
   前記第１乃至第５のトランジスタのゲート長に関して、前記第１のトランジスタのゲート長が最も長いことを特徴とする画素回路。
5. 発光素子と、
   ソース又はドレインの一方が第１の配線に電気的に接続された第１のトランジスタと、
   ソース又はドレインの一方が前記第１のトランジスタのソース又はドレインの他方に電気的に接続され、ソース又はドレインの他方が前記発光素子の２つの電極のうちの一方に電気的に接続された第２のトランジスタと、
   ソース又はドレインの一方が前記第１のトランジスタのソース又はドレインの他方に電気的に接続され、ソース又はドレインの他方が前記第１のトランジスタのゲートに電気的に接続された第３のトランジスタと、
   第１の電極が前記第１のトランジスタのゲートに電気的に接続された第１の容量素子と、
   ソース又はドレインの一方が前記第１の容量素子の第２の電極に電気的に接続され、ソース又はドレインの他方が前記第１の配線に電気的に接続された第４のトランジスタと、
   ソース又はドレインの一方が前記第１の容量素子の第２の電極に電気的に接続され、ソース又はドレインの他方が第２の配線に電気的に接続された第５のトランジスタとを有し、
   前記第２のトランジスタのゲートは、第３の配線に電気的に接続され、
   前記第５のトランジスタのゲートは、第４の配線に電気的に接続され、
   前記第３のトランジスタのゲートは、第５の配線に電気的に接続され、
   前記第４のトランジスタのゲートは、第６の配線に電気的に接続され、
   前記第１乃至第５のトランジスタのゲート長に関して、前記第１のトランジスタのゲート長が最も長いことを特徴とする発光装置。
6. 発光素子と、
   ソース又はドレインの一方が第１の配線に電気的に接続された第１のトランジスタと、
   ソース又はドレインの一方が前記第１のトランジスタのソース又はドレインの他方に電気的に接続され、ソース又はドレインの他方が前記発光素子の２つの電極のうちの一方に電気的に接続された第２のトランジスタと、
   ソース又はドレインの一方が前記第１のトランジスタのソース又はドレインの他方に電気的に接続され、ソース又はドレインの他方が前記第１のトランジスタのゲートに電気的に接続された第３のトランジスタと、
   第１の電極が前記第１のトランジスタのゲートに電気的に接続された第１の容量素子と、
   ソース又はドレインの一方が前記第１の容量素子の第２の電極に電気的に接続され、ソース又はドレインの他方が前記第１の配線に電気的に接続された第４のトランジスタと、
   ソース又はドレインの一方が前記第１の容量素子の第２の電極に電気的に接続され、ソース又はドレインの他方が第２の配線に電気的に接続された第５のトランジスタとを有し、
   前記第２のトランジスタのゲートは、第３の配線に電気的に接続され、
   前記第５のトランジスタのゲートは、第４の配線に電気的に接続され、
   前記第３のトランジスタのゲートは、第５の配線に電気的に接続され、
   前記第４のトランジスタのゲートは、前記第５の配線に電気的に接続され、
   前記第１乃至第５のトランジスタのゲート長に関して、前記第１のトランジスタのゲート長が最も長いことを特徴とする発光装置。
7. ソース又はドレインの一方が第１の配線に電気的に接続された第１のトランジスタと、
   ソース又はドレインの一方が前記第１のトランジスタのソース又はドレインの他方に電気的に接続され、ソース又はドレインの他方が負荷に電気的に接続された第２のトランジスタと、
   ソース又はドレインの一方が前記第１のトランジスタのソース又はドレインの他方に電気的に接続され、ソース又はドレインの他方が前記第１のトランジスタのゲートに電気的に接続された第３のトランジスタと、
   第１の電極が前記第１のトランジスタのゲートに電気的に接続された第１の容量素子と、
   ソース又はドレインの一方が前記第１の容量素子の第２の電極に電気的に接続され、ソース又はドレインの他方が前記第１の配線に電気的に接続された第４のトランジスタと、
   ソース又はドレインの一方が前記第１の容量素子の第２の電極に電気的に接続され、ソース又はドレインの他方が第２の配線に電気的に接続された第５のトランジスタとを有し、
   前記第２のトランジスタのゲートは、第３の配線に電気的に接続され、
   前記第５のトランジスタのゲートは、第４の配線に電気的に接続され、
   前記第３のトランジスタのゲートは、第５の配線に電気的に接続され、
   前記第４のトランジスタのゲートは、第６の配線に電気的に接続され、
   前記第１乃至第５のトランジスタのゲート長に関して、前記第１のトランジスタのゲート長が最も長いことを特徴とする半導体装置。
8. ソース又はドレインの一方が第１の配線に電気的に接続された第１のトランジスタと、
   ソース又はドレインの一方が前記第１のトランジスタのソース又はドレインの他方に電気的に接続され、ソース又はドレインの他方が負荷に電気的に接続された第２のトランジスタと、
   ソース又はドレインの一方が前記第１のトランジスタのソース又はドレインの他方に電気的に接続され、ソース又はドレインの他方が前記第１のトランジスタのゲートに電気的に接続された第３のトランジスタと、
   第１の電極が前記第１のトランジスタのゲートに電気的に接続された第１の容量素子と、
   ソース又はドレインの一方が前記第１の容量素子の第２の電極に電気的に接続され、ソース又はドレインの他方が前記第１の配線に電気的に接続された第４のトランジスタと、
   ソース又はドレインの一方が前記第１の容量素子の第２の電極に電気的に接続され、ソース又はドレインの他方が第２の配線に電気的に接続された第５のトランジスタとを有し、
   前記第２のトランジスタのゲートは、第３の配線に電気的に接続され、
   前記第５のトランジスタのゲートは、第４の配線に電気的に接続され、
   前記第３のトランジスタのゲートは、第５の配線に電気的に接続され、
   前記第４のトランジスタのゲートは、前記第５の配線に電気的に接続され、
   前記第１乃至第５のトランジスタのゲート長に関して、前記第１のトランジスタのゲート長が最も長いことを特徴とする半導体装置。
9. 請求項１乃至４のいずれか一において、
   第２の容量素子を有し、
   前記第２の容量素子の第１の電極は、前記第１の容量素子の第２の電極と電気的に接続されていることを特徴とする画素回路。
10. 請求項１乃至４のいずれか一において、
    第２の容量素子を有し、
    前記第２の容量素子の第１の電極は、前記第１の容量素子の第２の電極と電気的に接続され、前記第２の容量素子の第２の電極は、一定の電位が供給されることを特徴とする画素回路。
11. 請求項１乃至４のいずれか一において、
    第２の容量素子を有し、
    前記第２の容量素子の第１の電極は、前記第１の容量素子の第２の電極と電気的に接続され、前記第２の容量素子の第２の電極は、前記第１の配線に電気的に接続されていることを特徴とする画素回路。
12. 請求項１乃至４のいずれか一項において、前記第１のトランジスタの導電型はＰチャネル型であることを特徴とする画素回路。
13. 請求項１乃至４のいずれか一項において、前記第１のトランジスタと前記第２のトランジスタの導電型は同じであることを特徴とする画素回路。
14. 請求項１乃至４のいずれか一項において、前記第３のトランジスタと前記第４のトランジスタの導電型は同じであることを特徴とする画素回路。
15. 請求項１乃至４のいずれか一項において、前記第１のトランジスタと前記第２のトランジスタの導電型はＰチャネル型であることを特徴とする画素回路。
16. 請求項１乃至４のいずれか一項において、前記第３のトランジスタと前記第４のトランジスタの導電型はＮチャネル型であることを特徴とする画素回路。
17. 請求項１乃至４のいずれか一項において、前記第１乃至第５のトランジスタは、単結晶を用いたトランジスタであることを特徴とする画素回路。
18. 請求項１乃至４のいずれか一項において、前記第１乃至第５のトランジスタは、多結晶半導体を用いたトランジスタであることを特徴とする画素回路。
19. 請求項１乃至４のいずれか一項において、前記第１乃至第５のトランジスタは、ポリシリコンを用いたトランジスタであることを特徴とする画素回路。
20. 請求項１乃至４のいずれか一項において、前記第１乃至第５のトランジスタは、非晶質半導体を用いたトランジスタであることを特徴とする画素回路。
21. 請求項１乃至４のいずれか一項において、前記第１乃至第５のトランジスタは、アモルファスシリコンを用いたトランジスタであることを特徴とする画素回路。
22. 請求項１乃至４のいずれか一項において、前記第１乃至第５のトランジスタは、薄膜トランジスタであることを特徴とする画素回路。
23. 請求項１乃至４のいずれか一項において、前記第１乃至第５のトランジスタは、有機物を用いたトランジスタであることを特徴とする画素回路。
24. 請求項１乃至４のいずれか一項において、前記第１のトランジスタは、電流が流れている時には飽和領域で動作することを特徴とする画素回路。
25. 請求項５又は６において、
    第２の容量素子を有し、
    前記第２の容量素子の第１の電極は、前記第１の容量素子の第２の電極と電気的に接続されていることを特徴とする発光装置。
26. 請求項５又は６において、
    第２の容量素子を有し、
    前記第２の容量素子の第１の電極は、前記第１の容量素子の第２の電極と電気的に接続され、前記第２の容量素子の第２の電極は、一定の電位が供給されることを特徴とする発光装置。
27. 請求項５又は６において、
    第２の容量素子を有し、
    前記第２の容量素子の第１の電極は、前記第１の容量素子の第２の電極と電気的に接続され、前記第２の容量素子の第２の電極は、前記第１の配線に電気的に接続されていることを特徴とする発光装置。
28. 請求項５又は６において、前記第１のトランジスタの導電型はＰチャネル型であることを特徴とする発光装置。
29. 請求項５又は６において、前記第１のトランジスタと前記第２のトランジスタの導電型は同じであることを特徴とする発光装置。
30. 請求項５又は６において、前記第３のトランジスタと前記第４のトランジスタの導電型は同じであることを特徴とする発光装置。
31. 請求項５又は６において、前記第１のトランジスタと前記第２のトランジスタの導電型はＰチャネル型であることを特徴とする発光装置。
32. 請求項５又は６において、前記第３のトランジスタと前記第４のトランジスタの導電型はＮチャネル型であることを特徴とする発光装置。
33. 請求項５又は６において、前記第１乃至第５のトランジスタは、単結晶を用いたトランジスタであることを特徴とする発光装置。
34. 請求項５又は６において、前記第１乃至第５のトランジスタは、多結晶半導体を用いたトランジスタであることを特徴とする発光装置。
35. 請求項５又は６において、前記第１乃至第５のトランジスタは、ポリシリコンを用いたトランジスタであることを特徴とする発光装置。
36. 請求項５又は６において、前記第１乃至第５のトランジスタは、非晶質半導体を用いたトランジスタであることを特徴とする発光装置。
37. 請求項５又は６において、前記第１乃至第５のトランジスタは、アモルファスシリコンを用いたトランジスタであることを特徴とする発光装置。
38. 請求項５又は６において、前記第１乃至第５のトランジスタは、薄膜トランジスタであることを特徴とする発光装置。
39. 請求項５又は６において、前記第１乃至第５のトランジスタは、有機物を用いたトランジスタであることを特徴とする発光装置。
40. 請求項５又は６において、前記第１のトランジスタは、電流が流れている時には飽和領域で動作することを特徴とする発光装置。
41. 請求項７又は８において、
    第２の容量素子を有し、
    前記第２の容量素子の第１の電極は、前記第１の容量素子の第２の電極と電気的に接続されていることを特徴とする半導体装置。
42. 請求項７又は８において、
    第２の容量素子を有し、
    前記第２の容量素子の第１の電極は、前記第１の容量素子の第２の電極と電気的に接続され、前記第２の容量素子の第２の電極は、一定の電位が供給されることを特徴とする半導体装置。
43. 請求項７又は８において、
    第２の容量素子を有し、
    前記第２の容量素子の第１の電極は、前記第１の容量素子の第２の電極と電気的に接続され、前記第２の容量素子の第２の電極は、前記第１の配線に電気的に接続されていることを特徴とする半導体装置。
44. 請求項７又は８において、前記第１のトランジスタの導電型はＰチャネル型であることを特徴とする半導体装置。
45. 請求項７又は８において、前記第１のトランジスタと前記第２のトランジスタの導電型は同じであることを特徴とする半導体装置。
46. 請求項７又は８において、前記第３のトランジスタと前記第４のトランジスタの導電型は同じであることを特徴とする半導体装置。
47. 請求項７又は８において、前記第１のトランジスタと前記第２のトランジスタの導電型はＰチャネル型であることを特徴とする半導体装置。
48. 請求項７又は８において、前記第３のトランジスタと前記第４のトランジスタの導電型はＮチャネル型であることを特徴とする半導体装置。
49. 請求項７又は８において、前記第１乃至第５のトランジスタは、単結晶を用いたトランジスタであることを特徴とする半導体装置。
50. 請求項７又は８において、前記第１乃至第５のトランジスタは、多結晶半導体を用いたトランジスタであることを特徴とする半導体装置。
51. 請求項７又は８において、前記第１乃至第５のトランジスタは、ポリシリコンを用いたトランジスタであることを特徴とする半導体装置。
52. 請求項７又は８において、前記第１乃至第５のトランジスタは、非晶質半導体を用いたトランジスタであることを特徴とする半導体装置。
53. 請求項７又は８において、前記第１乃至第５のトランジスタは、アモルファスシリコンを用いたトランジスタであることを特徴とする半導体装置。
54. 請求項７又は８において、前記第１乃至第５のトランジスタは、薄膜トランジスタであることを特徴とする半導体装置。
55. 請求項７又は８において、前記第１乃至第５のトランジスタは、有機物を用いたトランジスタであることを特徴とする半導体装置。
56. 請求項７又は８において、前記第１のトランジスタは、電流が流れている時には飽和領域で動作することを特徴とする半導体装置。
57. 請求項１乃至４または請求項９乃至２４のいずれか一項に記載の前記画素回路を用いた電子機器。
58. 請求項５、６または請求項２５乃至４０のいずれか一項に記載の前記発光装置を用いた電子機器。
59. 請求項７、８または請求項４１乃至５６のいずれか一項に記載の前記半導体装置を用いた電子機器。
    

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