KR20030035761A - 전자 장치와 그 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 238000000034 method Methods 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims description 17
- 239000004065 semiconductor Substances 0.000 claims description 12
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 claims description 11
- 238000004544 sputter deposition Methods 0.000 claims description 7
- 230000010287 polarization Effects 0.000 abstract description 19
- 229910002785 ReO3 Inorganic materials 0.000 abstract 3
- YSZJKUDBYALHQE-UHFFFAOYSA-N rhenium trioxide Chemical compound O=[Re](=O)=O YSZJKUDBYALHQE-UHFFFAOYSA-N 0.000 abstract 3
- 239000010410 layer Substances 0.000 description 172
- 239000007789 gas Substances 0.000 description 24
- 239000003990 capacitor Substances 0.000 description 23
- 239000002994 raw material Substances 0.000 description 21
- WYURNTSHIVDZCO-UHFFFAOYSA-N Tetrahydrofuran Chemical compound C1CCOC1 WYURNTSHIVDZCO-UHFFFAOYSA-N 0.000 description 20
- 239000007788 liquid Substances 0.000 description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 15
- 229910052814 silicon oxide Inorganic materials 0.000 description 15
- 239000010408 film Substances 0.000 description 12
- 239000002184 metal Substances 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 12
- YLQBMQCUIZJEEH-UHFFFAOYSA-N tetrahydrofuran Natural products C=1C=COC=1 YLQBMQCUIZJEEH-UHFFFAOYSA-N 0.000 description 10
- 230000015654 memory Effects 0.000 description 9
- 239000006200 vaporizer Substances 0.000 description 9
- 229910004121 SrRuO Inorganic materials 0.000 description 6
- 239000013078 crystal Substances 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 229910052760 oxygen Inorganic materials 0.000 description 6
- CERQOIWHTDAKMF-UHFFFAOYSA-M Methacrylate Chemical compound CC(=C)C([O-])=O CERQOIWHTDAKMF-UHFFFAOYSA-M 0.000 description 5
- 239000012159 carrier gas Substances 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910052734 helium Inorganic materials 0.000 description 3
- 125000002524 organometallic group Chemical group 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 229910052797 bismuth Inorganic materials 0.000 description 2
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000001307 helium Substances 0.000 description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 229910052726 zirconium Inorganic materials 0.000 description 2
- -1 DPM compound Chemical class 0.000 description 1
- 229910020684 PbZr Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910000416 bismuth oxide Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- RKTYLMNFRDHKIL-UHFFFAOYSA-N copper;5,10,15,20-tetraphenylporphyrin-22,24-diide Chemical compound [Cu+2].C1=CC(C(=C2C=CC([N-]2)=C(C=2C=CC=CC=2)C=2C=CC(N=2)=C(C=2C=CC=CC=2)C2=CC=C3[N-]2)C=2C=CC=CC=2)=NC1=C3C1=CC=CC=C1 RKTYLMNFRDHKIL-UHFFFAOYSA-N 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- TYIXMATWDRGMPF-UHFFFAOYSA-N dibismuth;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Bi+3].[Bi+3] TYIXMATWDRGMPF-UHFFFAOYSA-N 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 229910000464 lead oxide Inorganic materials 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- YEXPOXQUZXUXJW-UHFFFAOYSA-N oxolead Chemical compound [Pb]=O YEXPOXQUZXUXJW-UHFFFAOYSA-N 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000005086 pumping Methods 0.000 description 1
- 230000008961 swelling Effects 0.000 description 1
- 230000008016 vaporization Effects 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
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- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
-
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
- H01L28/56—Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- Formation Of Insulating Films (AREA)
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Abstract
분극량이 큰 강유전체층을 얻을 수 있는 전자 장치 및 그 제조 방법을 제공한다.
전자 장치의 제조 방법은, (a)(001) 배향을 갖는 ReO3층을 준비하는 공정과, (b) 상기 ReO3층 위에 (001) 배향을 갖는 페로브스카이트 구조의 산화물 강유전체층을 형성하는 공정을 포함한다. 바람직하게는, 공정(a)이 (a-1)(001) 배향을 갖는 MgO층을 준비하는 공정과, (a-2) 상기 MgO 층 위에 (001) 배향을 갖는 ReO3층을 형성하는 공정을 포함한다.
Description
본 발명은, 강유전체층을 갖는 전자 장치와 그 제조 방법에 관한 것으로, 특히 배향을 맞춘 강유전체층을 갖는 전자 장치와 그 제조 방법에 관한 것이다.
1 메모리 셀이 1 트랜지스터와 1 캐패시터로 구성되는 반도체 메모리가 널리 알려져 있다. 다이내믹 랜덤 액세스 메모리(DRAM)의 캐패시터는, 상유전체로 형성된 캐패시터 유전체층을 갖는다. 캐패시터에 축적된 전하는, 트랜지스터를 오프해도, 누설에 의해 서서히 감소한다. 따라서, 메모리 셀에 인가한 전압을 제거하면, 축적된 정보는 감소하여, 이윽고 소멸한다.
전원을 오프해도, 축적된 정보를 유지할 수 있는 메모리를 불휘발성 메모리라고 한다. 불휘발성 메모리의 1종류로서, 캐패시터 유전체층이 강유전체로 형성된 1 트랜지스터 1 캐패시터형 메모리가 알려져 있으며, 강유전체 랜덤 액세스 메모리(FeRAM)라고 한다.
FeRAM은, 강유전체의 잔류 분극을 축적한 정보로서 이용한다. 강유전체 캐패시터의 한쌍의 전극 사이에 인가하는 전압의 극성을 제어하여 분극의 방향을 제어한다. 한쪽의 분극 방향을 "1"이라고 하고, 다른 쪽의 분극 방향을 "0"이라고 하면, 2치 정보를 기억할 수 있다. 강유전체는 인가 전압을 제거해도 잔류 분극이 남으므로, 불휘발성 메모리를 실현할 수 있다. 재기입 횟수는, 1010회 내지 1012회이며, 충분한 횟수의 재기록이 가능하다. 재기입 속도도 수십 ns의 정도로서, 고속성을 갖추고 있다.
강유전체로서는, 페로브스카이트 구조를 갖는 납계 산화물 강유전체나 비스무스층 형상 구조를 갖는 비스무스계 산화물 강유전체가 알려져 있다. 납계 강유전체의 대표예는 PbZrxTi1-xO3(PZT), PbyLa1-yZrxTi1-xO3(PLZT) 등이다. 비스무스계 강유전체의 대표예는 SrBi2Ta2O9(BST)이다.
강유전체 캐패시터는, 강유전체의 분극이 클수록 전하 유지 능력이 높아, 작은 캐패시터 용량으로 전하를 유지할 수 있다. 즉 고집적화가 가능해진다. 또, 강유전체의 분극이 클수록, 판독 전압이 낮아도 분극의 방향을 명료하게 구별할 수 있기 때문에, 강유전체 메모리를 낮은 전압으로 구동시킬 수 있게 된다.
강유전체의 분극량을 크게 하기 위해서는, 강유전체 결정의 배향을 맞추는 것이 유효하다. 예를 들면, Journal of Applied Physics, 1991년, 70권, 1호, 382∼388페이지는 백금이나 이리듐 등의 금속 박막을 500℃에서 퇴적하여, (111) 배향한 금속 박막을 얻고, 그 위에 PZT 등의 강유전체 박막을 실온에서 퇴적하고, 그 후 650∼700℃로 가열함으로써, (111) 배향한 강유전체 박막을 얻는 것을 개시하고 있다. 그러나, FeRAM의 제조 프로세스에서 허용되는 최고 온도는 통상 620℃이다.
PZT 등의 정방정계 단순 페로브스카이트 구조의 강유전체는 c축<001>에 분극축을 갖고 있다. 따라서, 강유전체층을 (001) 배향시켰을 때에 분극량은 최대가 된다. 강유전체층을 (111) 배향시키면, <001> 방향에 생기는 분극은, 두께 방향인 <111> 방향에는 약 1/1.73의 성분만을 갖는다. 배향에 의해 분극을 크게 할 수 있지만, 분극을 최대한으로 크게 하는 것은 불가능하다.
본 발명의 목적은, 분극량이 큰 강유전체층을 얻을 수 있는 전자 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은, (001) 배향한 강유전체층을 갖는 전자 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 ReO3층을 적어도 한쪽의 전극으로서 갖는 강유전체 캐패시터를 갖는 전자 장치와 그 제조 방법을 제공하는 것이다.
도 1은 본 발명의 실시예를 설명하기 위한 전자 장치의 개략 단면도 및 MOCVD 장치의 구성을 나타내는 개략 블록도, 및 상부 전극을 적층 구조로 한 경우를 나타내는 개략 단면도, 및 단결정 MgO층을 이용한 경우의 개략 단면도.
도 2는 Mg(DPM)2및 i-PrO의 화학식을 나타내는 구조도.
도 3은 본 발명의 실시예에 따른 캐패시터를 갖는 전자 장치의 구성예를 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : Si 기판(기초층)
11 : 산화 실리콘층(절연층)
12 : MgO 층
13 : ReO3층
14 : 강유전체층
15 : 상부 전극
21 : 액체 원료 용기
22, 25, 26, 28, 29 : 배관
24 : 매스플로우 컨트롤러
27 : 기화기
30 : 반응 용기
32 : 샤워 헤드
34 : 서셉터
35 : 기판
본 발명의 하나의 관점에 따르면, (001) 배향을 갖는 ReO3층과, 상기 ReO3층 위에 형성되고, (001) 배향을 갖는 페로브스카이트 구조의 산화물 강유전체층을 갖는 전자 장치가 제공된다.
본 발명의 다른 관점에 따르면, (001) 배향을 갖는 ReO3층을 준비하는 공정과, (b) 상기 ReO3층 위에 (001) 배향을 갖는 페로브스카이트 구조의 산화물 강유전체층을 형성하는 공정을 포함하는 전자 장치의 제조 방법이 제공된다.
ReO3층의 기초층으로서 (001) 배향한 MgO 층을 이용하는 것이 바람직하다.
(001) 배향한 ReO3층과, (001) 배향한 페로브스카이트 구조의 산화물 강유전체층은 격자 정합할 수 있다. 따라서, (001) 배향을 갖는 ReO3층 위에, (001) 배향한 페로브스카이트 구조의 산화물 강유전체층을 형성할 수 있다.
MgO층은 용이하게 (001) 배향시킬 수 있다. (001) 배향한 MgO층과, (001) 배향한 ReO3층은 격자 정합할 수 있다. 따라서, (001) 배향을 갖는 MgO층 위에, 순차적으로 (001) 배향한 ReO3층과, (001) 배향을 갖는 페로브스카이트 구조의 산화물 강유전체층을 형성할 수 있다.
또, ReO3란 용어는 Re 이외의 금속을 첨가하여, 격자 상수를 제어한 것을 포함하는 개념으로 한다.
<발명의 실시 형태>
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1의 (a)는 본 발명의 기본적 실시예에 따른 강유전체 캐패시터의 구성을 나타낸다. Si 기판(10)의 표면 위에, 산화 실리콘층(11)이 형성되어 있다. 산화 실리콘층(11)은 실리콘의 열 산화, 화학 기상 퇴적(CVD) 등에 의해 형성할 수 있다. 다른 방법으로 산화 실리콘층을 형성해도 된다. 산화 실리콘층(11)은 비정질상(相)이다. 산화 실리콘층(11) 위에 (001) 배향한 MgO층(12)이 형성되고, 그 위에 (001) 배향한 ReO3(13)층이 형성되고, 다시 그 위에 (001) 배향한 PZT층(14)이 형성되어 있다.
(001) 배향한 MgO층(12), 그 위의 (001) 배향한 ReO3층(13), 다시 그 위의 (001) 배향한 페로브스카이트 구조의 강유전체층(14)은 유기 금속(MO) 재료를 이용한 MOCVD에 의해 작성할 수 있다.
도 1의 (b)는, MOCVD로 막을 성막하는 장치의 구성을 개략적으로 나타낸다. 액체 용기(21-1)는 성막에 이용하는 유기 금속 재료의 용액을 수용한다. 용액 상의 공간에 개구한 배관으로부터 He 가스를 압송함으로써, 용액 속에 깊이 침입시킨 다른 배관(22-1)에 용액을 공급할 수 있다. 공급된 용액은, 매스플로우 컨트롤러(MFC)(24-1)로 유량이 제어되고, 배관(25-1)을 통해 기화기(27-1)로 공급된다.
기화기(27-1)에는 캐리어 가스용 배관(26)도 접속되어 있다. 기화기(27-1)에 캐리어 가스 N2와 함께 공급된 액체 원료 용액은 기화기(27-1)에 의해 기화되어, 배관(28-1)으로 공급된다.
액체 용기(21-2), 배관(22-2), 매스플로우 컨트롤러(24-2), 배관(25-2), 기화기(27-2), 배관(28-2)은 상술된 액체 용기(21-1), 배관(22-1), 매스플로우 컨트롤러(24-1), 배관(25-1), 기화기(27-1), 배관(28-1)과 유사한 구성을 갖는다. 또한, 유사한 원료 공급계를 임의의 수 구비할 수 있다.
기화기(27-1)에는 액체 용기(21-1), 배관(22-1), 매스플로우 컨트롤러(24-1), 배관(25-1)과 동일한 구성을 갖는 다른 액체 원료 공급계에도 접속되어 있다. 다른 기화기에도 임의의 수의 액체 원료 공급계를 구비할 수 있다.
반응실(30)은, 가스 배관(29), 액체 원료 배관(28-1, 28-2, …) 등의 원료 배관을 갖고, 샤워 헤드(32)로부터 원료 가스를 공급할 수 있다. 반응 용기(30) 하부에는 온도를 조절할 수 있는 서셉터(34)가 배치되고, 서셉터(34) 위에 예를 들면 산화 실리콘층을 구비한 실리콘 기판으로 구성된 기판(35)이 배치된다.
상기 설명에서는 원료 공급계를 복수개 갖고 있는 예를 나타내고 있지만, 단독이라도 상관없다. 또한 반응실은 단독 예를 나타내고 있지만, 복수라도 상관없다.
액체 용기에 수용하는 유기 금속 재료로서는, 예를 들면 Mg 원료로서 Mg (DPM)2(DPM은 디피바로일 메타네이트를 나타냄)를 테트라히드로푸란(THF)에 용해시킨 액체를 이용할 수 있다.
도 2의 (a)는, Mg(DPM)2의 화학 구조를 나타내는 화학식이다. Mg 원자의 양측에 디피바로일 메타네이트(DPM)가 결합하고 있다. DPM은, 가수가 1 이고, n가의 원자에 n개 결합할 수 있다.
Re 원료로서는, Re(DPM)2를 THF에 용해한 것을 이용할 수 있다. Re(DPM)2는, 도 2의 (a)의 화학식에 있어서 Mg를 Re로 치환한 것에 상당한다.
Pb 원료로서는, Pb(DPM)2를 DHF에 용해한 것을 이용할 수 있다. Pb(DPM)2는 도 2의 (a)의 구조에 있어서 Mg를 Pb로 치환한 것에 상당한다.
Zr 원료로서는 Zr(DPM)4를 THF에 용해한 것을 이용할 수 있다. Zr(DPM)4는, Zr 원자 주위에 DPM이 4개 결합한 구조이다.
Ti 원료로서는 Ti(i-PrO)2DPM2(i-PrO는 이소프록시기를 나타냄)를 DHF에 용해한 것을 이용할 수 있다. Ti(i-PrO)2(DPM)2는 도 2의 (a)의 구조에 있어서, Mg를 Ti로 치환하고, 또한 Ti에 도 2의 (b)에 나타내는 이소프록시기를 2개 결합시킨 구조에 상당한다. 또, MO 원료는 이들에 한정되지 않는다.
도 1의 (a)에 나타내는 MgO층(12)을 성막할 때는, Mg(DPM)2를 THF에 용해시킨 액체를 수용하는 액체 용기(21)에 헬륨 가스를 압송하고, 260℃로 가열한 기화기(27)를 통과시켜, 기화시킴과 함께 캐리어 가스 N2에 장하(裝荷)시킨다(loaded).
N2를 캐리어 가스로 하는 Mg 원료는, 배관(28)으로부터 샤워 헤드(32)로 전송되고, 가스 배관(29)으로부터 공급된 O2가스와 함께 기판(35)의 산화 실리콘막 상으로 공급된다. 산화 실리콘막은 560℃로 가열되고, 공급된 유기 금속 가스를 분해함과 함께 산소와 화합시켜, (001) 배향한 MgO층을 성막한다. (001) MgO 층의 층 두께는 예를 들면 50∼100㎚로 한다.
성막 온도는 560℃로 한정되지 않는다. 바람직하게는, 620℃ 이하의 기판 온도로 행한다. 따라서, FeRAM 디바이스의 다른 제조 공정과의 조화를 꾀할 수 있다.
이어서, (001) MgO층(12) 위에 ReO3층(13)을 성막하는 경우를 설명한다. ReO3층을 성막하는 경우에는 액체 용기(21)에 Re(DPM)2를 THF에 용해한 액체 원료를 이용하여, 상술된 방법과 마찬가지로 하여 캐리어 가스에 장하된 유기 금속 원료를 샤워 헤드(32)로 전송한다. 샤워 헤드(32)에는 동시에 O2가스 혹은 O2가스와 N2가스의 혼합 가스 등도 공급되고 있다.
(001) MgO층(12)을 형성한 기판은, 서셉터(34)에 의해 560℃로 유지되고 있다. 원료 가스를 560℃로 유지된 (001) MgO층 위에 공급함으로써 (001) 배향한 ReO3층이 성막된다. (001) ReO3층의 층 두께는, 예를 들면 20∼50㎚로 한다.
(001) ReO3층(13)을 성막한 후, 그 위에 PZT 층(14)을 성막한다. PZT의 Pb의 원료로는 Pb(DPM)2를 THF에 용해한 것, Zr의 원료로는 Zr(DPM)4를 THF에 용해한 것, Ti 원료로는 Ti(i-PrO)2(DPM)2를 THF에 용해한 것을 이용한다. 이들 액체 원료를 수용하는 3개의 액체 용기에 헬륨 가스를 압송하고, 3개의 기화기 또는 하나의 기화기로 기화하여, 샤워 헤드(32)로 공급한다.
기판 온도를 560℃로 유지하고, Pb(DPM)2가스, Zr(DPM)4가스, Ti(i-PrO)2(DPM)2가스 및 산소를 동시에 불어넣음에 따라, (001) ReO3층(13) 위에 Pb(Zr, Ti)O3(PZT)층(14)이 성막된다. PZT 층(14)도 (001) 배향한다. (001) PZT층의 층 두께는 예를 들면 80∼150㎚로 한다.
이와 같이, 비정질층의 산화 실리콘층(11) 위에, MgO층을 MOCVD로 성막하고, (001) 배향한 MgO 층(12)을 형성할 수 있다. (001) 배향한 MgO 층(12) 위에 기초층의 배향에 따라 (001) 배향한 ReO3층(13)을 성막할 수 있다. (001) 배향한 ReO3층(13) 위에 기초층의 배향을 따라 (001) 배향한 PZT층(14)을 성막할 수 있다.
PZT 층(14) 위에, 상부 전극을 형성한다. 상부 전극은 (001) 배향시킬 필요는 없다. 종래 공지된 전극 재료로 상부 전극(15)을 형성할 수 있다. 예를 들면, IrO2층을 MOCVD로 성막한다. 이 경우, Ir 원료로서는 Ir(DPM)3을 THF로 용해한 것을 이용한다. 기화하는 방법은 상술된 방법과 마찬가지이다. 기판 온도를 560℃로 유지하여, Ir(DPM)3가스 및 산소를 동시에 불어넣음에 따라, PZT 층(14) 위에 IrO2층(15)을 성막할 수 있다. IrO2층(15)의 층 두께는, 예를 들면 100∼150㎚로 한다.
상부 전극을 IrO2층으로 형성하는 경우를 설명했지만, 상부 전극은 강유전체층의 배향과는 관계없이 여러 재료를 이용할 수 있다.
도 1의 (c)에 도시한 바와 같이. 상부 전극으로서 IrO2층(15-1)과 SrRuO3층(15-2)과의 적층(15)을 이용할 수도 있다. 성막 방법도, MOCVD 이외의 방법을 이용할 수도 있다.
예를 들면, IrO2의 타깃을 이용하여, 스퍼터링으로 IrO2층(15-1)을 성막할 수있다. 그 경우, 기판은 실온으로 유지하여, 진공도 3×10-4Torr, 워크 가스 Ar로 타깃을 스퍼터링하고, IrO2층을 성막한다. IrO2층(15-1)의 층 두께는, 예를 들면 100∼150㎚로 한다.
IrO2층(15-1) 위에 성막하는 SrRuO3층(15-2)은 역시 스퍼터링으로 성막할 수 있다. SrRuO3의 타깃을 이용하여, 기판을 실온으로 유지하고, 진공도 3×10-4Torr, 워크 가스를 Ar로 하여, 타깃을 스퍼터링함으로써 SrRuO3층(15-2)을 성막한다. SrRuO3층(15-2)의 층 두께는, 예를 들면 10∼30㎚로 한다.
강유전체로서 PZT를 이용하는 경우를 설명했지만, 다른 페로브스카이트 구조의 산화물 강유전체를 이용할 수도 있다. 예를 들면, PbyLa1-yZrxTi1-xO3(PLZT), Pb1-a-b-cLaaSrbCacZr1-xTixO3(PLSCZT) 등을 이용할 수 있다.
가스 종류로서 O2가스만을 기재했지만 다른 가스와 O2가스와의 혼합 가스, 예를 들면 O2/N2, O2/Ar, O2/He, O2/N2O 등이라도 상관없다.
소량의 금속을 첨가한 ReO3은 300°K에서 10-6Ωㆍm 정도의 비저항을 나타낸다. 전극으로서 이용하는 금속층의 비저항은 10-5Ωㆍm 이하이면 유효하게 이용할 수 있다. 따라서, 금속 불순물을 첨가한 ReO3을 강유전체 캐패시터의 전극으로서유효하게 이용할 수 있다.
또, 비정질층 위에 MgO층을 성막하고, (001) 배향한 MgO층을 형성했지만, 단결정 MgO의 (001)면을 이용해도 물론 상관없다.
도 1의 (d)는, (001)면의 단결정 MgO층(12) 위에 에피택셜로 ReO3층(13), 페로브스카이트 구조의 강유전체막(14)을 성장시키고, 그 위에 상부 전극(15)을 형성하는 경우를 나타낸다.
MO 원료를 이용한 CVD를 대신하여, 다른 원료를 이용한 CVD에 의해 (001) 배향한 MgO층, ReO3층, 강유전체층을 성막하는 것도 가능할 것이다. 스퍼터링에 의해 마찬가지로 (001) 배향한 막을 성막하는 것도 가능할 것이다.
강유전체층을 (001) 배향시킴에 의해, 전압 인가에 의해 생기는 분극을 전극과 수직 방향으로 정렬시킬 수 있다. 이 때문에, 강유전체층의 분극을 최대한 유효하게 이용할 수 있게 된다.
도 3의 (a), 도 3의 (b)는 이러한 강유전체 캐패시터를 이용하는 반도체 장치의 구성예를 나타낸다.
도 3의 (a)는, 강유전체 캐패시터의 상하로부터 전극을 추출한 구성예를 나타낸다. Si 기판(10)의 표면에는, 샬로우트렌치 아이솔레이션(STI)에 의해 소자 분리 영역(40)이 형성되어 있다. 소자 분리 영역(40)에 획정된 활성 영역 내에, 두개의 MOS 트랜지스터가 형성된다. 두개의 MOS 트랜지스터는, 한쪽의 소스/드레인 영역(46)을 공통 영역으로 하고, 그 양측에서 캐패시터에 접속되는 다른 소스/드레인 영역(45)을 갖는다.
소스/드레인 영역사이의 채널 영역 위에는 게이트 절연막(41), 다결정 게이트 전극(42), 실리사이드 게이트 전극(43)으로 형성되는 절연 게이트 전극이 배치되어 있다. 절연 게이트 전극의 측벽에는, 사이드 스페이서(44)가 형성되어 있다. 반도체 소자를 형성한 표면 위에 산화 실리콘 등의 비정질 절연층(11)이 형성된다. 비정질 절연층(11)의 표면 위에 (001) 배향한 MgO층(12)이 형성된다.
양측의 소스/드레인 영역(45)에 대한 인출 전극을 형성하기 위해, MgO 층(12), 절연층(11)에 컨택트홀이 형성되고, 예를 들면 배리어 메탈(48), W 플러그(49)로 구성되는 인출 플러그가 형성된다. MgO 층(12) 표면 위의 불필요한 전극층을 예를 들면 화학 기계 연마(CMP) 등에 의해 제거한 후, MgO층(12) 위에 하부 ReO3전극(13), 페로브스카이트 구조의 강유전체층(14), 상부 전극(15)로 구성되는 강유전체 캐패시터가 형성된다.
MgO층(12)을 (001) 배향시킴에 의해, (001) 배향한 하부 ReO3전극(13), (001) 배향한 페로브스카이트 구조의 강유전체층(14)을 형성할 수 있다.
캐패시터를 형성한 후, 그 표면을 피복하여 산화 실리콘 등의 절연층(50)을 형성한다. 절연층(50)에 접속 홀을 형성하고, 배리어 메탈층(51), W 등의 금속 도전층(52)을 매립함으로써, 인출 전극이 형성된다. 전극 형성 후, 절연층(50) 위의 불필요한 부분을 제거하여, 상부 배선(54, 55)을 형성한다. 상부 배선(54, 55) 표면은 다시 절연층(60)으로 피복된다.
도 3의 (b)는, 캐패시터의 상방으로부터 2개의 전극을 추출하는 구성을 나타낸다. Si 기판(10)의 표면 위에 LOCOS에 의해 형성된 산화 실리콘의 소자 분리 영역(40)이 형성되어 있다. 소자 분리 영역(40)으로 획정된 활성 영역 내에 하나의 MOS 트랜지스터가 형성되어 있다.
채널 영역 위에 게이트 절연막(41), 다결정 게이트 전극(42), 다결정 실리사이드 전극(43)으로 형성된 절연 게이트 전극이 배치되고, 그 양측에는 사이드 스페이서(44)가 형성된다. 게이트 전극 양측에 소스/드레인 영역(45, 46)이 이온 주입 등에 의해 형성된다.
MOS 트랜지스터를 피복하여, 산화 실리콘 등의 비정질 절연층(48)이 형성되고, 소스/드레인 영역(45, 46)을 도출하는 플러그(49)가 형성된다. 플러그(49)를 형성한 비정질 절연층(48)의 표면 위에, 예를 들면 비정질상의 질화실리콘층(49)을 형성하여, 산소 차폐층을 구성한다.
비정질 질화실리콘층(49) 위에, (001) 배향한 MgO층(12)이 형성된다. 비정질층 위라면, (001) 배향한 MgO층(12)을 성막할 수 있다고 생각할 수 있다. (001) MgO층 위에, (001) 배향한 하부 ReO3전극(13), (001) 배향한 페로브스카이트 구조의 강유전체층(14), 상부 전극(15)으로 구성된 강유전체 캐패시터가 형성된다. 이 강유전체 캐패시터를 피복하여, 산화 실리콘 등의 절연층(18)을 형성한다.
절연층(18), MgO층(12), 질화실리콘층(49)의 원하는 부분을 에칭으로 제거하여, 접속 홀을 형성한다. 로컬 배선(19)이 접속 홀에 노출된 플러그(49)와 상부전극(15)을 접속한다. 로컬 배선(19)을 피복하여 다시 절연층(50)을 형성하고, 다른 쪽의 소스/드레인 영역(46) 위의 플러그(49)를 노출시키는 개구를 형성한다. 그 개구를 매립하여 다른 쪽의 배선(55)을 형성한다.
또, 다층 배선 구조를 공지된 기술에 의해 더 형성시킬 수도 있다. 이와 같이 하여, 강유전체 캐패시터를 갖는 반도체 집적 회로 장치를 작성할 수 있다.
이상 실시예에 따라 본 발명을 설명했지만, 본 발명은 이들에 한정되는 것이 아니다. 예를 들면, 여러 변형, 개량, 조합 등이 가능한 것은 당업자에게 자명할 것이다.
이하, 본 발명의 특징을 부기한다.
(부기 1) (001) 배향을 갖는 ReO3층과,
상기 ReO3층 위에 형성되고, (001) 배향을 갖는 페로브스카이트 구조의 산화물 강유전체층
을 포함하는 전자 장치.
(부기 2) (001) 배향을 갖는 MgO층을 더 포함하고,
상기 ReO3층이 상기 MgO층 위에 형성되어 있는 부기 1에 기재된 전자 장치.
(부기 3) 비정질층을 더 포함하고, 상기 MgO층이 상기 비정질층 위에 형성되어 있는 부기 2에 기재된 전자 장치.
(부기 4) 상기 산화물 강유전체층 위에 형성된 상부 전극을 더 포함하는 것을 특징으로 하는 부기 3에 기재된 전자 장치.
(부기 5) 상기 비정질층은 절연층으로 이루어지며, 반도체 소자를 형성한 반도체 기판 위에서 상기 반도체 소자를 피복하도록 형성되며, 또한
상기 절연층을 관통하여, 상기 반도체 소자와 상기 ReO3층이 전기적으로 접속하도록 도전성 플러그가 형성되어 있는 부기 4에 기재된 전자 장치.
(부기 6) 상기 ReO3층은, 상기 도전성 플러그를 포함하는 상기 절연층 위에 형성되어 있는 부기 5에 기재된 전자 장치.
(부기 7) 상기 상부 전극을 피복하는 층간 절연층과, 상기 층간 절연층을 관통하고, 상기 도전성 플러그, 상기 상부 전극을 노출하는 개구와, 상기 개구를 통해 상기 플러그와 상기 상부 전극을 접속하는 로컬 배선을 갖는 부기 5에 기재된 전자 장치.
(부기 8) 상기 MgO 층이 (001)면을 갖는 단결정 MgO 층인 부기 2에 기재된 전자 장치.
(부기 9) 상기 ReO3층이 Re 이외의 금속을 첨가한 ReO3으로 형성되어 있는 부기 1∼8 중 어느 하나에 기재된 전자 장치.
(부기 10) 상기 상부 전극이, IrO2층, 또는 IrO2층과 SrRuO3층과의 적층으로 형성되어 있는 부기 4∼7 중 어느 하나에 기재된 전자 장치.
(부기 11) (a) (001) 배향을 갖는 ReO3층을 준비하는 공정과,
(b) 상기 ReO3층 위에 (001) 배향을 갖는 페로브스카이트 구조의 산화물 강유전체층을 형성하는 공정,
을 포함하는 전자 장치의 제조 방법.
(부기 12) 상기 공정(a)이, (001)면을 갖는 단결정 MgO층 위에 ReO3층을 성막하는 부기 11에 기재된 전자 장치의 제조 방법.
(부기 13) 상기 공정(a)이,
(a-1) (001) 배향을 갖는 MgO층을 준비하는 공정과,
(a-2) 상기 MgO층 위에 (001) 배향을 갖는 ReO3층을 형성하는 공정,
을 포함하는 부기 11에 기재된 전자 장치의 제조 방법.
(부기 14) 상기 공정(a-1)이,
(a-1-1) 비정질층을 준비하는 공정과,
(a-1-2) 상기 비정질층 상에 (001) 배향의 MgO 층을 형성하는 공정
을 포함하는 부기 13에 기재된 전자 장치의 제조 방법.
(부기 15) 상기 공정(a-1-2), (a-2), (b) 중 적어도 하나는 MOCVD에 의해 행해지는 부기 14에 기재된 전자 장치의 제조 방법.
(부기 16) 상기 공정(a-1-2), (a-2), (b) 모두가 MOCVD에 의해 행해지는 부기 15에 기재된 전자 장치의 제조 방법.
(부기 17) 상기 MOCVD는 기판 온도 620℃ 이하에서 행해지는 부기 15 또는 16에 기재된 전자 장치의 제조 방법.
(부기 18) 상기 MOCVD가 MO 원료로서, 금속의 DPM 화합물 내지 i-PrO 화합물을 이용하는 부기 15∼17 중 하나에 기재된 전자 장치의 제조 방법.
(부기 19) 상기 공정(a-1-2), (a-2), (b) 중 적어도 하나는 스퍼터링에 의해 행해지는 부기 14에 기재된 전자 장치의 제조 방법.
큰 분극을 실현할 수 있는 강유전체 캐패시터를 형성할 수 있다.
Claims (10)
- (001) 배향을 갖는 ReO3층과,상기 ReO3층 위에 형성되고, (001) 배향을 갖는 페로브스카이트 구조의 산화물 강유전체층,을 포함하는 전자 장치.
- 제1항에 있어서,(001) 배향을 갖는 MgO층을 더 포함하며,상기 ReO3층이 상기 MgO층 위에 형성되어 있는 전자 장치.
- 제2항에 있어서,비정질층을 더 포함하며, 상기 MgO 층이 상기 비정질층 위에 형성되어 있는 전자 장치.
- 제3항에 있어서,상기 산화물 강유전체층 위에 형성된 상부 전극을 더 포함하는 것을 특징으로 하는 전자 장치.
- 제4항에 있어서,상기 비정질층은 절연층으로 이루어지며, 반도체 소자를 형성한 반도체 기판 위에서 상기 반도체 소자를 피복하도록 형성되며, 또한 상기 절연층을 관통하여, 상기 반도체 소자와 상기 ReO3층이 전기적으로 접속하도록 도전성 플러그가 형성되어 있는 전자 장치.
- (a) (001) 배향을 갖는 ReO3층을 준비하는 공정과,(b) 상기 ReO3층 위에 (001) 배향을 갖는 페로브스카이트 구조의 산화물 강유전체층을 형성하는 공정,을 포함하는 전자 장치의 제조 방법.
- 제6항에 있어서,상기 공정(a)이,(a-1) (001) 배향을 갖는 MgO층을 준비하는 공정과,(a-2) 상기 MgO층 위에 (001) 배향을 갖는 ReO3층을 형성하는 공정,을 포함하는 전자 장치의 제조 방법.
- 제7항에 있어서,상기 공정(a-1)이,(a-1-1) 비정질층을 준비하는 공정과,(a-1-2) 상기 비정질층 위에 (001) 배향의 MgO 층을 형성하는 공정,을 포함하는 전자 장치의 제조 방법.
- 제8항에 있어서,상기 공정 (a-1-2), (a-2), (b) 중 적어도 하나는 MOCVD에 의해 행해지는 전자 장치의 제조 방법.
- 제8항에 있어서,상기 공정 (a-1-2), (a-2), (b) 중 적어도 하나는 스퍼터링에 의해 행해지는 전자 장치의 제조 방법
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001329688A JP2003133531A (ja) | 2001-10-26 | 2001-10-26 | 電子装置とその製造方法 |
| JPJP-P-2001-00329688 | 2001-10-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030035761A true KR20030035761A (ko) | 2003-05-09 |
Family
ID=19145544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020014011A KR20030035761A (ko) | 2001-10-26 | 2002-03-15 | 전자 장치와 그 제조 방법 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US6744085B2 (ko) |
| EP (1) | EP1306889B1 (ko) |
| JP (1) | JP2003133531A (ko) |
| KR (1) | KR20030035761A (ko) |
| CN (1) | CN1212665C (ko) |
| DE (1) | DE60217610T2 (ko) |
| TW (1) | TW535179B (ko) |
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-
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- 2002-02-19 US US10/076,349 patent/US6744085B2/en not_active Expired - Fee Related
- 2002-03-05 TW TW091104016A patent/TW535179B/zh not_active IP Right Cessation
- 2002-03-15 KR KR1020020014011A patent/KR20030035761A/ko active IP Right Grant
- 2002-03-27 EP EP02252255A patent/EP1306889B1/en not_active Expired - Fee Related
- 2002-03-27 DE DE60217610T patent/DE60217610T2/de not_active Expired - Fee Related
- 2002-03-28 CN CNB021083045A patent/CN1212665C/zh not_active Expired - Fee Related
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- 2004-04-12 US US10/821,841 patent/US7153705B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| TW535179B (en) | 2003-06-01 |
| EP1306889A3 (en) | 2004-08-18 |
| CN1414636A (zh) | 2003-04-30 |
| EP1306889B1 (en) | 2007-01-17 |
| DE60217610D1 (de) | 2007-03-08 |
| EP1306889A2 (en) | 2003-05-02 |
| US20040195605A1 (en) | 2004-10-07 |
| DE60217610T2 (de) | 2007-10-25 |
| US20030080363A1 (en) | 2003-05-01 |
| CN1212665C (zh) | 2005-07-27 |
| US6744085B2 (en) | 2004-06-01 |
| US7153705B2 (en) | 2006-12-26 |
| JP2003133531A (ja) | 2003-05-09 |
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