KR20030032877A - 자성 기억 장치 및 그 제조 방법 - Google Patents

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쯔지기요따까
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엔이씨 일렉트로닉스 코포레이션
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Abstract

본 발명의 자성 기억 장치는 이하와 같이 형성된다. 자성 기억 장치는 제1 도전막 상에 형성된 TMR 막과, 상기 TMR 적층막 상에 형성되며, 상기 TMR 막과 동일한 평면 형상을 가지며 평탄한 상면을 갖는 제2 도전막을 포함한다. 제2 도전막의 표면과 동일한 높이 및 평탄한 상면을 갖는 제1 절연막은, 상기 TMR 막과 제2 도전막을 둘러싸도록 형성된다. 제2 도전막에 전기적으로 연결된 제3 도전막은 제1 절연막 상에 형성된다.

Description

자성 기억 장치 및 그 제조 방법{MAGNETIC MEMORY AND METHOD OF ITS MANUFACTURE}
본 발명은 자성 기억 장치 및 그 제조 방법에 관한 것이다.
도 7a-7e는, 관련 기술의 자성 기억 장치의 제조 방법을 나타낸다. 먼저, 도 7a에 도시된 바와 같이, SiO2절연막(102) 상에 첫번째 A1 도전막(104)을 형성하고, 패터닝한다. 계속해서, 터널 자기저항형(tunnel magnetoresistive (TMR)) 막(106)을 패터닝된 도전막(104) 상에 퇴적하고, 패터닝한다.
다음에, 도 7b에 도시된 바와 같이, 제1 도전막(104)과 TMR 막(106)을 덮 도록, 절연막(102) 상에 층간 절연막(110)을 형성한다.
다음에, 도 7c에 도시된 바와 같이, 층간 절연막(110) 상에 포토레지스트를 도포하여, 컨택트용의 패턴을 갖는 레지스트 마스크(120)를 형성한다.
다음에, 도 7d에 도시된 바와 같이, 층간 절연막(110)을 에칭하여 컨택트홀을 형성하여, TMR 막(106)의 표면의 일부가 노출되도록 한다.
다음에, 도 7e에 도시된 바와 같이, Al 배선층(108)을 퇴적한다. 이 때, 배선층(108)은, 컨택트홀의 내면 상에도 형성되어, 층간 절연막(110) 상의 배선과TMR 막(106)의 상부 전극이 전기적으로 접속된다.
상기한 바와 같이, 이러한 기술에서는, 패터닝된 레지스트막을 마스크로 사용하는 드라이 에칭에 의해서 TMR 막의 상부까지의 층간 절연막을 제거한 후, A1의 상부 배선층을 성막함으로써, TMR 막의 상부에 컨택트가 형성된다.
그러나, 상기 프로세스에서는, 레지스트막의 패터닝에 의해서 컨택트홀의 형상이 결정된다. 또한, 공정의 안정성을 위하여 TMR 막과 컨택트홀 사이에 오차 마진이 요구된다. 이 결과, TMR 막의 상부와 상부 배선 간의 컨택트를 자기 정합적으로 할 수 없고, 장치의 미세화가 어렵게 된다는 문제점이 있다.
또한, 상부 배선층의 성막에 있어서 컨택트홀이 완전하게 매립되지 않기 때문에, 컨택트 단면에서의 배선층의 막 두께가 감소된다. 이 결과, 컨택트 바로 위에서 상부 배선층의 단면적이 작아지고, 기입 전류에 의한 마이그레이션(migration)이 증가된다.
또한, TMR 막의 상부에 컨택트를 취하기 위하여, 패터닝된 레지스트막을 마스크로 이용하는 플라즈마 에칭에 의해서 TMR 막의 상부까지의 층간 절연막이 제거될 필요가 있다. 이 결과, 플라즈마 에칭에 의한 TMR 막에의 손상 때문에, TMR 막의 수율이 저하한다고 하는 문제가 있었다.
상기 기재와 관련하여, 일본 특개 2000-206220호 공보에는 자계 검출 소자가 개시되어 있다. 이 인용예에서, 자계 검출 소자는 페로브스카이트(perovskite)형 도전성 산화물 자성체 전극, 강자성체 금속 전극, 및 절연막을 구비하고 있다. 절연막은 상기 두개의 전극의 사이에 설치되고, 터널 전류를 검출한다. 또한, 절연막은 상기 두개의 전극 사이의 교환 자기 결합을 차단할 수 있는 두께를 갖는다.
또한, 터널 자기저항형 헤드가 일본 특개 2001-34919호 공보에 개시되어 있다. 이 인용예에서는, 터널 자기저항형 헤드는, 터널 배리어층, 터널 배리어층을 끼우도록하여 형성된 강자성 프리층, 및 강자성 핀 층이 적층된 터널 다층막을 갖고 있다. 이 헤드에는, 강자성 핀층의 상에 터널 배리어층 및 비자성 금속 보호층이 순차 적층된다. 상기 강자성 핀층, 터널 배리어층 및 비자성 금속 보호층을 포함하는 적층체의 양 측에 사이드 절연층이 형성된다. 비자성 금속 보호층의 표면이 클리닝되어, 그 보호층 처리면을 통해 강자성 핀층과 대향하도록 강자성 프리층이 형성된다.
본 발명의 목적은 TMR 적층막과 상부 배선의 사이의 컨택트막이 자기 정합적으로 형성될 수 있는 자성 기억 장치와 그 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은, 층간 절연막을 에칭할 때의 TMR 적층막에의 플라즈마 손상을 없앨 수 있는 자성 기억 장치와 그 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은, TMR 적층막으로의 데이터의 기입 전류에 있어서의 신뢰성의 향상을 달성할 수 있는 자성 기억 장치와 그 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은, TMR 적층막으로의 데이터의 기입 전류를 저감할 수 있는 자성 기억 장치와 그 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은, 배선의 선폭과 배선 간격을 감소시켜서 장치의 고밀도화를 달성할 수 있는 자성 기억 장치와 그 제조 방법을 제공하는 것이다.
본 발명의 일 시점에 따라, 자성 기억 장치는 제1 도전막 상에 형성된 TMR 적층막과, 상기 TMR 적층막 상에 형성되어 상기 TMR 적층막과 동일한 평면 형상을 갖는 제2 도전막을 포함한다.
여기서, 본 발명의 자성 기억 장치에서, 제2 도전막은 평탄한 표면을 갖는다. 또한, 본 발명에 따른 자성 기억 장치는 상기 TMR 적층막과 상기 제2 도전막을 둘러싸도록 형성되며, 상기 제2 도전막의 표면과 동일한 높이의 평탄한 표면을 갖는 제1 절연막과, 상기 제l 절연막 상에 형성되며, 상기 제2 도전막과 전기적으로 접속된 제3 도전막을 더 포함한다.
또한, 본 발명의 다른 시점에 따라, 자성 기억 장치는, 기판 상에 매트릭스 형상으로 형성된 복수의 트랜지스터와, 상기 복수의 트랜지스터를 덮도록 형성된 제1 층간 절연막과, 상기 제1 층간 절연막으로부터 그들의 상면만이 노출되도록 상기 복수의 트랜지스터의 상에 형성되며, 그 각각이 대응하는 열의 상기 복수의 트랜지스터의 드레인과 소스 중 한쪽에 접속되는 복수의 제1 도전막과, 상기 복수의 제1 층간 절연막 각각 상에 형성되며, 그 각각이 대응하는 복수의 제1 층간 절연막들 사이에 끼워지는 TMR 적층막과 제2 도전막을 갖는 복수의 자성 기억 소자와, 상기 제1 층간 절연막 상에 상기 복수의 제1 층간 절연막을 덮고, 또한 상기 복수의 자성 기억 소자의 최상층막의 상부면이 노출하도록, 상기 최상층막의 높이와 동일한 높이를 갖게 형성된 제2 층간 절연막과, 상기 제2 층간 절연막 상에 형성되며, 그 각각이 상기 복수의 자성 기억 소자의 각 열의 최상층막과 전기적으로 접속되어있다는 복수의 제3 층간 절연막을 포함한다.
본 발명의 다른 시점으로부터, 자성 기억 장치를 제조하는 방법은, 제1 절연막 상에 제1 도전층, TMR 적층, 제2 도전층 및 연자성층을 순차 적층하는 제1 단계와, 상기 연자성층 및 상기 제2 도전층을 패터닝하여 제1 하드 마스크를 형성하는 제2 단계와, 상기 제1 하드 마스크를 사용하여 상기 TMR 적층 및 상기 제1 도전층을 패터닝함으로써 제1 도전막을 형성하는 제3 단계, 상기 패터닝된 연자성층 및 상기 패터닝된 제2 도전층을 패터닝하여 제2 하드 마스크로서 제2 도전막 및 연자성막을 형성하는 제4 단계와, 패터닝된 TMR 적층막을 제2 하드 마스크를 사용하여 패터닝하여 TMR 적층막을 형성하는 제5 단계와, 상기 제1 도전막, 상기 TMR 적층막, 상기 제2 도전막, 및 연자성막을 덮도록 상기 제1 절연막 상에 제2 절연막을 형성하는 제6 단계와, 상기 연자성막의 상면을 노출할 때까지 상기 제2 절연막을 제거하는 제7 단계와, 제거 후에, 상기 연자성막과 전기적으로 접속되도록, 상기 제2 절연막 상에 제3 도전막을 형성하는 제8 단계를 포함한다.
본 발명의 다른 시점으로부터, 자성 기억 장치를 제조하는 방법은, 제1 도전막 상에, TMR 적층과 도전층을 순차 적층하는 제1 단계와, 상기 도전층을 패터닝함으로써 하드 마스크로서의 제2 도전막을 형성하는 제2 단계와, 상기 하드 마스크를 이용하여, 상기 TMR 적층을 패터닝함으로써 TMR 적층막을 형성하는 제3 단계와, 상기 제1 도전막, 상기 TMR 적층막, 및 상기 제2 도전막을 덮도록 상기 제1 도전막 상에 절연막을 형성하는 제4 단계와, 상기 제2 도전막의 상면이 노출할 때까지, 상기 절연막을 제거하는 제5 단계와, 제거후에, 상기 제2 도전막과 전기적으로 접속되도록 상기 절연막 상에 제3 도전막을 형성하는 제6 단계를 포함한다.
또한, 본 발명의 다른 시점으로부터, 자성 기억 장치를 제조하는 방법은, 제1 도전막 상에 TMR 적층, 도전층, 및 연자성층을 적층하는 제1 단계와, 상기 연자성층 및 상기 도전층을 패터닝하여 하드 마스크로서 제2 도전막 및 연자성막을 형성하는 제2 단계와, 상기 TMR 적층을 패터닝하여 TMR 적층막을 형성하는 제3 단계와, 상기 제1 도전막, 상기 TMR 적층막, 상기 제2 도전막, 및 상기 연자성막을 덮도록 상기 제1 도전막 상에 절연막을 형성하는 제4 단계와, 상기 연자성막의 최상부가 노출될 때까지 상기 절연막을 제거하는 제5 단계와, 상기 제거 후에, 상기 연자성막에 전기 접속하도록 상기 절연막 상에 제3 도전막을 형성하는 제6 단계를 포함한다.
또한, 본 발명의 다른 시점으로부터, 자성 기억 장치를 제조하는 방법은, 제1 도전막 상에 TMR 적층 및 도전층을 순차적으로 적층하는 제1 단계와, 상기 도전층을 패터닝하여 하드 마스크로서 제2 도전막을 형성하는 제2 단계와, 상기 TMR 적층을 패터닝함으로써 최상층이 제2 도전막인 TMR 적층막을 형성하는 제3 단계를 포함한다.
전술한 바와 같이, 본 발명에서는, 터널 자기저항 소자(TMR 적층막)의 형상 가공(machining)(밀링 처리 또는 에칭 처리)이 하드 마스크를 이용하여 수행된다. 이러한 방식으로, TMR 적층막은 자기 정합 방식으로 형성될 수 있다. 또한, 하드 마스크의 두께는 형상 가공 후 형성된 층간 절연막의 두께와 거의 동일하고, TMR 적층막의 최상부에의 컨택트가 CMP에 의해 하드 마스크의 노출을 통해 형성된다.그 결과, TMR 적층막에서의 미세화가 심화되더라도 컨택트가 고정밀도로 쉽게 달성될 수 있다. 또한, 플라즈마에 의해 층간 절연막을 에칭하는 종래의 방법이 없기 때문에, 플라즈마에 의한 TMR 적층막으로의 손상이 제거될 수 있다. 또한, TMR 적층막 상부의 배선이 평면상에 형성되기 때문에, 배선 전류의 안정성과 배선의 신뢰성이 향상될 수 있다. 또한, 최상부 배선과 TMR 적층막 사이에 연자성막을 삽입함으로써 배선에 요구되는 전류를 감소시킬 수 있다.
도 1a 내지 1h는 본 발명의 제1 실시 형태에 의한 자성 기억 장치의 제조 방법을 나타내는 단면도.
도 2는 본 발명의 제1 실시 형태에 의한 자성 기억 장치를 나타내는 평면도.
도 3a 내지 3h는 본 발명의 제2 실시 형태에 의한 자성 기억 장치의 제조 방법을 나타내는 단면도.
도 4a 내지 4h는 본 발명의 제3 실시 형태에 의한 자성 기억 장치의 제조 방법을 나타내는 단면도.
도 5a 내지 5h는 본 발명의 제4 실시 형태에 의한 자성 기억 장치의 제조 방법을 나타내는 단면도.
도 6a 내지 6d는 본 발명의 제5 실시 형태에 의한 자성 기억 장치의 제조 방법을 나타내는 단면도.
도 7a 내지 7e는 종래의 자성 기억 장치의 제조 방법을 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
2 : 제1 절연막
4 : 제1 도전막
6 : TMR 적층막
8" : 제2 도전막
22 : 연자성막
이하에, 첨부 도면을 참조하여, 본 발명의 자성 기억 장치에 대하여 상세히 설명한다.
본 발명의 제1 실시 형태에 의한 자성 기억 장치의 구조에 대하여 도 1h를 참조하여 설명한다. 도 2는 도 1h에 도시된 자성 기억 장치의 평면도이다.
도 1h에서는, 제1 절연막(2)의 일부 상에 제1 도전막(4)이 형성되어 있다. 제1 절연막(2)의 재료로서는, SiO2, SiNx, PSG, BPSG 등이 이용된다. 절연막(2)의 하부에 Si 기판이 이용되는 경우, 제1 절연막(2)은 제1 도전막(4)과 Si 기판 사이의 충분한 절연을 확보하기 위한 막 두께를 갖는 것이 필요하고, 통상 2OOnm 이상으로 설정된다.
제1 도전막(4)은 하부 배선으로서 이용되기 때문에, 제1 도전막(4)의 재료는 도전성 금속 혹은 금속 화합물인 것이 바람직하다. 보다 상세하게는, Al, Cu, AlSiCu 등의 비저항 값이 낮은 금속이 적합하다. 제1 도전막(4)의 막 두께는, 낮은 배선 저항과 단선으로부터의 신뢰성을 확보하기 위해서, 200 nm ~ 800 nm의 범위인 것이 바람직하다.
제1 실시 형태의 자성 기억 장치에서는, 제1 도전막(4)의 일부 상에 TMR 적층막(6)이 형성되어 있다. TMR 적층막(6)은, 절연막(2)에 가까운 측에서 1.5 nm의 Ta 층/2 nm의 NiFe 층/10 nm의 IrMn 층/3 nm의 CoFe 층/1.5 nm 의 Al2O3층/5 nm의 NiFe 층/5 nm의 Ta 층의 적층 구조를 갖는다. 그러나, 이러한 구조는 상술된 하나의 구조에만 한정되는 것이 아니고, 재료 및 각 층의 막 두께는 목적으로 하는 특성에 따라 적절하게 조정될 수 있다. 또한, TMR 적층막(6)은 제1 도전막(4)의 일부분만이 아닌 전면 상에 형성될 수도 있다.
TMR 적층막(6) 상에는, 제2 도전막(8)이 평탄한 표면을 갖도록 형성되어 있다. 제2 도전막(8)은 TMR 적층막(6)과 동일한 형상을 가질 수 있다. 제2 도전막(8)은 TMR 적층막(6)의 상면과 동일한 크기 또는 형상을 갖는다. 형상은 직사각형 또는 타원형일 수 있다. 제2 도전막(8)의 측면의 위치는 TMR 적층막(6)의 측면의 위치와 수직 방향으로 일치한다. 제2 도전막(8)의 재료로서는, 도전성 금속 혹은 금속 화합물, 또는 이들의 적층막인 것이 바람직하다. 이것은 TMR 적층막(6)에 직렬로 접속되는 저항이 크면, 저항 변화비의 감소를 초래하기 때문이다. 보다 상세하게는, TiN 막이 바람직하며, Al막, Ti막, Ta/A1/Ta 적층막 등도 사용 가능하다. TiN 막이 이용되는 경우, 제2 도전막(8)의 막 두께는 200 nm∼600 nm 인 것이 바람직하다. 그 이유는, 막 두께가 200 nm 이하이면, 후속 공정에서의연마에 있어서 충분한 마진을 확보하기가 쉽지 않고, 600 nm 이상에서는 TMR 적층막(4)과 상부 배선 사이의 거리가 길어져서 기입 전류의 증대를 초래하기 때문이다.
제1 절연막(2) 상의 제1 도전막(4), TMR 적층막(6) 및 제2 도전막(8)의 주위에는, 제2 절연막(10)이 형성되어 있다. 제2 절연막(10)의 재료로서는, SiO2가 이용되며, SiNx, PSG, BPSG 등도 사용 가능하다. 제2 절연막(10)의 표면은 제2 도전막(8)의 표면과 거의 동일한 높이를 갖도록 평탄화되어 있다.
제2 절연막(10)과 제2 도전막(8)의 평탄화된 표면 상에는, 제3 도전막(12)이, 제2 도전막(8)과의 전기적 접속을 확립하도록 형성되어 있다. 제3 도전막은 상부 배선으로서 이용되기 때문에, 제3 도전막의 재료는 도전성 금속 혹은 금속 화합물인 것이 바람직하다. 보다 상세하게는, Al막, Cu막, AlSiCu 막 등의 비저항 값이 낮은 금속막이 제3 도전막으로서 적합하다. 제3 도전막의 막 두께는 낮은 배선 저항과 신뢰성을 확보하기 위해서, 200 nm∼800 nm 인 것이 바람직하다.
다음에, 본 발명의 제1 실시 형태에 의한 자성 기억 장치의 제조 방법을 설명한다.
도 1a에 도시된 바와 같이, 제1 절연막(2) 상에 제1 도전막(4'), TMR 적층막(6'), 제2 도전막(8')이 이 순서로 적층된다. 본 실시 형태에서, 제1 절연막(2)은 SiO2막이고, 200 nm 이상의 막 두께를 갖는다. 제1 도전막(4')은 Al막이고, 200 nm∼800 nm의 막 두께를 갖는다. TMR 적층막(6')은, 절연막(2)에 가까운측으로부터 1.5 nm의 Ta 층/2 nm의 NiFe 층/10 nm의 IrMn 층/3 nm의 CoFe 층/1.5 nm의 Al2O3층/5 nm의 NiFe 층/5 nm의 Ta 층의 적층 구조를 갖는다. 제2 도전막(8')은 TiN 막이고, 200 nm∼60O nm의 막 두께를 갖는다.
다음에, 도 1b에 도시된 바와 같이, 제1 도전막(4'), TMR 적층막(6') 및 제2 도전막(8')의 적층막 상에 포토레지스트가 도포되고, 포토리소그래피에 의해 하부 배선 패턴용의 레지스트 마스크가 형성된다. 그 다음에, 레지스트 마스크로 덮여지지 않은 제2 도전막(8')의 부분이 에칭에 의해 제거된다. 하부 배선 패턴을 높은 정밀도로 형성하기 위해서, 높은 이방성을 갖는 에칭 방법이 바람직하다. 보다 상세하게는, 염소와 아르곤의 혼합 가스를 이용한 반응성 플라즈마 에칭이 이용된다. 밀링(milling) 등의, 이온을 이용하는 스퍼터링 방법도 이용될 수 있다. 계속해서, 레지스트는 산소 플라즈마로 재화(ashing)되거나, 혹은 유기약품에 의해서 제거된다.
다음에, 도 1c에 도시된 바와 같이, 제2 도전막(8')을 하드 마스크로 이용하여, 제2 도전막(8')으로 덮어져 있지 않은 부분의 TMR 적층막(6') 및 제1 도전막(4')이 제거된다. 하부 배선 패턴을 정밀도 좋게 형성하기 위해서, 높은 이방성을 갖는 에칭 방법이 바람직하다. 보다 상세하게는, 밀링이 이용된다. 이것은 TMR 적층막(6)이 다른 재료들을 가진 박막 적층으로 되어있기 때문에, 반응성 에칭이 복잡하고 또한 곤란하기 때문이다. 반응성 에칭이 비교적 용이하게 수행되는 재료가 제1 도전막(4')에 이용되는 경우, 반응성 에칭이 물론 이용될 수 있다.
다음에, 도 1d에 도시된 바와 같이, 다시 포토레지스트가 도포되고, 제2 도전막(8") 상에 TMR 적층막(6")용의 패턴을 갖는 레지스트 마스크가 형성된다. 에칭에 의해서, 레지스트 마스크로 덮어지지 않은 부분의 제2 도전막(8")이 제거된다. TMR 적층막(6")의 패턴을 높은 정밀도로 형성하기 위해서, 이방성이 높은 에칭 방법이 바람직하다. 보다 상세하게는, 염소와 아르곤의 혼합 가스를 이용한 반응성 플라즈마 에칭이 이용된다. 밀링 등의, 이온을 사용하는 스퍼터링 방법도 이용될 수 있다. 계속해서, 레지스트가 산소 플라즈마로 재화되거나, 혹은 유기약품에 의해서 제거된다.
다음에, 도 1e에 도시된 바와 같이, 제2 도전막(8)을 하드 마스크로 이용하여, 제2 도전막(8)으로 덮어지지 않은 부분의 TMR 적층막(6")이 제거된다. 높은 이방성을 갖는 에칭 방법이 바람직하며, 더욱 상세하게는 밀링이 이용된다. 이것은 TMR 적층막(6")은 다른 재료의 박막의 적층으로 되어있기 때문에, 반응성 에칭이 복잡하고 또한 곤란하기 때문이다.
다음에, 도 1f에 도시된 바와 같이, 층간 절연막(10')이 제1 도전막(2), TMR 적층막(6) 및 제2 도전막(8)을 덮도록 제1 절연막(2) 상에 퇴적된다. 층간 절연막(10')으로서, SiO2막이 이용된다. 고밀도 플라즈마 CVD법 등을 이용함으로써, 피복성 좋은 층간 절연막을 형성할 수 있다. 층간 절연막의 표면은 후속 공정의 연마에 의해 평탄화된다. 그 때문에, 층간 절연막(10')은, 제1 도전막(2), TMR 적층막(6) 및 제2 도전막(8)의 막 두께의 합계보다 두껍게 형성된다. 제1 실시 형태에서는, 층간 절연막은 500 nm∼800 nm의 막 두께를 갖도록 형성된다.
다음에, 도 1g에 도시된 바와 같이, 층간 절연막(10')이 표면은, 제2 도전막(8)의 상부가 하드 마스크로서 표면에 나타날 때까지, CMP 법에 의해 연마된다.
다음에, 도 1f에 도시된 바와 같이, 평탄화된 표면에, Al의 배선층이 퇴적된다. 계속해서, 포토레지스트가 도포되고, 상부 배선 패턴용의 레지스트 마스크가 형성된다. 에칭에 의해서, 레지스트 마스크로 덮어지고 있지 않은 부분의 Al 배선막이 제거되어, 제3 도전막(12)이 형성된다. 그 후, 레지스트는 산소 플라즈마로 재화되거나, 혹은 유기약품에 의해서 제거된다. 이렇게 해서, 상부 배선으로서의 제3 도전막(12)이 형성된다. 제3 도전막(12)은 제2 도전막(8)에 전기적으로 접속되어 있다.
본 발명의 제1 실시 형태에 따르면, TMR 적층막(6)과 상부 배선(12) 사이의 컨택트로서 제2 도전막(8)을 자기 정합적으로 형성할 수 있다. 또한, 도 7a 내지 도 7e에 나타난 종래예와는 달리, TMR 적층막 상에 층간 절연막이 사용되지 않기 때문에, 에칭 시의 TMR 적층막에 대한 플라즈마 손상을 없앨 수 있다. 또한, TMR 적층막으로의 기입 전류에 대한 배선 신뢰성의 향상이 얻어진다.
이것은, TMR 적층막의 에칭 시의 하드 마스크를, TMR 적층막(6)과 상부 배선막(12)의 사이의 컨택트 또는 플러그로서 이용하기 때문이다. 또한, CMP에 의해 하드 마스크의 상부가 노출되고 컨택트(8)가 형성되기 때문에, 층간 절연막을 플라즈마 에칭할 필요가 없기 때문이다. 게다가, 컨택트의 바로 상부에서도 Al 상부배선의 단면적이 감소하지 않기 때문이다.
다음에, 본 발명의 제2 실시 형태에 의한 자성 기억 장치의 제조 방법을 설명한다. 본 발명의 제2 실시 형태에 의한 자성 기억 장치는, 구조는 제1 실시 형태와과 마찬가지의 구조를 갖고 있다. 따라서, 제1 도전막 상에서의 TMR 적층막의 형성만을 설명할 것이며, 본 방법은 제1 도전막이 절연막 상에 형성되고, 홈(groove) 배선으로서 절연막 중에 형성되어 있는 양 경우에 모두 적용가능하다.
도 3a에 도시된 바와 같이, 제1 절연막(2) 상에 제1 도전막(4')이 퇴적된다. 이 실시 형태에서는, 제1 절연막(2)은 SiO2막이고, 200 nm 이상의 막 두께를 갖는다. 제1 도전막(4')은 Al막이고, 200 nm∼800 nm의 막 두께를 갖는다.
다음에, 도 3b에 도시된 바와 같이, 제1 도전막(4') 상에 포토레지스트가 도포되고, 포토리소그래피 기술을 이용하여 하부 배선 패턴용의 레지스트 마스크가 형성된다. 계속해서, 에칭에 의해, 레지스트로 덮어지지 않은 부분의 제1 도전막(4')이 제거된다. 하부 배선 패턴을 정밀도 좋게 형성하기 위해서, 이방성이 높은 에칭 방법이 바람직하다. 제1 도전막(4')의 재료로서, 반응성 에칭이 비교적 용이한 것이 이용되고 있는 경우에는, 반응성 에칭을 이용할 수 있다.
다음에, 도 3c에 도시된 바와 같이, 제1 도전막(4) 상에 TMR 적층막(6')과 제2 도전막(8')이 이 순서로 적층되어 있다. 이 실시 형태에서, TMR 적층막(6')은 절연막(2)에 가까운 측에서 시작하여 1.5 nm의 Ta 층/2 nm의 NiFe 층/10 nm의 IrMn 층/3 nm의 CoFe 층/1.5 nm의 Al2O3층/5 nm의 NiFe 층/5 nm의 Ta 층의 적층 구조를갖는다. 제2 도전막(8')은 TiN 막이고, 200 nm∼6OO nm의 막 두께를 갖는다.
다음에, 도 3d에 도시된 바와 같이, 다시 포토레지스트가 도포되고, 제2 도전막(8) 상에 TMR 적층막(6)용의 패턴을 갖는 레지스트 마스크가 형성된다. 에칭에 의해서, 레지스트 마스크가 덮어지지 있지 않은 부분의 제2 도전막(8')이 제거된다. TMR 적층막(6')의 패턴을 정밀도 좋게 형성하기 위해서, 이방성이 높은 에칭 방법을 채택하는 것이 바람직하다. 보다 상세하게는, 염소와 아르곤의 혼합 가스를 이용한 반응성 플라즈마 에칭이 이용된다. 밀링 등의 이온을 사용하는 스퍼터링 방법도 이용될 수 있다. 계속해서, 레지스트가 산소 플라즈마로 재화되거나, 혹은 유기약품에 의해서 제거된다.
다음에, 도 3e에 도시된 바와 같이, 제2 도전막(8)을 하드 마스크로 이용하여, 제2 도전막(8)으로 덮여지지 않은 부분의 TMR 적층막(6')이 제거된다. 이 동작을 위해서, 이방성이 높은 에칭 방법이 바람직하며, 보다 상세하게는, 밀링이 이용된다. 이 방법을 선택하며 것은, TMR 적층막(6)이 다른 재료들의 박막의 적층으로 되어있기 때문에, 반응성 에칭이 복잡하고 또한 곤란하기 때문에 결정된다.
다음에, 도 3f에 도시된 바와 같이, 층간 절연막(10')이 제1 도전막(2), TMR 적층막(6) 및 제2 도전막(8)을 덮도록 제1 절연막(2) 상에 퇴적된다. 고밀도 플라즈마 CVD법 등을 이용함으로써, 층간 절연막은 좋은 피복성으로 형성될 수 있으며, 그 표면은 후속 공정의 연마에 의해 평탄화된다. 그 때문에, 층간 절연막은, 제1 도전막(2), TMR 적층막(6) 및 제2 도전막(8)의 막 두께의 합계보다 두껍게 형성된다. 제2 실시 형태에서는, 층간 절연막은, 500nm ∼ 800nm 범위 내의 막 두께를갖도록 형성된다.
다음에, 도 3g에 도시된 바와 같이, 하드 마스크로서의 제2 도전막의 상부가 표면에 나타날 때까지, CMP법에 의해 제2 절연막(10)이 표면 연마된다.
다음에, 도 3h에 도시된 바와 같이, 평탄화한 표면에 Al 배선막이 퇴적된다. 계속해서, 포토레지스트가 도포되고, 상부 배선 패턴용 레지스트 마스크가 형성된다. 레지스트 마스크로 덮혀있지 않은 부분들의 배선막이 에칭에 의해 제거되고 제3 도전막(12)이 형성된다. 그 후, 레지스트는 재화(ashing)되거나 혹은 유기약품에 의해서 제거된다. 그 다음, 제3 도전막(12)은 제2 도전막(8)에 전기적으로 접속된다.
다음에, 본 발명의 제3 실시 형태에 의한 자성 기억 장치에 대하여 설명한다. 제3 실시 형태에서는, 제1 실시 형태에 있어서의 제2 도전막 상에 연자성막(22)이 형성된다. 연자성막(22)은, 상부 배선(제3 도전막(12))에 전류가 흐를 때에 발생하는 자계에 의해서 자화된다. 이렇게 해서, 연자성막으로부터 자계가 발생한다. 배선 전류에 의해 발생한 TMR 적층막 상에서의 자계의 방향과, 연자성막으로부터 발생한 TMR 적층막상에서의 자계의 방향이 상호 반대 방향이 되더라도, 연자성막의 자화율이 1보다 크면, TMR 적층막상에서의 자계의 크기는 연자성막이 없을 때보다 커진다. 이 결과, TMR 적층막의 저항을 변화시키기 위해서 필요한 배선 전류를 저감할 수 있다.
다음에, 본 발명의 제3 실시 형태에 의한 자성 기억 장치의 제조법을 설명한다. 제3 실시 형태에 의한 자성 기억 장치의 제조법은, 기본적으로 제1 실시 형태의 제조법과 마찬가지이다. 따라서, 제1 실시 형태와 다른 점만을 상세히 설명한다.
도 4a에 도시된 바와 같이, 제1 절연막(2) 상에 제1 도전막(4'), TMR 적층막(6'), 제2 도전막(8') 및 연자성막(22')이, 이 순서대로 적층된다.
다음에, 도 4b에 도시된 바와 같이, 제1 도전막(4'), TMR 적층막(6'), 제2 도전막(6') 및 연자성막(22')을 포함하는 적층막 상에 포토레지스트가 피복되고, 포토리소그래피 기술을 이용하여 하부 배선 패턴용 레지스트 마스크가 형성된다. 계속해서, 레지스트 마스크로 덮여져 있지 않은 연자성막(22') 및 제2 도전막(8') 부분들이 에칭에 의해 제거된다. 하부 배선 패턴을 정밀도 좋게 형성하기 위해서, 에칭 방법은, 이방성이 높은 것이 바람직하다. 계속해서, 레지스트를 산소 플라즈마로 재화시키거나, 혹은 유기약품에 의해서 제거시킨다.
다음에, 도 4c에 도시된 바와 같이, 연자성막(22")과 제2 도전막(8")을 하드 마스크로 이용하여, 제2 도전막(8")으로 덮여져 있지 않은 TMR 적층막(6') 및 제1 도전막(4')이 제거된다. 하부 배선 패턴을 정밀도 좋게 형성하기 위해서, 높은 이방성을 가진 에칭 방법이 바람직하고, 보다 구체적으로는 밀링(milling)이 이용된다.
다음에, 도 4d에 도시된 바와 같이, 다시 포토레지스트가 도포되고 연자성막(22") 상에 TMR 적층막용 패턴을 갖는 레지스트 마스크가 형성된다. 레지스트 마스크로 덮여져 있지 않은 연자성막(22") 및 제2 도전막(8") 부분들이 에칭에 의해 제거된다. TMR 적층막(6)용 패턴을 정밀도 좋게 형성하기 위해서, 높은이방성을 가진 에칭 방법이 바람직하다. 보다 상세하게는 염소 및 아르곤의 혼합 가스를 이용한 반응성 플라즈마 에칭이 이용된다.
다음에, 도 4e에 도시된 바와 같이, 연자성막(22)과 제2 도전막(8)을 하드 마스크로 이용하여, 제2 도전막(8)으로 덮여져 있지 않은 TMR 적층막(6") 부분들이 제거된다. 에칭 방법은, 이방성이 높은 것이 바람직하고, 보다 상세하게는, 밀링이 이용된다.
다음에, 도 4f에 도시된 바와 같이, 제1 도전막(2), TMR 적층막(6), 제2 도전막(8), 및 연자성막(22)을 덮도록 SiO2막으로 이루어진 층간 절연막(10')이 제1 절연막(2) 상에 퇴적된다. 고밀도 플라즈마 CVD법 등을 이용함으로써, 층간 절연막은 피복성 좋게 형성시킬 수 있다. 제3 실시 형태에서, 층간 절연막은 500nm ∼ 800nm 범위의 막 두께를 갖도록 형성된다.
다음에, 도 4g에 도시된 바와 같이, 하드 마스크로서의 제2 도전막(8)의 상부가 표면에 나타날 때까지, CMP법에 의해 층간 절연막(10')이 표면 연마되어, 제2 절연층(10)이 형성된다.
다음에, 도 4h에 도시된 바와 같이, 평탄화한 표면에, Al 배선층이 퇴적된다. 계속해서, 포토레지스트가 도포되고, 상부 배선 패턴용 레지스트 마스크가 형성된다. 레지스트 마스크로 덮여지지 않은 Al 배선막 부분이 에칭에 의해 제거되어, 제3 도전막(12)이 형성된다. 그 후, 레지스트는 재화되거나, 혹은 유기약품에 의해서 제거된다. 이렇게 해서, 상부 배선으로서 제3 도전막(12)이 형성된다.제3 도전막(12)은 연자성막(22)에 전기적으로 접속된다.
다음에, 본 발명의 제4 실시 형태에 의한 자성 기억 장치에 대하여 설명한다. 제4 실시 형태에 의한 자성 기억 장치는, 상술한 바와 같이, 연자성막이 추가된다는 점에서만 제2 실시 형태와 상이하므로, 제2 실시 형태와 상이한 점들만 설명하기로 한다.
도 5a에 도시된 바와 같이, 제1 절연막(2) 상에 제1 도전막(4')이 퇴적된다.
다음에, 도 5b에 도시된 바와 같이, 제1 도전막(4') 상에 포토레지스트가 도포되고, 포토리소그래피 기술을 이용하여 하부 배선 패턴용 레지스트 마스크가 형성된다. 그 후, 레지스트로 덮여져 있지 않은 제1 도전막(4) 부분들이 에칭에 의해 제거된다.
다음에, 도 5c에 도시된 바와 같이, 제1 도전막(4) 상에 TMR 적층막(6'), 제2 도전막(8'), 및 연자성막(22')이 순차 적층된다.
다음에, 도 5d에 도시된 바와 같이, 다시 포토레지스트가 도포되고, 제2 도전막(8') 상에 TMR 적층막용 패턴을 갖는 레지스트 마스크가 형성된다. 레지스트 마스크로 덮여져 있지 않은 제2 도전막(8')과 연자성막(22')의 부분들이 에칭에 의해 제거된다.
다음에, 도 5e에 도시된 바와 같이, 하드 마스크로서의 연자성막(22)과 제2 도전막(8)을 이용하여, 제2 도전막(8)으로 덮여져 있지 않은 TMR 적층막(6')의 부분들이 제거된다.
다음에, 도 5f에 도시된 바와 같이, 제1 도전막(2), TMR 적층막(6), 제2 도전막(8), 및 연자성막(22)을 덮도록 제1 절연막(2) 상에 층간 절연막(10')이 퇴적된다.
다음에, 도 5g에 도시된 바와 같이, 하드 마스크의 최상층으로서의 연자성막(22)의 상부가 표면으로 노출될 때까지, CMP법에 의해 층간 절연막이 표면 연마되어, 제2 도전막(10)이 형성된다.
다음에, 도 5h에 도시된 바와 같이, 평탄화한 표면에, Al 배선막이 퇴적된다. 계속해서, 포토레지스트가 도포되고, 상부 배선 패턴용 레지스트 마스크가 형성된다.
레지스트 마스크로 덮여져 있지 않은 배선막 부분들이 에칭에 의해 제거되어, 제3 도전막(12)이 형성된다. 그 후, 레지스트는 재화되거나, 혹은 유기약품에 의해서 제거된다. 이렇게 해서, 제3 도전막(12)은 연자성막(22)에 전기적으로 접속된다.
다음에, 본 발명의 제5 실시 형태에 따른 자성 기억 장치가 설명된다.
본 발명의 제5 실시 형태에 따른 자성 기억 장치에서는, TMR 적층막이 트랜지스터에 의해 구동된다. 또한, TMR 적층막은 홈 배선 구조의 비트 라인(제1 도전막) 상에 형성된다.
도 6a 내지 6d는, 트랜지스터가 형성되는 기판 상에 TMR 소자가 형성되는 경우를 보이고 있다. 트랜지스터 부분의 배선의 최상층이 하부 배선(4)으로서 이용되고 있다. 이 실시 형태에서는, 하부 배선이 홈 배선으로서 형성된 후에 TMR 적층막의 형성 이후에 성막이 행하여진다. 이 때문에, 레지스트 마스크를 이용한 에칭은 TMR 패턴의 에칭으로 시작된다. 홈 배선 구조를 이용하면 TMR 적층막과 배선의 사이의 정합 마진을 없앨 수 있기 때문에, 배선 폭 및 배선 간격을 최소로 할 수 있어, 소자의 고밀도화를 행할 수 있다.
다음에, 제5 실시 형태에 의한 자성 기억 장치의 제조 방법을 설명한다.
먼저, 도 6a에 도시된 바와 같이, 실리콘 기판(40) 상에 매트릭스 형상으로 트랜지스터를 형성하기 위해서, 소자 분리 영역(42)이 형성된다. 각 소자 분리 영역(42)에, 소스, 드레인, 및 게이트를 갖는 트랜지스터(50)가 형성된다. 트랜지스터(50)를 덮도록 층간 절연막(52)이 형성된다. 층간 절연막(52)을 통해 각 트랜지스터의 소스 영역과 드레인 영역에 도달하는 접속 플러그(46)가 형성된다. 층간 절연막(52) 상에 각 플러그(46)에 접속되는 배선(48)이 형성된다. 트랜지스터, 층간 절연막(52), 및 접속 플러그(46)는 공지된 방법으로 형성된다.
다음에, 배선(48)을 덮도록 층간 절연막(54)이 형성된다. 여기서, 층간 절연막(54)의 표면은 CMP에 의해 평탄화되는 것이 바람직하다. 그 후, 층간 절연막(54)을 관통하여 배선(48)에 도달하는 접속 플러그(56)가 형성된다. 배선(48)이 존재함으로써, 접속 플러그(56)를 접속 플러그(46)와 다른 위치에 형성하는 것이 가능하다.
다음에, 층간 절연막(54) 상에 층간 절연막(58)이 형성된다. 계속해서, 층간 절연막(58)은 스트립 형상(strip form)으로 패터닝된다. 이 때, 접속 플러그(56)가 노출된다. 계속해서, 제1 도전막(4)용 도전층이 패터닝된 층간 절연막(58) 상에 퇴적되고, 도전층의 두께와 층간 절연막(58)의 두께가 같게 되도록CMP에 의해 도전층이 연마된다. 이렇게 해서, 비트 라인으로서 기능하는 제1 도전막(4)이 홈배선 구조를 갖도록 형성된다. 따라서, 층간 절연막(58)과 제1 도전막(4)은 평탄한 표면을 갖는다. 제1 도전막(4)은 접속 플러그(56)를 통해 대응하는 배선(48)에 접속된다.
이후의 프로세스는 제2 실시 형태의 것과 유사하다. 즉, 도 6b에 도시된 바와 같이, 제1 도전막(4)과 층간 절연막(58) 상에 TMR 적층막과 제2 도전막이 퇴적된다. 그 후, 제2 도전막이 트랜지스터의 상방에서 패터닝된다. 이와 같은 방식으로, 하드 마스크로서 제2 도전막(8)이 형성된다. TMR 적층막은 하드 마스크를 이용하여 패터닝된다.
다음에, 도 6c에 도시된 바와 같이, 층간 절연막이 퇴적된다. 그 후, 제2 도전막(8)의 표면이 노출될 때까지, 층간 절연막이 CMP에 의해 연마 처리된다. 이렇게 해서, 제2 절연막(10)이 형성된다.
다음에, 도 6d에 도시된 바와 같이, 절연막(10) 상에 층간 절연막이 형성되고, 층간 절연막은 스트립 형상으로 패터닝된다. 계속해서, 제3 도전막(12)용 도전층이 패터닝된 층간 절연막 상에 퇴적되고, 도전층의 두께와 층간 절연막의 두께가 같게 되도록 CMP에 의해 도전층이 연마된다. 이와 같은 방식으로, 워드 라인으로서 기능하는 제3 도전막(12)이 홈 배선 구조를 갖도록 형성된다. 그 다음, 절연막(60)이 형성된다. 따라서, 층간 절연막(60)과 제3 도전막(12)은 평탄한 표면을 갖는다. 제3 도전막(12)은 접속 플러그로서 제2 도전막(8)을 통해 TMR 적층막(6)에 접속된다.
제5 실시 형태에서는, 제3 도전막(12)은 제2 도전막(8)에 접속된다. 그러나, 제4 실시 형태에 있어서 설명한 바와 같이, 제2 도전막 상에 연자성막(22)이 형성될 수 있다.
또한, TMR 소자 각각은 각 트랜지스터 바로 위에 형성될 수 있고, 또는 트랜지스터의 바로 위에서 조금 어긋난 위치에 형성될 수 있다. TMR 소자가 트랜지스터의 바로 위에 형성되는 경우에는, 가장 고밀도를 갖는 자성 기억 장치를 얻을 수 있다.
이상 진술한 바와 같이, 본 발명의 자성 기억 장치에 따르면, TMR 적층막이 컨택트 플러그와 자기 정합적으로 형성될 수 있기 때문에, TMR 적층막을 최소 크기로 설계하는 것이 가능해진다.
또한, TMR 적층막의 패터닝을 위한 하드 마스크가 배선으로서도 사용될 수 있기 때문에, 배선의 신뢰성을 개선시킬 수 있다.
또한, TMR 적층막 상에 어떠한 층간 절연막도 형성되지 않기 때문에, TMR 적층막에 대한 플라즈마 손상을 없앨 수 있다.
또한, 연자성막이 제2 도전막 상에 형성되는 경우에는, 기입용 배선 전류를 저감할 수 있다.
본 발명은 특정 실시 형태들을 참조하여 설명되었지만, 이러한 설명은 한정적인 의도로 해석되지 않는다. 본원의 설명을 참조할 경우 본 기술 분야의 통상의 지식을 가진 자에게 개시된 실시 형태들의 다양한 변형들은 자명할 것이다. 그러므로, 첨부된 청구범위는 본원 발명의 진정한 범주내에서 임의의 변형 또는 실시 형태들을 포함할 것이다.

Claims (21)

  1. 자성 기억 장치에 있어서,
    제1 도전막 상에 형성된 TMR(tunnel magnetoresistive)막; 및
    상기 TMR 막 상에 형성되고, 상기 TMR 막과 동일한 평면 형상을 갖는 제2 도전막
    을 포함하는 자성 기억 장치.
  2. 제1항에 있어서,
    상기 TMR 막과 상기 제2 도전막을 둘러싸도록 형성되며, 상기 제2 도전막의 평탄한 상부 표면과 동일한 높이의 평탄한 상부 표면을 갖는 제1 절연막; 및
    상기 제l 절연막 및 상기 제2 도전막 상에 형성되며, 상기 제2 도전막과 전기적으로 접속된 제3 도전막
    을 더 포함하는 자성 기억 장치.
  3. 제1항에 있어서,
    상기 제2 도전막 상에 형성되며, 상기 제2 도전막과 동일한 평면 형상 및 동일한 크기를 갖는 연자성막(soft magnetic film)을 더 포함하는 자성 기억 장치.
  4. 제3항에 있어서,
    상기 TMR 막, 상기 제2 도전막, 및 상기 연자성막을 둘러싸도록 형성되고, 상기 연자성막의 평탄한 상부 표면과 동일한 높이의 평탄한 상부 표면을 갖는 제1 절연막; 및
    상기 제1 절연막 및 상기 연자성막 상에 형성되고, 상기 연자성막과 전기적으로 접속된 제3 도전막
    을 더 포함하는 자성 기억 장치.
  5. 제1항에 있어서,
    상기 제1 도전막은, MOS 트랜지스터의 소스와 드레인 중 한쪽에 접속되어 있는 자성 기억 장치.
  6. 자성 기억 장치에 있어서,
    기판 상에 매트릭스 형상으로 형성된 복수의 트랜지스터;
    상기 복수의 트랜지스터를 덮도록 형성된 제1 층간 절연막;
    상기 제1 층간 절연막으로부터 그들의 상면만을 노출하도록 상기 복수의 트랜지스터의 상에 형성되는 복수의 제1 도전막 - 상기 복수의 제1 도전막의 각각은 대응하는 열의 상기 복수의 트랜지스터의 드레인과 소스 중 한쪽에 접속됨 - ;
    상기 복수의 제1 도전막의 각각의 막 상에 형성되는 복수의 자성 기억 소자 - 상기 복수의 자성 기억 소자의 각각은 TMR 막들을 가짐 - ;
    상기 복수의 자성 기억 소자의 각각의 막 상에 형성된 복수의 제2 도전막;
    상기 복수의 제1 도전막을 덮고 또한 상기 제2 도전막의 상부 표면을 노출하도록, 상기 제1 층간 절연막 상에 형성되며, 상기 제2 도전막의 상기 상부 표면과 동일한 높이의 상부 표면을 갖는 제2 층간 절연막; 및
    상기 제2 층간 절연막 상에 형성되며, 그 각각이 상기 복수의 자성 기억 소자의 각 열의 상기 제2 막들과 전기적으로 접속되어 있는 복수의 제3 도전막
    을 포함하는 자성 기억 장치.
  7. 제6항에 있어서,
    상기 자성 기억 소자는 상기 제2 도전막의 대응하는 것에 접속되는 연자성막을 갖는 자성 기억 장치.
  8. 자성 기억 장치를 제조하는 방법에 있어서,
    제1 절연막 상에 제1 도전층, TMR 층, 및 제2 도전층을 순차 적층하는 단계;
    제1 하드 마스크를 형성하기 위해 상기 제2 도전막을 패터닝하는 단계; 및
    상기 제1 하드 마스크를 사용하여 상기 TMR 층을 패터닝하는 단계
    를 포함하는 자성 기억 장치의 제조 방법.
  9. 제8항에 있어서,
    제2 하드 마스크를 형성하기 위해, 제2 포토레지스트 마스크를 사용하여 상기 제1 하드 마스크를 패터닝하는 단계;
    TMR 셀 층을 형성하기 위해, 상기 제2 하드 마스크를 사용하여 상기 패터닝된 TMR 층을 패터닝하는 단계;
    상기 제1 도전막, 상기 TMR 막, 및 상기 제2 도전막을 덮도록 상기 제1 절연막 상에 제2 절연막을 형성하는 단계;
    상기 제2 도전막의 상면을 노출하도록 상기 제2 절연막을 제거하는 단계; 및
    상기 제2 도전막과 전기적으로 접속되도록, 상기 제2 절연막 상에 제3 도전막을 형성하는 단계
    를 포함하는 자성 기억 장치의 제조 방법.
  10. 제8항에 있어서,
    제2 도전막을 형성한 후에 연자성층을 형성하는 단계; 및
    상기 연자성층 및 상기 제2 도전층을 패터닝하여 상기 제1 하드 마스크를 형성하는 단계
    를 포함하는 자성 기억 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 제2 절연막은 화학 기계적 연마(CMP) 처리되는 자성 기억 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 제2 절연막은 SiO2, SiNx, PSG, 및 BPSG를 포함하는 그룹 중에서 선택된 재료로 형성되는 자성 기억 장치의 제조 방법.
  13. 자성 기억 장치의 제조 방법에 있어서,
    제1 도전막 상에, TMR 층과 제2 도전층을 순차 적층하는 단계;
    상기 제2 도전층을 패터닝하여 하드 마스크로서의 패터닝된 제2 도전막을 형성하는 단계; 및
    상기 하드 마스크를 이용하여, 상기 TMR 층을 패터닝하여 패터닝된 TMR 막을 형성하는 단계
    를 포함하는 자성 기억 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 제1 도전막, 상기 패터닝된 TMR 막, 및 상기 패터닝된 제2 도전막을 덮도록 절연막을 형성하는 단계;
    상기 제2 도전막의 상면을 노출하도록 상기 절연막을 제거하는 단계; 및
    상기 제2 도전막과 전기적으로 접속되도록 상기 절연막 상에 제3 도전막을 형성하는 단계
    를 더 포함하는 자성 기억 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 제2 도전층 상에 연자성층을 형성하는 단계; 및
    상기 연자성층과 상기 도전층을 패터닝하여 상기 하드 마스크로서의 패터닝된 연자성막과 상기 패터닝된 제2 도전막을 형성하는 단계
    를 포함하는 자성 기억 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 절연막은 CMP 처리되는 자성 기억 장치의 제조 방법.
  17. 제13항에 있어서,
    상기 제1 도전막은 상기 TMR 층 및 상기 제2 도전층을 형성하기 전에 패터닝되고, 상기 TMR 층은 상기 패터닝된 제1 도전막 상에 형성되는 자성 기억 장치의 제조 방법.
  18. 제16항에 있어서,
    기판 상에 트랜지스터를 형성하는 단계;
    상기 트랜지스터를 덮도록 제1 절연막을 형성하는 단계;
    상기 제1 절연막을 통과하여, 상기 제1 도전막을 상기 트랜지스터에 접속하는 플러그를 형성하는 단계; 및
    상기 제1 절연막 상에 상기 제1 도전막을 형성하여 상기 플러그와 접속하는단계
    를 더 포함하는 자성 기억 장치의 제조 방법.
  19. 제16항에 있어서,
    상기 제1 도전막은 A1, Cu, 및 AlSiCu를 포함하는 그룹 중에서 선택된 재료로 형성되는 자성 기억 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 제2 도전막은 TiN, Al, Ti, 및 Ta/A1/Ta를 포함하는 그룹 중에서 선택된 재료로 형성되는 자성 기억 장치의 제조 방법.
  21. 자성 기억 장치의 제조 방법에 있어서,
    기판 상에 복수의 트랜지스터를 매트릭스 형태로 형성하는 단계;
    상기 복수의 트랜지스터를 덮도록 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막으로부터의 상면을 노출하도록 상기 복수의 트랜지스터 상에 복수의 제1 도전막 - 상기 복수의 제1 도전막의 각각은 대응하는 열의 상기 복수의 트랜지스터의 드레인 및 소스 중 한쪽에 접속됨 - 을 형성하는 단계;
    상기 제1 층간 절연막과 상기 제1 도전막 상방에 TMR 막을 형성하는 단계;
    상기 TMR 막 상에 제2 도전막을 형성하는 단계;
    복수의 제2 도전막을 형성하기 위해 상기 제2 도전막을 패터닝하는 단계;
    상기 복수의 제1 도전막의 각각의 막 상에 하드 마스크로서의 상기 복수의 제2 도전막을 사용하여 복수의 자성 기억 소자를 형성하는 단계;
    상기 제1 층간 절연막과 상기 제2 도전막 상에 상기 제2 도전막의 상부 표면을 노출하도록 상기 제2 도전막의 상부 표면과 동일한 높이의 상부 표면을 갖는 제2 절연막을 형성하는 단계; 및
    상기 제2 절연막 상에 복수의 제3 도전막 - 상기 복수의 제3 도전막의 각각은 상기 복수의 자성 기억 소자의 각 열의 상기 제2 막들에 전기적으로 접속됨 - 을 형성하는 단계
    를 포함하는 자성 기억 장치의 제조 방법.
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