KR20030028696A - 다결정 실리콘 막 생산 공정 - Google Patents

다결정 실리콘 막 생산 공정 Download PDF

Info

Publication number
KR20030028696A
KR20030028696A KR1020020010374A KR20020010374A KR20030028696A KR 20030028696 A KR20030028696 A KR 20030028696A KR 1020020010374 A KR1020020010374 A KR 1020020010374A KR 20020010374 A KR20020010374 A KR 20020010374A KR 20030028696 A KR20030028696 A KR 20030028696A
Authority
KR
South Korea
Prior art keywords
grain size
silicon film
poly
measuring
polycrystalline silicon
Prior art date
Application number
KR1020020010374A
Other languages
English (en)
Other versions
KR100833761B1 (ko
Inventor
다께다가즈오
사이또마사까즈
다까사끼유끼오
아베히로노부
오오꾸라마꼬또
기무라요시노부
시바다께오
Original Assignee
가부시키가이샤 히타치세이사쿠쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 히타치세이사쿠쇼 filed Critical 가부시키가이샤 히타치세이사쿠쇼
Publication of KR20030028696A publication Critical patent/KR20030028696A/ko
Application granted granted Critical
Publication of KR100833761B1 publication Critical patent/KR100833761B1/ko

Links

Classifications

    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B13/00—Single-crystal growth by zone-melting; Refining by zone-melting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/477—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02678—Beam shaping, e.g. using a mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02686—Pulsed laser beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02691—Scanning of a beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

본 발명은 기판 상에 설정된 실리콘 막을 광 조사함으로써 다결정 실리콘 막을 형성하는 단계와, 샘플의 평면에서의 평균 결정립 크기가 500 ㎚ 이상인 기판 샘플을 선택하는 단계를 포함하는 다결정 실리콘 막 생산 공정을 제공한다. 본 발명에 따르면, 고품질의 폴리-실리콘 TFT 액정 디스플레이를 안정적으로 생산할 수 있게 된다.

Description

다결정 실리콘 막 생산 공정 {PROCESS FOR PRODUCING POLYSILICON FILM}
본 발명은 액정 및 반도체 장치를 위한 폴리-실리콘(이하 폴리-Si라 함) 막 생산 공정과 폴리-Si 막 검사 방법에 관한 것이다.
액정 디스플레이에서 드라이버 소자로 사용되는 박막 트랜지스터(TFT)의 활성층으로서 폴리-실리콘 막이 비정질 실리콘(a-Si)보다 뛰어난 이유는, 폴리-실리콘 막의 경우에 캐리어(n 채널에서의 전자 또는 P-채널에서의 정공)의 이동도가 높기 때문에, 셀 크기가 저감될 수 있어서 액정 디스플레이의 정밀도와 소형화도가 개선될 수 있기 때문이다. 또한, 종래의 폴리-Si TFT를 형성하기 위해서는 1,000 ℃ 이상의 고온 공정이 요구된다. 한편, 레이저로 실리콘 층만을 어닐링하는 것이 기판 온도를 높이지 않는 저온 폴리-실리콘 형성 기술이 채택되면, 높은 캐리어 이동도를 갖는 TFT는 저렴한 유리 기판을 사용할 수 있는 저온 공정에서 형성될 수 있다.
이런 레이저 어닐링에서, 도13에 도시된 바와 같이, 유리 기판 상에 형성된 a-Si 막은 흡수 가능한 광으로 조사되면서 주사됨으로써 전체 a-Si 막을 다결정으로 만들고 이로써 폴리-Si 막이 얻어진다. 도14에 도시된 바와 같이, 폴리-Si 결정립 크기는 레이저의 조사 에너지(영향력;fluence)의 표면 밀도에 따라 변함으로써, 레이저의 안정도는 폴리-Si의 결정립 크기 분포에 영향을 미친다. 폴리-Si 막의 캐리어 이동도는 결정립 크기가 증가함에 따라 증가한다. 평면 내(in-plane) 균일성을 갖는 높은 TFT 특성을 달성하기 위해서는 결정립 크기 분포를 균일하게 만들고 큰 결정립 크기를 유지하는 것이 필수적이다. 큰 결정립 크기를 얻기 위해서는 도14에 도시된 D 영역에 영향력을 사용하는 것으로 충분하다. 그러나, 영향력이 레이저의 불안정성 등으로 인해 상승하면, 영향력은 도14에서 E 영역으로 도시된 영역, 즉 폴리-Si 막이 결정립 크기가 200 ㎚ 이하인 미소 결정을 함유하는 영역으로 진입한다. 이 경우, 캐리어 이동도는 감소되고, 결국 장치는 불완전하게 된다. 결정립 크기는 레이저 영향력뿐 아니라 레이저 어닐링 전 a-Si 막의 두께의 불균일도에 따라서도 변화한다. 따라서, 결정립 크기가 항상 한정된 범위 내에 있을 수 있도록 폴리-Si 막을 형성하기 위해서, 레이저 불안정도와 기판의 두께 변화는 적은 값으로 유지되어야 한다. 이를 위해서는 결정립 크기에 대한 제어가 필요하다. 따라서, 폴리-Si 결정립 크기를 점검해서 점검 결과를 레이저 어닐링 조건에 피드백시킴으로서, 폴리-Si 결정립 크기를 일정하게 유지하도록 폴리-Si 결정립 크기를 제어하는 것이 중요하게 된다.
제어 방법으로서는 폴리-Si의 결정립 크기 자체를 측정하는 것이 가장 신뢰할만 하다. 결정립 크기는 점검용 샘플을 초기 또는 중간 생산 로트에 합체하거나, 제품을 무작위로 표본 추출하고 생산 공정에서 형성된 폴리-Si 막의 결정립 크기를 직접 관찰함으로써 전자 현미경이나 주사형 터널 현미경에 의해 측정되어 왔다. 다른 종래 기술로서는 다음과 같은 방법이 있다. 일본 특허 공개 제10-214869호는 폴리-실리콘 막이 그 투과도에 기초해서 평가되는 방법을 개시한다. 이 방법에 따르면, 결정립 크기는 평가될 수 없지만 레이저 비임의 불충분한 영향력으로 인한 불충분한 결정화는 a-Si 및 폴리-Si 사이의 흡수율 차이를 이용함으로써 a-Si 및 폴리-Si 사이의 비율에 기초해서 점검될 수 있다. 일본 특허 공개 제11-274078호는 폴리-실리콘 막이 표면 광택(반사율)에 기초해서 평가되는 방법을 개시한다. 이 방법에서, 폴리-Si 결정립 크기에 의한 광택의 변화가 이용되며 광택은 최적 폴리-Si 결정립 크기에서 최소가 되는 것으로 여겨진다. 최적 폴리-Si 결정립 크기는 반사율이 최소가 되는, 즉 표면 거칠기가 최대가 될 때의 결정립 크기에 대응한다.
장치의 게이트 절연막의 압력 저항은 막의 표면 거칠기가 높아지면 불충분하게 된다. 따라서, 표면 거칠기가 최대로 되는 조건을 이용함으로써 검출된 결정립 크기는 심한 표면 비평탄도로 인해 압력 저항이 불충분하게 될 위험성이 가장 높은 영역이 검출되는 방법에 사용된다. 이런 영역이 사용되면, 표면 거칠기를 저감시키기 위한 공정이 요구되고, 결국 생산 공정은 복잡하게 된다. 따라서, 상술한 종래 기술의 기판 시험 방법에 기초한 장치 생산 공정은 표면 거칠기를 저감하기 위한 특별한 공정을 필요로 하며, 그 채택은 도14에 도시된 B 영역에서의 결정립 크기(약 300 ㎚)에서의 것으로 제한된다. 그러나, 전기를 덜 소모하고 정밀도 및 소형화도가 높은 액정을 생산하기 위해서는, 높은 캐리어 이동도를 갖는 폴리-Si 막이 형성되어야만 한다. 이런 폴리-Si 막을 형성하기 위해서, 도14에 도시된 D 영역, 즉 결정립 크기가 최대로 되는 영역이 사용되면 충분하다. 이를 위해서, 표면거칠기에 무관하게 결정립 크기를 평가할 필요가 있다. D 영역을 검출하기 위한 방법으로서 상술한 종래 기술은 부적절하며 전자 현미경 관찰에 의한 시험은 대량 생산 라인 현장에서의 측정법으로서는 부적합한데, 그 이유는 종래 기술은 측정 결과를 얻기 위해 노동력과 긴 시간을 필요로 하기 때문이다. 따라서, 표면 거칠기가 낮고 결정립 크기가 300 ㎚ 이상인 안정적인 폴리-Si 기판을 생산하는 것은 어렵다. 본 발명은 상술한 문제점과 관련해서 이루어졌으며, 표면 거칠기가 낮고 폴리-Si의 결정립 크기가 최대인 영역을 간단한 방법으로 검출할 수 있도록 한다. 따라서, 본 발명은 표면 거칠기가 낮고 캐리어 캐리어 이동도가 높은 폴리-Si 막을 제품 불균일도가 없고 높은 수율로 생산하기 위한 공정을 제공하고자 하는 것이다.
상술한 목적을 달성하기 위해, 본 발명은 기판 상에 설정된 실리콘 막을 광 조사에 의해 어닐링함으로써 폴리-Si 막을 형성하는 단계와, 폴리-Si 막의 광 회절 패턴을 측정하는 단계와, 광 회절 패턴에 기초해서 폴리-Si 막을 선택하는 단계를 포함하는 폴리-Si 막 생산 공정을 제공한다.
상기 실리콘 막은 a-Si 막으로 구성되며 레이저 비임 조사에 의한 어닐링에 의해 폴리-Si 막으로 전환된다. 폴리-Si 막의 결정립 크기는 산란된 광 강도의 각방향 분포를 측정함으로써 평가되며, 폴리-Si 막의 품질은 막의 결정립 크기가 그 범위가 전계 효과 이동도 및 결정립 크기 사이의 관계에 의해 한정되는 평균 결정립 크기의 상한으로부터 하한까지 범위에 있는지 여부를 인식함으로써 판단된다.
도1에 도시된 바와 같이, 산란된 광 강도의 각도 의존도를 사용한 상술한 폴리 실리콘 크기 측정에 사용되는 광원(2)은 출력 파장이 540 ㎚ 이하인 레이저이고 상술한 폴리-Si 막이 표면에 형성된 기판(1)에 수직하게 레이저 비임을 방출한다. 복수개의 광 검출기 유닛(7)이 조사 영역으로부터 산란된 광의 강도의 각방향 분포를 측정하기 위해 약 5° 내지 약 45°범위에서 그들 각각의 각도에서 위치된다. 도7에 도시된 바와 같이, 폴리-Si 결정립 크기와 폴리-Si 막의 광 회절 패턴에서 산란된 광 강도의 각방향 분포 폭 사이의 관계는 일반적으로 입자들로부터 산란된 광의 강도의 각방향 분포 폭이 입자 크기가 증가함에 따라 감소하도록 하는 푸리에 변환에 기초한 관계식으로 설명될 수 있다. 도7은 서로 간섭하지 않는 단일 입자의 경우 및 서로 간섭하는 조밀 응집된 입자의 경우 모두를 보여준다. 후자의 경우, 그 분포는 산란된 광 강도가 0에 가까운 산란각에서 소멸하도록 된다. 어느 경우에도, 각방향 분포 폭이 큰 분포 A와 각방향 분포 폭이 작은 분포 B가 결정립 크기에 대해 비교될 때, 분포 B의 경우의 결정립 크기는 분포 A의 경우보다 크다고 판단될 수 있다. 이런 원리에 따라, 결정립 크기는 분쇄하지 않고도 측정된다.
폴리-Si 막을 생산하기 위한 상술한 공정에서, 여자기(exciter) 레이저 비임으로 a-Si를 조사함으로써 박막으로 형성된 폴리-Si의 광 회절 패턴의 산란된 광 강도의 각방향 분포 폭이 폴리-Si 생산 과정에서 측정된다. 측정 결과로부터, 폴리-Si의 결정립 크기가 측정된다. 측정 결과를 기초로 해서 어닐 레이저 비임의 영향력이 설정된다. 어닐 레이저 비임의 영향력이 너무 낮으면, 결정립 크기는 충분히 크게 되지 못한다. 따라서, 영향력의 하한은 고정된다.
한편, 너무 높은 영향력으로 인해 미소 결정이 도17에 도시된 바와 같이 형성되는 영역에서, 평균 결정립 크기는 감소되며 선형 패턴이 도18에 도시된 광 회절 패턴에 나타난다. 미소 결정 줄무늬 라인은 선형 패턴을 검출함으로써 검출된다. 어닐 레이저 비임의 영향력의 상한은 미소 결정 줄무늬 라인이 나타나지 않도록 고정된다. 레이저 영향력의 상한 및 하한은 평균 결정립 크기의 제어 범위에 따라 다음과 같이 고정된다.
평균 결정립 크기에 대한 제어 범위(평균 결정립 크기의 상한 및 하한)는 도15에 도시된 전계 효과 이동도 및 평균 결정립 크기 사이의 관계를 이용함으로써 소정의 전계 효과 이동도와 전계 효과 이동도의 평면 내 분포의 편차 범위로부터 검출된다.
생산 전의 레이저 어닐링 조건을 검출하기 위해, 어닐링은 기판에서 계단식으로 변화되는 레이저 영향력 조건 하에서 수행되며, 그 후 평균 결정립 크기는 최종 폴리-실리콘 막의 광 회절 패턴에서의 각방향 분포 폭으로부터 측정되며, 레이저 어닐링 조건은 평균 결정 크기가 제어 범위에 있을 수 있도록 검출된다. 실제 공정에서, 제품 불균일도의 저감과 수율의 증가는 레이저 어닐링 후 폴리-Si 막의 결정립 크기의 평면 내 분포를 평가하고, 상술한 공식에 따라 레이저 어닐링에 의해 얻어진 기판 샘플의 품질을 판단하고, 양호하다고 판단될 때에만 후속 단계로 샘플을 보냄으로써 수행된다. 이 경우, 전체적인 검사가 항상 수행될 필요는 없으며, 표본 추출 검사 또는 전체 검사중 어느 하나가 하나의 그리고 동일한 로트에서 각각의 기판 샘플의 평균 결정립 크기의 편차 범위에 따라 선택될 수 있다. 즉, 하나의 그리고 동일한 로트에서 각각의 기판 샘플의 평균 결정립 크기의 편차 범위가 ± 20 %의 범위에 있을 때, 하나의 그리고 동일한 로트에서 적어도 하나의 기판 샘플에 대한 검사만으로도 충분하다. 종래의 표본 추출 검사에서는 각 로트에서 세 개의 샘플, 즉 제1 샘플, 중간 샘플 및 최종 샘플이 검사된다. 평균 결정립 크기의 평면 내 편차의 범위가 세 개의 샘플 모두에 대해 ± 20 %의 범위에 있을 때, 전체 로트는 양호한 로트로 여겨진다. 그러나, 세 개의 기판 샘플들 중에서 단지 하나만의 평균 결정립 크기의 편차 범위가 ± 20 %의 범위를 벗어나면, 로트에 대한 표본 추출 검사는 전체 검사로 전환된다.
따라서, 기판 샘플은 전체 검사나 표본 추출 검사에 의해 가려진다. 도15에 도시된 데이터에 따르면, 평균 결정립 크기가 500 ㎚일 수 있고 평균 결정립 크기값의 평면 내 분포에서의 평균 결정립 크기의 편차 범위가 ± 20 %의 범위에 있을 수 있도록 결정립 크기를 제어함으로써, 전계 효과 이동도가 설정값 200 ㎠/VS보다 이상이고 전계 효과 이동도의 평면 내 편차가 ± 10 % 범위인 폴리-실리콘 막이 형성된다.
도1은 본 발명에 따른 폴리-실리콘의 결정립 크기를 평가하기 위한 방법을 설명하는 구조의 일 예를 도시한 개략도.
도2a 및 도2b는 광 회절 패턴에 기초한 결정립 크기 측정과 점검을 위한 장치(다중-비임형)의 구조를 도시한 개략도.
도3은 본 발명에 따른 폴리-실리콘의 결정립 크기를 평가하기 위한 방법을 설명하는 구조의 다른 예를 도시한 개략도.
도4a 및 도4b는 광 회절 패턴에 기초한 결정립 크기 측정과 점검을 위한 장치(다중-비임형)의 다른 구조를 도시한 개략도.
도5는 본 발명에 따른 폴리-실리콘의 결정립 크기를 평가하기 위한 방법을 설명하는 구조의 다른 예를 도시한 개략도.
도6은 광 회절 패턴에 기초한 결정립 크기 측정 기능이 합체된 레이저 어닐링 장치의 구조를 도시한 개략도.
도7a 및 도7b는 본 발명에 따른 폴리-실리콘 결정립 크기 측정 원리를 설명하기 위한 개략도.
도8은 각각의 폴리-실리콘의 광 회절 패턴과 결정립 크기와 거칠기 사이의 관계를 검사함으로써 얻어진 실험 데이터를 요약한 표.
도9는 광 회절 패턴에서 산란된 광의 강도의 각방향 분포 폭에 대한 레이저 영향력 의존도를 검사함으로써 얻어진 그래프.
도10a, 도10b 및 도10c는 SEM에 의해 하나의 그리고 동일한 샘플에서 관찰된 폴리-실리콘 결정입계를 도시한 개략도.
도11은 광 회절 패턴 측정용 검출기 유닛의 어레이를 도시한 개략도.
도12는 광 회절 패턴을 측정하기 위한 검출기가 2차원 검출형인 경우의 광학 검출 시스템을 도시한 개략도.
도13은 레이저 어닐링을 사용하는 다결정 실리콘 형성 공정을 도시한 개략도.
도14는 레이저 영향력, 폴리-Si 결정립 크기 및 표면 거칠기 사이의 관계를 보여주는 그래프.
도15는 폴리-Si 결정립 크기 및 캐리어 이동도 사이의 관계를 보여주는 그래프.
도16은 결정립 크기 점검에 대한 정보에 기초해서 레이저 어닐링 공정으로 피드백하기 위한 방법을 도시한 챠트.
도17은 고 영향력 영역의 경우의 미소 결정 줄무늬 라인의 외양을 도시한 도면.
도18은 미소 결정 줄무늬 라인이 존재하는 경우의 광 회절 패턴의 개략도.
도19는 검사 결과를 나타내는 일 예를 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : (유리 기판 상에 폴리-실리콘 막을 형성함으로써 얻어진) 기판 샘플
2 : 조사 레이저 비임의 광원
3 : 조사 레이저 비임
4 : 반부 거울
5 : 거울
7 : 광 회절 패턴 검출 표면
8 : 기판 지지 받침대
9 : 광학 조사 시스템 및 광학 검출 시스템 고정 프레임.
10 : 산란된 광
11 : 기판 고정용 진공 쳐크 구멍
11-1 : 검출기 유닛
11-2 : 개구
12-1 : 2차원 검출기
12-2 : 렌즈
12-3 : 유리 상의 폴리-Si 막
13-1 : 라인 비임 펄스 엑시머 레이저
13-2 : 거울
13-3 : 폴리-Si 막
17-1 : 어닐 레이저의 조사 비임의 장축 방향
18-1 : 미소 결정입자 영역 및 용융된 결정입자 영역 사이의 경계로부터의회절 패턴
18-2 : 평균 결정 크기를 반영하는 링-형상 광 회절 패턴
본 발명자에 의한 실험 결과로서, 형성된 폴리-실리콘의 결정립 크기가 최대이고 폴리-실리콘이 미소 결정을 함유하지 않을 때, 전기 전도도는 높고 엑시머 레이저 어닐링(ELA)에 의해 형성된 박막으로부터 산란된 광의 강도의 각방향 분포 폭은 최소임이 발견된다.
도8의 표는 실험 데이터이다. 데이터는 폴리-Si 막으로부터의 산란된 광의 강도의 각도 의존도와 SEM 관찰 결과 및 AFM 관찰 결과의 레이저 영향력 의존도를보여준다. SEM 관찰 결과로서, 영향력이 420 mJ/㎠일 때, 결정립 크기가 약 300 ㎚인 유사한 크기로 된 결정입계 영역이 얻어지며, 영향력이 증가될 때 결정립 크기가 약 300 ㎚인 복수개의 결정립이 용융됨으로써 각각 형성된 결정들이 얻어지며, 용융이 진행됨에 따라 평균 결정립 크기가 증가된다는 것이 발견되었다. 470 mJ/㎠에 가까운 영향력에서, 폴리-Si 결정입계에서의 용융 속도는 최대이고, 결국 평균 결정립 크기는 최대가 된다. 결정립 크기가 균일한 폴리-실리콘의 경우에, 결정입계의 삼중점(triple point)에서는 돌기가 존재한다. 용융된 결정은 복수개의 균일 결정립이 용융됨으로써 형성된 결정이며 용융으로 인해 결정입계에 돌기를 있는 형상을 갖는다. AFM 관찰에 따르면, 최대 높이차(PV), 즉 거칠기에 대한 지시값은 균일한 결정립의 경우에 60 ㎚ 이상이고, 용융이 진행함에 따라 60 ㎚보다 작게 감소된다. 실효(root mean square, RMS) 거칠기는 균일한 결정립의 경우에 8 ㎚보다 크고, 용융이 진행함에 따라 8 ㎚보다 작게 감소된다. 이들 결과는 도14에 도시된 결정립 크기 및 거칠기 사이의 관계와 일치한다.
도9는 도1에 도시된 측정 시스템을 사용해서 측정된 광 회절 패턴에서의 각방향 분포 폭에 대한 역의 영향력 의존도를 보이는 그래프이다. 도9에 도시된 바와 같이, 각방향 분포 폭은 영향력이 증가함에 따라 감소(즉 1/각방향 분포 폭이 증가)하며, 이것은 영향력이 약 490 mJ/㎠ 이상일 증가(1/각방향 분포 폭이 감소)한다. 도10은 도9의 경우와 동일한 샘플에 대한 SEM 사진에서의 결정입계를 보여준다. 420 mJ/㎠의 영향력에서 얻어진 샘플은 유사한 크기로 된 결정입자 영역에 있는 약 300 ㎚의 결정립 크기를 갖는다. 480 mJ/㎠의 영향력에서 얻어진 샘플은용융으로 인해 500 ㎚의 평균 결정립 크기를 갖는다. 510 mJ/㎠의 영향력에서 얻어진 샘플은 용융에 의해 형성된 큰 결정립 크기를 갖는 결정과 함께 내부에 존재하는 미소 결정을 보여준다. 따라서, 도9에 도시된 그래프는 폴리-Si 결정립 크기가 증가함에 따라 각방향 분포 폭이 감소하는 것을 보여준다. 또한, 이 그래프는 도14에 도시되고 결정립 크기의 영향력 의존도를 보여주는 그래프와 일치하며, 거칠기가 낮고 결정립 크기가 최대인 D 영역을 검출할 수 있음을 보여준다. 본 발명에서, 레이저 어닐링을 위한 최적 조건은 다음의 사실, 즉 산란된 광 강도의 각방향 분포 폭을 최소화할 수 있는 상태는 결정립 크기가 최대로 되고 미소 결정이 큰 결정립 크기의 결정과 함께 존재하지 않는 조건에서 이고, 따라서 이 상태는 최대 전계 효과 이동도를 제공한다는 사실을 이용함으로써 결정된다. 또한, 결정립 크기에 대한 측정 결과에 기초해서, 불합격품이 구별되고 후속 생산 단계로 들어가는 것이 방지되거나, 측정 결과가 레이저 어닐링을 위한 영향력의 설정값으로 피드백된다. 따라서, 폴리-Si 막은 항상 최적 조건에서 생산되고, 이로써 수율은 증가된다.
도16은 상술한 과정의 단계를 개략적으로 도시한 도면이다. 결정립 크기를 점검함으로써 얻어진 정보는 중앙 제어 컴퓨터로 전송되어서, 예컨대 캐리어 로봇에서의 기판 샘플의 흐름에 대한 정보와 생산 장치에서의 공정 매개변수 변화에 대한 정보로서 생산 공정으로 피드백된다. 캐리어 로봇은 레이저 어닐링 장치로부터 결정립 크기 측정 장치로 또는 후자로부터 전자로 기판 샘플을 운반하며, 로봇과 장치는 네트워크에 의해 서로 교통한다. 레이저 어닐링 장치에 의해 생산된 폴리-Si 기판 샘플은 캐리어 로봇에 의해 결정립 크기 측정 장치로 운반되어서 측정된다. 중앙 제어 컴퓨터 및 레이저 어닐링 장치로는, 결정립 크기 측정 장치가 한정된 공식에 따라 각각의 기판 샘플의 품질을 판단한 결과와 불량하다고 판단된 기판 샘플의 결정립 크기 평면 내 분포에 대한 정보를 제공한다. 양호하다고 판단된 기판 샘플은 후속 단계에서 사용된 생산 장치로 운반된다. 불량으로 판단된 기판 샘플은 재어닐링(reannealing)을 위해 레이저 어닐링 장치로 복귀된다. 결정립 크기 측정 장치에서는 품질 판단 이외에도 다음과 같은 것이 수행되는 데, 그것은 작은 결정립 크기로 인해 불량으로 판단된 기판 샘플에 대해, 미소 결정으로의 전환이 이루어진 측면이 고영향력 측면이나 저영향력 측면중 어느 하나인 것으로 판단됨으로써 레이저 재어닐링 조건이 결정되는 것이다. 미소 결정이 고영향력 측면 상에 형성되었는지를 판단하기 위한 방법으로서, 이런 판단은 도14에 도시된 C 영역이 한정된 비율 이상으로 결정립 크기 평면 내 분포의 일부에 존재하고 미소 결정입자 영역이 이들과 함께 존재할 때 이루어진다. 미소 결정이 저영향력 측면 상에 형성되었는지를 판단하기 위한 방법으로서, 이런 판단은 도14에 도시된 B 영역이 한정된 비율 이상으로 결정립 크기 평면 내 분포의 일부에 존재하고 미소 결정입자 영역이 이들과 함께 존재할 때 이루어진다.
이하에서는 레이저 재어닐링 조건 결정 방법에 대해 상세히 설명하기로 한다. 미소 결정이 고영향력 측면 상에 형성된 것들이라고 판단된 기판 샘플에 대한 레이저 재어닐링 조건으로서, 재어닐링은 초기 레이저 영향력보다 낮은 영향력에서 수행된다. 미소 결정이 저영향력 측면 상에 형성된 것들이라고 판단된 기판 샘플에 대한 레이저 재어닐링 조건으로서, 재어닐링은 초기 레이저 영향력보다 높은 영향력에서 수행된다. 재어닐링 방법으로서는 두 가지 방법, 즉 미소 결정이 존재하는 영역을 재어닐링하는 방법과 전체 기판 샘플 표면을 재어닐링 하는 방법이 있다. 미소 결정이 B 영역 및 C 영역의 결정립 크기들을 갖는 결정립과 함께 존재하는 기판 샘플의 경우, 미소 결정이 존재하는 영역만이 재어닐링되거나, 재어닐링을 포기하고 기판 샘플을 폐기해야하는 것으로 판단된다. 이런 경우 재어닐링 조건은 다음과 같다. 미소 결정에 가까운 결정립의 결정립 크기 범위가 B 영역에 있을 때, 초기 영향력보다 높은 영향력이 사용된다. 미소 결정에 근접한 결정립의 결정립 크기 범위가 C 영역에 있을 때, 초기 영향력보다 낮은 영향력이 사용된다.
도15는 폴리-Si TFT에서 측정된 전계 효과 이동도와 폴리-Si의 결정립 크기 사이의 관계를 조사함으로써 얻어진 그래프이다. 전계 효과 이동도가 균일한 값, 즉 약 250 ± 15 ㎠/VS가 되는 영역이 800 ㎚의 결정립 크기에 근접해서 존재한다.전계 효과 이동도 및 결정립 크기의 편차 사이의 관계는 도15에 도시된 직선 경사로부터 결정됨으로써 평균 결정립 크기의 편차는 ±10% 범위의 전계 효과 이동도의 편차를 유지하기 위해 ± 20%의 범위에 있게 된다. 결정립 크기에 대한 평가 결과는 결정립 크기를 제어하기 위해 공정으로 피드백된다. 피드백에 의해, 250 ± 15 ㎠/VS 범위의 전계 효과 이동도를 갖는 폴리-Si TFT가 생산될 수 있다. 이 경우, 이동도의 평면 내 편차는 ± 10%의 범위이다.
이하에서는 결정립 크기 측정 방법 실시 모드에 대해 설명하기로 한다.
도1은 본 발명의 일 실시예에 따른 폴리-Si의 결정립 크기를 측정하기 위한한 방법을 도시한 개략도이다. 우선, 샘플(1)은 플라즈마 CVD 방법에 의해 유리 기판 상에 적어도 하나의 박막을 적층함으로써 얻어진 적층물의 최상부층을 구성하는 a-Si 막을 약 300 ㎚의 파장을 갖는 엑시머 레이저 비임으로 조사해서 a-Si 막을 다결정으로 전환시킴으로써 마련된다. 이 샘플은 출력 파장이 532 ㎚인 레이저 비임 공급원(2)으로부터의 광을 사용해서 폴리-Si 막이 형성된 측면에 반대되는 측면으로부터 샘플 표면에 수직하게 조사된다. 폴리-Si 막으로부터의 산란된 광의 강도는 폴리-Si 막이 형성된 측면 상에서 그들 각각의 각도로 위치된 복수개의 광 검출기 유닛(7)으로 측정된다. 측정을 위한 각도 범위는 5˚ 내지 45˚ 범위이다. 푸리에 변환에 기초한 관계식에 따르면, 광 산란 물질의 입자 크기와 산란된 광 강도의 각방향 분포 폭 사이의 관계는 다음과 같다. 즉 입자의 크기가 증가하면, 산란된 광 강도의 각방향 분포는 낮은 각도에서의 각 방향 분포 폭이 되는데, 즉 산란된 광 강도의 각방향 분포 폭은 감소되며, 입자의 크기가 감소하면, 산란된 광 강도의 각방향 분포 폭은 증가된다. 상술한 원리를 이용함으로써, 폴리-Si 막의 결정립 크기는 산란된 광 강도의 각방향 분포 폭을 측정함으로서 평가된다. 결정립 크기는 결정립 크기와 이미 얻어진 각방향 분포 폭 사이의 관계를 나타내는 측정 커브를 사용함으로써 검출된다. 각방향 분포 폭을 측정하기 위한 방법으로서, 도11에 도시된 회절 표면 상에 일차원 어레이로 복수개의 검출기 유닛을 그들 각각의 각도로 설정함으로써 폭을 측정하는 방법과, 도12에 도시된 바와 같이 2차원 광 검출기를 사용하여 광 회절 패턴을 측정하는 방법이 있다. 양 방법에서, 조사 비임이 검출기로 직접 들어가는 것은 방지된다.
도3은 본 발명의 다른 실시예에 따른 폴리-Si의 결정립 크기를 평가하기 위한 방법을 도시한 개략도이다. 즉 도13은 샘플(1)의 폴리-Si 막이 형성된 측면으로부터 수직하게 레이저 비임으로 샘플(1)을 조사하는 단계와, 후방 산란이 검출되는 방향으로 회절 패턴을 측정하는 단계를 포함하는 방법을 도시한다. 도5는 조사 광이 비스듬하게 입사하는 경우의 광 회절 패턴을 측정하기 위한 방법을 도시한다. 실제 생산 공정으로서, 본 실시예에 따른 폴리-Si의 결정립 크기를 평가하기 위한 방법을 사용함으로써 액정 디스플레이를 생산하기 위한 공정은 분해하거나 접촉하지 않고 검사를 수행함으로써 실시될 수 있다. 따라서, 종래와 같이 모조 샘플을 생산 로트에 합체할 필요가 없으며, 제품 표본 추출 검사 또는 전체 검사가 수행될 수 있다. 이를 위해서, 광 회절 패턴은 각 샘플당 10분 내에 측정되어야 하며, 따라서 기판 샘플의 복수개의 위치가 도2a 및 도2b에 도시된 측정용 다중 조사 레이저 비임을 사용해서 주사에 의해 동시에 측정되는 방법이 채택된다. 도4a 및 도4b는 도3에 도시된 측정 시스템을 사용해서 얻어진 다중 조사 레이저 비임을 사용하는 측정 시스템의 구조를 도시한 개략도이다. 이와 같은 다중 비임 시스템을 사용하게 되면 측정 시간을 단축시킨다. 전체 검사는 레이저 어닐링 공정 시간보다 짧은 시간에 검사 시간을 설정함으로써 수행된다. 또한, 도6에 도시된 상술한 결정립 크기 평가 방법에 대응하는 기능을 레이저 어닐링 장치에 제공함으로써, 결정립 크기는 장치로부터 기판 샘플을 들어내지 않고도 평가될 수 있다. 이 경우, 어닐링된 위치의 결정립 크기가 어닐링 동안 기판 샘플을 주사함과 동시에 평가되는 방법과 결정립 크기가 어닐링 완료후 평가되는 방법이 있다. 분리된 평가 장치를 사용하는 방법으로서, 기판 샘플의 품질은 평가 결과에 기초해서 판단된다. 기판 샘플이 불량하다면, 재어닐링이 수행되는지 여부가 판단된다. 재어닐링이 수행되면, 그 조건이 검출된다. 레이저 어닐링은 이렇게 얻어진 정보에 기초해서 수행된다.
도17은 도14에 도시된 E 영역의 경우에 다른 결정과 함께 존재하는 미소 결정의 형상을 도시한다. 즉, 결정립 크기가 500 ㎚ 이상인 용융된 결정이 존재하는 평면 내 영역과 결정립 크기가 200 ㎚ 이하인 미소 결정이 존재하는 평면 내 영역은 어닐 레이저 비임으로 조사된 영역의 형상에 의존하며, 미소 결정 영역은 용융된 결정과 미소 결정 사이의 입계가 어닐 레이저 비임의 장축 방향에 평행하게 형성되도록 형성된다. 그 이유는 어닐 레이저 비임이 펄스 광이고 그 영향력은 한 펄스의 간격에 따라 변화하기 때문이다. 줄무늬 라인을 갖는 미소 결정입자 영역은 광 회절 패턴의 각방향 분포 폭으로부터 결정된 평균 결정립 크기에 기초해서 검출될 수 있다. 또한, 줄무늬 라인은 광 회절 패턴에서 선형 패턴으로서 검출된다. 도18은 미소 결정 줄무늬 라인으로 인한 선형 패턴을 함유한 광 회절 패턴을 개략적으로 도시한다. 선형 패턴은 대략 5˚ 내지 10˚의 산란 각도 범위에서 나타나며 어닐 레이저 비임의 단축 방향으로 확장된다. 선형 패턴을 검출하기 위해, 도11에 도시된 검출기를 사용함으로써, 0˚ 방향으로 설정된 검출기 유닛으로부터의 신호의 강도와 90˚ 방향으로 설정된 검출기 유닛으로부터의 신호의 강도 사이의 차이에 비례하는 양으로서 측정된다.
도19는 본 측정 방법에 의해 얻어진 측정 결과를 나타내는 예이다. 즉, 도19는 결정립 크기의 평면 내 분포와, 미소 결정 출현 영역의 평면 내 분포와, 이물질의 평면 내 분포를 보여준다. 이물질은 산란된 광의 강도가 위치적으로 높은 부분으로서 검출된다.
본 실시예에서는 결정립 크기가 도14에 도시된 D 영역에 있는 폴리-Si를 생산하기 위한 공정에 대해 설명하였지만, 결정립 크기 영역이 D 영역 이외의 영역에 있도록 생산을 제어하는 공정을 채택할 수도 있다. 이 경우, 생산 조건으로서 설정된 평균 결정립 크기의 하한 및 상한은 고정된다. 결정립 크기가 하한보다 작을 때, 그 정보는 어닐 레이저 비임의 영향력을 증가시키기 위해 공정으로 피드백된다. 결정립 크기가 상한보다 클 때, 그 정보는 어닐 레이저 비임의 영향력을 저감시키기 위해 공정으로 피드백된다.
기술 분야의 당업자는 상술한 설명이 본 발명의 실시예에 대한 것임을 이해할 것이며 첨부된 청구항과 발명의 정신으로부터 벗어나지 않은 다양한 변경과 개조가 이루어질 수 있음을 알 것이다.
상술한 바와 같이, 본 발명에 따르면, 다결정 실리콘 막을 생산하기 위한 아래와 같은 공정이 마련될 수 있다. 즉 형성된 폴리-Si 막의 회절 패턴이 막의 평균 결정립 크기에 따라 변화한다는 사실을 이용함으로써, 결정립 크기는 접촉하거나 분해하지도 않고 큰 기판 샘플의 실제 제품을 평가하기 위해 복수개의 광 검출기 유닛을 사용해서 산란된 광 강도의 각방향 분포를 측정함으로써 평가되고, 따라서 불량품을 미리 제거함으로써 제품 불균일성은 낮고 수율은 높다. 특히, 표면 거칠기가 영향력 변화로 인해 최대가 되는 결정립 크기인, 평균 결정립 크기가 300㎚보다 큰 폴리-Si 막을 제어할 수 있다. 따라서, 평균 결정립 크기가 500 ㎚ 이상이고 평균 결정립 크기에 대한 평면 내 편차 범위가 ±20% 범위에 있는 폴리-Si 막을 포함하는 액정 디스플레이를 대량 생산할 수 있게 된다.

Claims (19)

  1. 기판 상에 설정된 실리콘 막을 광 조사함으로써 다결정 실리콘 막을 형성하는 단계와,
    샘플의 평면 내의 평균 결정립 크기가 500 ㎚ 이상인 기판 샘플을 선택하는 단계를 포함하는 것을 특징으로 하는 다결정 실리콘 막 생산 공정.
  2. 제1항에 있어서, 상기 실리콘 막은 비정질 실리콘이고 상기 광 조사는 레이저 비임을 사용한 조사인 것을 특징으로 하는 다결정 실리콘 막 생산 공정,
  3. 제1항에 있어서, 상기 다결정 실리콘 막의 평균 결정립 크기가 500 ㎚ 이상인 기판 샘플을 선택하는 단계는 폴리-실리콘 막의 광 회절 패턴을 측정함으로써 폴리-실리콘 결정립 크기를 측정하여 수행되는 것을 특징으로 하는 다결정 실리콘 막 생산 공정.
  4. 제1항에 있어서, 상기 다결정 실리콘 막을 형성하는 단계와 상기 다결정 실리콘 막의 결정립 크기를 측정하는 단계는 하나의 그리고 동일한 장치에서 수행되는 것을 특징으로 하는 다결정 실리콘 막 생산 공정.
  5. 제1항에 있어서, 상기 다결정 실리콘 막의 평균 결정립 크기의 평면 내 편차의 범위는 ±20 %인 것을 특징으로 하는 다결정 실리콘 막 생산 공정.
  6. 제1항에 있어서, 선택된 기판 샘플의 다결정 실리콘 막의 결정은 용융 결정이고, 막의 거칠기의 정도를 나타내는 최대 높이차(PV)는 60 ㎚ 이하이고, 막의 거칠기의 실효값은 8 ㎚ 이하인 것을 특징으로 하는 다결정 실리콘 막 생산 공정.
  7. 기판 상에 형성된 실리콘 막을 광 조사함으로써 다결정 실리콘 막을 형성하는 단계와, 상기 다결정 실리콘 막의 결정립 크기를 측정하는 단계와, 상기 결정립 크기에 기초해서 상기 광 조사의 에너지를 조절하는 단계를 포함하는 것을 특징으로 하는 다결정 실리콘 막 생산 공정.
  8. 제7항에 있어서, 상기 광 조사 에너지는 상기 다결정 실리콘 막이 용융된 결정입자 영역에서의 결정립 크기를 갖고 미소 결정을 함유하지 않도록 조절되는 것을 특징으로 하는 다결정 실리콘 막 생산 공정.
  9. 제7항에 있어서, 변화된 광 조사 에너지로, 선택 조건을 만족하지 않고 상기 다결정 실리콘 막을 선택하는 단계에서 불량하다고 판단된 기판 샘플에 대한 광 재조사를 수행하는 단계를 추가로 포함하는 것을 특징으로 하는 다결정 실리콘 막 생산 공정.
  10. 제7항에 있어서, 상기 실리콘 막은 비정질 실리콘 막이고, 상기 에너지는 엑시머 레이저 비임을 사용한 조사에 의해 생성되는 것을 특징으로 하는 다결정 실리콘 막 생산 공정.
  11. 제7항에 있어서, 상기 다결정 실리콘 막의 결정립 크기를 측정하는 단계는 회절 패턴을 측정함으로써 폴리-실리콘 결정립 크기를 검출하여 수행되는 것을 특징으로 하는 다결정 실리콘 막 생산 공정.
  12. 제11항에 있어서, 상기 광 회절 패턴을 측정함으로써 폴리-실리콘 결정립 크기를 검출하는 방법은 파장이 540 ㎚ 보다 작은 광으로 기판 샘플을 조사하는 단계와, 적어도 5˚ 내지 40˚의 각도 범위에서 산란된 광 강도의 각도 의존도를 측정하는 단계와, 이렇게 얻어진 각방향 분포에 대한 정보로부터 결정립 크기를 검출하는 단계를 포함하는 것을 특징으로 하는 다결정 실리콘 막 생산 공정.
  13. 광 회절 패턴을 측정함으로써 다결정 실리콘 막의 결정립 크기를 검출하는 단계를 포함하는 것을 특징으로 하는 다결정 실리콘의 결정립 크기 측정 방법.
  14. 광 회절 패턴을 측정함으로써 미소 결정 줄무늬 라인을 검출하는 단계를 포함하는 것을 특징으로 하는 다결정 실리콘 평가 방법.
  15. 기판 상에 설정된 실리콘 막을 광 조사함으로써 다결정 실리콘 막을 형성하기는 장치에 있어서,
    용융된 결정입자 영역의 결정립 크기를 측정하는 기능이 합체된 것을 특징으로 하는 다결정 실리콘 막 형성 장치.
  16. 평균 결정립 크기가 500 ㎚ 이상이고 평균 결정립 크기값의 평면 내 분포에서 평균 결정립 크기의 편차 범위가 ±20 %인 용융된 결정입자 영역 내의 결정립 크기를 갖는 폴리-실리콘 결정을 함유한 박막 트랜지스터를 사용함으로써 생산되는 것을 특징으로 하는 액정 디스플레이.
  17. 전계 효과 이동도가 200 ㎠/VS 이상이고 전계 효과 이동도의 범위의 평면 내 편차의 범위가 ± 10 %인 박막 트랜지스터를 사용함으로써 생산되는 것을 특징으로 하는 액정 디스플레이.
  18. 평균 결정립 크기가 500 ㎚ 이상이고 전계 효과 이동도의 평면 내 편차의 범위가 ± 10 %인 폴리-실리콘 결정을 사용해서 형성된 박막 트랜지스터를 사용함으로써 생산되는 것을 특징으로 하는 액정 디스플레이.
  19. 폴리-실리콘 막의 결정립 크기에 관련된 평면 내의 10,000 개의 측정점에서 얻어진 결과를 기초해서, 폴리-실리콘 막의 결정립 크기의 분포 또는 결정립 크기에 관련된 값을 폴리-실리콘 막의 품질에 대한 표현식으로서 나타내는 단계를 포함하는 것을 특징으로 하는 폴리-실리콘 막 품질 표시 방법.
KR1020020010374A 2001-10-02 2002-02-27 다결정 실리콘 막 생산 공정 KR100833761B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2001305927A JP4135347B2 (ja) 2001-10-02 2001-10-02 ポリシリコン膜生成方法
JPJP-P-2001-00305927 2001-10-02

Publications (2)

Publication Number Publication Date
KR20030028696A true KR20030028696A (ko) 2003-04-10
KR100833761B1 KR100833761B1 (ko) 2008-05-29

Family

ID=19125641

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020010374A KR100833761B1 (ko) 2001-10-02 2002-02-27 다결정 실리콘 막 생산 공정

Country Status (5)

Country Link
US (2) US6806099B2 (ko)
JP (1) JP4135347B2 (ko)
KR (1) KR100833761B1 (ko)
CN (1) CN1276470C (ko)
TW (1) TW538458B (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8048783B2 (en) 2009-03-05 2011-11-01 Samsung Mobile Display Co., Ltd. Method of forming polycrystalline silicon layer and atomic layer deposition apparatus used for the same
US8409887B2 (en) 2009-03-03 2013-04-02 Samsung Display Co., Ltd. Organic light emitting diode display device and method of fabricating the same
KR101302881B1 (ko) * 2010-10-05 2013-09-10 가부시키가이샤 히다치 하이테크놀로지즈 다결정 실리콘 박막의 검사 방법 및 그 장치
US8890165B2 (en) 2009-11-13 2014-11-18 Samsung Display Co., Ltd. Method of forming polycrystalline silicon layer, thin film transistor, organic light emitting diode display device having the same, and methods of fabricating the same
US9117798B2 (en) 2009-03-27 2015-08-25 Samsung Display Co., Ltd. Thin film transistor, method of fabricating the same and organic light emitting diode display device including the same

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW552645B (en) 2001-08-03 2003-09-11 Semiconductor Energy Lab Laser irradiating device, laser irradiating method and manufacturing method of semiconductor device
JP4135347B2 (ja) * 2001-10-02 2008-08-20 株式会社日立製作所 ポリシリコン膜生成方法
US7026227B2 (en) * 2001-11-16 2006-04-11 Semiconductor Energy Laboratory Co., Ltd. Method of irradiating a laser beam, and method of fabricating semiconductor devices
JP4813743B2 (ja) * 2002-07-24 2011-11-09 株式会社 日立ディスプレイズ 画像表示装置の製造方法
US6768111B1 (en) * 2003-09-16 2004-07-27 International Business Machines Corp. Method for SEM measurement of topological features
JP2005129769A (ja) 2003-10-24 2005-05-19 Hitachi Ltd 半導体薄膜の改質方法、改質した半導体薄膜とその評価方法、およびこの半導体薄膜で形成した薄膜トランジスタ、並びにこの薄膜トランジスタを用いて構成した回路を有する画像表示装置
KR100992130B1 (ko) 2003-11-27 2010-11-04 삼성전자주식회사 규소 결정화 시스템
JP2005191173A (ja) 2003-12-25 2005-07-14 Hitachi Ltd 表示装置及びその製造方法
JP4505634B2 (ja) * 2004-08-13 2010-07-21 国立大学法人東北大学 半導体を使用する電子部品の評価方法及び半導体を使用する電子部品の管理方法
WO2006075525A1 (en) * 2004-12-24 2006-07-20 Semiconductor Energy Laboratory Co., Ltd. Light exposure apparatus and manufacturing method of semiconductor device using the same
JP2006300811A (ja) 2005-04-22 2006-11-02 Hitachi Displays Ltd 薄膜の膜厚測定方法、多結晶半導体薄膜の形成方法、半導体デバイスの製造方法、およびその製造装置、並びに画像表示装置の製造方法
JP2007003352A (ja) * 2005-06-23 2007-01-11 Sony Corp ポリシリコン膜の結晶状態検査装置、これを用いたポリシリコン膜の結晶状態検査方法及び薄膜トランジスタの製造システム
CN101311344B (zh) * 2008-02-27 2010-08-04 中国科学院上海光学精密机械研究所 晶粒尺寸可控的多晶硅薄膜制备及检测装置
KR20090108431A (ko) * 2008-04-11 2009-10-15 삼성전자주식회사 표시 기판 및 그 제조 방법
KR101015849B1 (ko) * 2009-03-03 2011-02-23 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법 및 이를 포함하는 유기전계발광표시장치
KR101049799B1 (ko) * 2009-03-03 2011-07-15 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법 및 이를 포함하는 유기전계발광표시장치
KR20100100187A (ko) * 2009-03-05 2010-09-15 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조방법
US8352062B2 (en) * 2009-03-11 2013-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Advanced process control for gate profile control
JP2010153876A (ja) * 2010-01-08 2010-07-08 Hitachi Displays Ltd 半導体薄膜の改質方法、改質した半導体薄膜とその評価方法、およびこの半導体薄膜で形成した薄膜トランジスタ、並びにこの薄膜トランジスタを用いて構成した回路を有する画像表示装置
JP5444053B2 (ja) * 2010-03-15 2014-03-19 株式会社日立ハイテクノロジーズ 多結晶シリコン薄膜検査方法及びその装置
KR20120025300A (ko) * 2010-09-07 2012-03-15 삼성모바일디스플레이주식회사 다결정 규소막 검사 장치 및 검사 방법
US20130115720A1 (en) * 2011-11-07 2013-05-09 Arnold Allenic Surface measurement
US9025313B2 (en) 2012-08-13 2015-05-05 Intel Corporation Energy storage devices with at least one porous polycrystalline substrate
KR20140101612A (ko) 2013-02-12 2014-08-20 삼성디스플레이 주식회사 결정화 검사장치 및 결정화 검사방법
CN103219229B (zh) * 2013-03-28 2016-04-27 昆山维信诺显示技术有限公司 Ela不均匀性的量化判断方法及其反馈系统
KR102301536B1 (ko) * 2015-03-10 2021-09-14 삼성전자주식회사 고해상도 전자 현미경 이미지로부터 결정을 분석하는 방법 및 그 시스템
KR102648920B1 (ko) * 2018-12-07 2024-03-19 삼성디스플레이 주식회사 레이저 결정화 장치의 모니터링 시스템 및 이를 이용한 레이저 결정화 방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4309225A (en) * 1979-09-13 1982-01-05 Massachusetts Institute Of Technology Method of crystallizing amorphous material with a moving energy beam
US5293216A (en) * 1990-12-31 1994-03-08 Texas Instruments Incorporated Sensor for semiconductor device manufacturing process control
US5270222A (en) * 1990-12-31 1993-12-14 Texas Instruments Incorporated Method and apparatus for semiconductor device fabrication diagnosis and prognosis
KR100269350B1 (ko) * 1991-11-26 2000-10-16 구본준 박막트랜지스터의제조방법
JP3246811B2 (ja) * 1993-10-18 2002-01-15 菱電セミコンダクタシステムエンジニアリング株式会社 半導体ウエハ検査装置
JP3421882B2 (ja) * 1994-10-19 2003-06-30 ソニー株式会社 多結晶半導体薄膜の作成方法
JPH10214869A (ja) * 1997-01-30 1998-08-11 Matsushita Electric Ind Co Ltd 結晶化薄膜の評価方法
US6241817B1 (en) * 1997-05-24 2001-06-05 Jin Jang Method for crystallizing amorphous layer
JP3547979B2 (ja) * 1998-03-17 2004-07-28 三洋電機株式会社 半導体膜の形成装置及び形成方法
JP3204307B2 (ja) * 1998-03-20 2001-09-04 日本電気株式会社 レーザ照射方法およびレーザ照射装置
JP4116141B2 (ja) 1998-03-26 2008-07-09 東芝松下ディスプレイテクノロジー株式会社 結晶シリコン膜の製造方法
JP2000031229A (ja) 1998-07-14 2000-01-28 Toshiba Corp 半導体薄膜の検査方法及びそれを用いた半導体薄膜の製造方法
JP3156776B2 (ja) * 1998-08-03 2001-04-16 日本電気株式会社 レーザ照射方法
JP2000068203A (ja) * 1998-08-17 2000-03-03 Sharp Corp 微結晶シリコンの結晶化から形成される多結晶シリコンおよびその形成方法
JP3470644B2 (ja) * 1999-06-16 2003-11-25 住友電装株式会社 ワイヤハーネスのコネクタ保持用治具
JP2001023899A (ja) * 1999-07-13 2001-01-26 Hitachi Ltd 半導体薄膜とその半導体膜を用いた液晶表示装置及びその製造方法
JP4472066B2 (ja) * 1999-10-29 2010-06-02 シャープ株式会社 結晶性半導体膜の製造方法、結晶化装置及びｔｆｔの製造方法
JP4135347B2 (ja) * 2001-10-02 2008-08-20 株式会社日立製作所 ポリシリコン膜生成方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8409887B2 (en) 2009-03-03 2013-04-02 Samsung Display Co., Ltd. Organic light emitting diode display device and method of fabricating the same
US9035311B2 (en) 2009-03-03 2015-05-19 Samsung Display Co., Ltd. Organic light emitting diode display device and method of fabricating the same
US8048783B2 (en) 2009-03-05 2011-11-01 Samsung Mobile Display Co., Ltd. Method of forming polycrystalline silicon layer and atomic layer deposition apparatus used for the same
US8546248B2 (en) 2009-03-05 2013-10-01 Samsung Display Co., Ltd. Method of forming polycrystalline silicon layer and atomic layer deposition apparatus used for the same
US9117798B2 (en) 2009-03-27 2015-08-25 Samsung Display Co., Ltd. Thin film transistor, method of fabricating the same and organic light emitting diode display device including the same
US8890165B2 (en) 2009-11-13 2014-11-18 Samsung Display Co., Ltd. Method of forming polycrystalline silicon layer, thin film transistor, organic light emitting diode display device having the same, and methods of fabricating the same
KR101302881B1 (ko) * 2010-10-05 2013-09-10 가부시키가이샤 히다치 하이테크놀로지즈 다결정 실리콘 박막의 검사 방법 및 그 장치

Also Published As

Publication number Publication date
KR100833761B1 (ko) 2008-05-29
US6806099B2 (en) 2004-10-19
JP2003109902A (ja) 2003-04-11
JP4135347B2 (ja) 2008-08-20
US7413604B2 (en) 2008-08-19
US20050051081A1 (en) 2005-03-10
TW538458B (en) 2003-06-21
CN1409378A (zh) 2003-04-09
US20030064571A1 (en) 2003-04-03
CN1276470C (zh) 2006-09-20

Similar Documents

Publication Publication Date Title
KR100833761B1 (ko) 다결정 실리콘 막 생산 공정
US6080236A (en) Electronic device manufacture
US6218198B1 (en) Method and apparatus for evaluating semiconductor film, and method for producing the semiconductor film
US20030017658A1 (en) Non-single crystal film, substrate with non-single crystal film, method and apparatus for producing the same, method and apparatus for inspecting the same, thin film trasistor, thin film transistor array and image display using it
CN100375231C (zh) 显示装置及其制造方法
US7542152B2 (en) Method for measuring thickness of thin film, method for forming polycrystal semiconductor thin film, method for manufacturing semiconductor device, apparatus for manufacturing the same, and method for manufacturing image display device
JP2006237525A (ja) レーザ照射方法及び装置
US6815377B2 (en) Laser annealing method and apparatus for determining laser annealing conditions
US20020160586A1 (en) Method and system for evaluating polsilicon, and method and system for fabricating thin film transistor
US7981701B2 (en) Semiconductor thin film manufacturing method
US6194023B1 (en) Method of manufacturing a poly-crystalline silicon film
JP2001308009A (ja) 非単結晶膜、非単結晶膜付き基板、その製造方法及びその製造装置並びにその検査方法及びその検査装置並びにそれを用いた薄膜トランジスタ、薄膜トランジスタアレイ及び画像表示装置
JP2603418B2 (ja) 多結晶半導体薄膜の製造方法
JPH11274078A (ja) 結晶シリコン膜の製造方法
JP2008177476A (ja) 半導体評価方法、半導体評価装置、半導体デバイス製造方法、および半導体デバイス製造装置
JP2000174286A (ja) 薄膜トランジスタの製造方法およびレーザアニール装置
JP3305592B2 (ja) 結晶性半導体膜の膜質管理方法、結晶性半導体膜の膜質管理用コンピュータソフト、結晶性ケイ素膜、半導体装置および薄膜トランジスタ
JPH06224276A (ja) 半導体結晶の評価方法、半導体結晶薄膜の製造方法及びその製造装置
KR101054338B1 (ko) 규소 결정화 검사 시스템
Benatmane et al. Phase stepping microscopy for rapid control of laser crystallization of Si for flat panel display applications
JP5034123B2 (ja) 表示装置及びその製造方法
JP2003077970A (ja) 結晶化膜の評価方法及びその装置
KR20060129834A (ko) 다결정 실리콘 박막의 제조방법 및 이의 제조설비
JP2003045799A (ja) レーザアニール装置および薄膜トランジスタの製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130503

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140502

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150416

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160419

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170420

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180427

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee