KR20030027743A - 반도체 장치 - Google Patents

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KR20030027743A
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소노다마사히사
쯔노다히로아끼
사까가미에이지
가네따까히데미
마쯔자끼겐지
마쯔모또다까노리
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가부시끼가이샤 도시바
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Abstract

STI를 갖는 반도체 장치에 사용되는 트렌치의 내벽의 평면과 평면과의 경계에서의 변, 각 또는 코너 등의 경계부의 주변에 응력이 집중되지 않아, 경계부에 결정 결함이 발생하기 어려운 반도체 장치를 제공한다.
본 발명에 따른 반도체 장치(100)는, 소자가 형성되는 기판 표면(12)을 갖는 반도체 기판(10)과, 기판 표면 내 소자가 형성되는 소자 영역과 다른 영역을 전기적으로 분리하는 트렌치(60)를 포함하며, 트렌치의 측면(62)과 저면(64) 사이에 있는 경계부(80)가 80㎚ 이상의 곡률 반경을 갖는 곡면 형상으로 성형되어 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히, STI에 의해 소자 분리되어 있는 반도체 장치에 관한 것이다.
종래부터 반도체 장치를 미소화하기 위해, 선택 산화법에 의해 소자 분리를 행하는 방법 대신에, STI(Shallow Trench Isolation)에 의해 소자 분리를 행하는 방법이 이용되고 있다. STI는, 트렌치를 형성함으로써 반도체 장치 내 소자를 형성하는 소자 영역을 다른 소자 영역이나 소자를 형성하지 않은 영역으로부터 전기적으로 절연한다. 즉, STI에서는 선택 산화법 대신에 트렌치가 소자 분리 영역에 형성된다.
도 4는 종래의 STI를 갖는 반도체 장치(400)의 제조 도중에서의 확대 단면도이다. 반도체 기판(10)의 기판 표면 상에 게이트 절연막(20)이 형성되어 있다. 게이트 절연막(20) 상에는 비정질 실리콘막에 의해 형성되어 있는 게이트 전극(30)이 형성되어 있다. 게이트 전극(30) 상에는 실리콘 질화막(40)이 퇴적되어 있다. 실리콘 질화막(40) 상에는 실리콘 산화막(50)이 퇴적되어 있다.
포토리소그래피를 이용하여, 실리콘 질화막(40) 및 실리콘 산화막(50)이 소정 패턴으로 에칭된다. 다음으로, 실리콘 산화막(50)을 마스크로 하여, 게이트 전극(30), 게이트 절연막(20) 및 반도체 기판(10)이 에칭된다. 이 에칭에 의해, 반도체 기판(10)에 도달하는 트렌치(60)가 형성된다.
계속해서, 트렌치(60)의 측면 부분 및 저면 부분이 RTO(Rapid Thermal Oxidation)에 의해 산소 O2분위기 중에서, 1000℃에서 산화된다. 도 4에는 RTO 처리를 행한 후의 트렌치(60) 및 그 주변의 확대 단면도가 도시되어 있다.
트렌치(60)의 측면 및 저면에는 RTO에 의해 실리콘 산화막(70)이 형성되어 있다. 실리콘 산화막(70)에 의해 반도체 기판(10) 등이 보호된다.
산소 O2분위기 중에서 트렌치(60)를 산화하는 경우에는, 실리콘 결정 내로 확산되는 산화종의 확산 계수가 비교적 작다. 특히, 평면과 평면과의 경계에서의 변, 각 또는 코너 등의 경계부의 주변에는 산화가 진행됨과 함께 응력이 가해진다. 비교적 큰 응력이 가해져 있는 경계부 주변으로의 산화종의 확산 계수는, 응력이 비교적 작은 평면부로의 산화종의 확산 계수에 비해 보다 작다.
따라서, 반도체 장치(400)에서의 트렌치(60)의 저부에 형성된 경계부(80)는 산화되기 어렵다. 따라서, 경계부(80)에 가까울수록, 형성되는 산화막의 막 두께는 평탄한 면에 형성되는 산화막의 막 두께에 비해 얇아진다. 그에 의해, 경계부(80)는 비교적 작은 곡률 반경을 갖는 곡면이 되거나, 또는 뾰족한 형상으로되기 쉽다.
도 2의 (a)에 도시한 바와 같이, 경계부(80)의 곡률 반경이 작거나 또는 뾰족한 형상일수록, 경계부(80)에는 보다 큰 응력이 집중된다. 경계부(80)에의 응력은, 산화에 의해 집중되는 응력 이외에, 반도체 기판(10) 상에 퇴적되는 비정질 실리콘, 실리콘 질화막 또는 실리콘 산화막 등으로부터의 응력도 포함된다.
도 2의 (a)에 도시한 바와 같이, 트렌치(60)의 경계부(80)에 응력이 집중됨으로써, 경계부(80)에 결정 결함(90)이 발생하기 쉬워진다. 결정 결함(90)은, 전하의 누설 등을 야기하여, 반도체 장치의 정상적인 동작을 방해하므로, 반도체 장치의 고장의 원인이 된다.
따라서, 본 발명의 목적은, STI에 사용되는 트렌치의 내벽의 평면과 평면과의 경계에서의 변, 각 또는 코너 등의 경계부의 주변에 응력이 집중되지 않아, 경계부에 결정 결함이 발생하기 어려운 반도체 장치를 제공하는 것이다.
도 1은 본 발명의 실시예에 따른 STI를 갖는 반도체 장치(100)의 트렌치 및 그 주변의 확대 단면도.
도 2는 도 4의 경계부(80) 및 도 1의 (b)의 경계부(80)의 확대 단면도.
도 3은 반도체 장치의 경계부(80)의 곡률 반경과 결정 결함에 의한 스탠바이 시의 누설 불량율과의 관계를 나타내는 그래프를 도시한 도면.
도 4는 종래의 STI를 갖는 반도체 장치(400)의 제조 도중에서의 확대 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100, 400 : 반도체 장치
10 : 반도체 기판
20 : 게이트 절연막
30 : 게이트 전극
40 : 실리콘 질화막
50 : 실리콘 산화막
60 : 트렌치
62 : 측면
64 : 저면
70 : 실리콘 산화막
80 : 경계부
90 : 실리콘 산화 재료
본 발명의 실시예에 따른 반도체 장치는, 소자가 형성되는 기판 표면을 갖는 반도체 기판과, 기판 표면과 대향하는 대향면을 갖고, 게이트 절연막에 의해 반도체 기판과 전기적으로 절연되어 있는 게이트 전극과, 게이트 전극을 관통하여 반도체 기판에까지 도달하도록 형성되며, 기판 표면 내 소자가 형성되는 소자 영역과 다른 영역을 전기적으로 분리하는 트렌치를 포함하며, 트렌치의 측면과 저면 사이에 있는 경계부가 80㎚ 이상의 곡률 반경을 갖는 곡면 형상을 이루고 있다.
본 발명의 실시예에 따른 반도체 장치는, 소자가 형성되는 기판 표면을 갖는반도체 기판과, 기판 표면과 대향하는 대향면을 갖고, 게이트 절연막에 의해 반도체 기판과 전기적으로 절연되어 있는 게이트 전극과, 게이트 전극을 관통하여 반도체 기판에까지 도달하도록 형성되며, 기판 표면 내 소자가 형성되는 소자 영역과 다른 영역을 전기적으로 분리하는 트렌치를 포함하며, 트렌치의 측면 및 저면에 형성된 각각의 산화막의 막 두께가 거의 동일하다.
바람직하게는, 트렌치의 측면 및 저면은 거의 평면이다.
본 발명의 실시예에 따른 반도체 장치의 제조 방법은, 반도체 기판 상에 게이트 절연막을 형성하는 단계와, 게이트 절연막 상에 반도체 기판과 전기적으로 절연되도록 게이트 전극을 형성하는 단계와, 기판 표면 내 소자가 형성되는 소자 영역과 다른 영역을 전기적으로 분리하는 트렌치를 형성하기 위해, 게이트 전극, 게이트 산화막 및 반도체 기판을 에칭하는 단계와, 트렌치의 내부를 Cl2또는 HBr계의 가스를 이용하여 더 에칭하는 단계를 포함한다.
<실시예>
이하, 도면을 참조하여, 본 발명에 따른 실시예를 설명한다. 또한, 본 실시예는 본 발명을 한정하는 것은 아니다.
도 1의 (a), 도 1의 (b) 및 도 1의 (c)는, 본 발명의 실시예에 따른 STI를 갖는 반도체 장치(100)의 트렌치 및 그 주변의 확대 단면도이다. 반도체 장치(100)는 도 1의 (a), 도 1의 (b) 및 도 1의 (c)의 순서로 제조된다.
우선, 도 1의 (a)를 참조하면, 기판 표면(12)을 갖는 반도체 기판(10)의 기판 표면(12) 상에 게이트 절연막(20)이 형성되어 있다. 게이트 절연막(20) 상에는 비정질 실리콘막으로 형성되어 있는 게이트 전극(30)이 형성되어 있다. 게이트 전극(30) 상에는 실리콘 질화막(40)이 퇴적되어 있다. 실리콘 질화막(40) 상에는 실리콘 산화막(50)이 퇴적되어 있다.
포토리소그래피를 이용함으로써 실리콘 산화막(50), 실리콘 질화막(40) 및 게이트 전극(30)이 소정 패턴으로 에칭된다.
다음으로, 도 1의 (b)를 참조하면, 실리콘 산화막(50)을 마스크로 하여 게이트 절연막(20) 및 반도체 기판(10)이 에칭된다. 이 에칭에 의해, 게이트 절연막(20)을 관통하여 반도체 기판(10)에 도달하는 트렌치(60)가 형성된다. 트렌치(60) 형성 시 반도체 기판(10)을 에칭할 때, 일반적으로 이용되고 있는 RIE법에 의한 에칭의 공정에, 비교적 고압 하에 Cl2및 HBr을 포함하는 에칭 가스로 RIE법에 의해 더욱 에칭을 행하는 공정이 추가된다.
계속해서, 트렌치(60)의 측면 부분 및 저면 부분이, RTO에 의해 산소 O2의 분위기 중에서 1000℃에서 산화된다. 도 1의 (b)에는, 산소 O2의 분위기 중에서 산화 처리된 후의 트렌치(60) 및 그 주변의 확대 단면도가 도시되어 있다. 단, 이 산화는, 산소 O2대신에 수소 H2및 산소 O2또는 오존 O3의 분위기 중에서 처리되어도 된다. 수소 H2및 산소 O2의 분위기 중 또는 오존 O3의 분위기 중에서의 산화 처리는, 산소 O2만의 분위기 중에서의 산화 처리에 비해 경계부(80)의 곡률 반경을 더크게 할 수 있다.
반도체 기판(10)의 기판 표면에 트렌치(60)가 형성된다. 트렌치(60)는 소자가 형성되는 영역과 다른 영역을 전기적으로 분리한다. 트렌치(60)의 측면(62)과 저면(64) 사이에 있는 저부의 경계부(80)는, 비교적 큰 곡률 반경을 갖는 곡면 형상으로 성형되어 있다. 본 실시예에 따르면, 경계부(80)는 약 80㎚ 이상의 곡률 반경을 갖는다. 또한, 측면(62) 및 저면(64)은 거의 평면이다. 즉, 측면(62) 및 저면(64)의 곡률 반경은 거의 무한대이다.
또한, 본 실시예에서는, RIE법에 의한 에칭 공정에 Cl2및 HBr을 포함하는 에칭 가스로 RIE법에 의한 에칭을 행하는 공정이 추가되어 있다. 그러나, Cl2및 HBr을 포함하는 에칭 가스에 의한 에칭을 부가하지 않고, 일반적인 RIE법에 의한 에칭 후에, 수소 H2및 산소 O2의 분위기 중 또는 오존 O3의 분위기 중에서의 산화 처리는, 산소 O2만의 분위기 중에서의 산화 처리에 비해 경계부(80)의 곡률 반경을 크게 할 수 있다.
그 밖에, 경계부(80)가 비교적 큰 곡률 반경을 갖는 곡면 형상으로 성형될 수 있는 방법이면, 상기한 에칭 공정 또는 산화 공정에 한정되지 않고 본 실시예에 사용할 수 있다.
또한, 도 1의 (c)를 참조하면, 실리콘 산화 재료(90)가 트렌치(60) 내에 HDP(High Density Plasma)법에 의해 퇴적된다. 실리콘 산화 재료(90)가 CMP법에 의해 평탄화된 후, 반도체 기판(10)은 약 900℃의 질소 분위기 중에서 가열된다.반도체 기판(10)은 NH4F 용액에 노출된 후, 실리콘 질화막(40)이 약 150℃의 인산 처리에 의해 제거된다. 그 후, 실리콘 산화 재료(90) 및 게이트 전극(30) 상에 인을 포함하는 도핑된 폴리실리콘(92)이 감압 CVD법에 의해 형성된다. 다음으로, 감압 CVD법에 의해, ONO막(실리콘 산화막, 실리콘 질화막, 실리콘 산화막의 3층막)(101), 인이 첨가된 비정질 실리콘막(103), WSi막(105) 및 실리콘 산화막(107)을 퇴적한다.
실리콘 산화막(107)은 포토리소그래피법에 의해 원하는 패턴으로 패터닝되며, RIE법에 의해 에칭된다. 이 실리콘 산화막(107)을 마스크로 하여 ONO막(101), 인이 첨가된 비정질 실리콘막(103) 및 WSi막(105)이 RIE법에 의해 에칭된다.
또한, 그 후, 소정 공정을 거쳐, 트렌치(60)에 의해 소자 분리된 반도체 장치(100)가 형성된다.
도 2의 (a) 및 도 2의 (b)는, 각각 도 4의 경계부(80) 및 도 1의 (b)의 경계부(80)의 확대 단면도이다. 이해를 용이하게 하기 위해, 도 2의 (a) 및 도 2의 (b)에는 실리콘 산화막(70)을 제거한 상태의 단면도가 도시되어 있다.
도 2의 (a)에 도시한 바와 같이, 종래의 반도체 장치(400)에서는, 경계부(80)의 곡률 반경이 작고, 뾰족하거나 또는 예각 형상일수록, 경계부(80)에는 보다 큰 응력이 집중된다. 트렌치(60)의 경계부(80)에 응력이 집중됨으로써, 경계부(80)에 결정 결함(90)이 발생하기 쉬워진다. 결정 결함(90)은, 반도체 장치(400)의 정상적인 동작을 방해하여, 반도체 장치(400)의 고장의 원인이 된다.예를 들면, 경계부(80)에 발생한 결정 결함(90)이 웰을 관통함으로써, 전하가 웰로부터 누설된다. 그에 의해, 반도체 장치(400)는 스탠바이 불량을 일으킨다.
한편, 도 2의 (b)에 도시한 바와 같이, 본 발명에 따른 반도체 장치(100)에서는, 경계부(80)의 곡률 반경이 커서, 경계부(80)에는 응력이 집중되기 어렵다. 트렌치(60)의 경계부(80)에 응력이 집중되기 어렵기 때문에, 경계부(80)에 결정 결함(90)이 발생하기 어렵다. 따라서, 반도체 장치(100)는 정상적인 동작을 유지할 수 있어, 반도체 장치(100)는 고장나기 어렵다. 본 실시예의 경계부(80)의 곡률 반경은 약 80㎚ 이상이다.
또한, 도 2의 (a) 및 도 2의 (b)에는, 경계부(80)의 곡률 반경을 이해하기 쉽게 도시하기 위해 파선 원이 그려져 있다.
도 3은, 반도체 장치의 경계부(80)의 곡률 반경과 결정 결함에 의한 스탠바이 시의 누설 불량율과의 관계를 나타내는 그래프를 도시한 도면이다. 종래에 따른 반도체 장치(400)의 경계부(80)의 곡률 반경은 약 50㎚ 이하이다. 도 3에 도시한 바와 같이, 경계부(80)의 곡률 반경이 50㎚ 이하인 경우에는, 누설 불량율이 약 3% 이상으로 된다.
한편, 본 발명에 따른 반도체 장치(100)의 경계부(80)의 곡률 반경은 약 80㎚ 이상이다. 도 3에 도시한 바와 같이, 경계부(80)의 곡률 반경이 80㎚ 이상인 경우에는, 누설 불량율이 거의 0%로 된다.
즉, 도 3의 그래프로부터 트렌치(60)의 저부에서의 경계부(80)의 곡률 반경이 클수록 누설 불량율이 저하되는 것을 알 수 있다.
따라서, 본 발명에 따른 반도체 장치(100)에서는, 경계부(80)의 곡률 반경이 종래의 반도체 장치(400)에 비해 커서, 경계부(80)에는 응력이 집중되기 어렵기 때문에, 경계부(80)에 결정 결함(90)이 발생하기 어렵다. 따라서, 반도체 장치(100)의 정상적인 동작을 방해하지 않는다. 예를 들면, 경계부(80)에는 결정 결함(90) 등은 발생하지 않아, 전하가 웰로부터 누설되지 않는다. 따라서, 반도체 장치(100)는 스탠바이 불량을 일으키지 않는다.
본 발명에 따른 반도체 장치에서는, STI에 사용되는 트렌치의 내벽의 평면과 평면과의 경계에서의 변, 각 또는 코너 등의 경계부의 주변에 응력이 집중되지 않아, 경계부에 결정 결함 등이 발생하지 않으므로, 불량이 발생하지 않는다.

Claims (4)

  1. 소자가 형성되는 기판 표면을 갖는 반도체 기판과,
    상기 기판 표면과 대향하는 대향면을 갖고, 게이트 절연막에 의해 상기 반도체 기판과 전기적으로 절연되어 있는 게이트 전극과,
    상기 게이트 전극을 관통하여 상기 반도체 기판에까지 도달하도록 형성되며, 상기 기판 표면 내 소자가 형성되는 소자 영역과 다른 영역을 전기적으로 분리하는 트렌치
    를 포함하며,
    상기 트렌치의 측면과 상기 트렌치의 저면 사이에 있는 경계부가, 80㎚ 이상의 곡률 반경을 갖는 곡면 형상을 이루고 있는 것을 특징으로 하는 반도체 장치.
  2. 소자가 형성되는 기판 표면을 갖는 반도체 기판과,
    상기 기판 표면과 대향하는 대향면을 갖고, 게이트 절연막에 의해 상기 반도체 기판과 전기적으로 절연되어 있는 게이트 전극과,
    상기 게이트 전극을 관통하여 상기 반도체 기판에까지 도달하도록 형성되며, 상기 기판 표면 내 소자가 형성되는 소자 영역과 다른 영역을 전기적으로 분리하는 트렌치
    를 포함하며,
    상기 트렌치의 측면 및 저면에 형성된 각각의 산화막의 막 두께가 거의 동일한 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 트렌치의 측면 및 저면은 거의 평면인 것을 특징으로 하는 반도체 장치.
  4. 반도체 기판 상에 게이트 절연막을 형성하는 단계와,
    상기 게이트 절연막 상에 상기 반도체 기판과 전기적으로 절연되도록 게이트 전극을 형성하는 단계와,
    상기 기판 표면 내 소자가 형성되는 소자 영역과 다른 영역을 전기적으로 분리하는 트렌치를 형성하기 위해, 상기 게이트 전극, 상기 게이트 산화막 및 상기 반도체 기판을 에칭하는 단계와,
    상기 트렌치의 내부를 Cl2또는 HBr계의 가스를 이용하여 더욱 에칭하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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