KR20030027723A - 반도체 장치용 기판을 제조하는 방법 및 반도체 장치용 기판 - Google Patents

반도체 장치용 기판을 제조하는 방법 및 반도체 장치용 기판 Download PDF

Info

Publication number
KR20030027723A
KR20030027723A KR1020020058106A KR20020058106A KR20030027723A KR 20030027723 A KR20030027723 A KR 20030027723A KR 1020020058106 A KR1020020058106 A KR 1020020058106A KR 20020058106 A KR20020058106 A KR 20020058106A KR 20030027723 A KR20030027723 A KR 20030027723A
Authority
KR
South Korea
Prior art keywords
layer
substrate
semiconductor
etching
insulating
Prior art date
Application number
KR1020020058106A
Other languages
English (en)
Other versions
KR100488379B1 (ko
Inventor
나가노하지메
야마다다까시
사또쯔도무
미즈시마이찌로
오야마쯔히사또
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20030027723A publication Critical patent/KR20030027723A/ko
Application granted granted Critical
Publication of KR100488379B1 publication Critical patent/KR100488379B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

표면의 결정에 결함이 적으며, 또한 SOI의 구조를 갖는 영역과 SOI의 구조를 갖고 있지 않은 영역 사이에 단차가 없는 평탄한 표면을 갖는 반도체 장치용 기판의 제조 방법 및 반도체 장치용 기판을 제공한다. 절연층(22)에 의해 반도체 기판(12)으로부터 절연된 반도체층(32) 상에 패터닝된 마스크층(35, 42)을 형성하는 마스크층 형성 단계와, 마스크층의 패턴에 따라 반도체층을 에칭하여 절연층으로 관통하는 트렌치(54)를 형성하는 트렌치 형성 단계와, 절연층의 두께보다도 얇게 반도체 기판 상에 퇴적시킨 보호층(92)을 에칭하여 트렌치의 측면을 피복하는 측벽 보호부(94)를 형성하는 보호부 형성 단계와, 트렌치의 저면으로부터 반도체 기판까지 절연층을 에칭하는 에칭 단계와, 절연층의 에칭에 의해 노출된 반도체 기판의 표면으로부터 단결정층(52)을 성장시키는 단결정층 형성 단계를 포함한다.

Description

반도체 장치용 기판을 제조하는 방법 및 반도체 장치용 기판{SUBSTRATE FOR SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 장치의 제조 방법 및 반도체 장치에 관한 것이다.
SOI(Silicon On Insulator) 기판 상에 형성된 전계 효과 트랜지스터는, 고속으로 동작할 수가 있어, 고속의 논리 회로를 구성할 수 있다. 최근, 이러한 고속의 논리 회로와 DRAM이 혼재된 시스템 LSI 등의 반도체 장치의 수요가 많다.
한편, DRAM을 SOI층에 형성한 경우에는, SOI층의 기판 부유 효과에 의해 DRAM의 메모리 셀용 트랜지스터의 보디(Body) 영역에 전하가 축적되고, DRAM의 예기치 못한 누설에 의한 리텐션의 열화나 감지 증폭기 회로에서의 쌍 트랜지스터의 임계값 등의 어긋남이 생긴다.
이 기판 부유 효과를 해결하기 위해 소자 영역에 컨택트를 형성하여 SOI층의 전위를 제어하는 방법이 있다.
그러나, 소자 영역에 컨택트를 형성하기 위해 DRAM의 셀 면적이나 감지 증폭기 회로의 면적 등이 증대하여, 고집적화할 수 없게 된다.
그래서, SOI 영역과 비 SOI 영역을 형성한 기판(이하, 부분 SOI 기판이라 함)을 형성하는 방법이 있다. SOI 영역은 반도체 기판 상에 형성된 절연층 상에 형성된 반도체층을 갖고, 비 SOI 영역은 반도체 기판 상에 절연층을 사이에 두지 않고 형성된 단결정층을 갖는다.
비 SOI 영역에 형성된 반도체 장치는, 기판 부유 효과의 영향을 받지 않는다. 따라서, SOI 영역에 전계 효과 트랜지스터를 형성하고, 비 SOI 영역에 DRAM을 형성함으로써, 고속의 논리 회로와 기판 부유 효과의 영향을 받지 않은 DRAM을 탑재한 시스템 LSI가 형성될 수 있다.
부분 SOI 기판을 형성하는 방법으로서는, 제1 방법으로서, SIM0X(Separation by Implantation of Silicon)법(특개평10-303385 또는 Symposium on VLSI2000 참조), 제2 방법으로서, 절연막을 패터닝한 실리콘 기판 상에 다른 실리콘 기판을 접합하는 방법(특개평8-316431 참조), 제3 방법으로서, SOI 기판의 SOI층과 절연층(이하, BOX(Buried Oxide)층이라고도 함)을 부분적으로 에칭하여 제거하는 방법(특개평7-106434, 특개평11-238860 또는 특개2000-91534 참조)이 있다.
제1 방법인 SIM0X법에 의하면, 산소 이온이 주입되므로, SOI층의 결정 혹은벌크층의 결정에 결함이 생기기 쉽다. 제2 방법에 의하면, 실리콘 기판끼리 접합되는 영역이 있다. 따라서, 실리콘 기판끼리 접합한 부분에서, 결정 방위가 어긋나 결정 결함이 생긴다. 제3 방법에 의하면, SOI 영역과 비 SOI 영역과의 경계부에서 단차가 생기기 때문에, 리소그래피 공정에서 포커스 마진이 작아지는 등 후공정에 악영향을 미치게 된다.
한편, 제3 방법에 의하면, SOI 영역과 비 SOI 영역 사이에 단차가 존재하지만, 제1 방법이나 제2 방법에 비하여, SOI 기판의 결정 결함이 적어 품질은 비교적 양호하다.
제3 방법에 의해 발생한 SOI 영역과 비 SOI 영역 사이의 단차를 평탄하게 하기 위해, 비 SOI 영역에 에피택셜층을 형성하여 연마하는 방법(특개2000-243944 참조)이 있다.
그러나, 이 방법에 의하면, BOX층을 RIE(Reactive Ion Etching)에 의해 에칭하므로, BOX층의 아래에 있는 실리콘 기판이 플라즈마에 의해 손상을 받아 결정 결함이 생기게 된다.
따라서, RIE 등에 의하지 않고, NH4F 용액 등을 이용한 화학 반응에 의한 웨트 에칭에 의해, BOX층의 선택적인 제거를 행하는 것이 바람직하다. 그러나, 용액을 사용한 웨트 에칭은 등방성이므로, BOX층이 사이드 에칭되게 된다.
도 6의 (a) 및 도 6의 (b)는, 종래의 방법에 따라서, BOX층(20)을 웨트 에칭하여 얻어진 SOI 영역과 비 SOI 영역을 갖는 부분 SOI 기판의 확대 단면도이다.반도체 기판(10) 상에, BOX층(20), SOI층(30) 및 마스크층(40)이 BOX층(20), SOI 층(30), 마스크층(40)의 순으로 형성되어 있다. 패터닝된 마스크층(40)을 이용하여 SOI층(30)이 RIE에 의해 에칭된다. 또한, 용액을 이용하여 BOX층(20)이 선택적으로 웨트 에칭된다.
여기서, 반도체 기판(10) 중, BOX층(20) 및 SOI층(30)이 잔존하고 있는 영역이 SOI 영역(60)이며, BOX층(20) 및 SOI가 잔존하고 있지 않은 영역이 비 SOI 영역(70)이다. BOX층(20) 또는 SOI층(30) 중의 한쪽이 잔존하고 있으며, 다른 쪽이 잔존하고 있지 않은 영역을 경계 영역(80)으로 한다.
다음에, 비 SOI 영역(70)에서는, 반도체 기판(10)이 노출되어 있다. 이 노출된 반도체 기판(10)의 면으로부터 단결정층(50)을 성장시킨다.
BOX층(20)을 웨트 에칭하면, BOX층(20)은 반도체 기판(10)으로 향하는 기판 방향뿐만 아니라, 반도체 기판(10)의 표면으로 향하는 방향과 수직인 가로 방향으로 사이드 에칭된다. 그 결과, SOI층(30)의 폭이 사이드 에칭되는 폭의 2배 이하인 패턴에서는, SOI층(30)이 리프트 오프할 우려가 있다. 또한, 단결정층(50)을 성장시킬 때, SOI층(30)의 측면으로부터도 단결정이 성장한다. SOI층(30)은 반도체 기판(10)의 표면보다도 높은 위치에 있기 때문에, SOI층(30)의 측면으로부터의 단결정이 반도체 기판(10)으로부터의 단결정보다도 높게 성장한다. 따라서, 경계 영역(80) 또는 그 근방에서 범프(55)가 형성된다(도 6의 (a) 참조). 범프(55)의 근방의 반도체 장치용 기판의 표면에는, 결정 결함이 생긴다. 또한, 평탄한 반도체 장치용 기판을 형성하기 위해, 범프(55)를 연마하는 연마 공정이 필요하게 된다.
또한, 마스크층(40)은 이후의 공정에서 제거되기 때문에, 단결정층(50)의 평탄면과 SOI층(30)의 표면이 동일 평면 내에 있으면, 기판 표면이 평탄하게 된다. 따라서, 도 6의 (a)에서, 단결정층(50)의 평탄면과 SOI층(30)의 표면이 동일한 레벨로 도시되어 있다.
이들을 해결하는 방법으로서, 도 6의 (b)에 도시한 바와 같이, SOI층(30)이 에칭된 후, SOI층(30)의 측면을 측벽 보호막(90)에 의해 피복하는 방법이 있다. 그것에 의해 SOI층(30)이 리프트 오프할 우려가 경감된다.
그러나, 측벽 보호막(90)이 BOX층(20)보다 얇은 경우에는, BOX층(20)을 에칭하였을 때, SOI층(30)의 이면이 노출된다. 따라서, 여전히, SOI층(30)의 이면으로부터 단결정이 성장하여, 경계 영역(80) 또는 그 근방에서 범프(55)가 형성된다.
한편, B0X층(20)의 막 두께 이상으로 두꺼운 측벽 보호막(90)을 형성하는 것은, 제조 비용을 증가시켜, 측벽 보호막(90)을 형성하기 위한 프로세스를 곤란하게하므로 바람직하지 못하다.
따라서, 본 발명의 목적은, 표면의 결정에 결함이 적으며, 또한 SOI의 구조를 갖는 영역과 SOI의 구조를 갖고 있지 않는 영역과의 사이에 단차가 없는 평탄한 표면을 갖는 반도체 장치용 기판의 제조 방법 및 반도체 장치용 기판을 제공하는 것이다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치용 기판의 제조 방법을 공정순으로 도시한 반도체 장치용 기판의 확대 단면도.
도 2는 본 발명의 제2 실시예에 따른 반도체 장치용 기판의 제조 방법을 공정순으로 도시한 반도체 장치용 기판의 확대 단면도.
도 3은 본 발명의 제3 실시예에 따른 반도체 장치용 기판의 제조 방법을 공정순으로 도시한 반도체 장치용 기판의 확대 단면도.
도 4는 본 발명의 제4 실시예에 따른 반도체 장치용 기판의 제조 방법을 공정순으로 도시한 반도체 장치용 기판의 확대 단면도.
도 5는 본 발명의 제5 실시예에 따른 반도체 장치용 기판의 제조 방법을 공정순으로 도시한 반도체 장치용 기판의 확대 단면도.
도 6은 종래의 방법에 따라서, BOX층(20)을 웨트 에칭하여 얻어진 SOI 영역과 비 SOI 영역을 갖는 부분 SOI 기판의 확대 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 12 : 반도체 기판
20, 22 : 절연층
30, 32 : 반도체층
35, 40, 42 : 마스크층
50, 52 : 단결정층
54 : 트렌치
62 : 절연 영역
72 : 비절연 영역
82 : 경계 영역
92 : 보호층
100, 200, 300, 400, 500 : 반도체 장치용 기판
본 발명의 실시예에 따른 반도체 장치용 기판의 제조 방법은, 전기적으로 절연성인 절연층에 의해 반도체 기판으로부터 절연된 반도체층 상에 패터닝된 마스크층을 형성하는 마스크층 형성 단계와, 상기 마스크층의 패턴에 따라서 적어도 상기 반도체층을 에칭하여 상기 절연층으로 관통하는 트렌치를 형성하는 트렌치 형성 단계와, 상기 절연층의 두께보다도 얇게 상기 반도체 기판 상에 퇴적시킨 보호층을 에칭하여 상기 트렌치의 측면을 피복하는 측벽 보호부를 형성하는 보호부 형성 단계와, 상기 트렌치의 저면으로부터 상기 반도체 기판까지의 상기 절연층을 에칭하는 에칭 단계와, 상기 절연층이 에칭됨으로써 노출된 상기 반도체 기판의 표면으로부터 단결정층을 성장시키는 단결정층 형성 단계를 포함한다.
바람직하게는, 상기 에칭 단계는, 상기 트렌치의 저면으로부터 상기 반도체 기판까지의 상기 절연층을, 적어도 상기 트렌치의 저면에 비교적 가까운 부분을 에칭하는 트렌치측 에칭과 상기 반도체 기판에 비교적 가까운 부분을 에칭하는 기판측 에칭으로 나눠 에칭하는 2단계 에칭 단계로서, 상기 보호부 형성 단계는, 상기 트렌치측 에칭 이전, 또는 상기 기판측 에칭 이전에 실행된다.
바람직하게는, 상기 트렌치측 에칭은 이방성의 에칭이며, 상기 기판측 에칭은 등방성의 에칭이다.
바람직하게는, 상기 트렌치측 에칭 및 상기 기판측 에칭에서의 에칭은 모두 등방성의 에칭이며, 상기 트렌치측 에칭에서, 상기 반도체층의 아래에 존재하는 상기 절연층이 상기 트렌치의 측면의 방향으로 에칭되고, 상기 보호부 형성 단계는, 상기 트렌치측 에칭 이후, 상기 기판측 에칭 이전에 실행되며, 상기 측벽 보호부는, 상기 트렌치의 측면과 상기 트렌치측 에칭에 의해 에칭된 상기 절연층이 존재한 상기 반도체층의 아랫쪽에 형성된다.
바람직하게는, 상기 등방성의 에칭은 액상(液相) 내에서 행해지는 웨트 에칭이며, 상기 이방성의 에칭은 기상(氣相) 내에서 행해지는 드라이 에칭이다.
상기 트렌치 형성 단계에서, 상기 반도체층의 에칭은 등방성의 에칭이며, 상기 마스크층의 아래에 존재하는 상기 반도체층이 상기 트렌치의 측면의 방향으로 에칭되고, 상기 보호부 형성 단계에서, 상기 측벽 보호부는, 상기 트렌치 형성 단계에 의해 에칭된 상기 반도체층이 존재하고 있던 상기 반도체층의 아래쪽에 형성되며, 상기 에칭 단계에서의 에칭은 등방성의 에칭이어도 된다.
본 발명의 다른 실시예에 따른 반도체 장치용 기판의 제조 방법은, 전기적으로 절연성인 절연층에 의해 반도체 기판으로부터 절연된 반도체층 상에 패터닝된 마스크층을 형성하는 마스크층 형성 단계와, 상기 마스크층의 패턴에 따라 적어도 상기 반도체층을 등방적으로 에칭하여 상기 마스크층의 아래에 존재하는 상기 반도체층을 상기 트렌치의 측면의 방향으로 에칭하고, 상기 절연층으로 관통하는 트렌치를 형성하는 트렌치 형성 단계와, 상기 트렌치의 저면으로부터 상기 반도체 기판까지의 상기 절연층을 등방적으로 에칭하여 상기 반도체층의 아래에 존재하는 상기 절연층을 상기 트렌치의 측면의 방향으로 에칭하는 에칭 단계와, 상기 절연층이 에칭됨으로써 노출된 상기 반도체 기판의 표면으로부터 단결정층을 성장시킨다.
바람직하게는, 상기 등방성의 에칭은 액상 내에서 행해지는 웨트 에칭이다.
본 발명의 실시예에 따른 반도체 장치용 기판은, 표면을 갖는 반도체 기판과, 상기 표면 상에, 전기적으로 절연성인 절연층 및 해당 절연층에 의해 절연된반도체층이 형성된 절연 영역과, 상기 표면 상에 형성된 단결정층을 갖는 비절연 영역과, 상기 절연 영역과 상기 비절연 영역과의 경계 영역에 존재하며 적어도 상기 반도체층의 측면을 피복하는 측벽 보호부를 구비하고, 상기 절연 영역과 상기 비절연 영역과의 경계 영역에 존재하는 상기 절연층의 측면은 상기 반도체층의 측면보다도 상기 비절연 영역측으로 존재한다.
바람직하게는, 상기 측벽 보호부는 상기 반도체층의 측면으로부터의 두께가 상기 절연층의 상기 반도체 기판으로부터의 두께보다도 얇다.
바람직하게는, 상기 절연층의 측면 중, 상기 반도체 기판의 근방의 측면이 상기 반도체층의 측벽보다도 상기 비절연 영역측으로 존재한다.
상기 절연층의 측면 중, 상기 반도체층의 근방의 측면은 상기 반도체층의 측벽보다도 상기 절연 영역측으로 존재하여도 된다.
본 발명의 다른 실시예에 따른 반도체 장치용 기판은, 표면을 갖는 반도체 기판과, 상기 표면 상에, 전기적으로 절연성인 제1 절연층 및 해당 제1 절연층에 의해 절연된 반도체층이 형성되고, 해당 반도체층 상에 형성된 제2 절연층을 갖는 절연 영역과, 상기 표면 상에 형성된 단결정층을 갖는 비절연 영역을 더 포함하며, 상기 절연 영역과 상기 비절연 영역과의 경계에 존재하는 상기 반도체층의 측면 및 상기 제1 절연층의 측면은, 모두 상기 절연 영역과 상기 비절연 영역과의 경계에 존재하는 상기 제2 절연층의 측면보다도 상기 절연 영역측으로 존재한다.
바람직하게는, 상기 제1 절연층의 측면은 상기 반도체층의 측면보다도 상기 절연 영역측으로 존재한다.
바람직하게는, 상기 반도체 기판의 표면으로부터 상기 반도체층의 표면까지의 거리 h 및 상기 반도체층의 측면과 상기 제2 절연층의 측면 사이의 거리 d가, d/h≥0.75를 충족시킨다.
이하, 도면을 참조하여, 본 발명에 따른 실시예를 설명한다. 또한, 본 실시예는 본 발명을 한정하는 것은 아니다. 도면은 어느 것이나 이해를 돕기 위해 개략되어 있다. 또한, 당업자에게 있어서, 이하의 실시예 중 어느 것의 조합도 쉽게 생각할 수 있는 것은 명백하다.
도 1은, 본 발명의 제1 실시예에 따른 반도체 장치용 기판의 제조 방법을 공정순으로 도시한 반도체 장치용 기판의 확대 단면도이다.
도 1의 (a)를 참조하여, 반도체 기판(12)의 표면에 전기적으로 절연성인 절연층(22)이 형성되고, 절연층(22)에 의해 반도체 기판으로부터 절연된 반도체층(32)이 형성되어 있다. 즉, SOI 구조가 반도체 기판(12) 상에 형성되어 있다. 시판 중인 SOI 기판을 이용하여도 된다.
반도체층(32)의 상에 마스크층이 형성되고, 패터닝된다. 본 실시예에서는, 반도체층(32) 상에 산화층(35)이 형성되고, 산화층(35) 상에 질화층(42)이 형성된다. 즉, 2층으로 이루어지는 마스크층(35, 42)이 형성된다. 산화층(35)은 질화막(42)으로부터 반도체층(32)으로의 응력을 경감하여 반도체층(32)을 보호한다.
반도체 기판(12) 및 반도체층(32)은, 예를 들면, 실리콘 기판이며, 절연층(22) 및 산화층(35)은, 예를 들면, 실리콘 산화막이다. 질화막(42)은, 예를들면, 실리콘 질화막이다. 본 실시예에서는, 절연층(22)의 두께는 약 400㎚ 또는 약 200㎚이며, 반도체층(32)의 두께는 약 200㎚이다.
다음에, 반도체층(32)이 패터닝된 마스크층(35, 42)에 따라서 에칭된다. 그것에 의하여, 절연층(22)으로 관통하는 트렌치(54)가 형성된다. 트렌치(54)는, 반도체층(32)의 에칭에 의해 노출된 절연층(22)의 표면부를 저면으로 하고, 반도체층(32)의 에칭에 의해 노출된 반도체층(32)의 측부를 측면으로 한다.
도 1의 (b)를 참조하여, 다음에, 반도체층(32)을 산화하여, 트렌치(54)의 측면에 산화층(37)을 형성한다. 또한, 절연층(22)의 두께보다도 얇은 보호층(92)을 반도체 기판(12) 상에 퇴적시킨다. 본 실시예에서는, 보호층(92)은, LPCVD(Low Pressure Chemical Vapor Deposition)에 의해 퇴적된다. 산화층(37)은, 보호층(92)으로부터 반도체층(32)을 보호한다. 보호층(92)은 도 1의 (b)에서 파선으로 도시되어 있다. 이 보호층(92)을 반도체 기판(12)의 표면을 향해 이방적으로 에칭함으로써, 측벽 보호부(94)가 트렌치(54)의 측면에 잔존한다. 그것에 의하여, 측벽 보호부(94)는 트렌치(54)의 측면을 피복한다. 보호층(92) 및 측벽 보호부(94)는, 예를 들면, 질화 재료나 산화 재료로 이루어진다. 본 실시예에서, 측벽 보호부(94)는 질화 재료로 이루어진다.
측벽 보호부(94)가 산화 재료로 이루어지는 경우에는, 절연층(22)을 에칭할 때 동시에 에칭된다. 그러나, 절연층(22)의 막 두께 t를 충분히 얇게 함으로써, 반도체층(32)이 노출되지 않고, 반도체 기판(12)의 표면이 노출될 수 있다.
도 1의 (c)를 참조하여, 트렌치(54)의 저면으로부터 반도체 기판(12)까지 존재하는 절연층(22)을 에칭한다. 본 실시예에서, 절연층(22)은, 트렌치(54)의 저면에 비교적 가까운 부분을 에칭하는 트렌치측 에칭과 반도체 기판(12)에 비교적 가까운 부분을 에칭하는 기판측 에칭으로 나누어 2단계로 에칭된다.
먼저, 트렌치측 에칭이 실행된다. 즉, 측벽 보호부(94)로부터 노출되어 있는 절연층(22)의 영역이 선택적으로 RIE 등에 의해서 이방적으로 에칭된다. 그것에 의하여, 도 1의 (c)에 도시한 파선의 위치까지 절연층(22)이 에칭된다. 절연층(22)이 반도체 기판(12) 위에 잔존하고 있으므로, 반도체 기판(12)은 RIE의 플라즈마 등에 의한 손상을 받지 않는다.
계속해서, 절연층(22)의 기판측 에칭이 실행된다. 즉, NH4F 용액 등을 이용한 웨트 에칭에 의해, 반도체 기판(12)이 노출될 때까지 절연층(22)이 에칭된다. 웨트 에칭은 절연층(22)을 화학적으로 에칭하기 때문에 반도체 기판(12)에 손상을 주지 않는다. 따라서, 반도체 기판(12)에는, 결정 결함이 비교적 적다.
절연층(22)은 도 1의 (c)의 파선까지 이미 이방적으로 에칭되어 있기 때문에, 잔존하고 있는 절연층(22)이 웨트 에칭에 의해 등방적으로 에칭되더라도, 반도체 기판(10)의 표면으로 향하는 방향에 대하여 수직인 가로 방향으로 사이드 에칭되는 절연층(22)의 폭은 종래에 비하여 작다. 사이드 에칭되는 절연층(22)의 폭은, 도 1의 (c)의 파선으로부터 반도체 기판(12)의 표면까지의 거리, 즉, 트렌치측 에칭 후에 잔존하고 있는 절연층(22)의 잔여막 두께 t에 의존한다.
따라서, 보호층(92)이 절연층(22)보다 얇더라도, 잔여막 두께 t를 조절함으로써, 절연층(22)이 반도체층(32)의 아래까지 사이드 에칭되지 않도록 할 수 있다. 따라서, 반도체층(32)은 노출되지 않는다. 또한, 잔여막 두께 t는, 측벽 보호층(94)의 반도체층(32)의 측면으로부터의 두께 t'보다도 작다. 예를 들면, 잔여막 두께 t는 약 50㎚이고, 두께 t'는 약 100㎚이다.
도 1의 (d)를 참조하여, 반도체 기판(12)의 표면으로부터 단결정을 에피택셜 성장시킴으로써, 트렌치(54) 내부에 단결정층(52)이 형성된다. 본 실시예에서, 단결정층(52)은 선택 에피택셜 성장법에 의해 형성된다. 반도체 기판(12)의 표면이 노출되고, 반도체층(32)은 노출되지 않으므로, 단결정은 반도체 기판(12)으로부터 성장하고, 반도체층(32)으로부터는 성장하지 않는다.
여기서, 반도체 기판(12)에 있어서, 절연층(22) 및 반도체층(32)이 존재하고 있는 영역을 절연 영역(62)으로 하고, 절연층(22) 및 반도체층(32)이 존재하지 않으며, 단결정층(52)이 형성되어 있는 영역을 비절연 영역(72)으로 한다. 측벽 보호부(94)가 형성되어 있는 영역, 및 절연층(22) 또는 반도체층(32) 중의 한쪽이 잔존하고 있고 다른 쪽이 잔존하고 있지 않은 영역을 경계 영역(82)으로 한다. 각 첨부 도면에서, 절연 영역(62), 비절연 영역(72) 및 경계 영역(82)의 각각은 파선에 의해 구별되어 있다.
단결정은 반도체 기판(12)으로부터 성장하고, 반도체층(32)으로부터는 성장하지 않으므로, 경계 영역(82) 또는 그 근방에서 범프는 형성되지 않는다. 따라서, 경계 영역(82) 또는 그 근방의 단결정층(52)의 표면에는, 결정 결함은 생기지 않는다.
본 실시예에서, 마스크층(35 및 42)은 이후의 공정에서 제거되므로, 단결정층(52)은, 단결정층(52)의 표면과 반도체층(32)의 표면이 동일 평면이 되도록 형성된다. 그것에 의하여, 마스크층(35 및 42)을 제거한 후에서의 반도체 장치용 기판(100)의 기판면(98)이 평탄하게 된다. 이와 같이 하여, 평탄한 기판면(98)을 갖는 반도체 장치용 기판(100)이 형성된다.
측벽 보호부(94)는 질화 재료로 형성되어 있으므로, 마스크층(35 및 42)이 애싱 등에 의해 제거되었을 때, 측벽 보호부(94)도 반도체층(32)의 표면까지 제거된다. 따라서, 절연 영역(62)으로부터 경계 영역(82)을 지나 비절연 영역(72)까지 평탄한 기판면(98)이 형성된다. 이와 같이 하여, 반도체 장치용 기판(200)이 형성된다.
따라서, 반도체 장치용 기판(100)은, 반도체 기판(12)과, 반도체 기판(12)의 표면 상에, 전기적으로 절연성인 절연층(22)과 절연층(22)에 의해 절연된 반도체층(32)이 형성된 절연 영역(62)과, 반도체 기판(12)의 표면 상에 형성된 단결정층(52)을 갖는 비절연 영역(72)과, 절연 영역(62) 및 비절연 영역(72)의 경계 영역(82)에 존재하는 적어도 반도체층(32)의 측면을 피복하는 측벽 보호부(94)를 구비하고 있다.
절연 영역(62)과 비절연 영역(72)과의 경계 영역(82)에 존재하는 절연층(22)의 측면은 반도체층(32)의 측면보다도 비절연 영역(72) 측으로 존재한다.
반도체 장치용 기판(100)의 절연 영역(62) 및 비절연 영역(72)에는 각각의 특성에 적합한 반도체 장치가 형성될 수 있다.
도 2는, 본 발명의 제2 실시예에 따른 반도체 장치용 기판의 제조 방법을 공정순으로 도시한 반도체 장치용 기판의 확대 단면도이다.
도 2의 (a)를 참조하여, 먼저, 도 1의 (a)와 마찬가지로, 반도체 기판(12) 상에 절연층(22), 반도체층(32) 및 마스크층(35, 42)이 형성된다.
반도체층(32)과 절연층(22)의 일부분이 패터닝된 마스크층(35, 42)에 따라서 RIE에 의해 이방적으로 에칭된다. 즉, 트렌치(54)가 형성됨과 함께, 절연층(22)의 트렌치측 에칭이 행해진다. 그것에 의하여, 절연층(22)으로 관통하는 트렌치(54)가 형성된다. 트렌치(54)는, 반도체층(32)의 에칭에 의해 노출된 절연층(22)의 부분을 저면으로 하고, 반도체층(32)의 에칭에 의해 노출된 반도체층(32) 및 절연층(22)의 측부를 측면으로 한다.
도 2의 (b)를 참조하여, 제1 실시예와 마찬가지로, 측벽 보호부(94)가 트렌치(54)의 측면에 형성된다. 단, 제1 실시예와 달리, 트렌치(54)의 측면은 반도체층(32) 및 절연층(22)의 측부로 이루어지므로, 측벽 보호부(94)는 반도체층(32)의 측부뿐만 아니라, 절연층(22)의 측부도 피복한다.
도 2의 (c)를 참조하여, 트렌치(54)의 저면으로부터 반도체 기판(12)까지 잔존하는 절연층(22)을 웨트 에칭한다. 즉, 본 실시예에서, 절연층(22)의 트렌치측 에칭은 기판측 에칭이 실행되고, 측벽 보호부(94)가 형성된 후에 행해진다.
트렌치측 에칭 시에, 절연층(22)에 있어서 트렌치(54) 측의 일부분은, 트렌치측 에칭에 의해 이미 에칭되어 있다. 따라서, 절연층(22)에 있어서 반도체 기판(12)의 비교적 가까이에 잔존하고 있는 부분이 기판측 에칭에 의해 등방적으로에칭된다. 그것에 의하여, 보호층(92)(도 1의 (b) 참조)이 절연층(22)보다 얇더라도, 절연층(22)의 잔여막 두께 t를 조절함으로써, 절연층(22)은 반도체층(32)의 아래까지 사이드 에칭되지 않도록 할 수 있다.
본 실시예에서, 잔여막 두께 t를 반도체층(32)의 측면으로부터의 측벽 보호층(94)의 두께 t'보다도 작게 할 수 있다. 즉, 기판측 에칭에서, 반도체 장치용 기판(200)은, 잔여막 두께 t와 두께 t'와의 차만큼 가로 방향의 마진을 갖는다. 따라서, 기판측 에칭의 후, 반도체층(32)은 노출되지 않는다.
또한, 반도체 장치용 기판(200)은, 트렌치측 에칭 시에 이미 에칭되어 있는 절연층(22)의 두께만큼 세로 방향의 마진을 갖는다. 따라서, 기판측 에칭에서, 에칭이 더 진행한 경우에도, 반도체층(32)은 노출되지 않는다.
도 2의 (e)는, 기판측 에칭에서, 측벽 보호층(94)의 두께 t'를 넘어서 오버 에칭했을 때의 파선원 Z로 나타낸 부분의 확대도이다. 도 2의 (e)에 의하면, 세로 방향의 마진이 t''로 나타나 있다. 두께 t''는 트렌치측 에칭 시에 이미 에칭되어 있는 절연층(22)의 두께와 동일하다. 기판측 에칭에서, 측벽 보호층(94)의 두께 t' 이상으로 오버 에칭하여도 반도체층(32)은 노출되지 않는다.
따라서, 본 실시예에서, 기판측 에칭은 절연층(22)을 t'와 t''와의 합의 두께만큼 에칭할 수 있다. 즉, 가로 방향의 마진 및 세로 방향의 마진의 양방을 고려한 경우, 전체 마진은 t'와 t''와의 합으로 된다.
본 실시예에서, 반도체 기판(12)이 노출할 때까지 절연층(22)은 웨트 에칭되므로 반도체 기판(12)에는 결정 결함이 생기기 어렵다.
도 2의 (d)를 참조하여, 반도체 기판(12)의 표면으로부터 단결정층(52)을 에피택셜 성장시킴으로써, 트렌치(54) 내부에 단결정층(52)이 형성된다.
제1 실시예와 마찬가지로, 반도체 기판(12)의 표면이 노출되고, 반도체층(32)은 노출되지 않으므로, 단결정층(52)은 반도체 기판(12)으로부터 에피택셜 성장하고, 반도체층(32)으로부터는 성장하지 않는다.
따라서, 경계 영역(82) 또는 그 근방에서 범프는 형성되지 않는다. 따라서, 경계 영역(82) 또는 그 근방의 단결정층(52)의 표면에는, 결정 결함은 생기지 않는다. 또한, 본 실시예에서, 마스크층(35 및 42)은 이후의 공정에서 제거되므로, 단결정층(52)은 단결정층(52)의 표면과 반도체층(32)의 표면이 동일 평면이 되도록 형성된다. 그것에 의하여, 마스크층(35 및 42)을 제거한 후에서의 반도체 장치용 기판(100)의 기판면(98)이 평탄하게 된다. 이와 같이 하여, 평탄한 기판면(98)을 갖는 반도체 장치용 기판(100)이 형성된다.
측벽 보호부(94)는 질화 재료로 형성되어 있으므로, 마스크층(35 및 42)이 애싱 등에 의해 제거되었을 때, 측벽 보호부(94)도 반도체층(32)의 표면까지 제거된다. 따라서, 절연 영역(62)으로부터 경계 영역(82)을 지나 비절연 영역(72)까지 평탄한 기판면(98)이 형성된다. 이와 같이 하여, 반도체 장치용 기판(200)이 형성된다.
반도체 장치용 기판(200)은, 절연층(22)의 측면 중, 반도체 기판(12)의 근방의 측면이 반도체층(32)의 측벽보다도 비절연 영역(72) 측으로 존재하도록 형성되어 있다.
또한, 도 2의 (d)에서, 단결정층(52)을 성장시키는 조건에 따라서는, 측벽 보호부(94)와 절연층(22)과의 경계의 엣지 u에 공간이 생기는 경우가 있다.
도 3은, 본 발명의 제3 실시예에 따른 반도체 장치용 기판의 제조 방법을 공정순으로 도시한 반도체 장치용 기판의 확대 단면도이다.
도 3의 (a)를 참조하여, 먼저, 도 1의 (a)와 마찬가지로, 반도체 기판(12) 상에 절연층(22), 반도체층(32) 및 마스크층(35, 42)이 형성된다.
다음에, 반도체층(32)이 패터닝된 마스크층(35, 42)에 따라서 RIE에 의해 이방적으로 에칭된다. 그것에 의하여, 절연층(22)으로 관통하는 트렌치(54)가 형성된다. 트렌치(54)는 반도체층(32)의 에칭에 의해 노출된 절연층(22)의 표면부를 저면으로 하고, 반도체층(32)의 에칭에 의해 노출된 반도체층(32)의 측부를 측면으로 한다.
또한, 절연층(22)의 트렌치(54) 측의 일부분이 웨트 에칭된다. 즉, 절연층(22)의 트렌치측 에칭이 행해진다. 절연층(22)은 웨트 에칭에 의해 등방적으로 에칭되기 때문에, 반도체층(32)의 아래에 존재하는 절연층(22)이 트렌치(54)의 측면 방향, 즉, 반도체 기판(12)의 표면으로 향하는 방향에 대하여 수직인 가로방향으로 에칭된다. 그것에 의하여, 반도체층(32)의 측부 및 바닥부가 노출된다.
도 3의 (b)를 참조하여, 제1 실시예와 마찬가지로, 측벽 보호부(94)가 트렌치(54)의 측면에 형성된다. 단, 측벽 보호부(94)는 반도체층(32)의 측부뿐만 아니라, 사이드 에칭된 절연층(22)이 존재하고 있던 반도체층(32)의 아래쪽으로도 형성된다. 따라서, 보호층(92)이 절연층(22)보다 얇게 퇴적되더라도, 측벽 보호층(94)의 절연층(22) 측면으로부터의 두께 t'는, 절연층(22)의 잔여막 두께 t보다도 두껍기 때문에, 계속되는 기판측 에칭의 후에도 반도체층(32)은 노출되지 않는다.
도 3의 (c)을 참조하여, 트렌치(54)의 저면으로부터 반도체 기판(12)까지 존재하는 절연층(22)을 웨트 에칭한다. 즉, 본 실시예에서, 절연층(22)의 기판측 에칭은 트렌치측 에칭이 실행되고, 측벽 보호부(94)가 형성된 후에 행해진다.
제2 실시예와 마찬가지로, 트렌치측 에칭 시에, 절연층(22)에 있어서 트렌치(54) 측의 일부분은 이미 에칭되어 있다. 따라서, 기판측 에칭에서는, 절연층(22)에 있어서 반도체 기판(12)의 비교적 근처에 잔존하고 있는 부분이, 기판측 에칭에 의해, 등방적으로 에칭된다. 그것에 의하여, 상술한 바와 같이, 보호층(92)이 절연층(22)보다 얇게 퇴적되더라도, 잔존하고 있는 절연층(22)의 막 두께 t를 조절함으로써, 절연층(22)이 반도체층(32)의 아래까지 사이드 에칭되지 않도록 할 수 있다. 따라서, 반도체층(32)은 노출되지 않는다. 또한, 잔여막 두께 t는 측벽 보호층(94)의 절연층(22) 측면으로부터의 두께 t'보다도 작다.
또한, 도 2의 (e)와 마찬가지로, 세로 방향의 마진을 고려하여도 된다. 그것에 의하여, 기판측 에칭에서, 절연층(22)이 두께 t' 이상으로 사이드 에칭되더라도 반도체층(32)은 노출되지 않는다.
일반적으로, 어느 정도의 잔여막 두께 t의 절연층(22)이 RIE의 플라즈마에 의한 손상으로부터 반도체 기판(12)을 보호할 수 있을지는 명확하게 특정할 수 없다.
그러나, 본 실시예에 따르면, 트렌치측 에칭 및 기판측 에칭은 모두 등방성의 에칭이다. 따라서, 절연층(22)이 RIE에 의해 에칭되지 않으므로, 트렌치측 에칭에 의해 반도체 기판(12)이 절연층(22)을 통해 손상을 받을 가능성이 없어, 반도체 기판(12)에 결정 결함이 더 생기기 어렵게 된다.
도 3의 (d)를 참조하여, 반도체 기판(12)의 표면으로부터 단결정층(52)을 에피택셜 성장시킴으로써, 트렌치(54) 내부에 단결정층(52)이 형성된다.
제1 실시예와 마찬가지로, 반도체 기판(12)의 표면은 노출되어 있지만 반도체층(32)이 노출되어 있지 않으므로, 단결정층(52)은 반도체 기판(12)으로부터 에피택셜 성장하고, 반도체층(32)으로부터는 성장하지 않는다.
따라서, 경계 영역(82) 또는 그 근방에서 범프는 형성되지 않고, 결정 결함도 생기지 않는다.
또한, 본 실시예에서, 마스크층(35 및 42)은 이후의 공정에서 제거되므로, 단결정층(52)은 단결정층(52)의 표면과 반도체층(32)의 표면이 동일 평면이 되도록 형성된다. 그것에 의하여, 마스크층(35 및 42)을 제거한 후에 반도체 장치용 기판(100)의 기판면(98)이 평탄하게 된다. 이와 같이 하여, 평탄한 기판면(98)을 갖는 반도체 장치용 기판(100)이 형성된다.
측벽 보호부(94)는 질화 재료로 형성되어 있으므로, 마스크층(35 및 42)이 애싱 등에 의해 제거되었을 때, 측벽 보호부(94)도 반도체층(32)의 표면까지 제거된다. 따라서, 절연 영역(62)으로부터 경계 영역(82)을 지나 비절연 영역(72)까지 평탄한 기판면(98)이 형성된다. 이와 같이 하여 반도체 장치용 기판(300)이 형성된다.
반도체 장치용 기판(300)은, 절연층(22)의 측면 중, 반도체 기판(12)의 근방의 측면이 반도체층(32)의 측벽보다도 비절연 영역측(72)으로 존재하며, 또한, 절연층(22)의 측면 중, 반도체층(32)의 근방의 측면은 반도체층(32)의 측벽보다도 절연 영역측(82)으로 존재한다.
도 4는, 본 발명의 제4 실시예에 따른 반도체 장치용 기판의 제조 방법을 공정순으로 도시한 반도체 장치용 기판의 확대 단면도이다.
먼저, 도 1의 (a)와 마찬가지로, 반도체 기판(12) 상에, 절연층(22), 반도체층(32) 및 마스크층(35, 42)이 형성된다.
다음에, 도 4의 (a)를 참조하여, 반도체층(32)이 패터닝된 마스크층(35, 42)에 따라서 등방적으로 에칭되고, 절연층(22)으로 관통하는 트렌치(54)가 형성된다. 그것에 의하여, 마스크층(35, 42)의 아래에 존재하는 반도체층(32)이 트렌치(54)의 측면의 방향으로 사이드 에칭된다. 즉, 반도체층(32)은 반도체 기판(12)의 표면으로 향하는 방향에 대하여 수직인 가로 방향으로 사이드 에칭된다.
도 4의 (b)를 참조하여, 측벽 보호부(94)가, 제1 실시예와 마찬가지로 하여, 트렌치(54)의 측면에 형성된다. 측벽 보호부(94)는 마스크층(35, 42)의 아래로 들어가, 반도체층(32)의 측부를 피복한다. 따라서, 측벽 보호부(94)를 형성하기 위해서 퇴적되는 보호층(92)(도 1의 (b) 참조)의 막 두께는 절연층(22)의 막 두께보다 얇음에도 불구하고, 트렌치(54)의 측면으로부터의 측벽 보호부(94)의 가로 방향의 두께는 절연층(22)의 막 두께보다도 두껍다.
도 4의 (c)를 참조하여, 트렌치(54)의 저면으로부터 반도체 기판(12)까지 존재하는 절연층(22)을 웨트 에칭한다. 본 실시예에서는, 제1 내지 제3 실시예와 달리, 절연층(22)은 1회의 웨트 에칭에 의해 에칭된다. 트렌치(54)의 측면으로부터의 측벽 보호부(94)의 가로 방향의 두께 t'는 절연층(22)의 막 두께 t보다도 두껍기 때문에, 절연층(22)이 사이드 에칭되더라도 반도체층(32)은 노출되지 않는다.
본 실시예에서는, 도 4의 (a)에 도시한 에칭에 의해 절연층(22)은 에칭되어 있지 않는다. 그러나, 도 4의 (e)에 도시한 바와 같이, 절연층(22)의 일부를 에칭하여도 된다. 그것에 의하여, 절연층(22)이 사이드 에칭되어, 반도체층(32)의 저면의 일부가 노출되고, 도 4의 (b)에서 측벽 보호부(94)가 반도체층(32)의 그 저면의 일부를 피복한다. 그것에 따라, 도 2의 (e)에서 도시한 형태와 마찬가지로, 가로 방향의 마진뿐만 아니라, 세로 방향의 마진을 고려하여, 도 4의 (c)에서의 절연층(22)의 에칭이 처리될 수 있다. 즉, 절연층(22)이 두께 t' 이상으로 사이드 에칭되더라도 반도체층(32)은 노출되지 않도록 설계할 수 있다.
도 4의 (d)를 참조하여, 반도체 기판(12)의 표면으로부터 단결정층(52)을 에피택셜 성장시킴으로써, 트렌치(54) 내부에 단결정층(52)이 형성된다.
제1 실시예와 마찬가지로, 반도체 기판(12)의 표면은 노출되어 있지만 반도체층(32)이 노출되어 있지 않으므로, 단결정층(52)은 반도체 기판(12)으로부터 에피택셜 성장하고, 반도체층(32)으로부터는 성장하지 않는다.
따라서, 경계 영역(82) 또는 그 근방에서 범프는 형성되지 않는다. 따라서, 경계 영역(82) 또는 그 근방의 단결정층(52)의 표면에는 결정 결함은 생기지 않는다.
또한, 본 실시예에서, 마스크층(35 및 42)은 이후의 공정에서 제거되므로, 단결정층(52)은 단결정층(52)의 표면과 반도체층(32)의 표면이 동일 평면이 되도록 형성된다. 그것에 의하여, 마스크층(35 및 42)을 제거한 후에 반도체 장치용 기판(100)의 기판면(98)이 평탄하게 된다. 이와 같이 하여, 평탄한 기판면(98)을 갖는 반도체 장치용 기판(100)이 형성된다.
측벽 보호부(94)는, 질화 재료로 형성되어 있으므로, 마스크층(35 및 42)이 애싱 등에 의해 제거되었을 때, 측벽 보호부(94)도 반도체층(32)의 표면까지 제거된다. 따라서, 절연 영역(62)으로부터 경계 영역(82)을 지나 비절연 영역(72)까지 평탄한 기판면(98)이 형성된다. 이와 같이 하여 반도체 장치용 기판(400)이 형성된다.
반도체 장치용 기판(400)은, 절연 영역(62)과 비절연 영역(72)과의 경계에 존재하는 반도체층(12)의 측면 및 절연층(22)의 측면은, 모두 절연 영역(62)과 비절연 영역(72)과의 경계에 존재하는 마스크층(35, 42)의 측면보다도 절연 영역(62) 측으로 존재한다.
도 5는, 본 발명의 제5 실시예에 따른 반도체 장치용 기판의 제조 방법을 공정순으로 도시한 반도체 장치용 기판의 확대 단면도이다.
도 5의 (a)는, 도 4의 (a)와 마찬가지의 상태를 나타낸다. 따라서, 마스크층(35, 42) 아래에 존재하는 반도체층(32)이 트렌치(54)의 측면의 방향으로 사이드 에칭되어 있다.
도 5의 (b)는 절연층(22)이 에칭된 후의 상태를 나타낸다. 본 실시예는, 다른 실시예와 달리, 측벽 보호부가 형성되지 않는다. 또한, 절연층(22)은 웨트 에칭되므로, 반도체 기판(12)의 표면으로의 방향에 대하여 수직인 가로 방향으로 사이드 에칭된다.
본 실시예에서는, 반도체층(32) 및 절연층(22)이 모두 웨트 에칭되어 있다. 따라서, 반도체층(12)의 측면 및 절연층(22)의 측면은, 모두 절연 영역(62)과 비절연 영역(72)과의 경계에 존재하는 마스크층(35, 42)의 측면보다도 절연 영역(62) 측으로 존재한다. 또한, 절연층(22)은 반도체층(32)의 뒤로 웨트 에칭된다. 따라서, 절연층(22)의 측면은 반도체층(32)의 측면보다도 절연 영역(62) 측으로 존재한다. 따라서, 마스크층(35 및 42), 반도체층(32) 및 절연층(22)이 역 계단 형상으로 형성된다.
또한, 반도체 기판(12)의 표면으로부터 반도체층(32)의 표면까지의 거리 h 및 반도체층(32)의 측면과 마스크층(35 또는 42)의 측면 사이의 거리 d가, d/h≥0.75를 충족시킨다. 이하에 그 이유를 설명한다.
도 5의 (d)를 참조하여, 반도체 기판(12)의 표면과 반도체층(32)의 측면으로부터 단결정을 에피택셜 성장시킴으로써, 트렌치(54) 내부에 단결정층(52)이 형성된다.
일반적으로, 실리콘을 에피택셜 성장시킨 경우에, 실리콘 기판의 결정면<100>에 대하여 수직하는 방향 X로 성장하는 실리콘 결정의 성장 속도와 실리콘 기판의 결정면<O1O>에 대하여 수직하는 방향 Y로 성장하는 실리콘 결정의 성장 속도와의 비가 1:0.75이다.
본 실시예에서, 반도체 기판(12)의 표면이 결정면<100>에 해당하고, 반도체층(32)의 측면이 결정면<010>에 해당한다.
반도체층(32)의 측면으로부터도 결정은 성장하지만, 반도체층(32)의 측면으로부터의 결정은 마스크층(35)에 의해 트렌치(54)의 외측으로 반도체층(32)의 표면을 넘어서 성장하는 것이 억제된다. 반도체층(32)으로부터의 결정이 반도체층(32)의 표면을 넘어서 성장하기 위해서는, 반도체층(32)의 측면으로부터의 결정은 가로 방향, 즉, 방향 Y로 거리 d 이상 성장해야 한다.
한편, 반도체 기판(12)의 표면으로부터 성장하는 결정은, 방향 X로 결정이 성장하는 속도보다도 1/0.75=약 1.33배 빠르다.
따라서, 본 실시예에서, 거리 h 및 거리 d가, d/h≥0.75를 충족시킴으로써, 반도체층(32)으로부터 성장하는 결정이 반도체층(32)의 표면을 넘어서 성장하기 전에, 반도체 기판(12)의 표면으로부터 성장하는 결정이 반도체층(32)의 표면을 넘는다. 따라서, 비절연 영역(72)에 형성되는 단결정층(52)의 표면에는 범프가 발생하지 않아, 결정 결함도 생기지 않는다.
또한, 본 실시예에서, 마스크층(35 및 42)은 이후의 공정에서 제거되므로, 단결정층(52)은, 단결정층(52)의 표면과 반도체층(32)의 표면이 동일 평면이 되도록 형성된다. 그것에 의하여, 마스크층(35 및 42)을 제거한 후에 반도체 장치용 기판(100)의 기판면(98)이 평탄하게 된다. 이와 같이 하여, 평탄한 기판면(98)을 갖는 반도체 장치용 기판(100)이 형성된다. 따라서, 절연 영역(62)으로부터 경계 영역(82)을 지나 비절연 영역(72)까지 평탄한 기판면(98)이 형성된다.
따라서, 본 실시예에 따르면, 측벽 보호층(92)을 형성하지 않고, 결정 결함이 적을 뿐만 아니라, 평탄한 반도체 장치용 기판(500)을 형성할 수 있다.
이상으로, 본 발명에 따른 실시예를 설명하여 왔는데, 이들 실시예에서, 측벽 보호부(94)의 형상이나 재료 및 절연층(22)의 막 두께 혹은 잔여막 두께 t는, 퇴적 공정 및 에칭 공정을 조절함으로써 임의로 변경할 수 있다. 그것에 의하여, 절연층(22)이 기판측 에칭된 후, 반도체층(32)이 노출되지 않도록 하는 것은 당업자에게 있어서 용이하며, 그와 같은 실시예는 본 발명의 모든 효과를 갖는 한 본 발명의 범위에 속한다.
본 발명에 따른 반도체 장치용 기판을 제조하는 방법에 의하면, 표면의 결정에 결함이 적을 뿐만 아니라, SOI의 구조를 갖는 영역과 SOI의 구조를 갖고 있지 않는 영역 사이에 단차가 없는 평탄한 표면을 갖는 반도체 장치용 기판이 제공된다.
본 발명에 따른 반도체 장치용 기판은, 표면의 결정에 결함이 적을 뿐만 아니라, SOI의 구조를 갖는 영역과 SOI의 구조를 갖고 있지 않는 영역 사이에 단차가 없는 평탄한 표면을 갖는다.

Claims (15)

  1. 전기적으로 절연성인 절연층에 의해 반도체 기판으로부터 절연된 반도체층 상에 패터닝된 마스크층을 형성하는 마스크층 형성 단계와,
    상기 마스크층의 패턴에 따라서 적어도 상기 반도체층을 에칭하여 상기 절연층으로 관통하는 트렌치를 형성하는 트렌치 형성 단계와,
    상기 절연층의 두께보다도 얇게 상기 반도체 기판 상에 퇴적시킨 보호층을 에칭하여 상기 트렌치의 측면을 피복하는 측벽 보호부를 형성하는 보호부 형성 단계와,
    상기 트렌치의 저면으로부터 상기 반도체 기판까지의 상기 절연층을 에칭하는 에칭 단계와,
    상기 절연층이 에칭됨으로써 노출된 상기 반도체 기판의 표면으로부터 단결정층을 성장시키는 단결정층 형성 단계
    를 포함하는 반도체 장치용 기판의 제조 방법.
  2. 제1항에 있어서,
    상기 에칭 단계는, 상기 트렌치의 저면으로부터 상기 반도체 기판까지의 상기 절연층을, 적어도 상기 트렌치의 저면에 비교적 가까운 부분을 에칭하는 트렌치측 에칭과 상기 반도체 기판에 비교적 가까운 부분을 에칭하는 기판측 에칭으로 나눠 에칭하는 2단계 에칭 단계이고,
    상기 보호부 형성 단계는, 상기 트렌치측 에칭 이전, 또는 상기 기판측 에칭이전에 실행되는 것을 특징으로 하는 반도체 장치용 기판의 제조 방법.
  3. 제2항에 있어서,
    상기 트렌치측 에칭은 이방성의 에칭이고,
    상기 기판측 에칭은 등방성의 에칭인 것을 특징으로 하는 반도체 장치용 기판의 제조 방법.
  4. 제2항에 있어서,
    상기 트렌치측 에칭 및 상기 기판측 에칭에서의 에칭은 모두 등방성의 에칭이며, 상기 트렌치측 에칭에서, 상기 반도체층의 아래에 존재하는 상기 절연층이 상기 트렌치의 측면의 방향으로 에칭되고,
    상기 보호부 형성 단계는, 상기 트렌치측 에칭 이후, 상기 기판측 에칭 이전에 실행되며, 상기 측벽 보호부는, 상기 트렌치의 측면과 상기 트렌치측 에칭에 의해 에칭된 상기 절연층이 존재한 상기 반도체층의 아래쪽에 형성되는 것을 특징으로 하는 반도체 장치용 기판의 제조 방법.
  5. 제3항 또는 제4항에 있어서,
    상기 등방성의 에칭은 액상(液相) 내에서 행해지는 웨트 에칭이며,
    상기 이방성의 에칭은 기상(氣相) 내에서 행해지는 드라이 에칭인 것을 특징으로 하는 반도체 장치용 기판의 제조 방법.
  6. 제1항에 있어서,
    상기 트렌치 형성 단계에서, 상기 반도체층의 에칭은 등방성의 에칭이며, 상기 마스크층의 아래에 존재하는 상기 반도체층이 상기 트렌치의 측면의 방향으로 에칭되고,
    상기 보호부 형성 단계에서, 상기 측벽 보호부는, 상기 트렌치 형성 단계에 의해 에칭된 상기 반도체층이 존재하고 있던 상기 반도체층의 아래쪽으로 형성되며,
    상기 에칭 단계에서의 에칭은 등방성의 에칭인 것을 특징으로 하는 반도체 장치용 기판의 제조 방법.
  7. 전기적으로 절연성인 절연층에 의해 반도체 기판으로부터 절연된 반도체층 상에 패터닝된 마스크층을 형성하는 마스크층 형성 단계와,
    상기 마스크층의 패턴에 따라서 적어도 상기 반도체층을 등방적으로 에칭하여 상기 마스크층의 아래에 존재하는 상기 반도체층을 상기 트렌치의 측면의 방향으로 에칭하고, 상기 절연층으로 관통하는 트렌치를 형성하는 트렌치 형성 단계와,
    상기 트렌치의 저면으로부터 상기 반도체 기판까지의 상기 절연층을 등방적으로 에칭하여 상기 반도체층의 아래에 존재하는 상기 절연층을 상기 트렌치의 측면의 방향으로 에칭하는 에칭 단계와,
    상기 절연층이 에칭됨으로써 노출된 상기 반도체 기판의 표면으로부터 단결정층을 성장시키는 단결정층 형성 단계
    를 포함하는 반도체 장치용 기판의 제조 방법.
  8. 제7항에 있어서,
    상기 등방성의 에칭은 액상 내에서 행해지는 웨트 에칭인 것을 특징으로 하는 반도체 장치용 기판의 제조 방법.
  9. 표면을 갖는 반도체 기판과,
    상기 표면 상에, 전기적으로 절연성인 절연층 및 이 절연층에 의해 절연된 반도체층이 형성된 절연 영역과,
    상기 표면 상에 형성된 단결정층을 갖는 비절연 영역과,
    상기 절연 영역과 상기 비절연 영역과의 경계 영역에 존재하며 적어도 상기 반도체층의 측면을 피복하는 측벽 보호부
    를 구비하며,
    상기 절연 영역과 상기 비절연 영역과의 경계 영역에 존재하는 상기 절연층의 측면은 상기 반도체층의 측면보다도 상기 비절연 영역측으로 존재하는 것을 특징으로 하는 반도체 장치용 기판.
  10. 제9항에 있어서,
    상기 측벽 보호부는 상기 반도체층의 측면으로부터의 두께가 상기 절연층의 상기 반도체 기판으로부터의 두께보다도 얇은 것을 특징으로 하는 반도체 장치용 기판.
  11. 제9항에 있어서,
    상기 절연층의 측면 중, 상기 반도체 기판의 근방의 측면이 상기 반도체층의 측벽보다도 상기 비절연 영역측으로 존재하는 것을 특징으로 하는 반도체 장치용 기판.
  12. 제10항에 있어서,
    상기 절연층의 측면 중, 상기 반도체층의 근방의 측면은 상기 반도체층의 측벽보다도 상기 절연 영역측으로 존재하는 것을 특징으로 하는 반도체 장치용 기판.
  13. 표면을 갖는 반도체 기판과,
    상기 표면 상에, 전기적으로 절연성인 제1 절연층 및 이 제1 절연층에 의해 절연된 반도체층이 형성되고, 이 반도체층 상에 형성된 제2 절연층을 갖는 절연 영역과,
    상기 표면 상에 형성된 단결정층을 갖는 비절연 영역을 구비하고,
    상기 절연 영역과 상기 비절연 영역과의 경계에 존재하는 상기 반도체층의 측면 및 상기 제1 절연층의 측면은, 모두 상기 절연 영역과 상기 비절연 영역과의경계에 존재하는 상기 제2 절연층의 측면보다도 상기 절연 영역측으로 존재하는 것을 특징으로 하는 반도체 장치용 기판.
  14. 제13항에 있어서,
    상기 제1 절연층의 측면은 상기 반도체층의 측면보다도 상기 절연 영역측으로 존재하는 것을 특징으로 하는 반도체 장치용 기판.
  15. 제14항에 있어서,
    상기 반도체 기판의 표면으로부터 상기 반도체층의 표면까지의 거리 h 및 상기 반도체층의 측면과 상기 제2 절연층의 측면 사이의 거리 d가,
    d/h ≥0.75를 충족시키는 것을 특징으로 하는 반도체 장치용 기판.
KR10-2002-0058106A 2001-09-26 2002-09-25 반도체 장치용 기판을 제조하는 방법 및 반도체 장치용 기판 KR100488379B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2001293781A JP3984014B2 (ja) 2001-09-26 2001-09-26 半導体装置用基板を製造する方法および半導体装置用基板
JPJP-P-2001-00293781 2001-09-26

Publications (2)

Publication Number Publication Date
KR20030027723A true KR20030027723A (ko) 2003-04-07
KR100488379B1 KR100488379B1 (ko) 2005-05-11

Family

ID=19115500

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0058106A KR100488379B1 (ko) 2001-09-26 2002-09-25 반도체 장치용 기판을 제조하는 방법 및 반도체 장치용 기판

Country Status (5)

Country Link
US (2) US7187035B2 (ko)
JP (1) JP3984014B2 (ko)
KR (1) KR100488379B1 (ko)
CN (1) CN1229853C (ko)
TW (1) TW557507B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100613188B1 (ko) * 2003-08-05 2006-08-17 인터내셔널 비지네스 머신즈 코포레이션 웨이퍼 본딩 공정과 ｓｉｍｏｘ 공정을 이용하여 다른결정 방향을 갖는 자기 정렬된 ｓｏｉ
US7750430B2 (en) 2007-10-31 2010-07-06 Hynix Semiconductor Inc. Semiconductor device and method for fabricating the same

Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI230392B (en) * 2001-06-18 2005-04-01 Innovative Silicon Sa Semiconductor device
EP1355316B1 (en) * 2002-04-18 2007-02-21 Innovative Silicon SA Data storage device and refreshing method for use with such device
EP1357603A3 (en) * 2002-04-18 2004-01-14 Innovative Silicon SA Semiconductor device
JP2004103611A (ja) 2002-09-04 2004-04-02 Toshiba Corp 半導体装置及びその製造方法
JP3944087B2 (ja) * 2003-01-21 2007-07-11 株式会社東芝 素子形成用基板の製造方法
US6912150B2 (en) * 2003-05-13 2005-06-28 Lionel Portman Reference current generator, and method of programming, adjusting and/or operating same
US20040228168A1 (en) * 2003-05-13 2004-11-18 Richard Ferrant Semiconductor memory device and method of operating same
US7085153B2 (en) * 2003-05-13 2006-08-01 Innovative Silicon S.A. Semiconductor memory cell, array, architecture and device, and method of operating same
US7335934B2 (en) * 2003-07-22 2008-02-26 Innovative Silicon S.A. Integrated circuit device, and method of fabricating same
JP4167565B2 (ja) * 2003-07-31 2008-10-15 株式会社東芝 部分ｓｏｉ基板の製造方法
JP2005072084A (ja) * 2003-08-28 2005-03-17 Toshiba Corp 半導体装置及びその製造方法
US7184298B2 (en) * 2003-09-24 2007-02-27 Innovative Silicon S.A. Low power programming technique for a floating body memory transistor, memory cell, and memory array
JP4177775B2 (ja) * 2004-03-16 2008-11-05 株式会社東芝 半導体基板及びその製造方法並びに半導体装置
EP1630863B1 (en) * 2004-08-31 2014-05-14 Infineon Technologies AG Method of fabricating a monolithically integrated vertical semiconducting device in an soi substrate
JP3998677B2 (ja) * 2004-10-19 2007-10-31 株式会社東芝 半導体ウェハの製造方法
US7476939B2 (en) * 2004-11-04 2009-01-13 Innovative Silicon Isi Sa Memory cell having an electrically floating body transistor and programming technique therefor
US7251164B2 (en) * 2004-11-10 2007-07-31 Innovative Silicon S.A. Circuitry for and method of improving statistical distribution of integrated circuits
WO2006065698A2 (en) * 2004-12-13 2006-06-22 William Kenneth Waller Sense amplifier circuitry and architecture to write data into and/or read data from memory cells
US7301803B2 (en) * 2004-12-22 2007-11-27 Innovative Silicon S.A. Bipolar reading technique for a memory cell having an electrically floating body transistor
US20070023833A1 (en) * 2005-07-28 2007-02-01 Serguei Okhonin Method for reading a memory cell having an electrically floating body transistor, and memory cell and array implementing same
US7606066B2 (en) * 2005-09-07 2009-10-20 Innovative Silicon Isi Sa Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
US7355916B2 (en) * 2005-09-19 2008-04-08 Innovative Silicon S.A. Method and circuitry to generate a reference current for reading a memory cell, and device implementing same
US20070085140A1 (en) * 2005-10-19 2007-04-19 Cedric Bassin One transistor memory cell having strained electrically floating body region, and method of operating same
US7683430B2 (en) 2005-12-19 2010-03-23 Innovative Silicon Isi Sa Electrically floating body memory cell and array, and method of operating or controlling same
US7542345B2 (en) * 2006-02-16 2009-06-02 Innovative Silicon Isi Sa Multi-bit memory cell having electrically floating body transistor, and method of programming and reading same
US7492632B2 (en) * 2006-04-07 2009-02-17 Innovative Silicon Isi Sa Memory array having a programmable word length, and method of operating same
WO2007128738A1 (en) 2006-05-02 2007-11-15 Innovative Silicon Sa Semiconductor memory cell and array using punch-through to program and read same
JP2007329200A (ja) * 2006-06-06 2007-12-20 Toshiba Corp 半導体装置の製造方法
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US7542340B2 (en) 2006-07-11 2009-06-02 Innovative Silicon Isi Sa Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same
KR100876758B1 (ko) * 2006-12-26 2009-01-08 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR101277402B1 (ko) 2007-01-26 2013-06-20 마이크론 테크놀로지, 인코포레이티드 게이트형 바디 영역으로부터 격리되는 소스/드레인 영역을 포함하는 플로팅-바디 ｄｒａｍ 트랜지스터
US8518774B2 (en) 2007-03-29 2013-08-27 Micron Technology, Inc. Manufacturing process for zero-capacitor random access memory circuits
EP2136391A4 (en) * 2007-04-11 2012-12-19 Ulvac Inc dry
US7790528B2 (en) * 2007-05-01 2010-09-07 Freescale Semiconductor, Inc. Dual substrate orientation or bulk on SOI integrations using oxidation for silicon epitaxy spacer formation
US8064274B2 (en) 2007-05-30 2011-11-22 Micron Technology, Inc. Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same
US8085594B2 (en) 2007-06-01 2011-12-27 Micron Technology, Inc. Reading technique for memory cell with electrically floating body transistor
WO2009039169A1 (en) 2007-09-17 2009-03-26 Innovative Silicon S.A. Refreshing data of memory cells with electrically floating body transistors
US8536628B2 (en) 2007-11-29 2013-09-17 Micron Technology, Inc. Integrated circuit having memory cell array including barriers, and method of manufacturing same
US8349662B2 (en) 2007-12-11 2013-01-08 Micron Technology, Inc. Integrated circuit having memory cell array, and method of manufacturing same
WO2009079460A1 (en) 2007-12-14 2009-06-25 University Of Florida Research Foundation, Inc. Electrothermal microactuator for large vertical displacement without tilt or lateral shift
US8773933B2 (en) 2012-03-16 2014-07-08 Micron Technology, Inc. Techniques for accessing memory cells
US8014195B2 (en) 2008-02-06 2011-09-06 Micron Technology, Inc. Single transistor memory cell
US8189376B2 (en) 2008-02-08 2012-05-29 Micron Technology, Inc. Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same
US7957206B2 (en) 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
US7947543B2 (en) 2008-09-25 2011-05-24 Micron Technology, Inc. Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation
US7933140B2 (en) 2008-10-02 2011-04-26 Micron Technology, Inc. Techniques for reducing a voltage swing
US7924630B2 (en) 2008-10-15 2011-04-12 Micron Technology, Inc. Techniques for simultaneously driving a plurality of source lines
US8223574B2 (en) 2008-11-05 2012-07-17 Micron Technology, Inc. Techniques for block refreshing a semiconductor memory device
US8213226B2 (en) 2008-12-05 2012-07-03 Micron Technology, Inc. Vertical transistor memory cell and array
US8319294B2 (en) 2009-02-18 2012-11-27 Micron Technology, Inc. Techniques for providing a source line plane
WO2010102106A2 (en) 2009-03-04 2010-09-10 Innovative Silicon Isi Sa Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device
WO2010114890A1 (en) 2009-03-31 2010-10-07 Innovative Silicon Isi Sa Techniques for providing a semiconductor memory device
US8139418B2 (en) 2009-04-27 2012-03-20 Micron Technology, Inc. Techniques for controlling a direct injection semiconductor memory device
US8508994B2 (en) 2009-04-30 2013-08-13 Micron Technology, Inc. Semiconductor device with floating gate and electrically floating body
US8498157B2 (en) 2009-05-22 2013-07-30 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8537610B2 (en) 2009-07-10 2013-09-17 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9076543B2 (en) 2009-07-27 2015-07-07 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8199595B2 (en) 2009-09-04 2012-06-12 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8174881B2 (en) 2009-11-24 2012-05-08 Micron Technology, Inc. Techniques for reducing disturbance in a semiconductor device
US8310893B2 (en) 2009-12-16 2012-11-13 Micron Technology, Inc. Techniques for reducing impact of array disturbs in a semiconductor memory device
US8416636B2 (en) 2010-02-12 2013-04-09 Micron Technology, Inc. Techniques for controlling a semiconductor memory device
US8411513B2 (en) 2010-03-04 2013-04-02 Micron Technology, Inc. Techniques for providing a semiconductor memory device having hierarchical bit lines
US8576631B2 (en) 2010-03-04 2013-11-05 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8369177B2 (en) 2010-03-05 2013-02-05 Micron Technology, Inc. Techniques for reading from and/or writing to a semiconductor memory device
EP3511982A1 (en) 2010-03-15 2019-07-17 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US8411524B2 (en) 2010-05-06 2013-04-02 Micron Technology, Inc. Techniques for refreshing a semiconductor memory device
US8531878B2 (en) 2011-05-17 2013-09-10 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9559216B2 (en) 2011-06-06 2017-01-31 Micron Technology, Inc. Semiconductor memory device and method for biasing same
CN103413776B (zh) * 2013-07-09 2015-07-22 中国科学院物理研究所 一种具有隔离层的复合衬底及其制造方法
US9490154B2 (en) * 2015-01-15 2016-11-08 Applied Materials, Inc. Method of aligning substrate-scale mask with substrate
CN108615733B (zh) * 2018-06-21 2023-12-19 长江存储科技有限责任公司 半导体结构及其形成方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5006317A (en) * 1990-05-18 1991-04-09 Commtech Development Partners Ii Process for producing crystalline silicon ingot in a fluidized bed reactor
WO1994027317A1 (de) * 1993-05-06 1994-11-24 Siemens Aktiengesellschaft Herstellungsverfahren für bauelemente auf soi-substrat
JPH07106434A (ja) 1993-10-05 1995-04-21 Mitsubishi Electric Corp 半導体記憶装置及びその製造方法
US5399507A (en) 1994-06-27 1995-03-21 Motorola, Inc. Fabrication of mixed thin-film and bulk semiconductor substrate for integrated circuit applications
JP2757815B2 (ja) * 1995-03-31 1998-05-25 日本電気株式会社 半導体装置の製造方法
JPH08316431A (ja) 1995-05-22 1996-11-29 Hitachi Ltd 半導体装置とその製造方法
JPH10303385A (ja) 1997-04-25 1998-11-13 Texas Instr Inc <Ti> Ｓｉｍｏｘまたは貼り合わせｓｏｉ基板上に作成したハイブリッド素子及びその製造方法
US5894152A (en) 1997-06-18 1999-04-13 International Business Machines Corporation SOI/bulk hybrid substrate and method of forming the same
JPH11238860A (ja) 1998-02-19 1999-08-31 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6110278A (en) * 1998-08-10 2000-08-29 Saxena; Arjun N. Methods for and products of growth of single-crystal on arrayed nucleation sites (SCANS) defined in nucleation unfriendly substrates
JP2000091534A (ja) 1998-09-11 2000-03-31 Mitsubishi Electric Corp 半導体装置
US6180486B1 (en) 1999-02-16 2001-01-30 International Business Machines Corporation Process of fabricating planar and densely patterned silicon-on-insulator structure
JP2000277638A (ja) * 1999-03-24 2000-10-06 Hitachi Ltd 半導体装置およびその製造方法
JP2003203967A (ja) * 2001-12-28 2003-07-18 Toshiba Corp 部分ｓｏｉウェーハの製造方法、半導体装置及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100613188B1 (ko) * 2003-08-05 2006-08-17 인터내셔널 비지네스 머신즈 코포레이션 웨이퍼 본딩 공정과 ｓｉｍｏｘ 공정을 이용하여 다른결정 방향을 갖는 자기 정렬된 ｓｏｉ
US7138683B2 (en) 2003-08-05 2006-11-21 International Business Machines Corporation Self-aligned SOI with different crystal orientation using WAFER bonding and SIMOX processes
US7750430B2 (en) 2007-10-31 2010-07-06 Hynix Semiconductor Inc. Semiconductor device and method for fabricating the same

Also Published As

Publication number Publication date
JP3984014B2 (ja) 2007-09-26
US7521300B2 (en) 2009-04-21
CN1229853C (zh) 2005-11-30
US7187035B2 (en) 2007-03-06
JP2003100641A (ja) 2003-04-04
TW557507B (en) 2003-10-11
US20030057490A1 (en) 2003-03-27
KR100488379B1 (ko) 2005-05-11
CN1411033A (zh) 2003-04-16
US20060234478A1 (en) 2006-10-19

Similar Documents

Publication Publication Date Title
KR100488379B1 (ko) 반도체 장치용 기판을 제조하는 방법 및 반도체 장치용 기판
KR100497928B1 (ko) 부분 ｓｏｉ 웨이퍼의 제조 방법, 이 부분 ｓｏｉ웨이퍼를 이용한 반도체 장치 및 그 제조 방법
KR960016502B1 (ko) 집적 회로 분리 방법
KR100338767B1 (ko) 트렌치 소자분리 구조와 이를 갖는 반도체 소자 및 트렌치 소자분리 방법
US4892614A (en) Integrated circuit isolation process
US6004837A (en) Dual-gate SOI transistor
JP2003100900A (ja) 半導体装置およびその製造方法
KR100270464B1 (ko) 함몰형 산화절연을 형성하는 방법
US7211517B2 (en) Semiconductor device and method that includes reverse tapering multiple layers
KR100307651B1 (ko) 반도체장치의제조방법
JPH11233614A (ja) 半導体装置及びその製造方法
KR100244847B1 (ko) 디봇 형성을 최소화하는 방법 및 집적 회로 칩
KR19980085035A (ko) 라운딩된 프로파일을 갖는 트렌치 형성방법 및 이를 이용한 반도체장치의 소자분리방법
US6444539B1 (en) Method for producing a shallow trench isolation filled with thermal oxide
US6261966B1 (en) Method for improving trench isolation
KR19990070373A (ko) 반도체장치의 소자격리방법
KR20000075235A (ko) 소자 격리 형성 방법
KR100269623B1 (ko) 반도체장치의 소자격리방법
KR19990000764A (ko) 반도체장치의 소자격리방법
KR980012255A (ko) 반도체장치의 소자분리 방법
KR20050082841A (ko) 선택적 에피택시얼 공정을 이용하는 패턴 형성 방법
JP2001077359A (ja) 半導体装置とその製造方法
JPH09181168A (ja) シリコン半導体基板の製造方法
KR19990081054A (ko) 반도체장치의 소자분리방법
KR20020045271A (ko) 반도체 소자의 소자 분리막 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120418

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee