KR20030017307A

KR20030017307A - 반도체 장치

Info

Publication number: KR20030017307A
Application number: KR1020020018386A
Authority: KR
Inventors: 고이케요시히코; 요시다슈지; 요시다데츠야
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2001-08-24
Filing date: 2002-04-04
Publication date: 2003-03-03
Also published as: TWI317206B; JP4187430B2; JP2003069404A; US20030038673A1; US6621328B2; KR100709535B1

Abstract

본 발명은, 반도체 장치에 있어서, 전원 투입시에 있어서의 부정 신호(不定信號)의 출력을 방지하여, 외부 회로의 오동작을 방지하는 것을 목적으로 한다.

본 발명에 따른 반도체 장치에 있어서, 처리 회로(10b)는 내부 전원 생성 회로(10a)로부터 공급되는 내부 전원의 공급을 받아, 소정의 처리를 실행한다. 출력 회로(10c)는 처리 회로(10b)의 처리 결과를 출력한다. 제어 회로(10d)는, 외부 전원의 공급이 개시된 경우에는, 출력 회로(10c)의 출력 상태가 소정의 상태로 되도록 제어한다. 공급 회로(10e)는 제어 회로(10d)에 대하여 외부 전원을 공급한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치에 관한 것으로서, 특히 외부 전원과, 이 외부 전원과는 전압이 다른 내부 전원에 의해 동작하는 반도체 장치에 관한 것이다.

최근, CPU(Central Processing Unit) 등의 반도체 장치에서는, 고속화와 저소비 전력화를 실현하기 위해서, 종래의 TTL(Transistor Transistor Logic) 등의 인터페이스의 전원 전압인 5V보다도 낮은 전압(예컨대, 1.8V∼3.3V)으로 회로를 동작시키는 경우가 많아지고 있다.

그러나, CPU의 내부 회로는 낮은 전압으로 동작시키지만, 외부 회로는 저비용화를 위해, 종래와 같이 TTL 등의 인터페이스가 사용되고, 전원 전압도 5V를 사용하는 시스템이 적지 않다.

그래서, 시스템 전체의 전원으로서 5V의 전원을 설치하고, CPU 등의 저전압으로 동작하는 반도체 장치에 대해서는, 그 내부에 강압 회로를 설치하여, 필요한 전원 전압을 생성하여 공급하는 방법이 일반적이다.

도 13은, 이러한 종래의 반도체 장치의 일례를 나타낸 도면이다.

도 13에 도시한 바와 같이, 종래의 반도체 장치(1)는, 강압 회로(2), 내부 회로(3), 및 레벨 컨버터(4)에 의해 구성되어 있다.

여기서, 강압 회로(2)는, 외부로부터 공급된 전원 전압 Vcc2(예컨대, 5V)를 강압하여 Vcc1(예컨대, 3.3V)을 생성해, 내부 회로(3) 및 레벨 컨버터(4)에 공급한다.

내부 회로(3)는 예컨대, CPU 등으로서, 강압 회로(2)로부터 공급되는 Vcc1을 전원으로 하여, 각종 연산 처리를 실행한다.

레벨 컨버터(4)는, 내부 회로(3)로부터 출력되는 내부 신호(Vcc1 레벨의 신호)를 외부의 레벨 신호(Vcc2 레벨의 신호)로 변환시켜, 출력 신호로서 반도체 장치(1)의 외부로 출력한다.

도 14는 도 13의 종래예의 동작을 설명하기 위한 타이밍 차트이다. 도 14(A)에 도시한 바와 같이, 반도체 장치(1)에 전원 Vcc2의 공급이 개시되면, Vcc2는 강압 회로(2)와 레벨 컨버터(4)에 공급된다.

강압 회로(2)는 Vcc2를 Vcc1로 강압하는 동작을 행하지만, 도 14(B)에 도시한 바와 같이, 전압이 안정될 때까지는 일정한 시간이 필요하다. 내부 회로(3)는, Vcc1이 안정될 때까지는, 과도 상태가 되고, 그의 출력인 내부 신호(도 14(C) 참조)는 부정(不定)이다. 마찬가지로, 레벨 컨버터(4)도 Vcc1의 공급을 받고 있기 때문에, 그의 전압이 안정될 때까지는 과도 상태가 된다.

그런데, 레벨 컨버터(4)에는 Vcc2가 공급되고 있고, 이 Vcc2는 Vcc1보다도 빠르게 상승하기 때문에, 내부 회로(3)로부터의 출력 신호와, 레벨 컨버터(4)의 내부에서 생성된 신호의 일부는, 출력 신호로서 외부로 출력되는 결과가 된다.

그 결과, 도 14(D)에 도시한 바와 같이, Vcc1가 상승하기 시작하고 나서 전압이 안정되기까지의 기간에 있어서는, 내부 회로(3) 등에서 생성된 부정 출력이출력 신호로서 외부로 출력되어, 외부에 접속되어 있는 회로가 오동작을 일으키는 경우가 있다는 문제점이 있었다.

본 발명은, 이러한 점을 감안하여 이루어진 것으로, 전원 투입시의 오동작을 방지할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.

도 1은 본 발명의 동작 원리를 설명하는 원리도.

도 2는 본 발명의 실시예의 구성예를 나타내는 도면.

도 3은 도 2에 도시한 제1 레벨 컨버터의 상세한 구성예를 나타낸 도면.

도 4는 도 2에 도시한 제2 레벨 컨버터의 상세한 구성예를 나타낸 도면.

도 5는 도 2에 도시한 실시예의 동작을 설명하기 위한 타이밍 차트.

도 6은 도 2에 도시한 제어 회로의 상세한 구성예를 나타낸 도면.

도 7은 도 2에 도시한 제어 회로의 상세한 구성예를 나타낸 도면.

도 8은 도 2에 도시한 제어 회로의 상세한 구성예를 나타낸 도면.

도 9는 본 발명의 다른 실시예의 구성예를 나타낸 도면.

도 10은 본 발명의 다른 실시예의 구성예를 나타낸 도면.

도 11은 본 발명의 다른 실시예의 구성예를 나타낸 도면.

도 12는 본 발명의 다른 실시예의 구성예를 나타낸 도면.

도 13은 종래의 반도체 장치의 구성예를 나타낸 도면.

도 14는 도 13에 도시한 종래의 반도체 장치의 동작을 설명하기 위한 타이밍 차트.

〈도면의 주요 부분에 대한 부호의 설명〉

10 : 반도체 장치

10a : 내부 전원 생성 회로

10b : 처리 회로

10c : 출력 회로

10d : 제어 회로

10e : 공급 회로

20 : 내부 회로

21 : 포트

22, 100 : 제1 레벨 컨버터

22a, 22c, 23a, 23c, 23d, 40, 40-1∼40-n : 인버터

22b, 23b : 레벨 변환 회로

22d, 24 : P 채널 MOS-FET

23, 90 : 제2 레벨 컨버터

23e, 25 : N 채널 MOS-FET

26 : 외부 회로

27 : 제어 회로

50, 76, 77, 88 : NOR 소자

51, 61, 62, 71∼75, 81∼84, 89 : 인버터

60, 70, 80 : 내부 전압 감시 회로

86, 87 : AND 소자

본 발명에서는 상기 과제를 해결하기 위해서, 도 1에 도시한 외부 전원과, 이 외부 전원과는 전압이 다른 내부 전원에 의해 동작하는 반도체 장치(10)로서, 내부 전원 생성 회로(10a)로부터 공급되는 내부 전원의 공급을 받아 소정의 처리를 실행하는 처리 회로(10b)와, 상기 처리 회로(10b)의 처리 결과를 출력하는 출력 회로(10c)와, 상기 외부 전원에 의해 동작하여, 상기 외부 전원의 공급이 개시된 소정 기간동안, 상기 출력 회로(10c)의 출력 상태가 소정의 상태로 되도록 제어하는 제어 회로(10d)와, 상기 제어 회로(10d)에 대하여 외부 전원을 공급하는 공급 회로(10e)를 포함하는 반도체 장치(10)가 공급된다.

여기서, 처리 회로(10b)는 내부 전원 생성 회로(10a)로부터 공급되는 내부 전원의 공급을 받아, 소정의 처리를 실행한다. 출력 회로(10c)는 처리 회로(10b)의 처리 결과를 출력한다. 제어 회로(10d)는 외부 전원의 공급이 개시된 후의 소정 기간동안 출력 회로(10c)의 출력 상태가 소정의 상태로 되도록 제어한다. 공급 회로(10e)는 제어 회로(10d)에 대하여 외부 전원을 공급한다.

이하, 본 발명의 실시예를 도면을 참조하여 설명한다.

도 1은 본 발명의 동작 원리를 설명하는 원리도이다. 도 1에 도시한 바와같이, 본 발명의 반도체 장치(10)는 내부 전원 생성 회로(10a), 처리 회로(10b), 출력 회로(10c), 제어 회로(10d) 및 공급 회로(10e)에 의해 구성되어 있다.

여기서, 내부 전원 생성 회로(10a)는 외부로부터 공급된 외부 전원을 소정의 전압으로 변환시켜 내부 전원으로서 출력한다.

처리 회로(10b)는 내부 전원 생성 회로(10a)로부터 출력되는 내부 전원의 공급을 받아 여러가지 처리를 실행한다.

출력 회로(10c)는 처리 회로(10b)의 처리 결과를 외부로 출력한다.

제어 회로(10d)는, 반도체 장치(10)에 외부 전원의 공급이 개시된 경우에는, 출력 회로(10c)의 출력 상태가 소정의 상태로 되도록 제어한다.

공급 회로(10e)는 제어 회로(10d)에 대하여 외부 전원을 공급한다.

이어서, 이상의 원리도의 동작에 대하여 설명한다.

반도체 장치(10)에 외부 전원의 공급이 개시되면, 공급 회로(10e)는 외부 전원을 제어 회로(10d)에 공급한다.

제어 회로(10d)는 출력 회로(10c)의 출력이 소정의 상태(예컨대, 고 임피던스 상태)로 되도록 제어한다.

이 때, 내부 전원 생성 회로(10a)는 외부 전원의 전압을 강압하여 내부 전원을 생성해 출력한다.

처리 회로(10b)는, 내부 전원 생성 회로(10a)로부터 내부 전원의 공급이 개시되면, 처리 결과를 출력하는 포트로부터 출력 신호를 출력 회로(10c)에 공급한다.

그런데, 내부 전원 생성 회로(10a)는 외부 전원으로부터 기준 전압을 생성하고, 그 기준 전압에 기초하여 내부 전압을 생성하기 때문에, 외부 전원의 전압이 기준 전압에 도달할 때까지는, 내부 전원은 출력되지 않는다. 또한, 외부 전원이 기준 전압에 도달한 경우라도 내부 전원이 안정될 때까지는, 일정한 시간을 필요로 하기 때문에, 외부 전원이 공급되고 나서 처리 회로(10b)에 내부 전원이 공급될 때까지는 일정한 시간이 필요하게 된다.

처리 회로(10b)에 공급되는 내부 전원이 안정될 때까지는, 처리 회로(10b)로부터의 출력은 부정으로 되지만, 출력 회로(10c)는 제어 회로(10d)에 의해 소정의 상태로 되도록 제어되고 있고, 또한, 제어 회로(10d)는 공급 회로(10e)로부터 공급되는 외부 전원에 의해 동작하고 있기 때문에, 부정 출력이 공급되기 전에, 출력 회로(10c)는 소정의 출력 상태로 안정되어 있다. 따라서, 처리 회로(10b)로부터의 부정 출력은 외부로 출력되지 않게 된다.

이상에서 설명한 바와 같이, 본 발명의 반도체 장치(10)에서는, 출력 회로(10c)를 제어 회로(10d)에 의해 소정의 출력 상태로 되도록 제어함과 동시에, 출력 회로(10c)에 대하여 외부 전원을 공급 회로(10e)에 의해 공급하도록 했기 때문에, 내부 전원이 안정되기 전에 출력 회로(10c)를 소정의 출력 상태로 안정되게 할 수 있게 되어, 부정 신호가 출력되는 것을 방지할 수 있다.

이어서, 본 발명의 실시예에 대하여 설명한다.

도 2는 본 발명의 실시예의 구성예를 나타낸 도면이다. 도 2에 도시한 바와 같이, 본 발명의 실시예는, 내부 회로(20), 포트(21), 제1 레벨 컨버터(22), 제2레벨 컨버터(23), P 채널 MOS-FET(Metal Oxide Semiconductor-Field Effect Transistor)(24), N 채널 MOS-FET(25), 외부 회로(26) 및 제어 회로(27)에 의해 구성되어 있다.

여기서, 내부 회로(20)는 예컨대, CPU 등으로서, 반도체 장치의 처리 기능의 핵심을 이루는 회로이다. 또, 내부 회로(20)에는 내부 전원인 Vcc1이 도시하지 않는 내부 전원 생성 회로로부터 공급되고 있다.

포트(21)는 내부 회로(20)의 입출력 포트로서, 예컨대 버퍼 등에 의해 구성되어 있고, 내부 전원 Vcc1이 공급되고 있다.

제1 레벨 컨버터(22)는 포트(21)로부터 출력되는 내부 전원 Vcc1 레벨의 신호를 외부 전원 Vcc2 레벨의 신호로 변환시켜 출력한다. 또한, 전원이 투입된 당초에는, 제어 회로(27)의 제어에 따라서 그 출력을 "H" 상태로 유지한다.

제2 레벨 컨버터(23)는 포트(21)로부터 출력되는 내부 전원 Vcc1 레벨의 신호를 외부 전원 Vcc2 레벨의 신호로 변환시켜 출력한다. 또한, 전원이 투입된 당초에는, 제어 회로(27)의 제어에 따라서 그 출력을 "L" 상태로 유지한다.

P 채널 MOS-FET(24)는, 제1 레벨 컨버터(22)의 출력이 "H"인 경우에는, 차단 상태로 되고, 또한, 제1 레벨 컨버터(22)의 출력이 "L"인 경우에는, 도통 상태로 된다.

N 채널 MOS-FET(25)는, 제2 레벨 컨버터(23)의 출력이 "L"인 경우에는, 차단 상태로 되고, 또한, 제2 레벨 컨버터(23)의 출력이 "H"인 경우에는, 도통 상태로 된다.

외부 회로(26)는, 반도체 장치의 외부에 설치된 회로로서, 외부 전원 Vcc2의 공급을 받고, 또한, P 채널 MOS-FET(24) 및 N 채널 MOS-FET(25)로부터 출력된 출력 신호에 따라서 여러가지 처리를 실행한다.

제어 회로(27)는, 외부로부터 리셋 신호가 공급된 경우에는, 이것을 제1 레벨 컨버터(22) 및 제2 레벨 컨버터(23)에 공급한다. 또, 제어 회로(27)에는 외부 전원 Vcc2가 공급되고 있다.

도 3은 제1 레벨 컨버터(22)의 상세한 구성예이다.

도 3에 도시한 바와 같이, 제1 레벨 컨버터(22)는 인버터(22a), 레벨 변환 회로(22b), 인버터(22c) 및 P 채널 MOS-FET(22d)에 의해 구성되어 있다.

여기서, 인버터(22a)는 내부 전원 Vcc1의 공급을 받고, 입력 신호를 반전하여 출력한다.

레벨 변환 회로(22b)는 인버터(22a)의 출력 신호를 입력받아, 외부 전압 Vcc2 레벨까지 승압하여 출력한다.

인버터(22c)는 외부 전원 Vcc2의 공급을 받고, 레벨 변환 회로(22b)의 출력을 반전하여 출력한다.

P 채널 MOS-FET(22d)는, 리셋 신호가 "L" 상태(액티브 상태(active state), 이하, "활성 상태"라 함)인 경우에는, 도통 상태로 되어, 출력 신호를 강제적으로 "H" 상태로 한다. 또한, 리셋 신호가 "H" 상태인 경우에는, 차단 상태로 되어, 인버터(22c)로부터의 출력 신호를 그대로 출력한다.

도 4는 제2 레벨 컨버터(23)의 상세한 구성예이다.

도 4에 도시한 바와 같이, 제2 레벨 컨버터(23)는 인버터(23a), 레벨 변환 회로(23b), 인버터(23c), 인버터(23d) 및 N 채널 MOS-FET(23e)에 의해 구성되어 있다.

여기서, 인버터(23a)는 내부 전원 Vcc1의 공급을 받고, 입력 신호를 반전하여 출력한다.

레벨 변환 회로(23b)는 인버터(23a)의 출력 신호를 입력받아, 외부 전압 Vcc2 레벨까지 승압하여 출력한다.

인버터(23c)는 외부 전원 Vcc2의 공급을 받고, 레벨 변환 회로(23b)의 출력을 반전하여 출력한다.

인버터(23d)는 외부 전원 Vcc2의 공급을 받고, 리셋 신호를 반전하여 출력한다.

N 채널 MOS-FET(23e)는, 리셋 신호가 "L" 상태(활성 상태)인 경우에는, 인버터(23d)의 출력이 "H" 상태로 되기 때문에, 도통 상태가 되어, 출력 신호를 강제적으로 "L" 상태로 한다. 또한, 리셋 신호가 "H" 상태인 경우에는, 차단 상태로 되어, 인버터(22c)로부터의 출력 신호를 그대로 출력한다.

이어서, 이상의 실시예의 동작에 대하여 설명한다.

도 5는 도 2에 도시하는 실시예의 동작을 설명하는 타이밍 차트이다. 이 도 5(A)에 도시한 바와 같이, 외부 전원 Vcc2의 공급이 개시되면, Vcc2는 제1 레벨 컨버터(22), 제2 레벨 컨버터(23), P 채널 MOS-FET(24) 및 제어 회로(27)에 공급된다.

Vcc2의 공급이 개시되면, Vcc2를 바탕으로 하여 생성되는 리셋 신호(도 5(C) 참조)가 제어 회로(27)에 공급된다. 제어 회로(27)에는, 외부 전원 Vcc2가 공급되고 있기 때문에, 제어 회로(27)는 전원의 투입과 동시에 동작을 개시하여, 제1 레벨 컨버터(22) 및 제2 레벨 컨버터(23)에 대하여 공급하고 있는 리셋 신호를 활성 상태("L" 상태)로 한다(도 5(D) 참조).

여기서, 도 3에 도시한 바와 같이, 제1 레벨 컨버터(22)의 P 채널 MOS-FET(22d)에는, 외부 전원 Vcc2가 공급되고 있기 때문에, 이 P 채널 MOS-FET(22d)는 외부 전원의 공급과 동시에 동작 가능한 상태로 된다. 또한, 리셋 신호도 외부 전원 Vcc2를 바탕으로 생성되기 때문에, 전원이 투입된 초기 단계에서 "L" 상태로 된다. 따라서, 제1 레벨 컨버터(22)의 P 채널 MOS-FET(22d)의 출력은 "H" 상태로 된다(도 5(G) 참조). 그 결과, P 채널 MOS-FET(24)는 차단 상태로 된다.

한편, 제2 레벨 컨버터(23)에 있어서는, 인버터(23d)에도 외부 전원 Vcc2가 공급되고 있기 때문에, N 채널 MOS-FET(23e)는 외부 전원의 공급과 동시에 동작 가능한 상태가 된다. 또한, 전술한 바와 같이, 리셋 신호도 외부 전원 Vcc2을 바탕으로 생성되기 때문에, 전원이 투입된 초기 단계에서 "L" 상태로 된다. 따라서, 제2 레벨 컨버터(23)의 N 채널 MOS-FET(23e)의 출력은 "L" 상태로 된다(도 5(H) 참조). 그 결과, N 채널 MOS-FET(25)는 차단 상태로 된다.

이상의 동작에 의해, P 채널 MOS-FET(24)와, N 채널 MOS-FET(25)는 모두 차단 상태로 되기 때문에, 외부 회로(26)가 접속되어 있는 단자 출력은 고 임피던스 상태로 된다(도 5(I) 참조).

계속해서, 도시하지 않은 내부 전원 생성 회로에서는, 외부 전원 Vcc2이 소정의 임계치를 초과하면, 내부 전원 Vcc1의 생성이 개시되고(도 5(B) 참조), Vcc1이 내부 회로(20), 포트(21), 제1 레벨 컨버터(22) 및 제2 레벨 컨버터(23)에 공급된다.

Vcc1의 공급이 개시되면, 내부 회로(20) 및 포트(21)는 과도 상태로 되고, 포트(21)로부터는 내부 신호(#1) 및 내부 신호(#2)로서 부정 신호가 출력되게 된다(도 5(E), (F) 참조).

이들 부정 신호는 제1 레벨 컨버터(22) 및 제2 레벨 컨버터(23)에 각각 공급되지만, 이들 레벨 컨버터의 출력은 리셋 신호에 의해서 강제적으로 "H" 및 "L"로 되어 있기 때문에, 부정 신호가 입력되더라도 출력은 변화되지 않으며, 그 결과, 외부 회로(26)가 접속되어 있는 단자의 출력 상태는 변화하지 않는다(고 임피던스 상태 그대로이다).

계속해서, 소정의 시간이 경과한 후, 도 5(C)에 도시한 바와 같이, 리셋 신호가 "H" 상태(인액티브 상태(inactive state), 이하, 비활성 상태라 함)로 되면, 제어 회로(27)의 출력도 도 5(D)에 도시한 바와 같이 "H" 상태로 된다.

그 결과, 제1 레벨 컨버터(22)에서는, P 채널 MOS-FET(22d)가 차단 상태로 되기 때문에, 인버터(22c)로부터의 신호가 직접 출력되게 된다.

한편, 제2 레벨 컨버터(23)에서는, 인버터(23d)의 출력이 "H" 상태로 되기 때문에, N 채널 MOS-FET(23e)가 차단 상태로 되고, 인버터(23c)로부터의 신호가 직접 출력되게 된다.

그 결과, 포트(21)로부터 출력되는 내부 신호(#1)(도 5(E) 참조) 및 내부 신호(#2)(도 5(F))가 제1 레벨 컨버터(22) 및 제2 레벨 컨버터(23)에 의해 신호 레벨이 변환된 후, P 채널 MOS-FET(24) 및 N 채널 MOS-FET(25)에 각각 공급된다.

이상의 동작에 의해, 리셋 신호가 "H" 상태로 된 경우에는, 포트(21)로부터 출력되는 내부 신호(#1) 및 내부 신호(#2)에 따른 신호가 외부 회로(26)에 출력되게 된다.

이상에서 설명한 바와 같이, 본 발명의 실시예에 따르면, 제1 레벨 컨버터(22) 및 제2 레벨 컨버터(23)의 출력이 안정될 때까지는, 리셋 신호에 의해 그 출력을 강제적으로 소정의 상태로 유지하도록 했기 때문에, 부정 신호가 외부 회로(26)에 공급되어 오동작이 발생하는 것을 방지할 수 있다.

또, 이상의 실시예에서는, 포트(21)가 1개뿐인 경우에 대해서 설명했지만, 포트가 복수 개 존재하는 경우이더라도 본 발명을 적용할 수 있음은 물론이다. 그와 같은 경우에는, 도 6에 도시하는 제어 회로를 설치함으로써 대응 가능하다.

이 실시예는, 인버터(40) 및 인버터(41-1∼41-n)에 의해 구성되어 있다. 여기서, 인버터(40)는 입력된 리셋 신호를 반전하여 출력한다. 인버터(41-1∼41-n)는 인버터(40)로부터 출력된 신호를 또다시 반전하여 포트(#0∼#n)에 공급한다. 또, 인버터(40) 및 인버터(41-1∼41-n)에는 모두 Vcc2가 공급되고 있다.

이러한 실시예에 따르면, 반도체 장치가 복수의 포트를 갖는 경우이더라도 본 발명을 적용할 수 있게 되고, 그 결과, 전술한 바와 같이, 외부 회로의 오동작을 방지할 수 있게 된다.

도 7은 제어 회로(27)의 또 다른 구성예를 나타낸 도면이다. 도 7에 도시하는 예에서는, 제어 회로(27)는 NOR 소자(50) 및 인버터(51)에 의해 구성되어 있고, NOR 소자(50)에는 리셋 신호와, 싱글 칩 모드 신호가 입력되어 있다.

여기서, 싱글 칩 모드란, 내부 회로(20)가 외부 회로(26)와는 독립적으로 동작하는 모드를 가리키며, 싱글 칩 모드 신호란, 내부 회로(20)를 싱글 칩 모드로 동작시키는 경우에는 "L" 상태로 되는 신호이다.

이 실시예에서는, 싱글 칩 모드 신호가 "L" 상태인 경우, 즉, 내부 회로(20)가 싱글 칩 모드로 동작하고 있는 경우에만, 리셋 신호가 인버터(51)에 전송된다. 따라서, 싱글 칩 모드로 동작하고 있는 경우에 있어서, 리셋 신호가 활성 상태로 되면, 외부 회로(26)가 접속되어 있는 단자가 고 임피던스 상태로 된다.

이러한 구성에 의하면, 내부 회로(20)가 독립적으로 동작하는 싱글 칩 모드시에는, 리셋 신호가 활성 상태로 되는 동시에, 외부 회로(26)가 접속되어 있는 단자가 고 임피던스 상태로 되기 때문에, 부정 신호가 출력되어 외부 회로(26)가 오동작하는 것을 방지할 수 있다.

이상의 실시예에서는, 제어 회로(27)는 리셋 신호에 따라서 제1 레벨 컨버터(22) 및 제2 레벨 컨버터(23)를 제어하도록 했지만, 내부 전원 Vcc1의 상태에 따라서 이들을 제어하는 것도 가능하다.

도 8은 내부 전원 Vcc1에 따라서 동작하는 제어 회로의 구성예를 나타낸 도면이다. 이 실시예는 내부 전압 감시 회로(60), 인버터(61) 및 인버터(62)에 의해 구성되어 있다.

내부 전압 감시 회로(60)는 Vcc2를 전원으로 하여 동작하며, Vcc1이 규정 전압(임계치)에 도달한 경우에는, 그 출력 신호를 "H" 상태로 하고, 그 이외의 경우에는 "L"을 출력한다.

인버터(61, 62)는 Vcc2를 전원으로 하여 동작하며, 내부 전압 감시 회로(60) 및 인버터(61)의 출력을 각각 반전하여 출력한다.

이어서, 이상의 실시예의 동작에 대하여 설명한다.

우선, 외부 전원 Vcc2의 공급이 개시되면, 내부 전압 감시 회로(60)는 내부 전원 Vcc1의 전압 감시를 개시한다. 이 때, 내부 전압 감시 회로(60)는 출력 신호를 "L" 상태로 한다. 그리고, Vcc1이 소정의 임계치를 초과하는 경우에는, 출력 신호를 "H" 상태로 한다.

내부 전압 감시 회로(60)의 출력은 인버터(61, 62)에서 각각 반전되어 출력되기 때문에, 내부 전압 감시 회로(60)의 출력 신호가 "L" 상태인 경우에는, 제1 레벨 컨버터(22)의 출력은 "H" 상태로 되고, 또한, 제2 레벨 컨버터(23)의 출력은 "L" 상태로 되기 때문에, 외부 회로(26)가 접속되어 있는 단자는 고 임피던스 상태로 된다.

Vcc1이 소정의 임계치를 초과하는 경우에는, 내부 전압 감시 회로(60)의 출력은 "H" 상태로 되고, 그 결과, 제1 레벨 컨버터(22)의 P 채널 MOS-FET(22d) 및 제2 레벨 컨버터(23)의 N 채널 MOS-FET(23e)는 모두 차단 상태로 되며, 인버터(22c) 및 인버터(23c)의 출력이 그대로 출력되게 된다. 그 결과, 외부 회로(26)에는 포트(21)로부터 출력된 신호가 공급되게 된다.

이와 같이, 외부 전원 Vcc2으로 동작하는 내부 전압 감시 회로(60)를 설치하고, 내부 전원 Vcc1이 규정 전압에 도달하는 동안까지 제1 레벨 컨버터(22) 및 제2 레벨 컨버터(23)를 제어하도록 했기 때문에, 부정 출력이 외부 회로(26)에 공급되어 오동작하는 것을 방지할 수 있게 된다.

도 9는 도 7에 도시하는 실시예와, 도 8에 도시하는 실시예를 통합한 실시예이다. 이 실시예는 내부 전압 감시 회로(70), 인버터(71), 인버터(72∼75), NOR 소자(76, 77)에 의해 구성되어 있다. 또, 도면 중에 도시하는 회로 및 소자에는 모두 외부 전원 Vcc2이 공급되고 있다.

내부 전압 감시 회로(70)는 도 8에 도시하는 내부 전압 감시 회로(60)와 동일한 회로 구성으로 되어 있고, 동일한 동작을 행한다.

인버터(71)는 내부 전압 감시 회로(70)의 출력 신호를 반전하여 NOR 소자(77)에 공급한다.

인버터(72)는 싱글 칩 모드 신호를 반전하여 인버터(73)에 공급한다. 인버터(73)는 인버터(72)의 출력 신호를 반전하여 NOR 소자(76)에 공급한다.

인버터(74)는 리셋 신호를 반전하여 인버터(75)에 공급한다. 인버터(75)는 인버터(74)의 출력 신호를 반전하여 NOR 소자(76)에 공급한다.

NOR 소자(76)는 인버터(73)와 인버터(75)의 출력의 반전 논리합을 연산하여 출력한다.

NOR 소자(77)는 인버터(71)와 NOR 소자(76)의 출력의 반전 논리합을 연산하여 출력한다.

이어서, 이상의 실시예의 동작에 대하여 설명한다.

전원이 투입되어 전원 전압 Vcc2의 공급이 개시되면, 내부 전압 감시 회로(70)는 Vcc1이 규정 전압에 도달하였는지 여부를 판정하고, 규정 전압에 도달한 경우에는, 그의 출력을 "H" 상태로 하고, 그 이외의 경우에는, 출력을 "L" 상태로 한다. 그 결과, 인버터(71)의 출력은, Vcc1이 규정 전압을 초과하는 경우에는, "L"로 되고, 그 이외의 경우에는 "H"로 된다.

NOR 소자(76)의 출력은, 싱글 칩 모드가 활성 상태인 경우("L"인 경우)이고 리셋 신호가 활성 상태인 경우("L"인 경우)에는, "H" 상태로 되고, 그 이외의 경우에는 "L" 상태로 된다.

따라서, NOR 소자(77)의 출력은, Vcc1이 규정 전압에 도달함과 동시에, 싱글 칩 모드 신호 또는 리셋 신호가 비활성(inactive)인 경우에는, "H" 상태로 되며, 그 이외의 경우에는 "L" 상태로 된다.

환언하면, 내부 전원 Vcc1이 규정 전압에 도달할 때까지는, 제1 레벨 컨버터(22) 및 제2 레벨 컨버터(23)는 강제적으로 초기화되고, Vcc1이 안정된 후는, 싱글 칩 모드임과 동시에, 리셋 신호가 활성 상태로 된 경우에만, 제1 레벨 컨버터(22) 및 제2 레벨 컨버터(23)가 초기화되게 된다.

이상의 실시예에 의하면, 내부 전원 Vcc1이 안정될 때까지는, 외부 회로(26)가 접속된 단자의 상태를 강제적으로 소정의 상태(고 임피던스 상태)로 유지하고, 내부 전원 Vcc1이 안정된 후에는, 싱글 칩 모드에 있어서 리셋 신호가 활성 상태로 된 경우에만, 전술한 단자의 상태를 강제적으로 소정의 상태로 유지할 수 있게 된다.

도 10은, 내부 전원 Vcc1이 안정될 때까지는, 외부로부터의 리셋 신호에 의한 리셋을 받아들이고, 내부 전원 Vcc1이 안정된 후에는, 내부 리셋 신호에 의한 리셋만을 받아들이는 실시예이다.

도 10에 도시하는 실시예는, 내부 전압 감시 회로(80), 인버터(81, 82), 인버터(83, 84), 레벨 컨버터(85), AND 소자(86, 87), NOR 소자(88) 및 인버터(89)에 의해 구성되어 있다.

내부 전압 감시 회로(80)는 외부 전원 Vcc2를 전원으로 하고, 내부 전원 Vcc1이 규정 전압에 도달하였는지의 여부를 감시하며, 규정 전압에 도달한 경우에는 "H"를 출력하고, 그 이외의 경우에는 "L"을 출력한다.

인버터(81)는 내부 전압 감시 회로(80)의 출력 신호를 반전하여, 인버터(82) 및 AND 소자(86)에 공급한다.

인버터(82)는 인버터(81)의 출력 신호를 반전하여, AND 소자(87)에 공급한다.

인버터(83)는 리셋 신호를 반전하여 인버터(84)에 공급한다. 인버터(84)는 인버터(83)의 출력 신호를 반전하여, AND 소자(86)에 공급한다.

레벨 컨버터(85)는 내부 전원 Vcc1 레벨의 내부 리셋 신호를 외부 전원 Vcc2 레벨 신호로 변환하여 AND 소자(87)에 공급한다.

AND 소자(86)는 인버터(81)의 출력과, 인버터(84)의 출력과의 논리곱을 연산하여, 연산 결과를 NOR 소자(88)에 공급한다.

AND 소자(87)는 인버터(82)의 출력과, 레벨 컨버터(85)의 출력과의 논리곱을 연산하여, 연산 결과를 NOR 소자(88)에 공급한다.

NOR 소자(88)는 AND 소자(86)의 출력과, AND 소자(87)의 출력과의 반전 논리합을 연산하여, 연산 결과를 인버터(89)에 공급한다.

인버터(89)는 NOR 소자(88)의 출력 신호를 반전하여, 제1 레벨 컨버터(22) 및 제2 레벨 컨버터(23)에 공급한다.

이어서, 이상의 실시예의 동작에 대하여 설명한다.

전원이 투입되어 외부 전원 Vcc2의 공급이 개시되면, 내부 전압 감시 회로(80)는 내부 전원 Vcc1이 규정 전압에 도달하였는지의 여부를 감시하고, 규정 전압에 도달하지 않은 경우에는, "L"을 출력하고, 또한, 규정 전압에 도달한 경우에는, "H"를 출력한다.

만일, 내부 전원 Vcc1이 규정 전압에 아직 도달하지 않았다고 한다면, 인버터(81)의 출력은 "H"이며, 또한, 인버터(82)의 출력은 "L"이기 때문에, AND 소자(87)의 출력은 레벨 컨버터(85)의 출력 여하에 관계없이 "L"이며, AND 소자(86)의 출력은, 리셋 신호가 활성 상태인 경우에는 "L" 이며, 그 이외의 경우에는 "H"로 된다. NOR 소자(88) 및 인버터(89)는 전체로서 OR 소자를 구성하고 있기 때문에, 내부 리셋 신호의 상태와는 관계없이, 인버터(89)로부터는, 리셋 신호가 "L"인 경우에는 "L"이 출력되고, 그 이외의 경우에는 "H"가 출력된다.

환언하면, 내부 전원 Vcc1이 규정 전압에 도달하지 않은 경우에는, 내부 리셋 신호에 관계없이, 리셋 신호가 활성 상태로 된 경우에는, 제1 레벨 컨버터(22)및 제2 레벨 컨버터(23)에는 "L"이 입력되고, 이들 출력이 강제적으로 소정 상태로 된다.

이어서, 내부 전원 Vcc1이 규정 전압에 도달하였다고 한다면, 내부 전압 감시 회로(80)의 출력은 "H" 상태가 되기 때문에, 인버터(81)의 출력은 "L"로 되고, 또한, 인버터(82)의 출력은 "H" 상태로 된다.

인버터(81)의 출력이 "L" 상태로 되면, AND 소자(86)의 출력은 리셋 신호에 관계없이 항상 "L" 상태가 된다.

한편, 인버터(82)의 출력은 "H" 상태로 되기 때문에, AND 소자(87)의 출력은 레벨 컨버터(85)의 출력이 "H"인 경우에는 "H" 상태로 되고, 레벨 컨버터(85)의 출력이 "L"인 경우에는 "L" 상태로 된다.

따라서, 내부 전원 Vcc1이 규정 전압에 도달한 경우에는, 리셋 신호는 무시되고, 내부 리셋 신호에 의해서만 제1 레벨 컨버터(22) 및 제2 레벨 컨버터(23)의 출력을 소정 상태로 초기화할 수 있다.

이상을 정리하면, 도 10에 도시하는 실시예에서는, 내부 전원 Vcc1이 규정 전압에 도달하지 않은 경우(전원 투입 직후)에는, 외부로부터의 리셋 신호에 의해 반도체 장치를 리셋할 수 있다. 또한, 내부 전원 Vcc1이 규정 전압에 도달한 경우에는, 내부 리셋 신호에 의해서만 반도체 장치를 리셋할 수 있게 된다.

또한, 이상의 실시예에서는, 리셋 신호가 입력된 경우 등에는, 반도체 장치의 출력 단자를 고 임피던스 상태로 하도록 했지만, 예컨대, "H" 상태, 또는, "L" 상태로 하는 것도 가능하다.

도 11은 리셋 신호가 활성 상태로 된 경우에는 그 출력이 "H"로 되는 실시예의 일례를 도시한 도면이다.

도 11의 예에서는, 도 2의 경우와 비교하였을 때, 제1 레벨 컨버터(22)가 제2 레벨 컨버터(90)로 치환되어 있다. 그 이외의 구성은, 도 2의 경우와 동일하다. 또한, 도 11에 있어서, 도 2의 경우와 대응하는 부분에는 동일한 부호를 붙였기 때문에, 그의 설명은 생략한다.

이 실시예에서는, 리셋 신호가 활성 상태("L" 상태)로 되면, 제2 레벨 컨버터(90) 및 제2 레벨 컨버터(23)의 출력은 모두 "L" 상태로 되기 때문에, P 채널 MOS-FET(24)는 도통 상태로 되고, 또한, N 채널 MOS-FET(25)는 차단 상태로 된다. 따라서, 외부 회로(26)가 접속되어 있는 단자의 출력은 "H" 상태로 된다.

이상의 실시예에 따르면, 리셋 신호가 활성 상태로 된 경우에는, 반도체 장치의 출력을 "H" 상태로 강제적으로 설정할 수 있게 된다.

도 12는 리셋 신호가 활성 상태로 된 경우에는 그 출력이 "L"로 되는 실시예의 일례를 도시한 도면이다.

도 12의 예에서는, 도 2의 경우와 비교하였을 때, 제2 레벨 컨버터(23)가 제1 레벨 컨버터(100)로 치환되어 있다. 그 이외의 구성은, 도 2의 경우와 동일하다. 또한, 도 12에 있어서, 도 2의 경우와 대응하는 부분에는 동일한 부호를 붙였기 때문에, 그의 설명은 생략한다.

이 실시예에서는, 리셋 신호가 활성 상태("L" 상태)로 되면, 제1 레벨 컨버터(22) 및 제1 레벨 컨버터(100)의 출력은 모두 "H" 상태로 되기 때문에, P 채널MOS-FET(24)는 차단 상태로 되고, 또한, N 채널 MOS-FET(25)는 도통 상태로 된다. 따라서, 외부 회로(26)가 접속되어 있는 단자의 출력은 "L" 상태로 된다.

이상의 실시예에 따르면, 리셋 신호가 활성 상태로 된 경우에는, 반도체 장치의 출력을 "L" 상태로 강제적으로 설정할 수 있게 된다.

또한, 이상의 실시예에서는, 도 1에 도시하는 출력 회로(10c)가 레벨 컨버터 인 경우에 대해서 설명했지만, 본 발명은 이러한 경우에만 한정되는 것이 아님은 물론이다.

또한, 이상의 실시예에서는, 내부 전원이 Vcc1의 1 종류인 경우에 대해서만 설명했지만, 내부 전원이 복수개 존재하는 경우이더라도 본 발명을 적용할 수 있음은 물론이다.

더욱이, 이상의 실시예에서는, 반도체 장치에는 외부 전원 Vcc2만이 공급되고, 반도체 장치가 내부 전원 Vcc1을 외부 전원 Vcc2에 기초하여 생성하도록 했지만, 내부 전원 Vcc1도 외부로부터 공급되도록 하여도 됨은 물론이다.

(부기 1) 외부 전원과, 이 외부 전압과는 전압이 다른 내부 전원에 의해 동작하는 반도체 장치로서,

상기 내부 전원에 의해 동작하여 소정의 처리를 실행하는 처리 회로와,

상기 처리 회로의 처리 결과를 출력하는 출력 회로와,

상기 외부 전원에 의해 동작하여, 상기 외부 전원의 공급이 개시된 후의 소정 기간동안 상기 출력 회로의 출력 상태가 소정의 상태로 되도록 제어하는 제어 회로와,

상기 제어 회로에 대하여 상기 외부 전원을 공급하는 공급 회로를 포함하는 반도체 장치.

(부기 2) 부기 1에 있어서, 상기 외부 전원으로부터 상기 내부 전원을 생성하는 내부 전원 생성 회로를 더 포함하는 것인 반도체 장치.

(부기 3) 부기 1에 있어서, 상기 출력 회로는 레벨 컨버터로서, 상기 처리 회로로부터 출력된 상기 내부 전원 레벨의 신호를 상기 외부 전원 레벨의 신호로 변환시키는 것인 반도체 장치.

(부기 4) 부기 1에 있어서, 상기 제어 회로는 상기 출력 회로의 출력을 강제적으로 "H" 상태로 하는 것인 반도체 장치.

(부기 5) 부기 1에 있어서, 상기 제어 회로는 상기 출력 회로의 출력을 강제적으로 "L" 상태로 하는 것인 반도체 장치.

(부기 6) 부기 1에 있어서, 상기 제어 회로는 상기 출력 회로의 출력을 강제적으로 고 임피던스 상태로 하는 것인 반도체 장치.

(부기 7) 부기 1에 있어서, 상기 제어 회로는 상기 외부 전원에 의해 생성되는 리셋 신호에 따라서 상기 출력 회로를 제어하는 것인 반도체 장치.

(부기 8) 부기 7에 있어서, 상기 제어 회로는, 상기 처리 회로가 소정의 동작 모드인 경우에만, 상기 리셋 신호에 따라서 상기 출력 회로를 제어하는 것인 반도체 장치.

(부기 9) 부기 7에 있어서, 상기 제어 회로는, 상기 내부 전원의 공급이 일단 안정된 후에는, 상기 리셋 신호를 무시하는 것인 반도체 장치.

(부기 10) 부기 9에 있어서, 상기 제어 회로는, 상기 내부 전원의 공급이 일단 안정된 후에도, 내부의 리셋 신호가 공급된 경우에는, 상기 출력 회로의 출력 상태를 제어하는 것인 반도체 장치.

(부기 11) 부기 1에 있어서, 상기 제어 회로는, 상기 내부 전원이 규정 전압에 도달하는 기간동안, 상기 출력 회로를 제어하는 것인 반도체 장치.

(부기 12) 부기 1에 있어서, 상기 제어 회로는, 상기 처리 회로가 소정의 동작 모드인 경우에만, 상기 출력 회로를 제어하는 것인 반도체 장치.

(부기 13) 부기 1에 있어서, 상기 내부 전원이 규정 전압에 도달하지 않은 경우는, 상기 출력 회로를 무조건 제어하고, 상기 내부 전원이 규정 전압에 도달한 경우에는, 상기 처리 회로가 소정의 동작 모드이고 상기 외부 전원에 의해 생성되는 리셋 신호가 입력된 경우에 한해서, 상기 출력 회로의 출력 상태를 제어하는 것인 반도체 장치.

이상 설명한 바와 같이, 본 발명에서는, 외부 전원과, 이 외부 전원과는 전압이 다른 내부 전원에 의해 동작하는 반도체 장치로서, 내부 전원에 의해 동작하여 소정의 처리를 실행하는 처리 회로와, 처리 회로의 처리 결과를 출력하는 출력 회로와, 외부 전원에 의해 동작하여, 외부 전원의 공급이 개시된 후의 소정 기간동안, 출력 회로의 출력 상태가 소정의 상태로 되도록 제어하는 제어 회로와, 제어 회로에 대하여 외부 전원을 공급하는 공급 회로를 설치하도록 했기 때문에, 전원이 투입된 경우에, 부정 신호가 출력되어 외부 회로가 오동작하는 것을 방지할 수 있다.

Claims

외부 전원과, 이 외부 전압과는 전압이 다른 내부 전원에 의해 동작하는 반도체 장치로서,

상기 내부 전원에 의해 동작하여, 소정의 처리를 실행하는 처리 회로와,

상기 처리 회로의 처리 결과를 출력하는 출력 회로와,

상기 외부 전원에 의해 동작하여, 상기 외부 전원의 공급이 개시된 후의 소정 기간동안, 상기 출력 회로의 출력 상태가 소정의 상태로 되도록 제어하는 제어 회로와,

상기 제어 회로에 대해 상기 외부 전원을 공급하는 공급 회로를 포함하는 반도체 장치.
제1항에 있어서, 상기 외부 전원으로부터 상기 내부 전원을 생성하는 내부 전원 생성 회로를 더 포함하는 것인 반도체 장치.
제1항에 있어서, 상기 출력 회로는 레벨 컨버터로서, 상기 처리 회로로부터 출력된 상기 내부 전원 레벨의 신호를 상기 외부 전원 레벨의 신호로 변환시키는 것인 반도체 장치.
제1항에 있어서, 상기 제어 회로는 상기 출력 회로의 출력을 강제적으로 "H"상태로 하는 것인 반도체 장치.
제1항에 있어서, 상기 제어 회로는 상기 출력 회로의 출력을 강제적으로 "L" 상태로 하는 것인 반도체 장치.
제1항에 있어서, 상기 제어 회로는 상기 출력 회로의 출력을 강제적으로 고 임피던스 상태로 하는 것인 반도체 장치.
제1항에 있어서, 상기 제어 회로는 상기 외부 전원에 의해 생성되는 리셋 신호에 따라서 상기 출력 회로를 제어하는 것인 반도체 장치.
제7항에 있어서, 상기 제어 회로는, 상기 처리 회로가 소정의 동작 모드인 경우에만, 상기 리셋 신호에 따라서 상기 출력 회로를 제어하는 것인 반도체 장치.
제1항에 있어서, 상기 제어 회로는, 상기 내부 전원이 규정 전압에 도달하기까지의 기간동안, 상기 출력 회로를 제어하는 것인 반도체 장치.
제1항에 있어서, 상기 제어 회로는, 상기 처리 회로가 소정의 동작 모드인 경우에만, 상기 출력 회로를 제어하는 것인 반도체 장치.