KR20030015135A - 펄스폭 변조 증폭기에 있어서의 트랜지스터를 위한 전류검출 및 과전류 보호 - Google Patents

펄스폭 변조 증폭기에 있어서의 트랜지스터를 위한 전류검출 및 과전류 보호 Download PDF

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Abstract

스위칭 트랜지스터(P1, N1)를 이용하여 부하에 소정의 부하전류(IL)를 공급하도록 하는 스위칭 회로(1)에 적용될 수 있는 전류 검출 회로는 온될 스위칭 트랜지스터의 단자 전압(VP1, VN1)을 일시적으로 유지하는 샘플홀드용 캐패시터(C2, C3)와, 상기 스위칭 트랜지스터와 샘플 홀드용 캐패시터 사이에 삽입되어 상기 스위칭 트랜지스터의 ON-타이밍과 동기하여 온되도록 제어되는 스위치(31, 32)를 포함하며, 상기 샘플 홀드용 캐패시터의 충전전압은 검출전압(VS1, VS2)으로서 검출된다. 과전류 검출 회로는 상기 검출 전압이 기준 전압(VREF)을 초과하면 상기 스위칭 트랜지스터가 강제적으로 오프되는 방식으로 구성된다. 상기 스위칭 회로는 교대로 온 또는 오프되는 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)의 쌍을 이용하는 펄스폭 변조(PWM) 증폭기에 해당될 수 있다.

Description

펄스폭 변조 증폭기에 있어서의 트랜지스터를 위한 전류 검출 및 과전류 보호{CURRENT DETECTION AND OVERCURRENT PROTECTION FOR TRANSISTORS IN PULSE-WIDTH MODULATION AMPLIFIER}
LSI 칩 및 ICs에 제공되는 펄스폭 변조(PWM) 증폭기의 출력단에 설치되는 스위칭 트랜지스터를 통해 흐르는 전류를 검출하는 전류 검출방법 및 회로에 관한 것이다. 또한, 본 발명은 PWM 증폭기의 스위칭 트랜지스터를 통해 흐르는 비정상적으로 높은 전류에 대한 과전류 보호에 관한 것이다.
(관련기술의 설명)
LSI 칩 및 ICs에 제공되는 PWM 증폭기등의 스위칭 회로의 출력단에 설치된 스위칭 트랜지스터를 통해 흐르는 전류를 검출할 필요가 있다. 스위칭 트랜지스터에 직렬로 저항을 삽입함으로써 전류 검출이 실현된다. 대안으로, ICs의 배선저항을 이용하여 전류검출이 실현된다.
그러나, 전류 검출은 통상 '전류검출' 저항의 사용으로 인해 전력손실을 유발한다. 전류검출이 ICs의 배선저항을 이용하여 실현될지라도 와이어 치수의 분산으로 인해 배선저항이 항상 양호한 정밀도로 규정될 수 없기 때문에 전류검출을 정확히 수행하기가 매우 어렵다.
본 발명의 목적은 전력손실을 유발함이 없이 전류검출을 정확히 수행할 수 있는 전류 검출방법 및 회로를 제공하는데 있다.
본 발명의 다른 목적은 LSI 칩 및 ICs에 사용하기 위한 PWM 증폭기의 출력단에 설치된 스위칭 트랜지스터를 통해 흐르는 비정상적으로 높은 전류에 대한 과전류 보호를 제공하는데 있다.
본 발명의 전류 검출회로는 스위칭 트랜지스터를 사용하는 스위칭회로에 적용되어 소정의 부하 전류를 저역필터를 통해 부하(예컨대, 스피커)에 제공하도록 한다. 전류 검출회로는 온되는 스위칭 트랜지스터의 단자 전압을 일시적으로 유지하는 샘플 홀드용 캐패시터와, 상기 스위칭 트랜지스터와 샘플홀드용 캐패시터 사이에 삽입되어 상기 스위칭 트랜지스터의 ON-타이밍과 동기하여 온되도록 제어되는 아날로그 스위치를 포함하며, 상기 샘플 홀드용 캐패시터의 충전전압은 검출전압(VS1, VS2)으로서 검출된다. 전류 검출회로는 고유 저항 및 원하지 않는 전력손실을 유발하는 소자들을 필요로하지 않기 때문에 고 정밀도로 전류를 검출할 수 있다.
과전류 보호회로는 검출전압이 미리설정된 기준 전압을 초과하면 스위칭 트랜지스터가 강제적으로 오프되는 방식으로 구성될 수 있다.
상기 스위칭회로는 교대로 온 또는 오프되는 PMOS 트랜지스터 및 NMOS 트랜지스터의 쌍을 이용하여 상기 부하전류가 이들 트랜지스터의 드레인 사이의 접점으로부터 인출되도록 하는 펄스폭 변조(PWM) 증폭기에 해당될 수 있다.
도 1은 본 발명의 바람직한 실시예에 의한 펄스폭 변조(PWM) 증폭기의 구성을 도시하는 회로도,
도 2는 PWM 증폭기에 있어서의 스위칭 트랜지스터들 사이의 접점에서의 전압 변화를 나타내는 파형과, 저역필터를 통해 PWM 증폭기로부터 출력된 부하 전류(IL)를 나타내는 파형을 도시하는 도면,
도 3은 PWM 증폭기에 있어서의 스위칭 트랜지스터들과 관련하여 설치된 전류 검출회로를 도시하는 회로도,
도 4A는 PMOS 트랜지스터의 단자 전압의 변화를 나타내는 파형도,
도 4B는 PMOS 트랜지스터를 통해 흐르는 전류 변화를 나타내는 파형도,
도 4C는 PMOS 트랜지스터와 관련하여 설치된 아날로그 스위치를 제어하는 제 1 제어신호(VCONT1)의 변화를 나타내는 파형도,
도 4D는 PMOS 트랜지스터와 관련하여 설치된 캐패시터의 주기적인 충전 및 방전 동작에 의해 유발된 검출 전압(VS1)의 변화를 나타내는 파형도,
도 5는 PMOS 트랜지스터와 관련하여 설치된 과전류 보호회로의 구성을 도시하는 도면,
도 6A는 도 5에 도시된 PMOS 트랜지스터의 단자 전압(VP1) 변화를 나타내는 파형도,
도 6B는 도 5에 도시된 PMOS 트랜지스터와 관련하여 설치된 캐패시터에 의해 검출된 검출 전압(VS1)의 변화를 나타내는 파형도,
도 6C는 도 5에 도시된 비교기의 출력을 도시하는 도면,
도 6D는 도 5에 도시된 제어회로의 출력을 도시하는 도면,
도 6E는 도 5에 도시된 아날로그 스위치를 주기적으로 온 및 오프시키기 위한 제어신호의 변화를 나타내는 파형도,
도 7은 PMOS 트랜지스터 및 NMOS 트랜지스터와 각각 관련하여 설치된 릴레이 접촉을 이용하는 과전류 보호회로의 변형예를 도시하는 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : PWM 증폭기2 : 신호원
3 : 저역필터10 : 삼각파 발생회로
11, 50 : 비교기P1 : PMOS 트랜지스터
N1 : NMOS 트랜지스터C2, C3 : 샘플홀드용 캐패시터
30, 60 : 제어회로31, 32 : 아날로그 스위치
33, 34 : 버퍼 증폭기
본 발명의 목적, 실시형태를 도면을 참조하여 보다 상세히 설명하기로 한다.
도 1은 본 발명의 바람직한 실시예에 의한 스위칭 회로의 예인 펄스폭변조(PWM) 증폭기의 전체 구성을 도시한다. 도 1에 도시된 PWM 증폭기에 있어서 삼각파 발생회로(10)는 비교기(11)에서의 신호원(2)으로부터 출력된 음성신호등의 입력신호와 비교되는, PWM 증폭기(1)를 위한 기준 신호로서 삼각파 신호를 발생한다. 비교기(11)의 출력은 인버터(12)에서 파형정형되며, 그 출력은 인버터(13)와 스위칭 트랜지스터(P1, N1)가 뒤따르는 '직렬' 인버터(14, 15)에 전달된다. 즉, 인버터(13)는 비교기(11)의 정위상 신호를 PMOS 트랜지스터(P1)를 향해 제공하는 반면(여기서 'PMOS'는 'P-채널 금속산화물 반도체'를 의미한다), 직렬 인버터(14, 15)는 비교기(11)의 부위상 신호를 NMOS 트랜지스터(N1)를 향해 제공한다(여기서, 'NMOS'는 'N-채널 금속산화물 반도체'를 의미한다). 다이오드(D1) 및 저항(R1)으로 이루어진 병렬회로는 PMOS 트랜지스터(P1)의 ON-타이밍을 지연하는 지연회로로서 작용한다. 유사하게, 다이오드(D2) 및 저항(R2)으로 이루어진 병렬회로는 NMOS 트랜지스터(N1)의 ON-타이밍을 지연하는 지연회로로서 작용한다. PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)는 PWM 증폭기(1)에서 상이한 타입의 출력을 제공하는 스위칭 트랜지스터로서 작용한다.
특히, PMOS 트랜지스터(P1)의 소오스는 정 소오스 전압(+Vdd)과 접속되는 반면, NMOS 트랜지스터(N1)의 소오스는 부 소오스 전압(-Vdd)과 접속된다. 또한, PMOS 트랜지스터(P1)의 드레인과 NM0S 트랜지스터(N1)의 드레인은 인덕터(또는 인덕턴스)(L1) 및 캐패시터(또는 캐패시턴스)(C1)으로 이루어지는 저역필터(3)를 통해 출력단자(20)에 접속되는 점 'A'에 함께 접속된다. 실제로, 스피커(도시안됨)는 부하로서 출력점(20)에 접속된다.
PWM 증폭기(1)에 있어서 비교기(11)는 삼각파 발생회로(10)의 삼각파 신호와 신호원(2)의 입력신호를 비교하여 펄스폭이 입력신호의 레벨에 응답하여 변화하는 펄스로 이루어진 펄스폭 변조(PWM) 신호를 형성한다. 비교기(11)로부터 출력된 PWM 신호는 인버터(12)에 의해서 반전되며, 파형정형된다. 인버터(12)의 반전된 출력은 인버터(13), 다이오드(D1) 및 저항(R1)을 통해 PMOS 트랜지스터(P1)의 게이트에 제공된다. 또한, 인버터(12)의 반전된 출력은 인버터(14, 15), 다이오드(D2) 및 저항(R2)을 통해 NMOS 트랜지스터(N1)의 게이트에 제공된다.
상기 삼각파 신호 및 입력신호의 비교를 통해 상기 PWM 신호를 형성하는 PWM 증폭기(1)에 있어서 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)는 서로 동기하여 교대로 온 또는 오프된다. 즉, NMOS 트랜지스터(N1)는 PWM 신호에 응답하여 온되는 PMOS 트랜지스터(P1)의 ON-타이밍시에 거의 자동적으로 오프된다. 또한, NMOS 트랜지스터(N1)는 PWM 신호에 응답하여 오프되는 PMOS 트랜지스터(P1)의 OFF-타이밍시에 거의 자동적으로 온된다. 요컨대, PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)는 PWM 신호에 응답하여 교대로 온 또는 오프된다. 이와 같은 트랜지스터(P1, N1)사이의 교대 스위칭은 비교기(11)가 삼각파 신호 및 입력신호에 의거하여 PWM 신호를 형성하여 출력하는 한 반복된다.
도 2는 PMOS 트랜지스터(P1)의 드레인과 NMOS 트랜지스터(N1)의 드레인 사이의 접점(A)에서 측정된 전위 변화를 도시한다. 즉, 정 소오스 전압(+Vdd)과 부 소오스 전압(-Vdd) 사이의 범위에서 접속점(A)의 전위는 주기적으로 변화한다. 접속점(A)의 전위 변화에 응답하여 저역필터(3)를 통해 출력단(20)에 출력되는 부하 전류(IL)는 저역필터(3)의 캐패시터(C1) 충전 및 방전동작으로 인해 변화한다.
도 3은 도 1에 도시된 PWM 증폭기에 적용된 전류 검출회로의 구성을 도식적으로 나타내며, 여기서 도 1과 동일한 부분은 동일참조부호 및 기호를 붙인다. 특히, PWM 증폭기(1)가 트랜지스터(P1 또는 N1)을 통해 부하에 부하전류를 제공하면 제 1 전류 검출회로는 PMOS 트랜지스터(P1)를 통해 흐르는 전류를 검출하도록 설치되며, 제 2 전류 검출회로는 NMOS 트랜지스터(N1)를 통해 흐르는 전류를 검출하도록 설치된다.
상기 두 전류 검출회로는 단일 제어회로(30)에 의해서 제어된다. 특히, 제 1 전류 검출회로는 샘플 홀드용 캐패시터(C2), 아날로그 스위치(31) 및 버퍼 증폭기(33)를 포함하며, 이들 모두는 PMOS 트랜지스터(P1)와 관련하여 함께 접속된다. 여기서, 제어회로(30)는 아날로그 스위치(31)를 PMOS 트랜지스터(P1)의 ON-타이밍과 동기하여 온되도록 제어하여 샘플 홀드용 캐패시터(C2)는 온되는 PMOS 트랜지스터(P1)의 단자들(즉, 소오스 및 드레인)사이의 전압을 일시적으로 유지하도록 한다. 따라서, 버퍼 증폭기(33)는 PMOS 트랜지스터(P1)의 ON-타이밍시에 샘플 홀드용 캐패시터(C2)에 의해 유지된 전압을 검출한다. 유사하게, 제 2 전류 검출 회로는 샘플 홀드용 캐패시커(C3), 아날로그 스위치(32) 및 버퍼 증폭기(34)를 포함하며, 이들은 NMOS 트랜지스터(N1)와 관련하여 함께 접속된다. 제어회로(30)는 NMOS 트랜지스터(N1)의 ON-타이밍과 동기하여 아날로그 스위치(32)를 제어하여, 샘플 홀드용 캐패시터(C3)가 일시적으로 온될 NMOS 트랜지스터(N1)의 단자(즉, 소오스와드레인)사이의 전압을 유지한다. 따라서, 버퍼 증폭기(34)는 NMOS 트랜지스터(N1)의 ON-타이밍시에 샘플 홀드용 캐패시터(C3)에 의해서 유지된 전압을 검출한다.
제어회로(30)는 제어신호(VCONT1, VCONT2)를 제공하여 아날로그 스위치(31, 32)를 교대로 온시킨다. 즉, 아날로그 스위치(31)는 PMOS 트랜지스터(P1)의 ON-타이밍과 동기하여 온되는 반면, 아날로그 스위치(32)는 NMOS 트랜지스터(N1)의 ON-타이밍과 동기하여 온된다.
상기 제어회로(30)는 PWM 신호를 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)에 각각 제공한다. 또한, 제어회로(30)는 PWM 신호로부터 전달된 부분신호를 제어신호(VCONT1, VCONT2) 각각으로 사용할 수 있다.
상술한 바와 같이, 제어회로(30)는 PMOS 트랜지스터(P1)의 ON-타이밍과 동기적으로 아날로그 스위치(31)에 제어신호(VCONT1)를 출력한다. 또한, 제어회로(30)는 NMOS 트랜지스터(N1)의 ON-타이밍과 동기하여 아날로그 스위치(32)에 제어신호(VCONT2)를 교대로 출력한다. 결과적으로, 아날로그 스위치(31, 32)는 PMOS 트랜지스터(P1)의 ON-타이밍과 NMOS 트랜지스터(N1)의 ON-타이밍과 각각 동기하여 교대로 온된다. 즉, 샘플 홀드용 캐패시터(C2)는 온되는 PMOS 트랜지스터(P1)를 통해 흐르는 전류(IP1)에 응답하여 발생하는 단자 전압(VP1)에 상응하는 전압(VS1)을 유지한다. 또한, 샘플 홀드용 캐패시터(C3)는 온되는 NMOS 트랜지스터(N1)를 통해 흐르는 전류(IN1)에 응답하여 발생하는 단자 전압(VN1)에 상응하는 전압(VS2)을 유지한다.
이어서, 도 4A 내지 도 4D를 참조하여 PMOS 트랜지스터(P1)와 관련하여 설치된 제 1 전류 검출 회로의 전체 동작을 설명하기로 한다. 여기서, 도 4A는 PMOS 트랜지스터(P1)의 단자들 사이에서 측정된 단자 전압(VP1)의 변화를 도시하며, 도 4B는 PMOS 트랜지스터(P1)를 통해 흐르는 전류(IP1)의 변화를 도시하며, 도 4C는 제어신호(VCONT1)의 변화를 도시하며, 도 4D는 샘플 홀드용 캐패시터(C2)에 유지된 전압(VS1)의 변화를 도시한다. 더욱이, NMOS 트랜지스터(N1)에 관해서 측정되는 단자 전압(VN1), 전류(IN1), 제어신호(VCONT2) 및 전압(VS2)의 파형은 도 4A 내지 도 4D에 도시된 상기 파형과는 반전될 수 있으므로 그것들을 상세히 예시 및 설명하지 않을 것이다.
이어서, 도 5는 상기 전류 검출 회로를 사용하여 설계된 과전류 보호 회로의 구성을 나타낸다. 더욱이, 도 5는 PMOS 트랜지스터(P1)와 관련하는 단일 과전류 보호 회로 만을 도시한다.
즉, PMOS 트랜지스터(P1)가 온되면 캐패시터(C2)는 아날로그 스위치(31)를 통해 PMOS 트랜지스터(P1)의 단자 전압을 유지함으로써 검출 전압(VS2)을 제공한다. 비교기(50)는 검출전압(VS1)과 PMOS 트랜지스터(P1)를 통해 흐르는 과전류의 발생 결정을 위해 사용되는 기준 전압(VREF)과 비교한다. 특히, 비교기(50)는 검출전압(VS1)이 기준 전압(VREF)을 초과하는 지의 여부를 결정한다. 제어회로(60)는 비교기(50)의 출력에 응답하여 동작한다. 즉, 검출 전압(VS1)이 기준 전압(VREF)을 초과하면 제어회로(60)는 PMOS 트랜지스터(P1)를 강제적으로 오프시킨다.
상기 기준 전압(VREF)은 온되는 PMOS 트랜지스터(P1)의 내부저항(또는 온-저항)에 의거하여 미리설정된다. 예컨대, 기준전압(VREF)은 PMOS 트랜지스터(P1)를 통해 흐르는 전류가 소정의 과전류에 근접하여 비정상적으로 높게 증가할때의 소정의 전압으로 설정된다. 도 5는 PMOS 트랜지스터(P1)와 관련하여 과전류 검출회로의 구성만을 도시한다. 물론, NMOS 트랜지스터(N1)와 관련하여 '유사한' 과전류 보호회로를 설치할 수 있다.
PMOS 트랜지스터(P1)의 ON-타이밍시에 캐패시터(C2)에 의해 유지되는 검출전압(VS1)이 기준전압(VREF)을 초과하면 비교기(50)는 검출전압(VS1)이 기준전압(VREF)을 초과함을 나타내는 결정신호(즉, 고-레벨 신호)를 출력한다. 결정신호는 제어회로(60)에 공급된다.
비교기(50)로부터 출력된 결정신호에 응답하여 제어회로(60)는 제어신호를 PMOS 트랜지스터(P1)의 게이트에 출력하여 강제적으로 오프시킨다. 유사하게, 다른 제어회로(도시안됨)는 제어신호를 NMOS 트랜지스터(N1)의 게이트에 출력하여 강제적으로 오프시킨다. 이때, 상기 제어신호들 각각에 응답하여 강제적으로 오프될 이들 트랜지스터(P1, N1)에 소정의 극성으로 소정의 전압이 제공된다.
PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)가 둘다 오프되면 PWM 증폭기는 부하에 부하전류의 공급을 멈춘다. 따라서, PWM 증폭기의 스위칭 트랜지스터(P1, N1)를 통해 흐르는 것이 방지된 과전류에 대한 보호를 신뢰성있게 보장할 수 있다. 이에 따라, 부하가 과전류로 인해 파괴되는 것으로부터 신뢰성있게 방지할 수 있다.
과전류 보호회로의 전체 동작을 도 6A 내지 도 6E를 참조하여 설명하기로 한다.
즉, 제어신호(VCONT1)에 응답하여 아날로그 스위치(31)가 주기적으로 온, 오프되므로(도 6E 참조), 캐패시터(C2)는 PMOS 트랜지스터(P1)의 단자 전압(VP1)을 주기적으로 충전 및 방전시킴으로써 기준 전압(VREF)을 향해 점차적으로 증가하는 검출 전압(VS1)을 형성한다(도 6B 참조). 검출전압(VS1)이 기준 전압(VREF)을 초과하면 비교기(50)의 출력이 하이(HIGH)가 되어(도 6C 참조) 제어회로(60)의 출력은 PMOS 트랜지스터(P1)가 자동적으로 오프되는 하이로 된다(도 6D 참조). 따라서, 제어회로(60)는 과전류가 흐를 수 있는 PMOS 트랜지스터(P1)를 강제적으로 오프시킨다.
유사하게, 제어회로(60)는 과전류가 흐를수 있는 NMOS 트랜지스터(N1)를 강제적으로 오프시킨다. 적절한 타이밍시에 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)를 강제적으로 오프시킴으로써 부하가 PWM 증폭기에 있어서의 과전류로 인해 파괴되거나 충격을 받게됨이 방지되는 부하의 보호를 신뢰성있게 확보할수 있다.
상기 과전류 보호는 PWM 증폭기내의 스위칭 트랜지스터의 게이트에 제어신호(또는 제어전압)를 직접 제공함으로써 반드시 실현될 수는 없다. 즉, 회로를 도 7에 도시한 바와 같이 수정할 수 있으며, 여기서 릴레이 접촉(RL1)이 PMOS 트랜지스터(P1)와 정 소오스 전압(+Vdd) 사이에 설치되며, 릴레이 접촉(RL2)은 NMOS 트랜지스터(N1)의 소오스와 부 소오스 전압(-Vdd) 사이에 설치된다. 이들 릴레이 접촉(RL1, RL2)은 제어회로(60)로부터 출력된 제어신호에 응답하여 적절히 개방되어서 트랜지스터(P1, N1)로의 전원공급을 차단하도록 한다. 특히, PMOS 트랜지스터(P1)를 통해 과전류가 흐르면 릴레이 접촉(RL1)은 개방되어 강제로 오프되는 PMOS 트랜지스터(P1)의 소오스에 공급된 정 소오스 전압(+Vdd)을 차단하도록 한다. 과전류가 NMOS 트랜지스터(N1)를 통해 흐르면 릴레이 접촉(RL2)은 개방되어 강제로 오프되는 NMOS 트랜지스터(N1)의 소오스에 공급된 부 소오스 전압(-Vdd)을 차단하도록 한다.
본 발명은 그 사상 또는 필수적인 특징으로부터 벗어남이 없이 여러 형태로 실시될 수 있으므로 본 발명은 예시적이며 제한적이지 않고, 본 발명의 범위는 상세한 설명보다는 첨부된 청구범위에 의해서 규정되므로 청구범위의 경계 및 범위내에서의 모든 변경 또는 그에 상당하는 것이 청구범위에 의해서 채택될 것이다.
상기한 바와 같이, 본 발명은 다음과 같은 다양한 기술적 특징 및 효과를 갖는다.
(1) 본 발명의 전류 검출방법 및 회로는 원하지 않는 전력손실을 야기시킬 수 있는 고유 저항을 사용하지 않고 PWM 증폭기 등의 스위칭 회로의 스위칭 트랜지스터에 대해서 전류 검출이 수행됨에 특징이 있다. 특히, 온되는 스위칭 트랜지스터의 단자 전압은 미리 감지되거나 지정된 온-저항에 의거하여 스위칭 트랜지스터를 통해 흐르는 전류에 상당하는 검출 전압으로서 검출된다. 따라서, 저항의 공급으로 인한 원하지 않는 전력 손실을 야기시키지 않는, 전류 검출에 있어서의 고 정밀도를 얻을 수 있다.
(2) 과전류 보호 회로는 PWM 증폭기의 스위칭 트랜지스터(들)를 통해 흐르는 비정상적으로 높은 과전류에 대한 보호를 신뢰성있게 보장하게 하기 위해 상기 전류 검출 회로를 사용하여 구성될 수 있다. 스위칭 트랜지스터(들)에 대해 '고 정밀의' 전류 검출이 수행될 수 있으므로 PWM 증폭기의 스위칭 트랜지스터(들)를 통해 흐르는 과전류로 인해 부하(예컨대, 스피커)가 파괴되거나 충격을 입는 것을 신뢰성있게 방지할 수 있다.

Claims (6)

  1. 하나이상의 스위칭 트랜지스터(P1, N1)를 사용하여 소정의 부하 전류(IL)를 부하에 공급하도록 하는 스위칭 회로(1)에 적용될 수 있는 전류 검출 방법으로서,
    온되는 스위칭 트랜지스터의 단자 전압을 검출하는 단계; 및
    상기 검출된 단자 전압에 의거하여 상기 스위칭 트랜지스터를 통해 흐르는 전류를 결정하는 단계를 포함하는 것을 특징으로 하는 전류 검출 방법.
  2. 하나이상의 스위칭 트랜지스터(P1, N1)를 사용하여 소정의 부하 전류(IL)를 부하에 공급하도록 하는 스위칭 회로(1)에 적용될 수 있는 전류 검출 회로로서,
    온되는 스위칭 트랜지스터의 단자 전압(VP1, VN1)을 일시적으로 유지하는 샘플 홀드용 캐패시터(C2, C3);
    상기 스위칭 트랜지스터와 상기 샘플 홀드용 캐패시터 사이에 삽입되는 스위치(31, 32);
    상기 스위칭 트랜지스터의 ON-타이밍과 동기하여 상기 스위치가 온되도록 제어하는 제어기(30); 및
    검출전압(VS1, VS2)으로서 샘플 홀드용 캐패시터의 충전 전압을 검출하는 검출기를 포함하는 것을 특징으로 하는 전류 검출 회로.
  3. 제 2 항에 있어서,
    상기 스위칭 회로는 교대로 온 또는 오프되는 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)의 쌍을 이용하여 상기 PMOS 트랜지스터의 드레인과 상기 NMOS 트랜지스터의 드레인 사이의 접점(A)으로부터 상기 부하전류가 인출되도록 하는 펄스폭 변조(PWM) 증폭기인 것을 특징으로 하는 전류 검출 회로.
  4. 하나이상의 스위칭 트랜지스터(P1)를 사용하여 소정의 부하전류(IL)를 부하에 공급하도록 하는 스위칭 회로(1)에 적용될 수 있는 과전류 보호 회로로서,
    온될 스위칭 트랜지스터의 단자 전압(VP1)을 일시적으로 유지하는 샘플 홀드용 캐패시터(C2);
    상기 스위칭 트랜지스터와 상기 샘플 홀드용 캐패시터 사이에 삽입되어 상기 스위칭 트랜지스터의 ON-타이밍과 동기하여 온되도록 제어되는 스위치(31);
    상기 샘플홀드용 캐패시터의 충전전압에 상응하는 검출 전압(VS1)이 미리 설정되는 기준 전압(VREF)을 초과하는지의 여부를 결정하는 과전류 결정수단(50); 및
    상기 검출 전압이 상기 기준 전압을 초과하면 상기 과전류 결정수단의 출력에 의거하여 상기 스위칭 트랜지스터를 강제적으로 오프시키는 제어기(60)를 포함하는 것을 특징으로 하는 과전류 보호회로.
  5. 제 4 항에 있어서,
    상기 과전류 결정수단은 상기 검출 전압을 상기 기준 전압과 비교하는 비교기인 것을 특징으로 하는 과전류 보호회로.
  6. 제 4 항에 있어서,
    상기 스위칭 회로는 교대로 온 또는 오프되는 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)의 쌍을 이용하여 상기 PMOS 트랜지스터의 드레인과 상기 NMOS 트랜지스터의 드레인 사이의 접점(A)으로부터 상기 부하전류가 인출되도록 하는 펄스폭 변조(PWM) 증폭기인 것을 특징으로 하는 과전류 보호회로.
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