JP4468316B2 - 電源装置の過電流検出回路及び過電流検出方法 - Google Patents

Description

本発明は電源装置の過電流検出回路及び過電流検出方法に係り、特に、メインＭＯＳＦＥＴのオン電圧を用いて過電流を検出する方法において、メインＭＯＳＦＥＴのオン抵抗のプロセスばらつきによるオン電圧の変動やスイッチングノイズの影響を受け難くし、検出精度を安定させた電源装置の過電流検出回路及び過電流検出方法に関する。

従来、ＬＳＩ、例えばＦＰＧＡやＣＰＵチップに内蔵して用いる電源は、外付部品の削減によるシステム・装置の小型化や低コスト化、及び負荷側の高電流応答（高ｄｉ／ｄｔ）対応に適している。このような場合の過電流検出方法としては、メインＭＯＳＦＥＴのオン電圧を用いる方法がある。このようなメインＭＯＳＦＥＴのオン電圧を用いる方法として、以下に示す方法が周知である。

メインＭＯＳＦＥＴのオン電圧を用いる方法の１例は、メインＭＯＳＦＥＴのオン電圧をサンプルホールド回路を介して取り出した電圧と過電流設定用の基準電圧とをコンパレータで比較して過電流を検出する方法である（例えば、特許文献１参照。）。

メインＭＯＳＦＥＴのオン電圧を用いる方法の他の１例は、メインＭＯＳＦＥＴのｎ：１のサイズのセンスＭＯＳＦＥＴを設けて、このセンスＭＯＳＦＥＴに過電流相当値に対応したｎ分の１の電流を流すようにし、この２つのＭＯＳＦＥＴが同時にオンになった時に、メインＭＯＳＦＥＴのオン電圧とセンスＭＯＳＦＥＴのオン電圧とをコンパレータで比較して過電圧を検出する方法である（例えば、特許文献２参照。）。

特開２００３−６０４４９号公報 ＵＳＰ６，０３１，３６１

しかしながら、上記背景技術で述べた従来の電源装置の過電流検出方法にあっては、メインＭＯＳＦＥＴのオン電圧を用いる方法において、メインＭＯＳＦＥＴのオン抵抗のプロセスばらつきにより、オン電圧が変動を受け易いという問題点があった。

従って、本発明は、オン電圧が、メインＭＯＳＦＥＴのオン抵抗のプロセスばらつきによる変動を受け難いものとすることを１つの課題としている。また、本発明は、過電流検出用の基準電圧とメインＭＯＳＦＥＴのオン電圧に重畳するスイッチングノイズの影響を受け難くすることも他の１つの課題としている。さらに、本発明では、電源のスイッチング周波数が１０ＭＨｚ以上になっても過電流の検出精度を安定したものとすると共に、過電流が容易に検出できるようにすることも他の１つの課題であった。

なお、前述の特許文献１に記載の方法では、基準電圧が、メインＭＯＳＦＥＴのオン抵抗のプロセスばらつきによるオン電圧の変動を受けるので、過電流の検出精度が低く、また過電流の安定した検出が難しいという問題点を有している。また、前述の特許文献２に記載の方法では、方形波同士の比較を行っているので、スイッチングノイズの影響を受け易く、安定した過電流検出が難しいという問題点を有している。さらに、電源のスイッチング周波数が１０ＭＨｚ以上と高くなるような場合には，方形波同士の比較なので、この比較のために高速のコンパレータが必要になるという問題点も有している。

本発明は、上記従来の問題点に鑑みてなされたものであって、基準電圧が、メインＭＯＳＦＥＴのオン抵抗のプロセスばらつきによるオン電圧の変動を受けることを防止して、過電流の検出精度を向上させると共に、過電流の安定した検出が可能な電源装置の過電流検出回路を提供することを目的としている。

本発明の他の目的は、基準電圧が、メインＭＯＳＦＥＴのオン抵抗のプロセスばらつきによるオン電圧の変動を受けることを防止して、過電流の検出精度を向上させると共に、過電流の安定した検出が可能な電源装置の過電流検出方法を提供することにある。

上記課題を解決するために、本発明に係る電源装置の過電流検出回路は、一対の電力半導体スイッチング素子と、該一対の電力半導体スイッチング素子の駆動手段と、該駆動手段に駆動信号を供給するパルス幅変調発振器と、該発振器に基準電圧との誤差信号を供給する誤差増幅器とを備えた降圧型ＤＣ−ＤＣコンバータに含まれる電源装置の過電流検出回路であって、前記一対の電力半導体スイッチング素子の一方である上側電力半導体スイッチング素子とは別に、前記上側電力半導体スイッチング素子のｍ分の１のサイズを有するセンス用電力半導体スイッチング素子を設けると共に、前記センス用電力半導体スイッチング素子を常時オンさせる手段と、前記センス用電力半導体スイッチング素子に過電流相当値に対応したｍ分の１の電流を流すことにより得られるオン電圧、即ち過電流検出用の基準電圧と、前記上側電力半導体スイッチング素子がオン時のオン電圧をスイッチとコンデンサから成るサンプルホールド回路を介させることにより得られる電圧とを、コンパレータで比較することにより過電流を検出する手段と、を備えたことを特徴とする電源装置の過電流検出回路を提供するものである。但し、ｍは正の整数とする（以下において同じ）。

ここで、前記電源装置の過電流検出回路において、前記上側電力半導体スイッチング素子と前記センス用電力半導体スイッチング素子とは同一チップ上に実装されていることを特徴とする。

また、前記電源装置の過電流検出回路において、前記コンパレータを一対のレベルシフト回路と差動対回路で構成するようにしたことを特徴とする。

また、前記電源装置の過電流検出回路において、前記サンプルホールド回路のスイッチに直列に抵抗を挿入したことを特徴とする。

また、前記電源装置の過電流検出回路において、前記上側電力半導体スイッチング素子と前記センス用電力半導体スイッチング素子の駆動信号とを分けて、前記センス用電力半導体スイッチング素子の駆動期間を前記上側電力半導体スイッチング素子の駆動期間の前半分としたことを特徴とする。

また、前記電源装置の過電流検出回路は、前記センス用電力半導体スイッチング素子の駆動期間を生成する信号として、ＲＣから成る積分回路、ＣＲから成る微分回路、前記微分回路にバイアス電圧を加えるバイアス回路、前記バイアス回路の出力と前記微分回路の出力を比較するコンパレータ、及び２入力のアンド回路を備え、前記積分回路の入力として前記一対の電力半導体スイッチング素子の出力を付与し、前記アンド回路の一方の入力として前記コンパレータの出力を付与し、さらに、前記アンド回路の他方の入力として前記上側電力半導体スイッチング素子の駆動信号を付与した回路の出力信号を使用することを特徴とする。

さらに、前記電源装置の過電流検出回路は、前記センス用電力半導体スイッチング素子を常時オンさせる前記手段に代えて、前記センス用電力半導体スイッチング素子の駆動信号を、前記上側電力半導体スイッチング素子の駆動期間より幅広く設定するものとしたことを特徴とする。

また、応用製品として、前記電源装置の過電流検出回路を含む降圧型ＤＣ−ＤＣコンバータを電源装置として備えたことを特徴とする情報処理装置を提供するものである。

ここで、前記情報処理装置は、ＣＰＵ、メモリ、及び前記メモリの情報を記憶するハードディスク装置を備えていることを特徴とする。

さらに、本発明に係る電源装置の過電流検出方法として、一対の電力半導体スイッチング素子と、該一対の電力半導体スイッチング素子の駆動手段と、該駆動手段に駆動信号を供給するパルス幅変調発振器と、該発振器に基準電圧との誤差信号を供給する誤差増幅器とを備えた降圧型ＤＣ−ＤＣコンバータに使用される電源装置の過電流検出方法であって、前記一対の電力半導体スイッチング素子の一方である上側電力半導体スイッチング素子とは別に、前記上側電力半導体スイッチング素子のｍ分の１のサイズを有するセンス用電力半導体スイッチング素子を設けると共に、前記センス用電力半導体スイッチング素子を常時オンさせるステップと、前記センス用電力半導体スイッチング素子に過電流相当値に対応したｍ分の１の電流を流すことにより得られるオン電圧、即ち過電流検出用の基準電圧と、前記上側電力半導体スイッチング素子がオン時のオン電圧をスイッチとコンデンサから成るサンプルホールド回路を介させることにより得られる電圧とを、コンパレータで比較することにより過電流を検出するステップと、を有することを特徴とする電源装置の過電流検出方法を提供するものである。

以上説明したように、本発明の電源装置の過電流検出方法によれば、メインＭＯＳＦＥＴのオン電圧と、過電流設定用の基準電圧を得るためのセンスＭＯＳＦＥＴのオン電圧とを、共にＤＣ電圧としているので、コンパレータでの比較が容易となり、これにより、ＭＯＳＦＥＴのオン抵抗のプロセスばらつきによるオン電圧の変動やスイッチングノイズの影響が抑制されるので、検出精度の高い安定な過電流検出が可能な電源装置の過電流検出方法を提供することができる効果がある。

また、センスＭＯＳＦＥＴと、メインＭＯＳＦＥＴとは、ＬＳＩやＩＣに内蔵されたものを使用するので、過電流センスのための外付部品が不要となり、システム・装置の設計・製造コストの低減が可能となる効果がある。

さらに、メインＭＯＳＦＥＴのオン電圧と、センスＭＯＳＦＥＴのオン電圧とは、共にＤＣ電圧としているので、コンパレータの性能に支配されずに安定したオン電圧の比較が可能となり、また、オン電圧の比較方法も容易となり、電源装置のスイッチング周波数が１０ＭＨｚ以上である場合にも、容易に過電流の検出が可能となる効果がある。

以下、添付図面を参照しながら、本発明の電源装置の過電流検出回路及び過電流検出方法を実施するための最良の形態を詳細に説明する。図１〜図１１は、本発明の実施の形態を例示する図であり、これらの図において、同一の符号を付した部分は同一物を表わし、基本的な構成及び動作は同様であるものとする。

本発明の電源装置の過電流検出回路では、降圧型ＤＣ−ＤＣコンバータの電源装置において、メインＭＯＳＦＥＴと称する上側パワーＭＯＳＦＥＴとは別に上側パワーＭＯＳＦＥＴのｍ分１のサイズのセンスＭＯＳＦＥＴを設けて常時オンさせ、このセンスＭＯＳＦＥＴに過電流相当値に相当したｍ分の１の電流を流して得られる過電流設定用の基準電圧と、上側パワーＭＯＳＦＥＴがオンになった時のオン電圧をサンプルホールドして得られたＤＣのホールド電圧とを、コンパレータで比較して過電流の検出を行っている。このような本発明の原理に基づいた過電流検出回路及び過電流検出方法として、下記の第１〜第５実施形態について説明する。

〔第１の実施の形態〕
図１は、本発明の第１の実施形態に係る過電流検出回路を含む電源装置の回路図である。図１において、符号Ｖｉが入力端子を示し、符号Ｖｏが出力端子を示している。入力端子Ｖｉには上側パワーＭＯＳＦＥＴ（Ｑ１）が接続され、接地電位側には下側パワーＭＯＳＦＥＴ（Ｑ２）が接続される。パワーＭＯＳＦＥＴ（Ｑ１）と、パワーＭＯＳＦＥＴ（Ｑ２）との中点にはインダクタＬ及びコンデンサＣｏから成るＬＣ平滑フィルタ（パワー系出力フィルタ）が接続され、さらに、このＬＣ平滑フィルタの中点には出力端子Ｖｏと誤差増幅器ＥＡの一方の入力（−）が接続される。

また、誤差増幅器ＥＡの他方の入力（＋）には、基準電圧Ｖｒｅｆが接続される。誤差増幅器ＥＡの出力にはパルス幅変調(Pulse Width Modulation：PWMと略す）発振器ＰＷＭと、ドライバ回路ＤＲＶとが接続され、さらに、ドライバ回路ＤＲＶを介してパワーＭＯＳＦＥＴ（Ｑ１）と、パワーＭＯＳＦＥＴ（Ｑ２）のゲートが接続される。パワーＭＯＳＦＥＴ（Ｑ１，Ｑ２）は互いに逆相で駆動され、交互に導通する。通常、基準電圧Ｖｒｅｆと誤差増幅器ＥＡとパルス幅変調発振器ＰＷＭを含めて、制御回路ＣＯＮＴと称している。

次に、図１において、本実施形態に係る過電流検出回路の構成を示すと、入力端子Ｖｉには、センスＭＯＳＦＥＴ（Ｑ３）と、ホールドコンデンサＣＳＨとが接続される。また、ホールドコンデンサＣＳＨと、スイッチＭＯＳＦＥＴ（Ｑ４）との中点には、コンパレータＣＯＭＰの負の入力が接続され、センスＭＯＳＦＥＴ（Ｑ３）と定電流源Ｉｒｏｃとの中点には、コンパレータＣＯＭＰの正の入力が接続される。さらに、コンパレータＣＯＭＰの出力は、制御回路ＣＯＮＴ内のパルス幅変調発振器ＰＷＭに接続される。

この実施の形態では、メインＭＯＳＦＥＴと称する上側パワーＭＯＳＦＥＴ（Ｑ１）と、センスＭＯＳＦＥＴ（Ｑ３）とは、同一チップ内にあることが必要であり、上側パワーＭＯＳＦＥＴ（Ｑ１）とセンスＭＯＳＦＥＴ（Ｑ３）とのＭＯＳサイズの比はｍ：１であるものとする。また、センスＭＯＳＦＥＴ（Ｑ３）のゲートは接地電位に接続されており、センスＭＯＳＦＥＴ（Ｑ３）は常時オン動作である。

次に、図１に示す電源回路における出力電圧の安定化動作について説明する。まず、降圧型コンバータの定常動作においては、入力端子Ｖｉに印加された入力電圧は、上側パワーＭＯＳＦＥＴ（Ｑ１）と、下側パワーＭＯＳＦＥＴ（Ｑ２）とのオン／オフ制御によって、ＬＣ平滑フィルタを介した電圧ＶＦＢに変換される。この変換電圧ＶＦＢは、基準電圧Ｖｒｅｆと誤差増幅器ＥＡで比較され、その結果、誤差増幅器ＥＡの出力には誤差電圧が増幅されて発生する。この誤差電圧はパルス幅変調発振器ＰＷＭでＰＷＭパルスに変換される。このＰＷＭパルスは、ドライバ回路ＤＲＶで上側パワーＭＯＳＦＥＴ（Ｑ１）と、下側パワーＭＯＳＦＥＴ（Ｑ２）とを駆動するオン／オフ時間比（デューティ比：α）に変換され、また、誤差電圧がゼロになるように負帰還制御され、その結果、変換電圧ＶＦＢは基準電圧Ｖｒｅｆに等しくなる。この場合、定常状態において前記ＬＣ平滑フィルタを通して得られる変換電圧ＶＦＢ、即ち、出力端子Ｖｏに得られる出力電圧Ｖｏｕｔは、入力端子Ｖｉに印加される入力電圧Ｖｉｎのデューティ比αに比例する。従って、Ｖｏｕｔ＝ＶＦＢ＝Ｖｒｅｆ＝α・Ｖｉｎの関係式が成立する。

ここで、前記デューティ比αは、オン時間／（オン時間とオフ時間の和）で定義しているので、０〜１の間の値をとる。また、前記デューティ比αは、電圧変換率に等しいので、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎとの割合（Ｖｏｕｔ／Ｖｉｎ）で表すこともできる。したがって、前記ＬＣ平滑フィルタの出力（即ち出力端子Ｖｏ）には、入力電圧Ｖｉｎのデューティ比αに比例した所望の電圧が、出力電圧Ｖｏｕｔとして得られることになる。

次に、過電流検出に必要なインダクタＬに流れる電流、即ちインダクタ電流ＩＬの電流波形について述べる。インダクタ電流ＩＬは、出力（負荷）電流の直流分に、入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔ、インダクタＬの値Ｌ、スイッチング周期Ｔｓ（スイッチング周波数の逆数）によって決まる変化電流が重畳した波形となる。この変化電流の大きさは、上側パワーＭＯＳＦＥＴ（Ｑ１）がオンの時の変化電流ΔＩＬ（ｏｎ）が増加する場合は、ΔＩＬ（ｏｎ）＝（ＶｉｎーＶｏｕｔ）／Ｌ・Ｔｓ・（Ｖｏｕｔ／Ｖｉｎ）であり、上側パワーＭＯＳＦＥＴ（Ｑ１）がオフ（下側パワーＭＯＳＦＥＴ（Ｑ２）がオン）の時の変化電流ΔＩＬ（ｏｆｆ）が減少する場合は、ΔＩＬ（ｏｆｆ）＝Ｖｏｕｔ／Ｌ・Ｔｓ・（１−Ｖｏｕｔ／Ｖｉｎ）として求まる。したがって、定常状態では、ΔＩＬ（ｏｎ）＝ΔＩＬ（ｏｆｆ）が成立するので、これの増減の幅がインダクタ電流ＩＬの変化電流の振幅となる。過電流検出は負荷電流の直流分にこの変化電流分が重畳したピーク電流を検出することになる。

図１に示す電源回路における過電流検出は、上側パワーＭＯＳＦＥＴ（Ｑ１）がオンの時に上側パワーＭＯＳＦＥＴ（Ｑ１）のオン抵抗に流れるインダクタ電流ＩＬをオン電圧の形で取り出すことによって実現している。

図２は、図１に示す回路の主要部分の動作波形を示す図である。以下、図２の波形を用いて、上記過電流検出の動作を説明する。

まず、図２（ａ）の定格負荷の定常動作の場合は、上側パワーＭＯＳＦＥＴ（Ｑ１）のゲート駆動信号ＧＨが“Ｈｉｇｈ”、即ちオンの時には、インダクタ電流ＩＬの変化電流は徐々に増加していくので上側パワーＭＯＳＦＥＴ（Ｑ１）のオン電圧も徐々に増加し、その結果Ｖｘ点の電圧は入力電圧Ｖｉｎ側より徐々に減少する。この減少電圧は、上側パワーＭＯＳＦＥＴ（Ｑ１）のゲート駆動信号ＧＨで同時にオンするスイッチＭＯＳＦＥＴ（Ｑ４）を介してホールドコンデンサＣＳＨのノード電圧ＶＳＨにも現われる。次に、上側パワーＭＯＳＦＥＴ（Ｑ１）のゲート駆動信号ＧＨが“Ｌｏｗ”、即ちオフに切換った時は、同時にスイッチＭＯＳＦＥＴ（Ｑ４）もオフとなるので、電圧ＶＳＨには前記切換った時点の電圧がサンプルされて保持され、一定値の電圧となる。この電圧ＶＳＨは過電流検出用の基準電圧ＶｒｏｃとコンパレータＣＯＭＰで比較されるが、定常動作のため、コンパレータＣＯＭＰの出力は“Ｌｏｗ”の状態のままなので、過電流検出信号ＣＬは発生しない。

次に、過電流動作になった時は、図２（ｂ）に示すように、電圧ＶＳＨの振幅波形の形状は変わらないが、インダクタ電流の直流分は過電流になった分、直流分が増加するので、電圧ＶＳＨの波形は、より降下する。この結果、電圧ＶＳＨが過電流検出用の基準電圧Ｖｒｏｃより低下するので、コンパレータＣＯＭＰの出力は“Ｌｏｗ”から“Ｈｉｇｈ”に切換わり、過電流が検出されて、過電流検出信号ＣＬとして制御回路ＣＯＮＴに出力される。

以下、前述のような過電流検出信号ＣＬが発生するための過電流の検出原理を、上側パワーＭＯＳＦＥＴ（Ｑ１）とセンスＭＯＳＦＥＴ（Ｑ３）との関係から成立することを示す。

まず、上側パワーＭＯＳＦＥＴ（Ｑ１）と、センスＭＯＳＦＥＴ（Ｑ３）とを同一チップ上に近接して設け、これらのＭＯＳＦＥＴのサイズの関係は、センスＭＯＳＦＥＴ（Ｑ３）のサイズを上側パワーＭＯＳＦＥＴ（Ｑ１）のｍ分の１に設定する。次いで、常時オンのセンスＭＯＳＦＥＴ（Ｑ３）に上側パワーＭＯＳＦＥＴ（Ｑ１）に流れる電流ＩＨ（上側パワーＭＯＳＦＥＴ（Ｑ１）がオン時のインダクタ電流ＩＬのピーク値）のｍ分の１の電流を定電流源Ｉｒｏｃに設定する。このように設定することにより、常時オンのセンスＭＯＳＦＥＴ（Ｑ３）に、上側パワーＭＯＳＦＥＴ（Ｑ１）の電流ＩＨのｍ分の１の電流を流した時に発生するオン電圧と、上側パワーＭＯＳＦＥＴ（Ｑ１）に電流ＩＨを流した時に発生するオン電圧とは等しくなる。さらに、これらのＭＯＳＦＥＴを近接して同一チップ上に設定しているので、パワーＭＯＳＦＥＴのオン抵抗にプロセスばらつきがあっても両者のＭＯＳＦＥＴは同じに影響を受けることになり、その結果、これらのオン電圧降下は等しくなる。したがって、上側パワーＭＯＳＦＥＴ（Ｑ１）で定義した過電流値をＩＨとし、このＩＨのｍ分の１の電流を定電流源Ｉｒｏｃに設定しておけば、上側パワーＭＯＳＦＥＴ（Ｑ１）に流れる電流が過電流値になった時に電圧ＶｒｏｃとＶＳＨの形でコンパレータＣＯＭＰで比較できるので、コンパレータＣＯＭＰの出力に過電流検出信号ＣＬとして過電流を検出することができる。通常、過電流検出信号ＣＬが検出されると、パワーＭＯＳＦＥＴ等の部品を破損させないために、例えばパルス幅変調発振器ＰＷＭの発振を停止させることや、図示していないが、場合によってはパワーＭＯＳＦＥＴを強制的にオフ状態にすることなどの操作を行う。

以上述べたように、この実施の形態では、パワーＭＯＳＦＥＴのオン抵抗のプロセスばらつきによるオン電圧の変動は同一チップ上に近接してセンスＭＯＳＦＥＴを設けて過電流検出用の基準電圧を発生することにより受け難くしているので、検出精度が向上して安定な過電流検出に効果がある。

また、コンパレータＣＯＭＰの入力である過電流検出用の基準電圧Ｖｒｏｃとノード電圧ＶＳＨとはＤＣ化しているので、スイッチングノイズに起因する前記コンパレータの誤動作を防止できる効果がある。さらに、前記コンパレータの入力ではＤＣ電圧を扱っているので，従来のような高速のコンパレータが不要となり、電源のスイッチング周波数が１０ＭＨｚ以上になっても容易に安定に過電流検出が実現できる効果もある。

図３は、図１に示すコンパレータＣＯＭＰをＭＯＳＦＥＴで構成した場合の１構成例を示す図である。過電流検出用の基準電圧Ｖｒｏｃとノード電圧ＶＳＨの電位は入力電圧Ｖｉｎ側に非常に偏っているため、過電流検出用の基準電圧Ｖｒｏｃ側は、ＭＯＳ（Ｑ１５）と定電流源ＣＣ２とから成るレベルシフト回路を介し、ノード電圧ＶＳＨ側はＭＯＳ（Ｑ１６）と定電流源ＣＣ３とから成るレベルシフト回路を介した後に、ＭＯＳ（Ｑ１１〜Ｑ１４）と定電流源ＣＣ１とから成る差動対回路に接続し、ＭＯＳ（Ｑ１２）とＭＯＳ（Ｑ１４）との中点から過電流検出信号ＣＬを出力する構成の回路で実現できる。コンパレータＣＯＭＰの動作は、過電流検出用の基準電圧ＶｒｏｃよりＶＳＨの電圧が下がった時に過電流検出信号ＣＬが“Ｌｏｗ”から“Ｈｉｇｈ”に切換るように構成しているので、この構成でもって、過電流が発生したことを検出することができる。

〔第２の実施の形態〕
図４は、本発明の第２の実施形態に係る過電流検出回路を含む電源装置の回路図である。但し、同図において、制御回路ＣＯＮＴ及びドライバＤＲＶについては、図１に示すものと同じであるので、図示は省略している。図５は、図４に示す回路の主要部分の動作波形を示す図である。

図４に示す回路と図１に示す回路とを比べると、異なる点は、スイッチＭＯＳＦＥＴ（Ｑ４）に直列に抵抗Ｒｆｉｌが接続されている点だけである。このように構成することにより、本発明の第１の実施の形態の効果に加えて、図４に示す電圧ＶＳＨの上側パワーＭＯＳＦＥＴ（Ｑ１）のオン期間の波形が、ホールドコンデンサＣＳＨと抵抗Ｒｆｉｌとによるフィルタ作用で平滑化されて、図５のＶＳＨに示すようなリップル成分の少ない、よりＤＣ電圧に近い値での過電流検出を実現することができる効果がある。

〔第３の実施の形態〕
本発明の第３の実施形態に係る過電流検出回路は、過電流相当値をピーク電流以外で検出している。図６は、本発明の第３の実施形態に係る過電流検出回路を含む電源装置の回路図である。但し、同図において、制御回路ＣＯＮＴ及びドライバＤＲＶについては、図１に示すものと同じであるので、図示は省略している。図７は、図６に示す回路の主要部分の動作波形を示す図である。

図６に示す過電流検出回路は、図１及び図４に示す過電流検出回路とは違って、スイッチＭＯＳＦＥＴ（Ｑ４）のゲート駆動信号Ｇ４を、上側パワーＭＯＳＦＥＴ（Ｑ１）のゲート駆動信号ＧＨとは別個に設定している。また、図７に示すように、スイッチＭＯＳＦＥＴ（Ｑ４）のゲート駆動信号Ｇ４（生成方法は後述する）のオン期間を上側パワーＭＯＳＦＥＴ（Ｑ１）のゲート駆動信号ＧＨのオン期間の２分の１の点までとするように構成している。このように構成することにより、本発明の第１の実施の形態の効果に加えて、過電流の検出が、インダクタ電流ＩＬの直流分相当値、即ち負荷電流値で実現できる効果がある。

図８は、図６に示すゲート駆動信号Ｇ４を生成する回路の回路図である。図９は、図８に示す回路の主要部分の動作波形を示す図である。

図８に示す回路は、抵抗Ｒ１とコンデンサＣ１とから成るＣＲフィルタタイプの積分回路と、コンデンサＣ２と抵抗Ｒ２とから成る微分回路と、前記微分回路にバイアス電圧Ｖｂを与えるバイアス回路と、コンパレータＣＯＭＰ２と、アンド回路ＡＮＤと、で構成される。

図８に示す回路の動作は、前記積分回路に上側パワーＭＯＳＦＥＴ（Ｑ１）と下側パワーＭＯＳＦＥＴ（Ｑ２）との中点に電圧Ｖｘを印加して三角波電圧を発生させ、この三角波電圧を前記微分回路を通すことにより、バイアス電圧Ｖｂを中心電圧とする図９に示すような三角波電圧Ｖａが得られる。また、この三角波電圧Ｖａと、バイアス電圧ＶｂとをコンパレータＣＯＭＰ２で比較した時に、コンパレータＣＯＭＰ２の出力として、図９に示すＶｃｍｐなる電圧波形が得られる。この電圧波形と、上側パワーＭＯＳＦＥＴ（Ｑ１）のゲート駆動信号ＧＨとをアンド回路ＡＮＤを通すことにより、その出力として、図９に示すスイッチＭＯＳＦＥＴ（Ｑ４）のゲート駆動信号Ｇ４の波形が得られる。即ち、三角波電圧Ｖａの増加期間は、上側パワーＭＯＳＦＥＴ（Ｑ１）がオンの時に限られ、よって、この期間の２分の１に相当する信号Ｇ４を得ることができる。

尚、バイアス電圧Ｖｂとしては、任意の直流電圧を用いることができるが、場合によっては、出力電圧Ｖｏを使用することも可能である。

〔第４の実施の形態〕
図１０は、本発明の第４の実施形態に係る過電流検出回路を含む電源装置の回路図である。但し、同図において、制御回路ＣＯＮＴ及びドライバＤＲＶについては、図１に示すものと同じであるので、図示は省略している。

図１０に示す本過電流検出回路では、図１，４，６に示すようなセンスＭＯＳＦＥＴ（Ｑ３）のゲート電位の接地電位への接続に代えて、前記ゲート電位を、予め決定した任意のパルス電圧を有するゲート駆動信号Ｇ３とし、これにより、前記パルス電圧で駆動しても、見掛け上、過電流検出用の基準電圧が上側パワーＭＯＳＦＥＴのオン期間にＤＣ電圧であると見做せるように工夫している。このように構成することにより、センスＭＯＳＦＥＴ（Ｑ３）には常時電流が流れないので，携帯機器用の電源のように低消費電力化が要求される応用には効果的である。ゲート駆動信号Ｇ３として付与する具体的なパルス電圧の生成回路は、図示しないが、センスＭＯＳＦＥＴ（Ｑ３）のオン時点を、上側パワーＭＯＳＦＥＴ（Ｑ１）のオン時点よりも早めにし、かつ遅めにオフするようなパルス電圧を生成することが求められているだけであるので、前記パルス電圧の生成回路は、論理回路で構成することにより幅広く実現することが可能である。なお、このようなパルス電圧の生成回路は、本発明の他の実施の形態にも適用することができる。この実施形態によれば、本発明の第１の実施の形態の効果に加えて、回路の消費電力を低減できる効果も得られる。

〔第５の実施の形態〕
図１１は、本発明の第５の実施形態に係る過電流検出回路を電源回路に含む情報処理装置の電源系統図である。本実施形態に係る情報処理装置は、本発明の第１〜第４の実施形態に係る過電流検出回路を備えた電源装置が、ＨＤＤ(Hard disk Drive）装置に適用されたものである。

本発明の第１〜第４の実施形態に係る過電流検出回路を備えた電源装置であるＤＣ−ＤＣコンバータ（ＤＣ−ＤＣ１〜ＤＣ−ＤＣｎ）は、ＨＤＤ装置（ＨＤＤ１〜ＨＤＤｍ）にデータを記憶するための制御を司るプロセッサＣＰＵや高速大容量メモリＤＲＡＭ、ＳＲＡＭ、等と同一チップ上に構成されて、これらの対象毎に異なる、適正な電圧値の電力を供給している。但し、ここでは、ＨＤＤ装置（ＨＤＤ１〜ＨＤＤｍ）には本発明に係る過電流検出回路を含む電源装置とは別の電源装置であるＤＣ−ＤＣコンバータ（ＤＣ−ＤＣ１１〜ＤＣ−ＤＣ１ｍ）が充当されているが、ＨＤＤ装置（ＨＤＤ１〜ＨＤＤｍ）の電源装置として、本発明に係る過電流検出回路を含む電源装置を充当することも可能である。

以上の各実施形態では、半導体スイッチング素子としてパワーＭＯＳＦＥＴを使用するものとしたが、本発明に係る電源回路の過電流検出回路は、一般に、センス用のパワースイッチング素子をメインのパワースイッチング素子と同一チップ上に構成できれるものでありさえすれば、パワーＭＯＳＦＥＴの代わりにＩＧＢＴやＧａＮデバイス，ＳｉＣ（Silicon Carbide）デバイスなどの他のパワースイッチング素子を用いて構成することも可能である。

以上、本発明の電源装置の過電流検出回路及び過電流検出方法について、具体的な実施の形態を示して説明したが、本発明はこれらに限定されるものではない。当業者であれば、本発明の要旨を逸脱しない範囲内において、上記各実施形態又は他の実施形態にかかる発明の構成及び機能に様々な変更・改良を加えることが可能である。

本発明は、メインのパワーＭＯＳＦＥＴと同一チップ上にセンスパワーＭＯＳＦＥＴが内蔵されている電源回路の過電流検出回路として適用可能である。

また、絶縁型ＤＣ−ＤＣコンバータへの適用も可能であり、一石のフォワード型コンバータ、二石のフォワード型，プッシュプル型，ハーフブリッジ型，フルブリッジ型、等の絶縁型ＤＣ−ＤＣコンバータの用途にも適用可能である。

さらに、ＶＲＭ、携帯機器用のＤＣ−ＤＣコンバータ、汎用のＤＣ−ＤＣコンバータ、等への適用も可能である。

本発明の第１の実施形態に係る過電流検出回路を含む電源装置の回路図である。 図１に示す回路の主要部分の動作波形を示す図である。 図１に示すコンパレータＣＯＭＰをＭＯＳＦＥＴで構成した場合の１構成例を示す図である。 本発明の第２の実施形態に係る過電流検出回路を含む電源装置の回路図である。 図４に示す回路の主要部分の動作波形を示す図である。 本発明の第３の実施形態に係る過電流検出回路を含む電源装置の回路図である。 図６に示す回路の主要部分の動作波形を示す図である。 図６に示すゲート駆動信号Ｇ４を生成する回路の回路図である。 図８に示す回路の主要部分の動作波形を示す。 本発明の第４の実施形態に係る過電流検出回路を含む電源装置の回路図である。 本発明の第５の実施形態に係る過電流検出回路を電源回路に含む情報処理装置の電源系統図を示す。

符号の説明

ＡＮＤ…アンド回路、ＣＣ１〜ＣＣ３…定電流源、ＣＬ…過電流検出信号、Ｃｏ、ＣＳＨ、Ｃ１、Ｃ２…コンデンサ、ＣＯＭＰ、ＣＯＭＰ２…コンパレータ、ＣＯＮＴ…制御回路、ＣＰＵ…中央処理装置、ＤＣ−ＤＣ１〜ＤＣ−ＤＣｎ、ＤＣ−ＤＣ１１〜ＤＣ−ＤＣ１ｍ…ＤＣ−ＤＣコンバータ、ＤＲＡＭ…ダイナミックＲＡＭ、ＤＲＶ…ドライバ回路、ＥＡ…誤差増幅器、ＧＨ、ＧＬ、Ｇ３、Ｇ４…ゲート駆動信号、ＨＤＤ１〜ＨＤＤｍ…ＨＤＤ、ＩＣ…ロジックＩＣ、ＩＨ…電流、ＩＬ…インダクタ電流、Ｉｒｏｃ…定電流源、Ｌ…インダクタ、ＬＩＮＥ…給電ライン、ＰＷＭ…パルス幅変調発振器、Ｑ１…上側パワーＭＯＳＦＥＴ、Ｑ２…下側パワーＭＯＳＦＥＴ、Ｑ３…センス用パワーＭＯＳＦＥＴ、Ｑ４…ＭＯＳＦＥＴスイッチ、Ｑ１１〜Ｑ１６…ＭＯＳＦＥＴ、Ｒ１、Ｒ２、Ｒｆｉｌ…抵抗、ＳＲＡＭ…スタティックＲＡＭ、Ｖａ…ノード電圧、Ｖｂ…バイアス電圧、Ｖｃｍｐ…コンパレータＣＯＭＰ２の出力電圧、Ｖｉ…入力端子、ＶＦＢ…フィードバック電圧、Ｖｏ…出力端子、Ｖｒｏｃ…過電流検出用基準電圧、ＶＳＨ…ノード電圧、Ｖｒｅｆ…基準電圧、Ｖｘ…Ｑ１とＱ２との交点電圧。

Claims (10)

1. 一対の電力半導体スイッチング素子と、該一対の電力半導体スイッチング素子の駆動手段と、該駆動手段に駆動信号を供給するパルス幅変調発振器と、該発振器に基準電圧との誤差信号を供給する誤差増幅器とを備えた降圧型ＤＣ−ＤＣコンバータに含まれる電源装置の過電流検出回路であって、
   前記一対の電力半導体スイッチング素子の一方である上側電力半導体スイッチング素子とは別に、前記上側電力半導体スイッチング素子のｍ分の１のサイズを有するセンス用電力半導体スイッチング素子を設けると共に、前記センス用電力半導体スイッチング素子を常時オンさせる手段と、
   前記センス用電力半導体スイッチング素子に過電流相当値に対応したｍ分の１の電流を流すことにより得られるオン電圧、即ち過電流検出用の基準電圧と、前記上側電力半導体スイッチング素子がオン時のオン電圧をスイッチとコンデンサから成るサンプルホールド回路を介させることにより得られる電圧とを、コンパレータで比較することにより過電流を検出する手段と、
   を備えたことを特徴とする電源装置の過電流検出回路。
   但し、ｍは正の整数とする。
2. 前記上側電力半導体スイッチング素子と前記センス用電力半導体スイッチング素子とは同一チップ上に実装されていることを特徴とする請求項１記載の電源装置の過電流検出回路。
3. 前記コンパレータを一対のレベルシフト回路と差動対回路で構成するようにしたことを特徴とする請求項１または請求項２記載の電源装置の過電流検出回路。
4. 前記サンプルホールド回路のスイッチに直列に抵抗を挿入したことを特徴とする請求項１から３のいずれか１項に記載の電源装置の過電流検出回路。
5. 前記上側電力半導体スイッチング素子と前記サンプルホールド回路の前記スイッチとの駆動信号を分けて、前記サンプルホールド回路の前記スイッチの駆動期間を前記上側電力半導体スイッチング素子の駆動期間の前半分としたことを特徴とする請求項１から４のいずれか１項に記載の電源装置の過電流検出回路。
6. 前記センス用電力半導体スイッチング素子の駆動期間を生成する信号として、ＲＣから成る積分回路、ＣＲから成る微分回路、前記微分回路にバイアス電圧を加えるバイアス回路、前記バイアス回路の出力と前記微分回路の出力を比較するコンパレータ、及び２入力のアンド回路を備え、前記積分回路の入力として前記一対の電力半導体スイッチング素子の出力を付与し、前記アンド回路の一方の入力として前記コンパレータの出力を付与し、さらに、前記アンド回路の他方の入力として前記上側電力半導体スイッチング素子の駆動信号を付与した回路の出力信号を使用することを特徴とする請求項５記載の電源装置の過電流検出回路。
7. 前記センス用電力半導体スイッチング素子を常時オンさせる前記手段に代えて、前記センス用電力半導体スイッチング素子の駆動信号を、前記上側電力半導体スイッチング素子の駆動期間より幅広く設定するものとしたことを特徴とする請求項１から６のいずれか１項に記載の電源装置の過電流検出回路。
8. 請求項１から７のいずれか１項に記載の電源装置の過電流検出回路を含む降圧型ＤＣ−ＤＣコンバータを電源装置として備えたことを特徴とする情報処理装置。
9. 前記情報処理装置は、ＣＰＵ、メモリ、及び前記メモリの情報を記憶するハードディスク装置を主要な構成要素として備えると共に、前記構成要素の少なくとも１つは、前記降圧型ＤＣ−ＤＣコンバータを電源として備えることを特徴とする請求項８記載の情報処理装置。
10. 一対の電力半導体スイッチング素子と、該一対の電力半導体スイッチング素子の駆動手段と、該駆動手段に駆動信号を供給するパルス幅変調発振器と、該発振器に基準電圧との誤差信号を供給する誤差増幅器とを備えた降圧型ＤＣ−ＤＣコンバータに使用される電源装置の過電流検出方法であって、
    前記一対の電力半導体スイッチング素子の一方である上側電力半導体スイッチング素子とは別に、前記上側電力半導体スイッチング素子のｍ分の１のサイズを有するセンス用電力半導体スイッチング素子を設けると共に、前記センス用電力半導体スイッチング素子を常時オンさせるステップと、
    前記センス用電力半導体スイッチング素子に過電流相当値に対応したｍ分の１の電流を流すことにより得られるオン電圧、即ち過電流検出用の基準電圧と、前記上側電力半導体スイッチング素子がオン時のオン電圧をスイッチとコンデンサから成るサンプルホールド回路を介させることにより得られる電圧とを、コンパレータで比較することにより過電流を検出するステップと、
    を有することを特徴とする電源装置の過電流検出方法。
    但し、ｍは正の整数とする。

Images