KR20030004962A - 반도체장치의 제조방법 및 제조장치 - Google Patents

반도체장치의 제조방법 및 제조장치 Download PDF

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이자와마사루
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

도체층(동층)과 절연층(다공질 저유전율 절연체층)으로 이루어지는 배선 구조를 가지는 반도체장치의 제조방법에 대해서 개시되어 있다. 본 발명에 의한 반도체장치 배선의 형성방법은, 시료 상에 제1의 절연재료의 층을 형성하는 제1의 공정과, 상기 제1의 절연재료의 층상에 유전율이 2.5 미만의 제2의 절연재료의 층을 형성하는 제2의 공정과, 상기 제2의 절연재료의 층을 플라즈마 에칭법에 의해 패터닝 가공하는 제3의 공정과, 상기 제2의 절연재료의 층상에 스퍼터링법에 의해 금속막을 퇴적시키는 제4의 공정과, 상기 금속막 상에 동(銅)층을 형성하는 제5의 공정과, 상기 동층이 불필요한 부분을 케미컬ㆍ메카니컬ㆍ폴리싱법에 의해 제거하는 제6의 공정을 적어도 가지고 이루어지며, 상기의 제3의 공정에서 제4의 공정까지의 사이의 전공정을 드라이 처리조건 하에서 행하며, 또, 상기 제6의 공정 후에, 상기 시료를 순수에 의해 세정하는 순수 세정공정을 설정하여 이루어지는 것을 특징으로 하고 있다. 본 발명의 배선 형성방법에 의하면, 신뢰성이 높고, 양질의 반도체장치 배선의 형성이 가능하게 된다.

Description

반도체장치의 제조방법 및 제조장치{METHOD AND APPARATUS FOR FABRICATING SEMICONDUCTOR DEVICES}
본 발명은 반도체장치의 제조방법 및 제조장치에 관한 것으로, 특히 절연층 형성재료로서 다공질 저유전율 절연재료를 이용하여, 도체층 형성재료로서 동(銅)재를 이용한 반도체장치의 배선형성 방법에 관한 것이다.
저유전율 절연재료를 이용한 반도체장치 배선의 형성법에 관해, 「신학기보; TECHNICAL REPORT OF IEICE, ED2000-136, SDM2000-118, ICD2000-72(2000-08), pp.87-92」(문헌 1)에 "저유전율막을 이용한 Cu 듀얼 대머신 배선의 형성기술" 이라는 제목으로 개시되어 있다. 또, 세정기술로서는 「기술정보협회출판(발행일 : 2000년 12월 27일) pp.295-305」(문헌 2)에 "차세대 ULSI 다층배선의 신재료·프로세스기술" 이라는 제목으로 개시되어 있다. 또, 레지스트 애싱 기술로서, 「특개평 11-176818호 공보(대응 미국특허 제6,232,237호 명세서)」(문헌 3)에 개시의 기술이 있다.
본 발명자들은 본 발명에 이르기에 앞서, 저유전율 절연재료(이하, Low -K재라 칭함)와 동재를 이용한 반도체장치 배선의 형성법으로서, 이하에 나타내는 기술에 대해서 검토했다. 그 방법을 도 2의 공정도에 따라서 설명한다.
먼저, Low-K막(1)과 산화실리콘(TEOS)막(2)의 적층구조 중에 동(銅)층(3)이 매립된 것(초기상태 시료) 상에, (공정 1)에서 스토퍼막(예컨대 SiN막 등)(4)을 CVD퇴적하고, (공정 2)에서 Low-K막(5)을 도포하며, (공정 3)에서 마스크재층(6)(예컨대 TEOS 등)의 퇴적을 행하고, 또, (공정 4)에서 상기의 스토퍼막(4)과 같은 종류의 재료를 마스크재층(7)으로서 퇴적한다. 다음에, (공정 5)에서 레지스트막(8)을 도포하고, 이 레지스트막(8)에 구멍 형상의 개구를 패터닝하며, (공정 6)에서 이 레지스트막(8)을 마스크로 하여 마스크재층(7)의 드라이 에칭을 행하여 마스크재층(7)에 구멍 형상의 개구를 형성한다. 또한, (공정 7)에서 레지스트막(8)을 박리한 후, (공정 8)에서 새로운 레지스트막(9)을 도포하여, 이 레지스트막(9)에 홈 형상의 개구를 패터닝 형성하며, (공정 9)에서, 마스크재층(7)을 마스크로 하여 마스크재층(6)의 드라이 에칭을 행하여 마스크재층(6)에 구멍 형상의 개구를 형성하고, 마스크재층(6)으로 이루어지는 하드마스크로 한다.
다음에, (공정 10)에서 레지스트막(9)을 마스크로 하여 마스크재층(7)을 에칭 가공하여, 마스크재층(7)에 홈 형상의 개구를 형성하고, 마스크재층(7)으로 이루어지는 하드마스크로 한다. 다음에, (공정 11)에서 마스크재층(6)을 마스크로 하여 Low-K막(5)을 이방성 드라이 에칭하여, 구멍 형상의 개구(Via홀)(10)를 형성한다. 이어서, (공정 12)에서는 마스크재층(7)을 마스크로 하여 마스크재층(6)을 홈 형상으로 드라이 에칭 가공한다. 이 공정에서는 동시에 레지스트막(9)도 제거된다.
또한, (공정 13)에서 마스크재층(7) 및 마스크재층(6)을 마스크로 하여 Low-K막(5)을 이방성 드라이 에칭하여, 홈 형상의 오목부(11)를 형성한다. 다음에, (공정 14)에서, Low-K막(5) 중에 형성된 구멍 형상의 개구(Via홀)(10)를 마스크 개구로서 스토퍼막(4)을 드라이 에칭 제거하여 구멍 형상의 개구를 형성함과 동시에, 스토퍼막(4)과 같은 재질인 마스크재층(7)을 드라이 에칭 제거한다. 다음에, (공정 15)에서, 앞의 공정에서 Via홀(10)의 내벽면에 부착한 동함유 퇴적물(12)이나, 홈 형상 오목부(11)의 내벽면에 부착한 CF계 퇴적물(13)이나, 동층(3)의 표면에 형성된 동의 변질층(14) 등을 제거하기 위해, 아민계의 약액을 이용한 웨트세정을 행한 후, (공정 16)에서 스퍼터법에 의해 Ta와 TaN과의 적층막(15)을 퇴적시키고, (공정 17)에서 스퍼터법으로 동층(16)을 퇴적시킨다.
이어서, (공정 18)에서 앞의 공정에서 스퍼터 퇴적된 동층(16) 상에 동(銅)막(17)을 도금법으로 퇴적시킨 후, (공정 19)에서 동층(16), 동막(17) 및 TaㆍTaN적층막(15)의 나머지 부분을 CMP법(케미컬ㆍ메카니컬ㆍ폴리싱법)으로 제거한다. 마지막으로, (공정 20)에서 약액세정을 거쳐, 제1층째의 배선완료 시료를 얻는다. 또, 상기의 공정 1에서 공정 20까지를 더 반복 실행함으로써, 다층배선을 형성할 수 있다.
고속동작용의 반도체장치에서는 절연막으로서, 유전율이 2.5 미만의 극저유전율의 절연막을 사용하는 것이 필수이다. 이와 같은 절연막은 전부 다공질 즉 스폰지 형상의 Low-K막이므로, 약액 세정공정에 의해 흡습하기 쉽고, 또 용이하게 건조할 수 없다는 난점이 있다. 이 다공질 Low-K막의 흡습이 최대의 문제이다.
다공질 Low-K막을 사용한 도 2에 도시의 배선법에서는 공정 15나 공정 20과 같은 약액 세정공정이 있으므로, 이 약액 세정공정에서 다공질 Low-K막이 흡습하고, 막내에 수분이 잔류하는 문제가 생긴다. 예컨대, 앞에 게재한 문헌 3의 방법을 이용하여 2개의 약액 세정공정을 생략한 경우라도, H2O 플라즈마 처리에 의해 CF계 퇴적물(13)은 제거할 수 있다. 그러나, 동함유 퇴적물(12)은 제거할 수 없으므로, 이 동함유 퇴적물(12)이 다공질 Low-K막 중에 잔류 확산하여 다공질 Low-K막의 전기적 특성을 열화시키는 문제가 있다. 또한, 이 문헌 3의 방법에서는 도 2의 공정에 비해, TEOS층(2)과 스토퍼막(4)과의 접착성이 나쁘기 때문에, 열처리 등에 의해 벗겨지기 쉽다는 문제가 있다.
이상과 같이, 흡습성, 동함유 퇴적물이나 동변질층의 잔류 및 저접착성의 문제로부터, 현상(現狀)에서는, 다공질 Low-K막과 동재에 의한 배선의 형성은 상당히어려운 것으로 되어 있다.
따라서, 본 발명의 목적은, 상술한 문제점을 해결하여, 다공질 Low-K막과 동재에 의한 양질의 배선의 형성을 가능하게 하는 방법 및 장치를 제공하는데 있다.
본 발명자들은, 앞의 공정 15의 약액세정에는 (1) CF계 퇴적물(13)의 제거, (2) 동함유 퇴적물(12)의 제거 및 (3) 동의 변질층(14)의 제거의 3개의 작용 외에, (4) 약액 세정공정 중의 순수세정에 의해, 에칭공정(14)에서 TEOS막 중에 진입한 불소를 제거하는 제4의 작용이 있는 것을 발견했다.
앞에서 게재한 문헌 3의 방법에서는, 순수세정을 포함하는 약액 세정공정이 전혀 없기 때문에, 에칭공정(14)에서 TEOS막(6) 중에 진입한 불소가 그대로 잔류하여버린다. 이 잔류불소가 다음의 제2층째 배선의 형성공정에서 TEOS막(6) 상에 퇴적되는 스토퍼막(4)의 접착성을 저하시키고 있다는 것이, 본 발명자들의 연구에 의해 판명되었다.
즉, 본 발명에 의하면, 「시료상에 제1의 절연재료층(스토퍼막)을 형성하는 제1의 공정과, 상기 제1의 절연재료층 상에 유전율이 2.5 미만의 제2의 절연재료층(다공질 Low-K막)을 형성하는 제2의 공정과, 상기 제2의 절연재료층을 플라즈마 에칭법에 의해 패터닝 가공하는 제3의 공정과, 상기 제2의 절연재료층 상에 스퍼터링법에 의해 금속막을 퇴적시키는 제4의 공정과, 상기 금속막 상에 동층을 형성하는 제 5의 공정과, 상기 동층의 불필요한 부분을 케미컬ㆍ메카니컬ㆍ폴리싱법에 의해 제거하는 제6의 공정을 적어도 가지고 이루어지는 반도체장치의 제조방법에 있어서, 상기 제3의 공정에서 상기 제4의 공정까지의 사이의 전공정을 드라이 처리조건 하에서 행하며, 또, 상기 제6의 공정 후에 상기 시료를 순수에 의해 세정하는 순수 세정공정을 설정하여 이루어지는 것을 특징으로 하는 반도체장치의 제조방법」이 제공된다.
상기 한 제2의 절연재료의 층을 플라즈마 에칭법에 의해 패터닝 가공하는 제3의 공정에서 제2의 절연재료의 층상에 스퍼터링법에 의해 금속막을 퇴적시키는 제4의 공정까지의 사이의 전공정을 드라이 처리조건 하에서 행하도록 함으로써, 저유전율의 제2의 절연재료층의 흡습 방지할 수 있고, 상술한 배선 특성 열화의 문제를 회피할 수 있으며, 또, 상기 한 시료를 순수에 의해 세정하는 공정을 새롭게 설정함으로써, 상술한 TEOS막(6) 중에의 잔류 불소에 의한 접착 특성 열화의 문제도 없앴을 수 있고, 양질의 배선의 형성이 가능하다.
또한, 상기 제2의 절연재료층을 플라즈마 에칭법에 의해 패터닝 가공하는 제3의 공정의 개시 시점에서 상기 제2의 절연재료층 상에 스퍼터링법에 의해 금속막을 퇴적시키는 제4의 공정의 완료 시점까지의 전기간 중은 상기 시료를 대기에 노출시키지 않도록 하는 것이 바람직하다. 그렇게 함으로써, 저유전율의 상기 제2의 절연재료층의 흡습을 완전하게 방지할 수 있고, 상술한 배선 특성 열화의 문제를 효과적으로 회피할 수 있다.
또, 상기 제3의 공정 후에 상기 제4의 공정 전에, 상기 제3의 공정에 의해 상기 제2의 절연재료층(스토퍼막)에 패터닝 형성된 개구를 통해, 상기 제1의 절연재료층을 NF3과 Ar을 포함하는 혼합가스의 플라즈마에 의해 에칭 제거하는 에칭 처리공정을 포함시키는 것이 바람직하다. 이 NF3과 Ar을 포함한 혼합가스 플라즈마의 사용에 의해, 시료에 인가하는 바이어스 전력을 낮게 억제할 수 있고, 이것에 의해, 베이스인 동재가 에칭되는 것을 방지할 수 있으므로, 동함유 퇴적물의 부착의 문제가 생기지 않는다. 또, NF3가스의 작용에 의해 CF계 퇴적물의 제거가 가능하게 된다.
또한, 상기의 제1의 절연재료의 층(스토퍼막)을 플라즈마 에칭하는 공정에서는 시료에 인가하는 단위 시료 면적당의 바이어스 전력을 0.16W/㎠ 이하로 하는 것이 바람직하다. 그렇게 함으로써, 베이스인 동재까지도 에칭되어 버리는 것을 효과적으로 방지할 수 있다.
또, 상기 제1의 절연재료의 층(스토퍼막)을 플라즈마 에칭하는 공정에서의 처리압력은 0.5Pa 이하로 설정되는 것이 바람직하다. 그렇게 함으로써, 스토퍼막(SiC막)의 에칭에 의해 생성되는 SiF나 CF가 이물로서 시료에 재부착하는 것을 방지할 수 있다.
또, 상기 한 제1의 절연재료의 층(스토퍼막)을 플라즈마 에칭하는 공정의 직후에, 시료에 O2플라즈마 처리 및 H2플라즈마 처리를 시행하는 공정을 설정하는 것이 바람직하다. 그렇게 함으로써, 직전의 플라즈마 에칭공정에서 가공 구멍(Via홀)의 저면, 즉 베이스인 동층의 불화된 표면을 청정(淸淨)한 표면으로 회복할 수 있다.
또, 본 발명에 의하면, 「감압처리실 내에 설치된 시료를 재치(載置)하기 위한 시료대와, 상기 감압처리실 내에 처리가스를 도입하기 위한 가스 도입수단과, 상기 처리가스를 상기 감압처리실 밖으로 배기하기 위한 배기수단과, 상기 감압처리실 내에 상기 도입 처리가스의 플라즈마를 생성시키는 수단을 가지는 플라즈마 에칭 처리장치에 있어서, 상기 시료의 배면에 상기 시료에 자장을 인가하기 위한 자장인가 수단을 설정하고, 또, 상기 시료에 ON-OFF 인가의 OFF 기간이 10-6초 이하의 마이너 DC전압을 ON-OFF 인가하기 위한 전압 인가수단을 설정하여 이루어지는 것을 특징으로 하는 플라즈마 에칭 처리장치」가 제공된다.
상기의 전압 인가수단에 의해 상기 시료에 ON-OFF 인가되는 마이너스 DC전압에 의해 형성되는 시료면에 수직인 전계와 상기의 자장 인가수단에 의해 시료면에 평행하게 형성되는 자장과의 상호작용에 의해, 상기 가스 도입기구로부터 도입된 에칭용 가스의 플라즈마가 효율 좋게 생성된다. 그리고, 시료에 인가되는 마이너스 전압에 의해, 생성 플라즈마 중의 플러스 이온이 가속되어 시료면에 입사하여 시료의 에칭 반응이 진행한다. 또, 인가 마이너스 전압의 인가 OFF 기간 중에는 전자가 시료면에 입사하여 플러스 이온 입사에 의한 시료에의 플러스 전하의 챠지업이 방지된다. 이 챠지업 방지기능에 의해 TEOS, SiN, SiC, Low-K막과 같은 절연재료라도 양호한 에칭이 가능하다. 또, 시료에 플러스 전압이 인가되지 않기 때문에, 플러스 이온이 처리실 내벽면에 가속되어 입사하는 일이 없으므로, 처리실 내벽재료가 깍여 이물이나 금속 오염물을 발생하는 일이 적다. 또한, 인가 마이너스 전압의 인가OFF 기간(Δt)을 10-6초 이하로 충분히 짧게 설정함으로써, 이 짧은 인가 OFF 기간(Δt) 중에는 플러스 이온이 처리실 내벽면까지는 도달하지 않기 때문에, 이온 충격에 의해 처리실 내벽면 재료가 깍이는 일은 없어진다.
또, 본 발명에 의하면, 상기의 플라즈마 에칭 처리장치를 이용하여, 시료상에 설치된 동층 상에 퇴적된 절연막을, 상기의 마이너스 DC 전압이 200V 이하의 조건하에서 에칭처리하는 것을 특징으로 하는 드라이 에칭방법이 제공된다. 이와 같이, 시료에 인가하는 마이너스 DC 전압을 200V 이하로 설정하여 동층 상에 퇴적된 절연막을 에칭 처리함으로써, 베이스의 동층(3)이 전혀 에칭되지 않기 때문에, 가공 구멍이나 가공 홈의 내벽면 상에 동함유 퇴적물의 부착이 생기는 일이 없다.
또, 본 발명에 의하면, 「스퍼터법에 의해 반도체 시료 상에 금속막을 퇴적시키기 위한 스퍼터 처리실과 드라이 에칭법에 의해 반도체 시료 상의 절연막을 에칭 처리하기 위한 에칭 처리실을 가지는 반도체장치의 제조장치에 있어서, 또한 상기 반도체 시료의 플라즈마 처리를 행하기 위한 플라즈마 처리실을 설치하고, 또, 가연가스 및 지연가스의 양방을 배(排)가스 처리할 수 있는 배가스 처리설비를 더 부가하여 이루어지는 것을 특징으로 하는 반도체장치의 제조장치」가 제공된다. 이와 같이, 가연가스 및 지연가스의 양방을 배가스 처리할 수 있는 배가스 처리설비를 부가함으로써, H2등의 가연가스와 NF3나 O2등의 지연가스와의 양방을 사용하여 반도체 시료에 소망의 처리를 시행할 수 있고, 더욱이 처리실에서 배기되는 가연가스와 지연가스와의 양방을 배가스 처리할 수 있다.
또한, 상기의 반도체장치의 제조장치에는 또한 적어도 NF3가스, H2가스 및 O2가스의 3종류의 가스를 상기 처리실 내에 도입하기 위한 가스 도입수단이 부설되어 이루어지는 것이 바람직하다. 상기한 3종류의 가스의 도입수단을 부설함으로써, NF3가스 플라즈마에 의한 CF계 퇴적물의 제거가 가능하게 되며, 또 O2가스 플라즈마에 의한 산화작용 및 H2가스에 의한 환원작용을 이용하여 오염된(불화된) 동층 표면을 청정한 표면으로의 회복처리가 가능하게 된다.
도 1에 본 발명에 의한 반도체장치의 제조방법의 기본 공정도를 나타낸다. 본 발명에 의한 신공정에서는, 도 2에 나타낸 공정과 비교하여, 다음의 2가지 점에서 크게 다르다.
(1) 먼저, 도 1의 공정 14에서는, NF3가스, Ar 가스와의 혼합가스를 사용하여 스토퍼막(4)을 에칭 처리한다. 이때, 시료에 인가하는 단위 면적당의 바이어스 전력은 0.16W/㎠ 이하로 한다. 이 조건하에서는 동층(3)이 전혀 에칭되지 않게 되므로, Via홀(10)의 내벽면 상에 동함유 퇴적물의 부착이 생기지 않는다. 또, NF3가스의 작용에 의해, 공정 9에서 공정 13까지의 사이에, 홈(11)이나 Via홀(10)의 내벽면 상의 CF계 퇴적물도 효과적으로 제거된다.
이상의 프로세스에서는, 구멍이나 홈의 내벽면 상에 CF계 퇴적물이나 동함유 퇴적물이 퇴적하는 일이 없고, 또, 동층(3) 표면의 변질층도 제거되어 있으므로, 에칭 후의 약액처리를 필요로 하지 않는다. 따라서, 공정 16에서는 약액세정을 행하지 않고, 즉시 다음의 TaㆍTaN 적층막(15)의 퇴적공정을 행하기 때문에, 약액세정에 의한 흡습의 문제가 발생하지 않는다.
또, 앞에 게재한 문헌 3의 방법과는 달리, CMP 공정(20) 후에, 약액 세정공정(21)을 설정하고 있다. 이 CMP 공정 후의 약액세정에서는 Low-K막이 약액과 직접 접촉하지 않기 때문에, 약액에 의한 흡습의 문제가 생기지 않는다. 또, 마스크재층으로서의 TEOS막(6) 중의 잔류불소를 상기의 약액 세정공정 중의 순수 세정처리에 의해 제거할 수 있다. 이 때문에, 스토퍼층(4)의 접착성 저하의 문제도 발생하지 않는다.
본 발명의 상기 이외의 목적, 구성, 및 열거하는 작용 효과에 대해서는, 이하의 실시예를 들어 상세한 설명 중에서 자연히 명백하게 될 것이다.
도 1은, 본 발명에 의한 반도체장치의 배선 형성방법을 나타내는 공정도,
도 2는, 본 발명에 앞서 검토한 배선 형성방법의 일예를 나타내는 공정도,
도 3은, 본 발명에 의한 반도체장치의 배선 형성에 사용되는 반도체 제조장치의 개략 구성을 나타내는 도면,
도 4는, 본 발명에 의한 반도체장치의 배선 형성에 사용되는 플라즈마 처리장치의 개략 구성을 나타내는 도면,
도 5는, 도 4에 나타낸 플라즈마 처리장치에서의 시료(웨이퍼)에의 인가 마이너스 전압의 시간변화를 나타내는 도면이다.
이하, 본 발명에 대해, 실시예를 들어 도면을 참조하여 상세하게 설명한다.
(실시예 1)
도 1에, 본 발명의 일실시예가 되는 다공질 Low-K막(절연막)과 동층(도전층)으로 이루어지는 배선의 형성방법의 일연의 공정을 나타낸다. 본 실시예에서는 본 공정에 따라 다공질 Low-K막과 동층으로 이루어지는 배선을 형성시켰다.
먼저, 다공질 Low-K재(1)와 TEOS막(2)과의 적층구조 중에 동(銅)배선층(3)이 매립된 것(초기상태)을 용의하고, (공정 1)에서, 그 위에 스토퍼막(4)으로 이루어지는 SiN막을 CVD법으로 퇴적시켰다. 그 후, (공정 2)에서, 그 위에 더 유기재료로 이루어지는 다공질 Low-K막(5)을 도포 형성하고, (공정 3)에서, 그 위에 마스크재층(6)으로 이루어지는 TEOS막을 CVD 퇴적시키며, (공정 4)에서, 그 위에 더욱 마스크재층(7)으로서의 SiN막을 CVD 퇴적시켰다. 다음에, (공정 5)에서, 레지스트막(8)을 패터닝 형성하고, (공정 6)에서, CHF3과 Ar 및 O2와의 혼합가스의 플라즈마에 의해 레지스트막(8)을 마스크로 하고 마스크재층(7)으로서의 SiN막을 드라이 에칭하여, 마스크재층(7)에 구멍 형상의 개구를 패터닝 형성했다.
이어서, (공정 7)에서, 레지스트막(8)을 박리 제거한 후에, (공정 8)에서, 새롭게 레지스트막(9)을 패터닝 형성하고, (공정 9)에서, C5F8과 Ar 및 O2와의 혼합가스의 플라즈마에 의해, 마스크재층(7)을 마스크로 하고, 마스크재층(6)으로서의 TEOS막을 드라이 에칭하여, 마스크재층(6)에 구멍 형상의 개구를 패터닝 형성했다. 다음에, (공정 10)에서, CHF3과 Ar 및 O2와의 혼합가스의 플라즈마에 의해, 레지스트막(9)을 마스크로 하고, 마스크재층(7)으로서의 SiN막을 드라이 에칭하여, 홈 형상의 개구를 가지는 SiN막 마스크를 형성했다. 다음에, (공정 11)에서, NH3가스의 플라즈마를 이용하여, 마스크재층(6)의 구멍 형상의 개구를 통해, 다공질 Low-K막(5)을 이방성 드라이 에칭하여, Via홀(10)을 형성했다. 이어서, (공정 12)에서, C5F8과 Ar 및 O2와의 혼합가스의 플라즈마에 의해, 홈 형상 개구를 가지는 마스크재층(7)을 마스크로 하고, 마스크재층(6)으로서의 TEOS막을 드라이 에칭하여, 마스크재층(6)에 홈 형상의 개구를 형성했다. 또한, 이 공정에서는, 레지스트막(9)도 동시에 에칭 제거된다.
다음에, (공정 13)에서는, NH3가스의 플라즈마를 이용하여, 마스크재층(6) 및 마스크재층(7)의 홈 형상 개구를 통해, 다공질 Low-K막(5)을 이방성 드라이 에칭하여, 홈 형상의 오목부(11)를 형성했다. 다음에, (공정 14)에서, NF3과 Ar과의 혼합가스의 플라즈마를 이용하여, 스토퍼막(4)으로서의 SiN막에 구멍 형상 개구를 형성함과 동시에, 마스크재층(7)으로서의 SiN막을 드라이 에칭 제거했다. 여기서, (공정 14)에서는 NF3가스와 Ar 가스와의 혼합가스의 플라즈마를 이용하고 있기 때문에, CF계의 퇴적물이 홈측면에 부착하는 일이 없다. 또, NF3가스와 Ar 가스와의 혼합가스의 플라즈마를 이용하고 있기 때문에, 시료(웨이퍼)에 인가해야 할 바이어스 전력을 저전력으로 억제할 수 있다. 종래의 CHF3가스를 이용하는 프로세스에서는 단위 시료 면적당의 인가 바이어스 전력으로서 0.64W/㎠ 이상의 전력이 필요한데 비해, 본 발명에 의한 NF3과 Ar과의 혼합가스를 이용하는 프로세스에서는, 그 1/4의 0.16W/㎠ 이하라도 에칭이 가능하다. 본 프로세스에 인가 바이어스 전력을 0.16W/㎠ 이하로 억제한 경우, 동층(3)이 거의 에칭되지 않기 때문에, 동함유 퇴적물이 Via홀(10)의 내벽면 상에 부착하는 일이 없다. 이 때문에, CF계 퇴적물이나 동함유 퇴적물을 제거하기 위한 약액 세정공정이 불필요하다.
한편, 동층(3)의 표면은 상기 공정 14의 NF3가스 함유 플라즈마에 의한 처리에 의해 불화된다. 이 불화 동층(18)을 제거하기 위해, 먼저, (공정 15)에서, O2플라즈마 처리에 의해 불화 동층(18)을 산화시키고, 산화동층(19)으로 치환한다.이 산화동층(19)을, 다음의 (공정 16)에서, H2플라즈마 처리에 의해 환원 제거하여, 청정한 동층 표면(20)을 생성한다. 다음에, (공정 17)에서, 스퍼터법에 의해 TaㆍTaN 적층막(15)을 퇴적시키고, 또, (공정 18)에서, 스퍼터법으로 동층(16)을 퇴적시킨다. 이 스퍼터 퇴적된 동층(16) 상에, (공정 19)에서, 동막(17)을 도금으로 퇴적시키고, 다음에, (공정 20)에서, 나머지 동층 부분(16, 17) 및 TaㆍTaN 적층막 부분(15)을 CMP법으로 제거한다. 이 CMP 제거 공정 후에, TEOS막(6) 중에 잔류한 불소를, 다음의 (공정 21)에서 순수세정을 포함하는 약액세정에 의해 제거한다. 세정된 시료를, 다시 공정 1의 SiN막의 CVD 퇴적공정에서부터 순서대로 반복 처리함으로써, 다층배선을 형성한다.
공정 21의 세정공정을 생략한 경우에는, TEOS막(6, 2) 중에 불소가 잔류하기 때문에, 다음의 공정 1에서 퇴적되는 스토퍼막(4)과 TEOS막(6, 2)과의 접착성이 나쁘게 된다. 이 때문에, 후의 열처리나 와이어 본딩시 등에서 웨이퍼에 가해지는 응력으로 스토퍼막(4)과 TEOS막(2)과의 계면에서 박리가 생기기 쉽다.
한편, 상기 한 본 발명의 배선 형성법에서는, 공정 21의 세정에서 TEOS막(6, 2) 중의 불소가 양호하게 제거되기 때문에, 다음의 공정 1에서 TEOS막(6, 2) 상에 퇴적되는 스토퍼막(4)의 접착성이 극히 높다. 이 때문에, 배선 형성 수율이 큰 폭으로 향상된다. 또, 본 방법에서는 다공질 Low-K막이 세정용 약액과 직접 접촉하는 공정이 없기 때문에, 다공질 Low-K막의 흡습성의 문제가 큰 폭으로 개선된다.
이상, 본 발명의 배선방법에 의해 형성된 다공질 Low-K막과 동층과의 배선은종래의 배선방법에 의한 것과 비교해, 신뢰성이 높고, 수율도 높다. 또한, 본 실시예에서는, 스토퍼막(4) 및 마스크재층(7)으로서 SiN막, 마스크재층(6)으로서 TEOS막을 이용했지만, 다른 재료에 대해서도 같은 결과가 얻어진다. 또, 본 실시예에서는 다공질 Low-K막(1, 5)으로서 유기재막을 이용했지만, SiOH기(基)를 가지는 막이나 SiO기를 가지는 막의 경우에는, 앞의 공정 11 및 공정 13의 드라이 에칭에서 F 함유가스 및 Ar 가스를 포함하는 혼합가스를 이용하면, 같은 결과가 얻어진다.
(실시예 2)
실시예 1의 공정 14, 15, 16 에서는, 이물이나 금속오염이 적은 플라즈마 처리장치가 필요하다. 이를 위한 플라즈마 처리장치를 도 4에 나타낸다. 본 장치는 감압처리실(21), 피처리 시료(22)를 재치하기 위한 시료대(23), 감압처리실(21) 내를 배기하기 위한 배기기구(24) 및 감압처리실(21) 내에 가스를 도입하는 기구(25)를 구비하고, 또한, 시료(22)의 배면부에 시료면에 평행한 자력선을 만들어 내기 위한 자석(26)을 구비하고 있다. 또, 본 장치에서는, 시료(22)에 전압을 인가하기 위해 전원(27)을 구비하고 있으며, 이 전원(27)에 의해, 도 5에 나타내는 바와 같은 마이너스의 DC 전압(Vo)이 시료(22)에 간헐적으로 인가된다. 이 인가 마이너스 전압에 의해 생기는 시료(22)에 수직한 전계와 자석(26)이 만드는 시료면에 평행한 자장의 상호작용에 의해 가스 도입기구(25)로부터 도입된 에칭용 가스의 플라즈마(28)가 생성된다. 상기의 시료(22)에 인가된 마이너스 전압에 의해, 플라즈마(28) 중의 플러스 이온이 시료(22)에 입사하여, 시료의 에칭 반응이 진행한다. 또, 상기의 DC 전압의 인가 OFF 기간 중에는, 플라즈마(28) 중의 전자가 시료(22)에 입사하여, 앞의 플러스 이온 입사에 의한 시료(22)의 챠지업을 중화한다. 이 챠지업 중화기능이 있기 때문에, TEOS, SiN, SiC, Low-K막이라는 절연재료라도 에칭이 가능하게 되었다. 또, 이 장치에서는, 시료(22)에 플러스 전압이 인가되는 타이밍이 없기 때문에, 플러스 이온이 감압처리실(21)의 내벽에 가속되어 입사하는 일이 없다. 이 때문에, 감압처리실(21)의 내벽재료가 깍이는 것에 의한 이물이나 금속오염물의 발생이 적다. 특히, 시료(22)에의 마이너스 DC 전압의 인가 OFF 기간(Δt)이 10-6초보다 짧은 경우에는, 이 DC 전압의 인가 OFF 기간(Δt) 중에는 이온이 처리실(21)의 내벽까지는 도달할 수 없기 때문에, 이온 충격에 의해 처리실(21)의 내벽재료가 깍이는 일은 전혀 없다.
본 장치를 이용하여, 실시예 1의 공정 14를 실행했다. 가스 도입기구(25)에 의해, 처리실(21) 내에 NF3와 Ar의 혼합가스를 도입하고, 시료(22)에 상기 한 마이너스의 DC 전압을 간헐적으로 인가(ON-OFF 인가)하여, 스토퍼막(SiC막)(4)을 에칭했다. 처리실(21) 내의 압력을 0.5Pa 이하로 설정했을 경우, 상기 SiC막의 에칭에 의해 생성되는 SiF나 CF가 이물로서 시료(22)에 재부착하는 것을 방지할 수 있다는 것이 판명되었다. 또, 도 5의 인가 마이너스 전압(Vo)을 200V 이하로 설정함으로써, 베이스의 동층(3)이 전혀 에칭되지 않기 때문에, Via홀(10)이나 홈 형상 오목부(11)의 내벽면 상에 동함유 퇴적물의 부착이 보이지 않게 되는 것이 판명되었다.
(실시예 3)
실시예 1에 나타낸 배선방법에 있어서, 공정 9의 마스크재층(6)의 에칭 처리공정에서 공정 17의 TaㆍTaN 적층막(15)의 스퍼터 처리공정까지의 사이는 다공질 Low-K막(5)의 표면이 처리실(21)의 내부 공간에 벗겨낸 상태(노출상태)이므로, 이 사이에 시료(22)가 대기와 접촉하면, 대기중의 수분에 의해 다공질 Low-K막이 흡습할 염려가 있다. 따라서, 이 흡습의 문제를 회피하기 위해서는, 상기 한 공정 9에서 공정 17까지의 드라이 처리를 진공 중에 일관하여 행할 수 있는 반도체 제조장치가 필요하다. 이들의 공정을 진공 중에서 일관하여 행할 수 있는 반도체 처리장치의 일구성예를 도 3에 나타낸다. 본 장치는 마스크재층을 에칭 처리할 수 있는 감압처리실(29), 다공질 Low-K막을 에칭 처리할 수 있는 감압처리실(30), NF3과 Ar과의 혼합가스의 플라즈마를 사용하여 스토퍼막을 에칭 처리할 수 있는 감압처리실(31), H2가스 및 O2가스의 플라즈마를 사용하여 후 처리를 행할 수 있는 감압처리실(32), 스퍼터법으로 금속막을 퇴적 처리할 수 있는 감압처리실(33) 및 이들의 처리실 사이를 감압하에서 연결하는 감압반송실(34)과, 진공 반송할 수 있는 반송로봇(35)을 구비하고 있다. 또, 본 장치에서는 H2등의 가연가스와 NF3나 O2등의 지연가스와의 양방을 사용하기 때문에, 가연가스와 지연가스와의 쌍방을 배(排)가스 처리할 수 있는 배가스 처리설비(36)를 구비시키고 있다.
본 반도체 제조장치에서의 배선 형성공정의 흐름을 다음에 설명한다. 시료는 반입구(37)에서 마스크 에칭용의 감압처리실(29) 내에 반입되고, 실시예 1의 공정 9 및 공정 10의 마스크 가공처리가 시행된다. 그 후, 시료는 반송로봇(35)에 의해 Low-K막 에칭용의 감압처리실(30) 내로 진공 반송되며, 공정 11의 다공질 Low-K막의 에칭처리가 시행된다. 그 후, 시료는 다시 마스크 에칭용의 감압처리실(29) 내로 반입되어, 공정 12의 마스크 가공처리가 행해진다. 이어서, 시료는 Low-K막 에칭용의 감압처리실(30) 내로 반송되어, 공정 13의 Low-K막 에칭처리가 행해진다. 그 후, 시료는 스토퍼막 에칭용의 감압처리실(31) 내로 반송되어, 공정 14의 스토퍼막 에칭처리가 시행된다. 이어서, 시료는 후 처리용 감압처리실(32) 내로 반입되어, 공정 15의 O2플라즈마 처리와 공정 16의 H2플라즈마 처리를 시행한다. 마지막으로, 시료는 스퍼터용의 감압처리실(33) 내에서 공정 17의 금속막 퇴적처리를 시행한 후, 반출구(38)에서 장치 밖(대기중)으로 추출된다.
도 3에 나타낸 장치 구성으로 함으로써, 시료를 전혀 대기중에 노출시키지 않고, 공정 9에서 공정 17까지의 사이의 모든 처리를 시행할 수 있기 때문에, 대기중의 수분에 의한 다공질 Low-K막의 흡습의 문제를 완전하게 피할 수 있다. 이 때문에, 보다 신뢰성 높은 배선 형성이 가능하게 되며, 반도체장치 제조의 수율을 향상할 수 있다. 또한, 후처리용 감압처리실(32)이나 스토퍼막 에칭용 감압처리실(31)을 실시예 2의 플라즈마 처리장치와 같은 구성으로 함으로써, 이물이나 오염의 문제가 없어지게 되며, 극히 신뢰성이 높은 반도체장치를 제조할 수 있다.
이상 상세한 설명에서 명백한 바와 같이, 본 발명에 의하면, 배선간 절연재료로서, 예컨대 다공질 Low-K막 등의 저유전율 절연재료를 이용하는 반도체장치의배선 형성할 때, 상기 저유전율 절연재료의 흡습을 방지하고, 더불어 신뢰성이 높은 배선 형성을 가능하게 할 수 있고, 그렇게 함으로써, 반도체장치의 제조 수율을 큰 폭으로 향상시킬 수 있다.

Claims (10)

  1. 시료 상에 제1의 절연재료의 층을 형성하는 제1의 공정과, 상기 제1의 절연재료의 층상에 유전율이 2.5 미만의 제2의 절연재료의 층을 형성하는 제2의 공정과, 상기 제2의 절연재료의 층을 플라즈마 에칭법에 의해 패터닝 가공하는 제3의 공정과, 상기 제2의 절연재료의 층상에 스퍼터링법에 의해 금속막을 퇴적시키는 제4의 공정과, 상기 금속막 상에 동(銅)층을 형성하는 제5의 공정과, 상기 동층의 불필요한 부분을 케미컬ㆍ메카니컬ㆍ폴리싱법에 의해 제거하는 제6의 공정을 적어도 가지고 이루어지는 반도체장치의 제조방법에 있어서,
    상기 제3의 공정에서 상기 제4의 공정까지의 사이의 전공정을 드라이 처리조건 하에서 행하고, 또, 상기 제6의 공정 후에, 상기 시료를 순수에 의해 세정하는 순수 세정공정을 설정하여 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 제3의 공정의 개시 시점에서 상기 제4의 공정의 종료 시점까지의 전기간중 상기 시료를 대기에 노출시키지 않는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제3의 공정 후에 상기 제4의 공정 전에, 상기 제3의 공정에 의해 상기제2의 절연재료의 층에 패터닝 형성된 개구를 통해, 상기 제1의 절연재료의 층의 소정의 일부를 NF3과 Ar을 포함하는 혼합가스의 플라즈마에 의해 에칭 제거하기 위한 에칭 처리공정을 더 포함하여 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제 3 항에 있어서,
    상기의 에칭 처리공정은, 시료에 인가하는 단위 시료 면적당의 바이어스 전력을 0.16W/㎠ 이하로 설정하여 행하는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기의 에칭 처리공정은 처리 플라즈마 압력을 0.5Pa 이하로 설정하여 행하는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제 3 항 내지 제 5 항중 어느 한 항에 있어서,
    상기의 에칭 처리공정의 직후에, 상기 시료에 O2플라즈마 처리 및 H2플라즈마 처리를 시행하는 공정이 더 포함되어 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 감압처리실 내에 설치된 시료를 재치하기 위한 시료대와, 상기 감압처리실 내에 처리가스를 도입하기 위한 가스 도입수단과, 상기 처리가스를 상기 감압처리실 밖으로 배기하기 위한 배기수단과, 상기 감압처리실 내에 상기 도입처리 가스의 플라즈마를 생성시키는 수단을 가지는 플라즈마 에칭 처리장치에 있어서,
    상기 시료의 배면에 상기 시료에 자장을 인가하기 위한 자장 인가수단을 설정하고, 또 상기 시료에, ON-OFF 인가의 OFF 기간이 10-6초 이하의 마이너스 DC 전압을 ON-OFF 인가하기 위한 전압 인가수단을 설정하여 이루어지는 것을 특징으로 하는 플라즈마 에칭 처리장치.
  8. 제 7 항에 기재의 플라즈마 에칭 처리장치를 이용하여, 시료 상에 설치된 동층 상에 퇴적된 절연막을 상기의 마이너스 DC 전압치가 200V 이하의 조건하에서 에칭처리하는 것을 특징으로 하는 드라이 에칭방법.
  9. 스터퍼법에 의해 반도체 시료상에 금속막을 퇴적시키기 위한 스퍼터 처리실과 드라이 에칭법에 의해 반도체 시료상의 절연막을 에칭 처리하기 위한 에칭 처리실을 가지는 반도체장치의 제조장치에 있어서, 상기 반도체 시료의 플라즈마 처리를 행하기 위한 플라즈마 처리실을 더 설치하고, 또, 가연가스 및 지연가스의 양방을 배(排)가스 처리할 수 있는 배가스 처리설비를 더 부가하여 이루어지는 것을 특징으로 하는 반도체장치의 제조장치.
  10. 제 9 항에 있어서,
    상기 에칭 처리실 내에 적어도 NF3가스, H2가스 및 O2가스의 3종류의 가스를 도입하기 위한 가스 도입수단이 더 부설되어 있는 것을 특징으로 하는 반도체장치의 제조장치.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW529099B (en) * 2002-01-21 2003-04-21 Macronix Int Co Ltd Method for performing via etching in the same etching chamber
JP4293752B2 (ja) 2002-02-28 2009-07-08 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
JP2004247675A (ja) * 2003-02-17 2004-09-02 Renesas Technology Corp 半導体装置の製造方法
JP3998609B2 (ja) * 2003-07-28 2007-10-31 株式会社東芝 絶縁構造体、半導体装置、及び半導体装置の製造方法
US7300480B2 (en) * 2003-09-25 2007-11-27 Rohm And Haas Electronic Materials Cmp Holdings, Inc. High-rate barrier polishing composition
JP4492947B2 (ja) 2004-07-23 2010-06-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
DE102005057061B3 (de) * 2005-11-30 2007-06-14 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Entfernen einer Passivierungsschicht vor dem Abscheiden einer Barrierenschicht in einer Kupfer-metallisierungsschicht
KR100672721B1 (ko) * 2005-12-29 2007-01-22 동부일렉트로닉스 주식회사 플래쉬 메모리의 제조방법
JP4827567B2 (ja) * 2006-03-16 2011-11-30 東京エレクトロン株式会社 プラズマエッチング方法およびコンピュータ読み取り可能な記憶媒体
JP2008010630A (ja) * 2006-06-29 2008-01-17 Sharp Corp 半導体装置およびその製造方法
JP5391594B2 (ja) * 2008-07-02 2014-01-15 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2017059750A (ja) * 2015-09-18 2017-03-23 東京エレクトロン株式会社 被処理体を処理する方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5741396A (en) * 1994-04-29 1998-04-21 Texas Instruments Incorporated Isotropic nitride stripping
US6156651A (en) * 1996-12-13 2000-12-05 Texas Instruments Incorporated Metallization method for porous dielectrics
JP3193335B2 (ja) * 1997-12-12 2001-07-30 松下電器産業株式会社 半導体装置の製造方法
US6071809A (en) * 1998-09-25 2000-06-06 Rockwell Semiconductor Systems, Inc. Methods for forming high-performing dual-damascene interconnect structures
JP3888794B2 (ja) * 1999-01-27 2007-03-07 松下電器産業株式会社 多孔質膜の形成方法、配線構造体及びその形成方法
US6457477B1 (en) * 2000-07-24 2002-10-01 Taiwan Semiconductor Manufacturing Company Method of cleaning a copper/porous low-k dual damascene etch
US6358842B1 (en) * 2000-08-07 2002-03-19 Chartered Semiconductor Manufacturing Ltd. Method to form damascene interconnects with sidewall passivation to protect organic dielectrics
US6376366B1 (en) * 2001-05-21 2002-04-23 Taiwan Semiconductor Manufacturing Company Partial hard mask open process for hard mask dual damascene etch

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