KR100464579B1 - 반도체 장치 제조 방법 - Google Patents

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Abstract

각각이 처리될 반도체 기판을 포함하고 있는 복수의 로트들을 준비하는 단계 - 상기 복수의 로트들은 적어도 제1 및 제2 로트를 포함함 - , 반도체 제조 장치를 이용하여 상기 복수의 로트들을 매 로트마다 처리하는 단계, 처리될 상기 제1 로트의 제1 처리 유형과 상기 제1 로트 다음에 처리될 상기 제2 로트의 제2 처리 유형에 따라, 상기 반도체 제조 장치가 상기 제2 로트의 처리 전에 세정 처리될지의 여부를 판정하는 단계, 및 상기 제2 로트가 상기 세정 처리를 필요로 하지 않는 경우 상기 세정 처리 없이 상기 제2 로트를 처리하는 단계를 포함하는 반도체 장치 제조 방법을 제공한다.

Description

반도체 장치 제조 방법{METHOD OF MAKING SEMICONDUCTOR DEVICE}
본 발명은 각각이 반도체 기판을 포함하고 있는 복수의 피처리 로트(lot)들을 동일한 반도체 제조 장치를 이용하여 1군(一群)씩 처리하는 일련의 단계를 포함하는 반도체 장치의 제조 방법에 관한 것이다.
플라즈마를 이용하는 반도체 제조 장치의 하나로서 반응성 이온 에칭 (RIE) 장치가 공지되어 있다. RIE 장치에서는, 고주파 파워를 이용하여 음 전위가 웨이퍼에 인가되고 반응성 가스(에칭 가스)가 방전되어 플라즈마를 생성한다. 플라즈마에 포함되어 있는 이온은 웨이퍼 표면에 수직인 방향으로 웨이퍼의 표면 상에 충돌하여 웨이퍼를 물리적 및 화학적으로 에칭하게 된다.
비아 홀(via hole)이 절연막에 형성되는 경우에는, 주로 플루오르카본을 함유하는 가스가 에칭 가스로 사용된다. 보다 구체적으로는, 비아 홀의 저면에 노출되는 금속 배선층이 에칭되는 것을 방지하기 위해서, 일반적으로 금속 배선층에 대한 선택비를 확실하게 할 수 있는 에칭 가스, 예를 들어, CHF3, C4F8, 등을 함유하는 가스가 사용된다.
상술된 에칭 가스를 이용하여 RIE 처리가 절연막에 적용되면, 플라즈마 내의 가스가 분해되고, 그 결과, 플루오르카본, 카본 등이 진공 챔버의 내벽에 증착되게 된다. 이 경우, 절연막의 RIE 처리 동안 생성된 반응물이 또한 진공 챔버의 내벽에 부분적으로 증착되게 된다.
이들 플루오르카본, 카본 및 반응물이 진공 챔버의 내벽에 증착되게 되면, 이에 의해 플루오르카본 등을 함유하는 증착막이 형성되게 된다.
증착막의 두께는 처리가 진행되면서 점차 두꺼워진다. 증착막이 일정한 두께에 이르게 되면, 증착막이 진공 챔버의 내벽으로부터 벗겨지게 되어 원치 않는 입자가 생성되게 된다. 이런 문제를 방지하기 위해서는, 근래들어 증착막이 일정한 두께에 이르기 전에 진공 챔버의 내부 공간에 외부 공기(air atmosphere)가 통할 수 있게 하여, 진공 챔버의 내벽의 습식 세정을 실행하는 기술을 이용하고 있다.
절연막의 RIE 처리에는 각종 패턴이 포함되며, 패턴들의 필요 조건에 따라 다른 가스들이 선택되게 된다. 예를 들어, 다마신(damascene) 프로세스에서의 배선 홈의 RIE 처리에는, 비아 홀의 RIE 처리시 이용되는 가스와는 다른 가스가 사용된다.
다마신 프로세스는 최근에 사용하게 된 프로세스이다. 다마신 프로세스에서는, RIE 처리에 의해 절연막의 표면에 배선 홈이 형성되고, 이어서 배선 홈을 매립하는 식으로 전체 표면 상에 배선층을 형성하도록 금속막을 증착하고, 뒤이어서 배선 홈 외측의 원하지 않는 금속막을 CMP(화학 기계적 연마법)에 의해 제거한다.
다마신 프로세스의 경우, 높은 치수 정밀도가 요구되는데, 이는 배선층의 패턴이 배선 홈의 패턴에 의해 결정되기 때문이다. 따라서, 배선 홈의 RIE 처리가 비아 홀의 RIE 처리와는 다르기 때문에, 가스가 분해될 때 플루오르카본과 카본이 감소된 가스가 선택된다.
다른 가스를 선택하면, 진공 챔버의 내벽에는 자연히 다른 성분을 갖는 증착막이 형성되게 된다. 동일한 진공 챔버 내에서 사용하는 가스가 다른 RIE 처리를 실행하여 조성이 크게 다른 증착막의 적층 구조를 형성하는 경우에는, 예를 들어, 증착막들 간의 열팽창 계수의 차이로 인해 증착막이 더욱 얇은 두께를 갖게 되는 단계에서 보다 짧은 시간 동안에 증착막이 벗겨지게 되어 입자 생성에 문제를 일으키게 된다. 증착막이 성장하여 일정한 두께에 이르게 되는 것이 증착막이 박리되는 유일한 원인은 아니라는 점에 주의해야 한다.
이런 유형의 문제를 방지하기 위해서, 근래에는 사용 가스의 조성과 증착막의 질을 고려하여, 사용되는 복수의 RIE 장치들 각각에 관련하여 실행되는 대상 처리를 제한하고 있다.
또한, 다른 처리 단계 마다 사용되는 가스들의 조성이 크게 다른 경우, 이전의 처리 단계에서 형성된 증착막으로부터 방출된 가스가 후속 처리에 영향을 주는 부수적인 문제도 생긴다. 따라서, 실제로 실행되는 대상 처리의 수보다 더 많은 수의 RIE 장치를 마련할 필요가 있다.
이런 여러 문제들을 해결하기 위해서는, 도 3에 도시된 바와 같이 동일한 RIE 장치를 이용하여 일정한 기판 로트 Ai(i=1 내지 19)에 행한 처리의 완료 후에 후속 기판 로트 Aj(j=i+1)에 처리를 행하는 경우에는, 진공 챔버의 내벽 상에 바로 전에 형성된 증착막을 플라즈마(플라즈마 세정)로 제거할 필요가 있다.
그러나, 후속의 기판 로트에 처리가 행해질 때마다 플라즈마 세정을 실행하게 되면 매우 장시간이 요구되기 때문에 도 3에 나타낸 것과 같은 수단은 실용적이지는 않다.
상술된 바와 같이, 증착막이 벗겨지는 것에 관련한 여러 문제들을 해결하기 위해서는, 동일한 처리의 완료 후에 후속의 처리가 실행될 때 진공 챔버의 내벽 상에 바로 전에 형성된 증착막을 플라즈마로 제거할 필요가 있다. 그러나, 후속의 처리가 실행될 때마다 증착막을 제거하는 데에는 매우 긴 시간이 필요하기 때문에 이 수단은 실용적이지 않다.
도 1은 본 발명의 일 실시예에 따른 RIE 장치를 이용하여 각각이 Si 기판을 포함하고 있는 복수의 피처리 로트들을 처리하는 방법을 나타내는 개략도.
도 2는 본 발명의 제2 실시예에 따른 RIE 장치를 이용하여 각각이 Si 기판을 포함하고 있는 복수의 피처리 로트들을 처리하는 방법을 나타내는 개략도.
도 3은 종래의 RIE 장치를 이용하여 각각이 Si 기판을 포함하고 있는 복수의 피처리 로트들을 처리하는 방법을 나타내는 개략도.
<도면의 주요 부분에 대한 부호의 간단한 설명>
A1∼A21 : Si 기판 로트
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 반도체 기판을 포함하는 복수의 로트(피처리 기체군)를, 반도체 제조 장치를 이용하여 1군(一群)씩 처리하는 반도체 장치의 제조 방법에 있어서, 순차 처리되는 적어도 제1 및 제2 로트를 포함하는 상기 복수의 로트를 준비하는 단계; 상기 제1 및 제2 로트의 처리 유형에 기초하여, 상기 제2 로트를 처리하기 전에 상기 반도체 제조 장치에 대하여 세정을 실시할 필요가 있는지 여부를 판단하는 단계; 및 세정을 실시할 필요가 없는 경우, 상기 세정을 실시하지 않고 상기 제2 로트를 처리하는 단계를 포함한다.
본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은, 반도체 기판을 포함하는 복수의 로트(피처리 기체군)를, 반도체 제조 장치를 이용하여 1군(一群)씩 처리하는 반도체 장치의 제조 방법에 있어서, 순차 처리되는 상기 복수개의 로트를 준비하는 단계; 및 제1 로트의 후에 처리하는 나머지 로트들중, 상기 제1 로트의 처리가 종료한 후에, 상기 반도체 제조 장치에 대하여 세정을 실시하지 않고 처리를 행할 수 있는 적어도 하나의 로트를 추출하고, 이 추출한 로트를 상기 제1 로트의 후에 처리하는 단계를 포함한다.
<실시예>
이하 본 발명의 실시예를 첨부 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 제1 실시예에 따른 RIE 장치를 이용하여, Si 기판을 각각 포함하고 있는 복수의 피처리 로트들을 처리하는 방법을 개략적으로 나타낸다
도 1에 나타낸 부호 A1, A3, A4, A6, A7, A10, A12, A15 및 A19는 각각 산화막에 배선 홈을 형성하기 위한 RIE 처리가 행해질 복수의 Si 기판들을 포함하는 Si 기판 로트를 나타낸다. RIE 처리는 40mTorr의 압력, 1,400W의 고주파 전력, CF4/Ar/O2= 80 SCCM/160 SCCM/20 SCCM의 에칭 가스와 유속, 및 40℃의 기판 온도의 조건하에서 실행된다.
한편, 도 1에 나타낸 부호 A2, A5, A8, A9, A11, A13, A14, A16, A17, A18, 및 A20은 각각 산화막에 높은 애스펙트비(aspect ratio)를 갖는 컨택트 홀을 형성하기 위한 RIE 처리가 행해지는 복수의 Si 기판을 포함하고 있는 Si 기판 로트를 나타낸다. 이 RIE 처리는 45mTorr의 압력, 1,500W의 고주파 전력, C4F8/CO/Ar/O2= 13 SCCM/46 SCCM/220 SCCM/4 SCCM의 에칭 가스와 유속, 및 40℃의 기판 온도의 조건하에서 각각 실행된다.
산화막에 행해지는 RIE 처리는 대개 두가지 유형으로 분류될 수 있다. 제1 유형은 예를 들어, 컨택트용 RIE 처리, SAC(Self Align Contacts)용 RIE 처리, 및 비아 홀(금속 배선층으로 이어지는 비아 홀)용 RIE 처리를 포함한다.
제1 유형의 RIE 처리의 경우, 포토레지스트 패턴의 에칭 레이트 및 노출된 하지층(underlying layer)의 에칭 레이트보다 산화막의 에칭 레이트가 충분히 높게 되도록 선택비를 확보할 필요가 있다. 따라서, 적층막의 생성을 적극적으로 유발하는 가스가 에칭 가스로 이용된다. 그 결과, 가스의 분해 성분으로 형성되는 적층막이 진공 챔버의 내벽 상에 두껍게 적층된다.
제2 유형은 산화막에 배선 홈을 형성하기 위한 RIE 처리 및 배선층을 제공하는 금속막용 마스크를 처리하기 위한 RIE 처리를 포함한다.
제2 유형의 RIE 처리의 경우, 배선층의 크기에 영향을 주기 때문에 레지스트 상의 레지스트 패턴의 크기를 충실히 전사해야 한다. 따라서, 원치 않는 적층막의 생성을 억제하기 위한 가스가 에칭 가스로 이용된다.
산화막에 적용되는 RIE 처리의 경우, 산화막 상에 포토레지스트 패턴이 형성된 복수의 Si 기판을 포함하고 있는 Si 기판 로트가 순차적으로 RIE 처리로 진행된다. 일반적으로 RIE 처리가 RIE 단계의 진행 순서에 따라 연속적으로 적용되어 Si 기판 로트의 정지를 방지한다. RIE 장치에서 각 Si 기판 로트에 어떤 유형의 RIE 처리가 적용되는지에 대해서는 고려하지 않는다.
최근에는, 제2 유형의 RIE 처리가 제1 유형의 RIE 처리를 마친 Si 기판 로트에 대해 실행되면, 제1 유형의 RIE 처리에 의해 진공 챔버의 내벽 상에 형성된 적층막으로부터 가스가 생성되고, 그 결과 에칭 레이트, 선택비, 처리된 형상 등이 제2 유형의 RIE 처리 동안 적층막으로부터 생성된 가스의 영향을 받는다.
도 3에서 나타낸 바와 같이, Si 기판 로트를 처리한 후에, 건식 세정, 시즈닝(seasoning) 또는 건식 세정과 시즈닝의 혼합 세정과 같은 플라즈마 세정에 의해 매회마다 RIE 장치의 진공 챔버를 세정하고, 이에 의해 그 내벽 상에 형성된 적층막을 제거함으로써, 상술한 문제들을 해결하는 것이 가능해진다.
그러나, 특정 Si 기판 로트와 다음 Si 기판 로트에 동일한 유형의 RIE 처리가 행해지는 경우가 흔히 발생한다. 이 경우, 원래 플라즈마 세정을 실행할 필요가 없고, 정규적으로 실행되는 플라즈마 세정으로 인해 세정이 필요없게 된다. 게다가, 이런 종류의 세정은 장시간을 요하므로 반도체 장치의 생산성을 저하시키는 원인이 된다.
이런 상황하에서, 본 발명의 실시예에서는 특정 Si 기판 로트 Ai(i=1 내지 19)의 RIE 처리가 종료될 때까지, 다음에 처리가 행해질 Si 기판 로트 Aj(j= i+1)의 처리 기록을 검사하여, 어떤 유형의 RIE 처리가 실행될지를 판정한다. Si 기판 로트 Aj 중 가장 최근의 처리 기록이 컨택트 홀이나 비아 홀에 대한 RIE 처리(제1 RIE 처리)이고, 다음의 처리는 배선 홈을 형성하기 위한 처리(제2 RIE 처리)일 경우를 예로 든다. 이 판정 결과에 기초하여 Si 기판 로트 Aj의 RIE 처리 유형과 Si 기판 로트 Ai의 RIE 처리 유형 간의 비교에 따라 플라즈마 세정에 의한 세정이 필요한지의 여부가 판정된다. 동일한 유형의 RIE 처리가 실행되면, Si 기판 로트 Aj의 RIE 처리 이전에는 세정이 실행되지 않는다. 반대로, 다른 유형의 RIE 처리가 실행되면, Si 기판 로트 Aj의 RIE 처리 이전에 세정이 실행된다.
도 1을 참조하면, Si 기판 로트 A1이 RIE 처리에 의해 최초로 처리되기 때문에, 그 처리 기록에 상관없이 Si 기판 로트 A1의 RIE 처리 이전에 세정이 실행된다.
Si 기판 로트 A2에 관련해서는, 처리 기록으로부터 제2 유형의 RIE 처리가 실행되는 것이 판정된다. 현재 Si 기판 로트 A1에 관련하여 제1 유형의 RIE 처리가 실행되고 있기 때문에, Si 기판 로트 A2의 RIE 처리 이전에 세정이 행해진다.
다음에, 처리 기록으로부터 Si 기판 로트 A3에 관련하여 제1 유형의 RIE 처리가 실행되는 것이 판정된다. 현재 Si 기판 로트 A2에 대하여 제2 유형의 처리가 행해지고 있기 때문에, Si 기판 로트 A3의 RIE 처리 이전에 세정이 행해진다.
다음에, 처리 기록으로부터 Si 기판 로트 A4가 제1 유형의 RIE 처리가 실행되는 것이 판정된다. 현재 Si 기판 로트 A3에는 제1 유형의 처리가 행해지고 있기 때문에, Si 기판 로트 A4의 RIE 처리 이전에 세정이 실행되지 않는다.
이런 형식으로, RIE 처리 이전에 Si 기판 로트 A5 내지 A20의 처리 기록에 기초하여 RIE 처리의 유형이 판정된다. RIE 처리의 유형에 대한 판정 결과에 기초하여, 다음 Si 기판 로트의 RIE 처리 이전에 세정이 필요한지의 여부가 판정된다. 세정은 불필요하다면 실행되지 않고, 다음 Si 기판 로트(들)의 RIE 처리가 연속하여 달성되게 된다.
즉, 세정을 실행할 필요가 있을 때, 다음 Si 기판 로트는 원칙적으로 세정 이후에 처리된다. 그러나, 특수한 경우가 있을 때에는, 다음 Si 기판 로트가 세정 없이 처리된다는 점에 유의해야 한다. 다음에, 다음 Si 기판 로트가 처리되는 경우, 세정이 반도체 제조 장치에 필요한지의 여부가 판정된다. 세정이 필요하지 않을 때, 다음 Si 기판 로트는 세정없이 처리되게 되므로, 세정 처리의 회수를 줄일 수 있다. 이와 같이, 복수의 Si 기판 로트들을 하나씩 처리하기 위한 일련의 처리 단계를 효율적으로 실행할 수 있게 된다.
그 결과, 본 실시예의 경우, 도 1에서 나타낸 바와 같이 세정을 14회 실행하는 것으로 족하다. 한편, 도 3에 나타낸 종래 기술의 경우에는, 세정을 매회 어떠한 판정도 행하지 않고 반복적으로 실행하기 때문에 20회 실행해야 한다. 다시 말해, 쓸모없는 세정이 종래 기술에서는 6회나 실행되는 것이다.
본 실시예에 따르면, 복수의 Si 기판 로트에 RIE 장치를 이용하여 하나씩 RIE 처리를 적용하는 일련의 단계를 포함하는 반도체 장치의 제조 방법의 경우, Si 기판의 RIE 처리에 의해 바로 전에 형성된 반응 생성물로 구성되는 적층막, 또는 플라즈마 세정에 의해 RIE 처리시 사용되는 반응 가스의 RIE 장치의 내벽으로부터의 분해로 형성된 물질(substances)로 이루어지는 적층막을 효율적으로 제거하는 것이 가능하므로, 반도체 장치의 제조 효율을 증진시킬 수 있다.
도 2는 본 발명의 제2 실시예에 따른 RIE 장치를 이용하여 복수의 Si 기판을 처리하는 방법을 개략적으로 나타내고 있다. 첨언하면, 도 1의 부분에 대응하는 도 2의 부분에 대해서는 설명을 중복하지 않기 위해 도 1에 사용된 참조 부호로 나타내었다.
제2 실시예는 현재 처리중인 Si 기판 로트 이후에 처리될 복수의 Si 기판 로트의 처리 순서를 세정처리 회수를 감소시키도록 변경하는 데에 특징이 있다. 보다 구체적으로는, 동일한 유형의 RIE 처리를 가능한 한 연속적으로 실행하도록 후속의 Si 기판 로트의 처리 기록에 기초하여 처리 순서를 변경한다.
도 2를 참조하면, Si 기판 로트 A1이 최초로 RIE 처리가 행해지기 때문에, 그 처리 기록에 상관 없이 로트 A1의 RIE 처리 이전에 세정이 실행된다.
그 후, 처리 기록으로부터 제2 유형의 RIE 처리가 Si 기판 로트 A2에 적용되는 것이 판정된다. 현재 처리중인 Si 기판 로트 A1에 제1 유형의 RIE 처리가 행해지고 있기 때문에, Si 기판 로트 A1과 Si 기판 로트 A2에는 서로 다른 유형의 RIE 처리가 행해진다.
다음에, 처리 기록으로부터 Si 기판 로트 A3에 제1 유형의 RIE 처리가 행해지는 판정된다. 현재 처리중인 Si 기판 로트 A1에 제1 유형의 RIE 처리가 행해지고 있기 때문에, Si 기판 로트 A1과 Si 기판 로트 A3에는 동일한 유형의 RIE 처리가 행해지게 된다.
따라서, 제2 실시예에서는, Si 기판 로트 A2와 Si 기판 로트 A3의 순서는 Si 기판의 RIE 처리 동안 변경되어, 제1 유형의 RIE 처리가 연속해서 두 번 실행된다.
다음 단계에서, Si 기판 로트 A3의 RIE 처리 동안, 다음 Si 기판 로트의 RIE 처리의 유형이 처리 기록으로부터 판정된다. 상술한 판정은 Si 기판 로트 A2에 관해서는 생략될 수 있는데, 이전의 단계에서 Si 기판 로트 A2에 제2 유형의 RIE 처리가 적용될 것이 판정되었기 때문이다. 현재 처리중인 Si 기판 로트 A3에 제1 유형의 RIE 처리가 적용되고 있기 때문에, Si 기판 로트 A3와 Si 기판 로트 A2에는 서로 다른 유형의 RIE 처리가 적용된다.
처리 기록으로부터 Si 기판 로트 A4에 제1 유형의 RIE 처리가 행해지는 것이 판정된다. 현재 처리중인 Si 기판 로트 A3에 제1 유형의 RIE 처리가 적용되기 때문에, Si 기판 로트 A3와 Si 기판 로트 A4에는 동일한 유형의 RIE 처리가 적용된다.
제2 실시예에서는, Si 기판 로트 A3의 RIE 처리 동안 Si 기판 로트 A2와 Si 기판 로트 A4의 순서가 변경되므로, 이에 의해 제1 유형의 RIE 처리가 3회 연속하여 실행되는 것을 가능하게 한다.
이런 형식으로, 대기중인 Si 기판 로트의 처리 기록에 기초하여 각 Si 기판 로트의 RIE 처리의 유형이 판정되고, 동일한 유형의 RIE 처리가 연속적으로 실행되도록 후속의 Si 기판 로트의 순서가 변경된다. 그 결과, 종래 기술에서는 세정을 20회 실행해야 하지만, 제2 실시예의 경우에는 세정의 회수를 7회로 감소시킬 수 있다.
따라서, 제2 실시예에 따르면, 나머지 Si 기판 로트를 처리하는데 있어서, 반도체 제조 장치의 세정을 필요로 하지 않는 Si 기판 로트를 처리한 후에 나머지 Si 기판 로트들 중 하나가 처리되기 때문에, 세정 회수를 감소시킬 수 있다. 이상과 같이 Si 기판 로트들을 하나씩 처리하기 위한 일련의 처리 단계를 효율적으로 실행하는 것이 가능하게 되므로, 반도체 장치의 제조 효율을 제1 실시예와 동일하게 개선할 수가 있다.
본 발명은 상술된 실시예에만 제한되는 것은 아니다. 예를 들어, 상술된 각 실시예에서는, 기판 로트로서 Si 기판 로트가 이용되었지만, SiGe 기판 로트와 같은 반도체 기판 로트 및 유리 기판 로트와 같은 절연 기판 로트가 적용될 수도 있다.
또한, 상술된 실시예 각각은 RIE 장치를 이용하는 경우에 대해 설명되어 있지만, 플라즈마 CVD 장치와 같은 다른 플라즈마 처리 장치를 이용하는 것도 가능하다. 또한, 본 발명은 플라즈마를 사용하지 않고도, 복수의 기판 로트의 일련의 처리 단계 동안 세정과 같은 미리 정해진 처리를 적용해야 하는 다른 반도체 제조 장치에도 효율적으로 적용될 수 있다.
당업자라면 부가의 장점 및 변형들을 용이하게 실행할 수 있을 것이다. 따라서, 광범위한 형태의 본 발명은 이상에서 설명한 특정 설명과 대표적 실시예에만 국한되는 것은 아니다. 따라서, 첨부한 청구범위와 이들의 균등물에 의해 정의된 총괄적인 발명의 개념에서 벗어나지 않으면서 여러 변형이 실행될 수 있을 것이다.
본 발명에 따르면, 동일한 반도체 제조 장치를 이용하여, 복수의 피처리 로트를 하나씩 처리하는 일련의 단계를 효율적으로 행할 수 있는 반도체 장치의 제조 방법을 실현할 수 있게 된다.

Claims (12)

  1. 반도체 기판을 포함하는 복수의 로트(피처리 기체군)를, 반도체 제조 장치를 이용하여 1군(一群)씩 처리하는 반도체 장치의 제조 방법에 있어서,
    순차 처리되는 적어도 제1 및 제2 로트를 포함하는 상기 복수의 로트를 준비하는 단계;
    상기 제1 및 제2 로트의 처리 유형에 기초하여, 상기 제2 로트를 처리하기 전에 상기 반도체 제조 장치에 대하여 세정을 실시할 필요가 있는지 여부를 판단하는 단계; 및
    세정을 실시할 필요가 없는 경우, 상기 세정을 실시하지 않고 상기 제2 로트를 처리하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제1 및 제2 로트에는 서로 다른 유형의 처리가 행해지는 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 제1항에 있어서, 상기 반도체 제조 장치의 상기 세정은, 건식 세정, 시즈닝(seasoning), 및 상기 건식 세정과 상기 시즈닝의 혼합 세정 중 하나인 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 제1항에 있어서, 상기 반도체 제조 장치는 플라즈마 처리 장치인 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제1항에 있어서, 상기 반도체 제조 장치는 플라즈마 에칭 장치인 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제1항에 있어서, 상기 반도체 제조 장치는, 상기 복수의 로트들이 처리되기 전에 미리 세정되는 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 반도체 기판을 포함하는 복수의 로트(피처리 기체군)를, 반도체 제조 장치를 이용하여 1군(一群)씩 처리하는 반도체 장치의 제조 방법에 있어서,
    순차 처리되는 상기 복수의 로트를 준비하는 단계; 및
    제1 로트의 후에 처리하는 나머지 로트들중, 상기 제1 로트의 처리가 종료한 후에 상기 반도체 제조 장치에 대하여 세정을 실시하지 않고 처리를 행할 수 있는 적어도 하나의 로트를 추출하고, 이 추출한 로트를 상기 제1 로트의 후에 처리하는 단계
    를 포함하는 반도체 장치 제조 방법.
  8. 제7항에 있어서, 상기 제1 로트, 및 상기 나머지 로트들 중에서 추출된 상기 적어도 하나의 로트에는 서로 다른 유형의 처리가 행해지는 것을 특징으로 하는 반도체 장치 제조 방법.
  9. 제7항에 있어서, 상기 반도체 제조 장치의 상기 세정은 건식 세정, 시즈닝, 및 상기 건식 세정과 상기 시즈닝의 혼합 세정인 것을 특징으로 하는 반도체 장치 제조 방법.
  10. 제7항에 있어서, 상기 반도체 제조 장치는 플라즈마 처리 장치인 것을 특징으로 하는 반도체 장치 제조 방법.
  11. 제7항에 있어서, 상기 반도체 제조 장치는 플라즈마 에칭 장치인 것을 특징으로 하는 반도체 장치 제조 방법.
  12. 제7항에 있어서, 상기 반도체 제조 장치는 상기 복수의 로트들이 처리되기 전에 미리 세정되는 것을 특징으로 하는 반도체 장치 제조 방법.
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