KR100557944B1 - 반도체소자의 절연막 형성방법 - Google Patents

반도체소자의 절연막 형성방법 Download PDF

Info

Publication number
KR100557944B1
KR100557944B1 KR1020020082152A KR20020082152A KR100557944B1 KR 100557944 B1 KR100557944 B1 KR 100557944B1 KR 1020020082152 A KR1020020082152 A KR 1020020082152A KR 20020082152 A KR20020082152 A KR 20020082152A KR 100557944 B1 KR100557944 B1 KR 100557944B1
Authority
KR
South Korea
Prior art keywords
insulating film
forming
semiconductor device
film
metal pattern
Prior art date
Application number
KR1020020082152A
Other languages
English (en)
Other versions
KR20040055467A (ko
Inventor
김찬배
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020020082152A priority Critical patent/KR100557944B1/ko
Publication of KR20040055467A publication Critical patent/KR20040055467A/ko
Application granted granted Critical
Publication of KR100557944B1 publication Critical patent/KR100557944B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체소자의 절연막 형성방법에 관한 것으로, 반도체기판상에 금속패턴을 형성하는 단계; 상기 금속패턴을 포함한 반도체기판상에 H2O2 + SiH4의 반응소스를 이용하여 절연막을 형성하는 단계; 상기 금속패턴 상면까지 상기 절연막을 식각하여 콘택홀을 형성하는 단계; 및 상기 콘택홀을 포함한 절연막의 상부에 콘택금속막을 형성하는 단계를 포함하여 구성된다.

Description

반도체소자의 절연막 형성방법{Method for forming dielectric layer for metallic pattern in semiconductor device}
도 1은 종래기술에 따른 고밀도플라즈마절연막의 결함을 단면으로 도시한 사진.
도 2는 도 1의 고밀도플라즈마절연막의 결함을 평면으로 도시한 사진.
도 3은 일반적인 산화막의 결함을 도시한 사진.
도 4a 내지 도 4b는 본 발명에 따른 반도체소자의 절연막 형성방법을 도시한 공정별 단면도.
(도면의 주요부분에 대한 부호설명)
100 : 금속패턴 150 : USG 절연막
170 : 콘택홀 200 : 콘택금속막
본 발명은 반도체소자의 절연막 형성방법에 관한 것으로, 보다 상세하게는 저온 및 대기압상태의 공정이 가능한 절연막을 이용하여 평탄화 및 결함안정화를 이룰수 있는 반도체소자의 절연막 형성방법에 관한 것이다.
일반적으로 절연막인 SOG막의 경우 콘택사이즈가 감소함에 따라 콘택일치에 불량이 발생하면 SOG막 자체에서 발생하는 수분에 의한 영향으로 후속공정에서 완전한 콘택금속막을 증착하는 것이 어렵다는 문제점이 있었다.
이러한 문제점을 해결코자, 종래에는 고밀도플라즈마를 이용한 산화막을 이용하였으나, 도 1 및 도 2에 도시된 바와 같이 결함이 발생된다.
또한, 일반적인 산화막을 이용하는 경우에도, 도 3에 도시된 바와 같이 산화막 밀도에 의한 영향으로 인해 도 2의 결함과는 다른 양상의 결함이 발생되며, 이러한 결함은 고온공정에 따른 영향으로 인해 금속패턴과 절연막이 반응하여 발생된 것이다.
즉, 고밀도플라즈마 산화막은 고온고압의 공정을 수반해야 하기 때문에 콘택금속막의 일부와 반응하여 결함이 발생되는 문제점이 있다.
또한, 일반적인 산화막의 경우에도 400℃의 고온공정을 수반해야 하기 때문에 그로 인한 결함이 발생하는 문제점이 있다.
따라서, 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 절연막의 결함안정화를 이루어 안정되고 효율적인 수율을 얻을 수 있는 반도체소자의 절연막 형성방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 절연막 형성방법은 반도체기판상에 금속패턴을 형성하는 단계; 상기 금속패턴을 포함한 반도체기판상에 H2O2 + SiH4의 반응소스를 이용하여 절연막을 형성하는 단계; CF4 또는 CHF3 계열의 가스를 이용하여 상기 절연막 내의 파티클을 제거하고 H2SO4 : H2O2를 50 : 1로 이용하여 대략 100℃ 이내의 온도에서 클리닝하는 단계; 상기 금속패턴 상면까지 상기 절연막을 식각하여 콘택홀을 형성하는 단계; 및 상기 콘택홀을 포함한 절연막의 상부에 콘택금속막을 형성하는 단계를 포함하여 구성됨을 특징으로 한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 4a 내지 도 4b는 본 발명에 따른 반도체소자의 절연막 형성방법을 도시한 공정별 단면도이다.
먼저, 도 4a에 도시된 바와 같이, 반도체기판(50)의 상부에 형성된 금속패턴(100)상에 H2O2 + SiH4의 반응소스를 이용하여 -10∼50℃의 저온에서 CVD방식으로 USG 절연막(150)을 1000∼2000Å두께로 형성할 수 있으며, 또는 100Torr 이하의 저압에서 형성할 수도 있다.
또한, 상기 USG 절연막(150)은 H2O2 + SiH4의 반응소스를 이용하여 형성한 후 열처리하여 치밀화한다.
여기서, 상기 USG 절연막의 열처리시 5분 내지 30분 이내의 시간동안 O2, H2O, O3 및 N2O의 혼합가스분위기에서 100∼300℃의 온도범위에서 수행한다.
또한, 상기 USG 절연막의 치밀화를 위한 방법으로 20초 이상 O2, N2O 플라즈마처리할 수도 있다.
이때, 상기 USG 절연막(150)은 평탄화특성이 우수하므로 후속의 화학기계적연마가 필요없게 된다. 따라서, 후속의 화학기계적연마에 따른 결함문제는 없게 된다.
그 다음, 상기 USG 절연막(150)에서 CF4 또는 CHF3계열을 이용하여 파티클을 제거하는 공정을 추가할 수도 있다.
이러한 파티클 제거공정은 H2SO4 : H2O2를 50 : 1로 이용하여 대략 100℃이내의 온도에서 클리닝을 실시한다.
이어서, 도 4b에 도시된 바와 같이, 상기 금속패턴(100) 상면까지 상기 USG 절연막(150)을 식각하여 콘택홀(170)을 형성한다.
이때, 상기 USG 절연막(150)을 이용하기 때문에 종래의 SOG막의 가스방출 또는 후속의 콘택금속막 증착시 C 성분의 영향이 없어 안정하고 깨끗한 콘택홀(170)을 형성할 수 있다.
그 다음, 상기 콘택홀(170)을 포함한 USG 절연막(150)의 상부에 콘택금속막(200)을 형성한다.
상술한 바와 같이, 본 발명은 절연막의 안정화를 통해 반도체소자의 안정되고 효율적인 수율을 이룰수 있다는 효과가 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구 범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (10)

  1. 반도체기판상에 금속패턴을 형성하는 단계;
    상기 금속패턴을 포함한 반도체기판상에 H2O2 + SiH4의 반응소스를 이용하여 절연막을 형성하는 단계;
    CF4 또는 CHF3 계열의 가스를 이용하여 상기 절연막 내의 파티클을 제거하고 H2SO4 : H2O2를 50 : 1로 이용하여 대략 100℃ 이내의 온도에서 클리닝하는 단계;
    상기 금속패턴 상면까지 상기 절연막을 식각하여 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 포함한 절연막의 상부에 콘택금속막을 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 반도체소자의 절연막 형성방법.
  2. 제 1 항에 있어서, 상기 절연막은 USG 절연막인 것을 특징으로 하는 반도체소자의 절연막 형성방법.
  3. 제 1 항에 있어서, 상기 절연막은 -10∼50℃의 저온에서 CVD방식으로 형성하는 것을 특징으로 하는 반도체소자의 절연막 형성방법.
  4. 제 1 항에 있어서, 상기 절연막은 100Torr 이하의 저압에서 형성하는 것을 특징으로 하는 반도체소자의 절연막 형성방법.
  5. 제 1 항에 있어서, 상기 절연막은 1000∼2000Å두께로 형성하는 것을 특징으로 하는 반도체소자의 절연막 형성방법.
  6. 제 1 항에 있어서, 상기 절연막의 형성 후 열처리하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체소자의 절연막 형성방법.
  7. 제 6 항에 있어서, 상기 절연막의 열처리시 5분 내지 30분 이내의 시간동안 O2, H2O, O3 및 N2O의 혼합가스분위기에서 100∼300℃의 온도범위에서 수행하는 것을 특징으로 하는 반도체소자의 절연막 형성방법.
  8. 제 6 항에 있어서, 상기 절연막은 20초 이상 O2, N2O 플라즈마처리하여 치밀화하는 것을 특징으로 하는 반도체소자의 절연막 형성방법.
  9. 삭제
  10. 삭제
KR1020020082152A 2002-12-21 2002-12-21 반도체소자의 절연막 형성방법 KR100557944B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020082152A KR100557944B1 (ko) 2002-12-21 2002-12-21 반도체소자의 절연막 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020082152A KR100557944B1 (ko) 2002-12-21 2002-12-21 반도체소자의 절연막 형성방법

Publications (2)

Publication Number Publication Date
KR20040055467A KR20040055467A (ko) 2004-06-26
KR100557944B1 true KR100557944B1 (ko) 2006-03-10

Family

ID=37348140

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020082152A KR100557944B1 (ko) 2002-12-21 2002-12-21 반도체소자의 절연막 형성방법

Country Status (1)

Country Link
KR (1) KR100557944B1 (ko)

Also Published As

Publication number Publication date
KR20040055467A (ko) 2004-06-26

Similar Documents

Publication Publication Date Title
US6796314B1 (en) Using hydrogen gas in a post-etch radio frequency-plasma contact cleaning process
KR101299661B1 (ko) 정규형 저유전율 유전체 재료 및/또는 다공형 저유전율유전체 재료의 존재 시 레지스트 스트립 방법
US20050260827A1 (en) Ozone vapor clean method
CN106298446B (zh) 用于清洁等离子体处理室和衬底的方法
US20050214454A1 (en) Chamber cleaning method
US6840249B2 (en) Method for cleaning a semiconductor device
JP4755963B2 (ja) 半導体装置の製造方法
KR100464579B1 (ko) 반도체 장치 제조 방법
KR100557944B1 (ko) 반도체소자의 절연막 형성방법
US8541307B2 (en) Treatment method for reducing particles in dual damascene silicon nitride process
TW201913803A (zh) 用於塗敷石英表面的石英表面處理方法
US7517802B2 (en) Method for reducing foreign material concentrations in etch chambers
KR100616187B1 (ko) 반도체 소자의 절연막 형성 방법
US20080102642A1 (en) Method of seasoning idle silicon nitride etcher and method of activating
KR100355862B1 (ko) 플라즈마 화학기상증착 챔버의 세정방법
KR100848247B1 (ko) 반도체 소자의 파티클 제거 방법
TWI753413B (zh) 電漿處理方法
JP2007180340A (ja) 半導体装置の製造装置
KR100369338B1 (ko) 반도체 소자의 콘택홀 형성 방법
KR100545174B1 (ko) 반도체 소자의 트렌치 제조 방법
US20170291199A1 (en) Fluorine reduction with scope with controlled oxidation
US20020000667A1 (en) Method of manufacturing an insulation film in a semiconductor device
US6183819B1 (en) Method for processing a poly defect
KR100576439B1 (ko) 반도체 소자의 식각 챔버 클리닝 방법
JP4224422B2 (ja) プラズマエッチング処理方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110126

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee