KR19990076407A - 반도체장치의 제조공정에 있어서의 박막 형성방법 - Google Patents

반도체장치의 제조공정에 있어서의 박막 형성방법 Download PDF

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KR19990076407A
KR19990076407A KR1019980011337A KR19980011337A KR19990076407A KR 19990076407 A KR19990076407 A KR 19990076407A KR 1019980011337 A KR1019980011337 A KR 1019980011337A KR 19980011337 A KR19980011337 A KR 19980011337A KR 19990076407 A KR19990076407 A KR 19990076407A
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Abstract

반도체 장치의 박막 형성방법을 개시한다. 박막 형성과정은 먼저, 웨이퍼 카세트로부터 반응챔버로 웨이퍼를 로딩하여 상기 웨이퍼 상에 박막을 형성한다. 다음에 상기 웨이퍼를 상기 웨이퍼 카세트로 이송한 다음, 상기 반응챔버를 클리닝한다. 그런데, 상기 반응챔버 클리닝은 상기 반응챔버에서 박막 형성공정이 있을 때 마다 실시하는 것이 아니라 상기 웨이퍼마다 한번씩 박막이 형성된다고 할 때, 적어도 2회이상 바람직하게 9회 정도 박막 형성공정이 진행된 다음 실시한다. 상기 반응챔버 클리닝은 반응챔버와 웨이퍼 카세트간에 웨이퍼들이 이송되는 동안에 실시된다. 상기 클리닝은 2회 이상의 박막 형성공정이 진행되면 어느 때나 실시될 수 있으므로 공정진행중 레시피(recipe)가 바뀌더라도 공정의 중단없이 연속적인 공정진행이 가능하다. 이러한 반응챔버 클리닝은 관련된 소프트 웨어을 개선함으로써 가능하다. 이와 같이, 반응챔버를 클리닝함으로써 웨이퍼 한 장당 챔버를 클리닝하는 방법에 비해 박막의 두께 균일도를 높일 수 있을 뿐만 아니라 반응챔버내의 파티클 발생빈도를 낮출 수 있으므로 반도체 장치의 신뢰도를 개선할 수 있고 시간당 웨이퍼 처리능력이 증가되므로 반도체 장치의 생산성을 높일 수 있다.

Description

반도체 장치의 제조공정에 있어서의 박막 형성방법
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 특히 박막 형성방법에 관한 것이다.
반도체 장치의 생산성은 반도체 장치의 제조와 관련된 모든 공정과 관련되어 있다. 즉, 어느 한 공정이 완료되는 시간이 단축될 경우 그 효과는 전체 반도체 장치의 생산성 향상으로 이어진다.
반도체 장치의 제조공정의 대부분은 반응챔버에서 이루어진다. 따라서, 반응챔버에서 이루어지는 공정을 완료하는데 걸리는 시간을 단축할 수 있을 때, 반도체 장치의 생산성은 더욱 높아질 수 있다.
여기서, 종래 기술에 의한 반응챔버 클리닝을 포함하는 반도체 장치의 박막 형성방법을 살펴본다.
먼저, 웨이퍼 카세트로부터 스토리지 엘리베이터로 웨이퍼가 이송된 다음 엘리베이터로부터 반응챔버로 웨이퍼가 한 장씩 이송된다. 이어서, 상기 웨이퍼 상에 박막이 형성된다. 상기 박막이 형성된 웨이퍼는 상기 카세트 엘리베이터를 거쳐 상기 웨이퍼 카세트로 이송된다. 그리고 상기 반응챔버의 클리닝이 시작된다. 상기 반응챔버의 클리닝이 완료된 후, 상기 웨이퍼 카세트로부터 다음 웨이퍼가 상기 카세트 엘리베이터를 거쳐 상기 반응챔버에 로딩된다. 이후, 상기 웨이퍼 상에 박막이 형성된 다음 다시 웨이퍼 카세트로 이송되고 반응챔버의 클리닝이 실시된다.
이와 같이, 종래 기술에 의한 박막 형성공정에 있어서의 반응챔버 클리닝은 박막 형성이 진행될 때 마다 실시된다. 다시 말해서, 반응챔버에서 웨이퍼 한 장이 처리될 때마다 반응챔버 클리닝이 실시된다.
그런데, 상기 웨이퍼 카세터에 25장(테스트용 웨이퍼를 포함할 경우 26장)의 웨이퍼가 실려있으므로 종래 기술에 의한 상기 반응챔버 클리닝은 웨이퍼 카세트 한 개당 25번 실시된다.
아래의 표 1은 상기 박막이 플라즈마 산화막(Plasma Enhanced Oxide)일 때의 종래 기술의 의한 상기 반응챔버의 클리닝 레시피(recipe)를 나타낸 표이다.
구 분 1K 1.5K 2.5K 4K
단 계 1 2 2 2 2 3 4
이 름 set flow clean clean clean clean purge pump
단계제어 수단 시간 시간 시간 시간 시간 시간 시간
시 간(초) 5 20 30 40 50 10 20
압 력(mT) 5 5 5 5 5 open open
R F(W) 0 800 800 800 800 0 0
온 도 0 0 0 0 0 0 400
스페이스 600 600 600 600 600 600 600
N2O 550 550 550 550 550 0 0
CF4 1750 1750 1750 1750 1750
N2 0 0 0 0 0 2000 0
표 1을 참조하면, 반응챔버 클리닝은 총 4단계로 이루어져 있다. 1단계는 셋트 플로우 단계이고, 2단계는 클리닝 단계이며, 3단계 및 4단계는 각각 퍼지 및 펌프단계이다. 상기 각 단계의 제어수단으로 시간이 이용된다. 즉, 상기 제1 단계는 5초 정도 실시되며, 상기 제2 단계는 형성되는 산화막의 두께에 따라 20∼50초 정도 실시된다. 또한, 상기 제3 및 제4 단계는 각각 10초 및 20초 정도 실시된다. 이때, 상기 제2 단계까지의 압력은 5mTorr정도로 균일하게 유지되나, 상기 제3 및 제4 단계에 이르러 퍼지나 펌핑정도에 따라 임의로 조절된다.
유도전력(RF)의 경우, 상기 제1, 제3 및 제4 단계에서 영(0)이나, 상기 제2 단계, 클리닝시에 800왓트정도가 인가된다.
온도의 경우, 상기 제1 내지 제3 단계에서 0℃로 유지되나, 상기 제4 단계에서 400℃정도로 유지된다.
스페이스의 경우, 상기 제1 내지 제4 단계에서 600( )정도로 균일하다.
상기 제1 내지 제4 단계에서 상기 반응챔버에 유입되는 가스는 N2O, CF4 및 N2이다. 이중, N20와 CF4는 상기 제1 내지 제3 단계에서, N2는 상기 제4 단계에서 상기 반응챔버에 유입된다. 이때, 유입량은 N2O와 CF4가 각각 550sccm(standard cubic cm) 및 1750sccm정도이고, N2가 2,000sccm정도이다.
표 1에서 상기 제2 단계, 클리닝단계는 4개로 구분되어 있다. 즉, 1K, 1.5K, 2.5K, 4K로 구분되어 있다. 이는 각각 제1 내지 제4 두께로 상기 플라즈마 산화막을 형성하는 공정에서의 클리닝 단계를 나타낸다. 따라서, 1K라 함은 상기 플라즈마 산화막을 제1 두께로 형성하는 공정에서 상기 산화막을 형성한 다음 실시되는 반응챔버의 클리닝 단계중 2단계를 의미한다.
상술한 바와 같이, 종래 기술에 의한 박막 형성공정에 있어서의 반응챔버 클리닝은 반응챔버에서 웨이퍼가 한 장처리될 때 마다 상기 제1 내지 제4 단계의 상기 반응챔버 클리닝이 실시된다. 이러한 클리닝은 웨이퍼가 처리되는 숫자만큼 실시되고, 또한, 상기 표 1을 참조할 때 상기 제1 내지 제4 단계를 완료할 때 까지 55초∼85초정도 소요되므로 한 웨이퍼 카세트에 적재되어 있는 웨이퍼(실질적으로 25장)를 모두 처리하는데 약 22.95분∼35.42분정도 소요된다. 이 시간은 표 1에 근거한 상기 반응챔버의 클리닝 되는 시간만 나타낸 것이다. 따라서, 웨이퍼 상에 박막이 형성되는 시간을 고려하는 경우, 전체 박막 형성공정의 소요시간은 훨씬 더 길 것이다.
본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술의 박막 형성 공정에서 반응챔버 클리닝 시간을 줄일 수 있는 새로운 박막형성방법을 제공함에 있다.
도 1은 본 발명의 실시예에 의한 반도체 장치의 제조방법에 있어서 박막형성방법을 나타낸 블록도이다.
*도면의 주요 부분에 대한 부호설명*
40, 44:제1 및 제2 공정.
40a:웨이퍼 로딩 단계. 40b:박막 형성단계.
40c:웨이퍼 이송 단계. 42:피드 백.
상기 기술적 과제를 달성하기 위하여, 본 발명에 의한 박막 형성 공정에 있어서 박막형성방법은 다음과 같은 순서로 실시한다.
(a) 웨이퍼 카세트로부터 선택된 웨이퍼를 반응챔버로 로딩한다. (b) 상기 웨이퍼 상에 박막을 형성한다. (c) 상기 박막이 형성된 웨이퍼를 상기 웨이퍼 카세트로 이송한다. (d) 상기 웨이퍼 카세트에 적재된 웨이퍼중 선택되지 않은 웨이퍼를 대상으로 상기 (a)단계 내지 상기 (c)단계를 반복하여 실시한다. (e) 상기 반응챔버를 클리닝한다.
이 과정에서 상기 반응챔버는 3개의 반응챔버를 포함하는 멀티 반응챔버를 사용한다. 이때, 상기 3개의 반응챔버중 하나의 챔버에서 9회의 상기 박막 형성 공정이 진행된 후 상기 반응챔버의 클리닝이 실시되는 반면, 나머지 두 반응챔버에서는 각각 9회 미만의 박막 형성공정이 진행된 후 상기 각 반응챔버의 클리닝이 실시된다.
상기 웨이퍼 상에 형성되는 박막은 플라즈마 산화막이다.
상기 (a) 단계 내지 상기 (c) 단계는 상기 웨이퍼 카세트에 적재된 상기 선택되지 않은 웨이퍼중 적어도 2장 이상의 웨이퍼에 대해 반복하는 것이 바람직하나, 더욱 바람직하게 상기 웨이퍼 카세트에 적재된 웨이퍼중 상기 선택되지 않은 9장의 웨이퍼에 대해 상기 (a)단계 내지 (c)단계를 반복한다.
상기 (e) 단계는 제1 내지 제9 단계로 이루어진다. 여기서, 상기 제1 내지 제9 단계는 각각 제1 셋트 플로우 단계, 클린 단계, 과도식각단계, 제1 퍼지 단계, 제2 펌프 단계, 제2 셋트 플로우 단계, 코트 단계, 제2 퍼지 단계 및 제2 펌프 단계이다.
또한, 상기 기술적 과제를 달성하기 위하여, 본 발명은 웨이퍼 카세트로부터 반응챔버로 웨이퍼를 로딩하는 단계; 상기 웨이퍼 상에 박막을 형성하는 단계; 상기 웨이퍼를 상기 웨이퍼 카세트로 이송하는 단계; 및 상기 반응챔버를 클리닝하는 단계를 포함하는 박막형성방법에 있어서, 상기 반응챔버내에서 적어도 2회 이상 계속해서 상기 박막을 형성한 다음 상기 반응챔버를 클리닝하는 것을 특징으로 하는 박막 형성방법을 제공한다.
이때, 상기 반응챔버내에서 상기 박막 형성은 9회 정도 계속 실시된다.
상기 반응챔버의 클리닝은 제1 내지 제9 단계로 진행된다. 여기서, 각 단계는 상술한 바와 같다.
상기 반응챔버는 3개의 반응챔버를 포함하는 멀티챔버이고, 그 활용방법은 상기한 바와 같다.
또한, 상기 기술적 과제를 달성하기 위하여, 본 발명은 웨이퍼 카세트로부터 반응챔버로 웨이퍼를 로딩하는 단계; 상기 웨이퍼 상에 박막을 형성하는 단계; 상기 박막이 형성된 웨이퍼를 상기 웨이퍼 카세트로 이송하는 단계; 상기 반응챔버를 클리닝하는 단계를 포함하는 박막 형성공정에 있어서, 상기 반응챔버의 클리닝은 상기 웨이퍼 카세트에 적재된 정상 웨이퍼 숫자보다 적은 횟수 만큼 실시하는 것을 특징으로하는 박막형성방법을 제공한다.
바람직하게, 상기 반응챔버의 클리닝과 클리닝 사이에 상기 반응챔버에서 적어도 2회 이상 상기 웨이퍼 카세트에 적재된 웨이퍼중 선택된 서로 다른 웨이퍼 상에 박막을 형성한다.
그러나 상기 반응챔버의 클리닝과 클리닝 사이에 상기 반응챔버에서 상기 웨이퍼 카세트로부터 선택된 서로 다른 9장의 웨이퍼 상에 박막을 형성하는 것이 더욱 바람직하다.
상기 반응챔버의 구성과 박막형성공정에의 활용은 상기한 바와 같다. 또한, 상기 클리닝 단계와 각 단계별 내용도 상기한 바와 같다.
본 발명은 웨이퍼 카세트로부터 반응챔버로 웨이퍼를 로딩하여 상기 웨이퍼 상에 박막을 형성한 다음, 상기 웨이퍼를 상기 웨이퍼 카세트로 이송하고 상기 반응챔버를 클리닝한다. 이때, 상기 반응챔버 클리닝은 상기 반응챔버에서 박막 형성공정이 있을 때 마다 실시하는 것이 아니라 상기 웨이퍼마다 한번씩 박막이 형성된다고 할 때, 적어도 2회이상 바람직하게 9회 정도 박막 형성공정이 진행된 다음 실시한다. 상기 반응챔버 클리닝은 반응챔버와 웨이퍼 카세트간에 웨이퍼들이 이송되는 동안에 실시된다. 상기 클리닝은 2회 이상의 박막 형성공정이 진행되면 어느 때나 실시될 수 있으므로 공정진행중 레시피(recipe)가 바뀌더라도 공정의 중단없이 연속적인 공정진행이 가능하다. 이러한 반응챔버 클리닝은 관련된 소프트 웨어을 개선함으로써 가능하다. 이와 같이, 반응챔버를 클리닝함으로써 웨이퍼 한 장당 챔버를 클리닝하는 방법에 비해 박막의 두께 균일도를 높일 수 있을 뿐만 아니라 반응챔버내의 파티클 발생빈도를 낮출 수 있으므로 반도체 장치의 신뢰도를 개선할 수 있고 시간당 웨이퍼 처리능력이 증가되므로 반도체 장치의 생산성을 높일 수 있다.
이하, 본 발명의 실시예에 의한 박막 형성공정에 있어서의 박막형성방법을 첨부된 도면들을 참조하여 상세하게 설명한다.
그러나 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면에서 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것이다.
첨부된 도 1은 본 발명의 실시예에 의한 반도체 장치의 제조방법에 있어서 박막형성방법을 나타낸 블록도이다.
도 1을 참조하면, 소정의 반도체 장치의 제조공정, 예컨대 박막 형성공정은 제1 공정(40) 및 제2 공정(44)으로 나눌 수 있다. 상기 제1 공정(40)은 실제 웨이퍼 상에 박막이 형성되는 공정인 반면, 상기 제2 공정(44)은 반응챔버에 대한 공정으로서 상기 반응챔버를 클리닝하는 공정이다.
구체적으로, 상기 제1 공정(40)은 웨이퍼 카세트로부터 웨이퍼를 반응챔버에 로딩하는 웨이퍼 로딩단계(40a)와 상기 반응챔버에서 상기 웨이퍼 상에 박막을 형성하는 박막 형성단계(40b) 및 상기 박막이 형성된 웨이퍼를 상기 웨이퍼 카세트로 이송하는 웨이퍼 이송단계(40c)로 이루어진다. 상기 박막을 형성하는 단계(40b)에서 상기 웨이퍼 상에 산화막, 예컨대 플라즈마 산화막이 형성된다.
본 발명의 특징은 상기 제1 공정(40)이 실시된 후, 바로 상기 제2 공정(44)이 실시되지 않는다는 것이다. 상기 제1 공정(40)이 실시된 후 다시 상기 웨이퍼 로딩단계가 실시되어 상기 제1 공정(40)이 시작된다. 이와 같이 상기 제1 공정(40)이 정해진 횟수 만큼 피드 백(feedback)(42) 된 다음, 상기 제2 공정(44)이 실시된다. 다시 말하면, 상기 웨이퍼 카세트로부터 상기 반응챔버로 웨이퍼가 이송되고, 상기 반응챔버로부터 상기 웨이퍼 카세트로 박막이 형성된 웨이퍼가 이송되는 과정이 적어도 2회 이상 순환된 후, 상기 제2 공정(44)을 실시하는 것이 바람직하다. 더욱 바람직하게, 상기 제2 공정(44)은 상기 제1 공정(40)이 9회정도 실시된 후 실시한다. 다른 말로 표현하면, 상기 반응챔버에서 적어도 2회이상, 바람직하게 9회정도의 박막 형성공정이 진행된 후 상기 반응챔버 클리닝을 실시한다.
결과적으로 상기 제2 공정(44)은 적어도 2장 이상의 웨이퍼에 대해 박막 형성공정을 진행한 후 실시되므로 상기 웨이퍼 카세트에 실려있는 웨이퍼들에 대해 상기 제2 공정(44)이 실시되는 횟수는 상기 웨이퍼 카세트에 실려있는 웨이퍼 수보다 적다.
아래의 표 2는 본 발명의 실시예에 의한 상기 제1 공정(40)이 실시된 후 상기 반응챔버를 클리닝하기 위한 즉, 상기 제2 공정(44)의 레시피를 나타낸다. 이때, 상기 반응챔버에서 웨이퍼 상에 형성되는 박막은 플라즈마 산화막이다.
표 2를 참조하면, 상기 제2 공정(44)은 제1 내지 제9 단계로 이루어져 있다. 상기 제1 내지 제9 단계는 각각 제1 셋트 플로우 단계, 클린 단계, 과도식각단계, 제1 퍼지 단계, 제1 펌프 단계, 제2 셋트 플로우 단계, 코트(coat)단계, 제2 퍼지 단계 및 제2 펌프 단계이다. 상기 제1 내지 제9 단계는 시간으로 제어된다.
step 1 2 3 4 5 6 7 8 9
이름 1'st setflow clean overetch 1'st purge 1'stpump 2'nd setflow coat 2'ndpurge 2'ndpump
단계제어수단 time time time time time time time time time
시간(초) 10 250 25 10 20 5 30 50 5
압력(mT) 5 5 5 open open 2.8 2.8 2.8 open
RF(W) 0 800 800 0 0 0 190 0 0
온도(℃) 0 0 0 400 400 390 390 390 400
스페이스 600 600 600 600 600 400 400 400 600
N20 550 550 550 0 0 1800 1800 0 0
CF4 1750 1750 1750 0 0 90 90 0 0
N2 2000 2000
표 2를 참조하면, 상기 제1 셋트 플로우단계는 상기 반응챔버를 클리닝하기 위해 상기 반응챔버내의 분위기를 조성하는 단계로서 5mTorr정도의 압력하에서 약 10초 정도 실시된다. 이때, RF는 인가되지 않으며 온도는 0℃를 유지한다. 그리고 스페이스는 600정도이다. 또한, 550sccm정도의 N20가스 및 1750sccm정도의 CF4가스가 반응챔버로 플로우된다.
상기 클린 단계는 상기 반응챔버내부를 클리닝하는 단계이다. 상기 클린 단계는 5mTorr정도의 압력하에서 250초정도 실시된다. 이때, RF는 800W정도가 인가되며 온도는 0℃로 유지된다. 그리고 상기 스페이스와 상기 반응챔버로 플로우 되는 N20가스와 CF4가스의 양은 상기 제1 셋트 플로우 단계와 동일하게 유지된다. 상기 클린단계는 설정된 식각 종말점(ending point)이 검출되면 종료된다. 그러나 물질막을 식각하는 경우처럼 상기 클린 단계에서 식각종말점이 검출되었다 하더라도 상기 반응챔버의 클린을 완전하게 하기 위해 소정 시간동안 클린을 더 실시한다. 이것이 바로 상기 과도식각단계이다.
표 2를 참조하면, 상기 과도식각단계는 5mTorr 정도의 압력하에서 실시되며 상기 클린 단계에 비해 짧은 25초정도 실시된다. 나머지 조건들은 상기 클린 단계와 동일하게 유지된다.
상기 제1 퍼지 단계는 전 단계에서 발생된 상기 반응챔버내의 반응부산물들을 상기 반응챔버밖으로 배출하는 단계로서 10초정도 실시된다. 압력조건은 전단계와 달리 특정값으로 설정되지 않는다. 따라서, 상기 제1 퍼지 단계의 압력은 상황에 따라 변할수 있다. 그리고 상기 RF는 인가되지 않으며, 온도는 400℃정도로 유지되며 스페이스는 600정도로 유지된다. 또한, 상기 N20가스 및 CF4가스는 공급되지 않으며, 그 대신 2,000sccm정도의 N2가스가 상기 반응챔버에 공급된다.
상기 제1 펌프단계는 상기 반응챔버 내부의 압력을 원하는 수준으로 조정하는 단계이다. 이 단계에서 압력은 특정값으로 설정되 있지 않다. 즉, 펌핑에 의해 상기 반응챔버내부의 압력을 원하는 수준까지 조절할 수 있다. 이를 위해 상기 반응챔버에 가스가 공급되지 않으며, 상기 반응챔버내의 압력이 원하는 수준이 될 때 까지 전 단계에서 상기 반응챔버에 공급된 N2가스를 뽑아내기만 한다. 상기 제1 펌프단계는 20초 정도 실시된다. 이때, 온도와 스페이스는 각각 400℃ 및 600정도이다.
상기 제1 펌프단계가 실시된 후 상기 제2 셋트 플로우 단계가 실시되는데, 이 단계는 상기 제1 펌프된 반응챔버를 프리 코팅(pre-coating)하기 위한 분위기를 조성하는 단계이다. 상기 제2 셋트 플로우 단계는 약 2.8mTorr정도의 압력하에서 약 5초정도 실시된다. 그리고 RF는 인가되지 않으며, 온도는 390℃정도로 유지되고 스페이스는 400정도가 된다. 또한, 상기 시간동안에 반응챔버에 1,800sccm정도의 N20와 90sccm정도의 CF4가 플로우된다.
상기 코트 단계는 2.8mTorr정도의 압력하에서 30초 정도 실시된다. 이때 RF는 190W정도 인가된다. 상기 코트 단계의 나머지 조건들은 상기 제2 셋트 플로우 단계와 동일하게 유지된다.
상기 제2 퍼지 단계는 상기 코트 단계까지 상기 반응챔버내에 발생된 반응부산물들을 상기 반응챔버밖으로 배출하는 단계이다. 이를 위해 상기 N20 및 CF4가 상기 반응챔버에 새로이 유입되는 것을 차단한 다음 상기 반응챔버에 2,000sccm정도의 N2를 공급한다. 상기 제2 퍼지 단계는 2.8mTorr정도의 압력하에서 50초정도 실시된다. 이때, 상기 RF는 인가되지 않으며, 온도와 스페이스는 상기 코트 단계와 동일하게 유지된다.
상기 제2 펌프 단계는 상기 제1 펌퍼 단계와 동일한 목적으로 실시된다. 상기 제2 펌프 단계는 5초 정도 실시된다. 상기 제2 펌프 단계의 나머지 조건들은 상기 제1 펌프 단계와 동일한 조건하에서 실시된다.
상기 제2 공정(44)은 적어도 2장 이상의 웨이퍼에 대한 박막 형성공정이 진행된 후에 실시될 수 있다고 한 바, 상기 제2 공정(44)은 적게는 2장 많게는 상기 웨이퍼 카세트에 실려있는 웨이퍼 전부에 대해 박막 형성공정이 진행된 후 실시될 수 있다. 따라서, 상기 제2 공정(44)이 실시되는 횟수는 적게는 1번 많게는 13번정도이다.
그런데, 상기 반응챔버 시스템은 멀티 챔버 시스템이다. 따라서 상기 박막 형성에 사용되는 반응챔버 수는 한 개이상, 예컨대 3개이다. 그리고 상기 웨이퍼 카세트에 적재되는 웨이퍼는 테스트 웨이퍼를 제외하곤 25장 정도이다. 따라서, 상기 제2 공정(44)은 최대 웨이퍼 9장 마다 실시될 수 있다. 비록 상기 반응챔버 시스템이 멀티 시스템이라하더라도 반응챔버당 연속적으로 실시되는 웨이퍼의 수는 9장 이상이 될 수 있다. 즉, 상기 제2 공정(44)이 실시되는 주기는 9장이상이 될 수 있다. 이와 같이, 상기 제2 공정(44)의 실시 주기는 달라질 수 있고 그에 따라 상기 반응챔버의 웨이퍼 처리능력도 달라질 수 있다.
<실험예 1>
이에 따라, 본 발명은 상기 제2 공정(44)이 실시되는 주기에 따른 상기 반응챔버의 웨이퍼 처리능력의 변화와 생산성 변화를 살펴보았다. 이때, 반응챔버 시스템은 멀티 챔버 시스템, 예컨대 3개의 반응챔버를 포함하는 챔버 시스템을 이용하였다. 또한, 상기 반응챔버에서 웨이퍼 상에 형성되는 박막으로서 플라즈마 산화막을 형성하였다. 상기 플라즈마 산화막은 4K정도의 두께로 형성하였다.
아래의 표 3은 상기 제2 공정(44)이 실시되는 주기가 웨이퍼 1장, 4장, 5장, 9장 및 11장일때의 상기 반응챔버의 웨이퍼 처리 능력을 나타낸 표이다.
클리닝 주기 1X 4X 5X 9X 10X 11X
웨이퍼/시간 37 45.4 48.8 57.9 56 55
생산성 증가 22.7% 31.9% 56.5% 51.4% 48.6%
표 3을 참조하면, 상기 제2 공정(44)이 실시되는 주기가 웨이퍼 한 장일 때 상기 반응챔버의 시간당 웨이퍼 처리능력은 37장이었으며, 웨이퍼 4장일때 45.4장이었다. 또한, 웨이퍼가 5장일 때 48.8장이었고, 9장일 때 57.9장이었으며, 10장일 때는 56장이었다. 그리고 11일 때는 55장이었다. 이와 같이, 상기 반응챔버의 웨이퍼 처리능력은 상기 제2 공정(44)이 웨이퍼 9장마다 실시될 때 가장 높은 것을 알 수 있었다.
또한, 상기 제2 공정(44)의 실시주기가 웨이퍼 1장일때의 생산성을 기준으로 했을 때, 상기 제2 공정(44)의 실시 주기가 웨이퍼 4장일 때, 상기 생산성은 상기 주기가 웨이퍼 1장일 때 보다 22.7%증가하였으며, 상기 실시 주기가 웨이퍼 5장일 때 상기 생산성은 31.9%증가하였다. 또한, 상기 실시주기가 웨이퍼 9장, 10장 및 11장일 때 상기 생산성은 각각 56.5%, 51.4% 및 48.6%증가하였다. 이러한 결과를 분석하면, 상기 제2 공정(44)은 상기 반응챔버의 웨이퍼 처리능력과 마찬가지로 웨이퍼 9장 마다 실시될 때 반도체 장치의 생산성이 가장 높은 것을 알 수 있었다. 또한, 상기 제2 공정(44)의 실시주기가 길면 길수록 상기 반응챔버의 웨이퍼 처리능력이 증가되는 것이 아님을 알 수 있었다. 그리고 상기 반응챔버의 웨이퍼 처리 능력과 그에 따른 반도체 장치의 생산성 향상은 비례하는 것을 알 수 있었다.
상기 실험예의 결과, 상기 반응챔버의 웨이퍼 처리능력을 극대함과 아울러 반도체 장치의 생산성을 극대화하기 위해 상기 제2 공정(44)은 웨이퍼 9장 마다 실시되는 것이 가장 바람직함을 알 수 있다.
<실험예 2>
상기 실험예 1은 상기 반응챔버에서 4K정도의 두께를 갖는 박막이 형성되는 공정에 상기 제2 공정(44)을 적용한 예이다. 그러나 지금부터 설명할 실험예 2는 상기 4K 뿐만 아니라 1K, 1.5K 및 2.5K 두께로 플라즈마 산화막이 형성되는 박막 형성공정 상기 제2 공정(44)을 적용한 예이다. 상기 실험예 2의 다른 실시 조건은 상기 실험예 1과 동일하게 하였다.
아래의 표 4는 이 결과를 나타낸 표이다. 표 4에서 PEOX 1K, 1.5K, 2.5K 및 4K는 각각 1K, 1.5K, 2.5K 및 4K 두께로 플라즈마 산화막이 형성되는 박막 형성공정을 나타낸다. 또한, 1X, 4X, 5X 및 9X는 상기 제2 공정(44)이 실시되는 주기를 나타낸 것으로서 각각 웨이퍼 1장, 4장, 5장 및 9장마다 상기 제2 공정(44)이 실시되는 것을 나타낸다.
박막 두께클리닝주기 PEOX 1K PEOX 1.5K PEOX 2.5K PEOX 4K 비고
1X 50 45 42 37
4X 65 60 55.7 45.4
5X 70 65 62.4 48.8
9X 75 71 67.8 57.9
표 4를 참조하면, 상기 제2 공정(44)을 상기 1K두께로 플라즈마 산화막이 형성되는 박막 형성공정(PEOX 1K)에 적용하였을 때, 상기 박막 형성공정이 진행되는 반응챔버의 시간당 웨이퍼 처리 능력은 상기 제2 공정(44)이 실시되는 주기가 웨이퍼 1장(1X), 4장(4X), 5장(5X) 및 9장(9X)일 때 각각 50장, 65장, 70장 및 75장이었다. 그리고 상기 제2 공정(44)을 상기 1.5K두께로 플라즈마 산화막이 형성되는 박막 형성공정(PEOX 1.5K)에 적용하였을 때, 상기 반응챔버의 웨이퍼 처리능력은 상기 제2 공정(44)의 실시 주기에 대해 각각 45장, 60장, 65장 및 71장이었다. 또한, 상기 제2 공정(44)을 상기 2.5K두께로 플라즈마 산화막이 형성되는 박막 형성공정(PEOX 2.5K)에 적용하였을 때, 상기 반응챔버의 웨이퍼 처리 능력은 각각 42장, 56.7장, 62.4장 및 67.8장이었다. 플라즈마 산화막이 4K두께로 형성되는 박막 형성공정에 상기 제2 공정(44)이 적용된 경우는 상기 실험예 1에서 설명한 바와 같았다.
표 4에 도시한 바와 같이, 상기 플라즈마 산화막이 1K두께로 형성될 때나, 1.5K두께로 형성될 때나, 2.5K두께로 형성될 때나 상기 반응챔버의 시간당 웨이퍼 처리 능력은 상기 제2 공정(44)이 웨이퍼 9장 마다 실시될 때 가장 높음을 알 수 있었다.
상기 실험예 1 및 2에서 상술한 바와 같이, 상기 제2 공정(44)은 웨이퍼 9장 마다 실시되는 것이 가장 바람직함을 알 수 있다.
그런데, 웨이퍼 카세트에 통상 테스트용 웨이퍼를 제외하고 25매의 웨이퍼가 실리며 상기 박막 형성공정에 3개의 반응챔버를 포함하는 멀티 반응챔버 시스템이 사용된다. 따라서, 상기 멀티 챔버 시스템을 이용하여 상기 박막 형성공정을 진행하는 경우, 상기 3개의 반응챔버중 선택된 2개의 반응챔버에서 웨이퍼 9장이 처리되고 나머지 한 반응챔버에서 웨이퍼 7장이 처리된다. 또는 상기 3개의 반응챔버중 한 챔버에서 웨이퍼 9장이 처리되고, 나머지 2개의 챔버에서 각각 웨이퍼 8장이 처리되는 경우도 있을 수 있다. 이와 같이, 상기 제2 공정(44)이 웨이퍼 9장마다 실시되는 것이 가장 바람직하지만, 상기 반응챔버중 웨이퍼 처리가 9장이 되지 못하는 반응챔버도 있으므로 상기 제2 공정(44)의 실시 주기를 웨이퍼 9장으로만 한정하는 것은 바람직하지 못하다. 이에 따라 본 발명은 상기 제2 공정(44)이 상기 반응챔버에서 9장의 웨이퍼가 연속으로 처리된 후 실시되는 것을 기준으로 하되, 상기 반응챔버에서 9장 미만의 웨이퍼가 처리되었더라도 해당 반응챔버에 대해 상기 제2 공정(44)이 실시되도록 한다. 이는 상기 제1 및 제2 공정(44)에 관련된 소프트 웨어를 개선함으로써 가능하다. 이 결과, 상기 제1 및 제2 공정(44)이 종료되면 상기 반응챔버들은 항시 초기 상태가 된다. 따라서, 상기 반응챔버들에 대해 어떠한 레시피도 적용할 수 있다.
예를 들어, 상기 한 바와 같이 반응챔버에 대한 상기 제2 공정(44)이 실시되는 기준을 상기 반응챔버에서 웨이퍼가 9장 처리되는 경우로 설정하되, 그 이하인 경우에도 가능하게 한다면, 박막 형성공정이 진행되는 도중 레시피가 4K에서 1K 또는 1.5K등으로 변경되는 경우 상기 반응챔버에서 4K에서 진행된 웨이퍼가 9장 미만이 더라도 상기 반응챔버에 대한 상기 제2 공정(44)이 실시된 다음, 바로 상기 1K 또는 1.5K에 대한 레시피에 따라 박막 형성공정이 진행될 수 있다.
상기 표 3에 나타낸 바와 같이, 상기 제2 공정(44)이 실시되는 주기가 적어도 웨이퍼 2장 이상일 때의 반도체 장치의 생산성은 상기 제2 공정(44)이 웨이퍼 한 장마다 실시될 때 보다 훨씬 높은 것을 알 수 있다. 이는 상기 제2 공정(44)이 상기 반응챔버로부터 상기 웨이퍼 카세트로 이송되는 동안에 이루어지기 때문이다. 어차피 상기 반응챔버에서 처리된 웨이퍼가 상기 웨이퍼 카세트로 이송되고 상기 웨이퍼 카세트에서 새로운 웨이퍼가 상기 반응챔버로 로딩될 때 까지 상기 반응챔버에서 웨이퍼 처리공정은 진행되지 않는다.
지금까지 상기 반응챔버에서 웨이퍼 상에 플라즈마 산화막이 박막으로 형성되는 것으로 간주하였다. 하지만, 상기 박막으로서 상기 플라즈마 산화막외에 다른 물질막이 사용될 수도 있다. 이때, 반응챔버내의 분위기는 달라질 것이므로 상기 표 2 내지 표 4에 나타낸 항들과 데이터들도 달라질 것이다. 아울러, 상기 제2 공정(44)이 실시되는 주기도 달라질 것이다.
상술한 바와 같이, 본 발명에 의한 박막 형성과정은 먼저, 웨이퍼 카세트로부터 반응챔버로 웨이퍼를 로딩하여 상기 웨이퍼 상에 박막을 형성한다. 다음에 상기 웨이퍼를 상기 웨이퍼 카세트로 이송한 다음, 상기 반응챔버를 클리닝한다. 그런데, 상기 반응챔버 클리닝은 상기 반응챔버에서 박막 형성공정이 있을 때 마다 실시하는 것이 아니라 상기 웨이퍼마다 한번씩 박막이 형성된다고 할 때, 적어도 2회이상 바람직하게 9회 정도 박막 형성공정이 진행된 다음 실시한다. 상기 반응챔버 클리닝은 반응챔버와 웨이퍼 카세트간에 웨이퍼들이 이송되는 동안에 실시된다. 상기 클리닝은 2회 이상의 박막 형성공정이 진행되면 어느 때나 실시될 수 있으므로 공정진행중 레시피(recipe)가 바뀌더라도 공정의 중단없이 연속적인 공정진행이 가능하다. 이러한 반응챔버 클리닝은 관련된 소프트 웨어을 개선함으로써 가능하다. 이와 같이, 반응챔버를 클리닝함으로써 웨이퍼 한 장당 챔버를 클리닝하는 방법에 비해 박막의 두께 균일도를 높일 수 있을 뿐만 아니라 반응챔버내의 파티클 발생빈도를 낮출 수 있으므로 반도체 장치의 신뢰도를 개선할 수 있고 시간당 웨이퍼 처리능력이 증가되므로 반도체 장치의 생산성을 높일 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진 자에 의하여 실시 가능함은 명백하다.

Claims (21)

  1. (a) 웨이퍼 카세트로부터 선택된 웨이퍼를 반응챔버로 로딩하는 단계;
    (b) 상기 웨이퍼 상에 박막을 형성하는 단계;
    (c) 상기 박막이 형성된 웨이퍼를 상기 웨이퍼 카세트로 이송하는 단계;
    (d) 상기 웨이퍼 카세트에 적재된 웨이퍼중 선택되지 않은 웨이퍼를 대상으로 상기 (a)단계 내지 상기 (c)단계를 반복하여 실시하는 단계; 및
    (e) 상기 반응챔버를 클리닝하는 단계를 포함하는 것을 특징으로하는 박막 형성 방법.
  2. 제1항에 있어서, 상기 반응챔버는 3개의 반응챔버를 포함하는 멀티 반응챔버를 사용하는 것을 특징으로 하는 박막 형성방법.
  3. 제1항에 있어서, 상기 웨이퍼 상에 형성되는 박막은 플라즈마 산화막인 것을 특징으로하는 박막 형성 방법.
  4. 제1항에 있어서, 상기 웨이퍼 카세트에 적재된 상기 선택되지 않은 웨이퍼중 적어도 2장 이상의 웨이퍼에 대해 상기 (a) 단계 내지 상기 (c) 단계를 반복하는 것을 특징으로하는 박막 형성 방법.
  5. 제4항에 있어서, 상기 웨이퍼 카세트에 적재된 웨이퍼중 상기 선택되지 않은 9장의 웨이퍼에 대해 상기 (a)단계 내지 (c)단계를 반복하는 것을 특징으로하는 박막 형성 방법.
  6. 제1항에 있어서, 상기 (e) 단계는 제1 내지 제9 단계로 이루어진 것을 특징으로하는 박막 형성 방법.
  7. 제6항에 있어서, 상기 제1 내지 제9 단계는 각각 제1 셋트 플로우 단계, 클린 단계, 과도식각단계, 제1 퍼지 단계, 제2 펌프 단계, 제2 셋트 플로우 단계, 코트 단계, 제2 퍼지 단계 및 제2 펌프 단계인 것을 특징으로하는 박막 형성 방법.
  8. 제2항에 있어서, 상기 3개의 반응챔버중 하나의 챔버에서 9회의 상기 박막 형성 공정이 진행된 후 상기 반응챔버의 클리닝이 실시되는 반면, 나머지 두 반응챔버에서는 각각 9회 미만의 박막 형성공정이 진행된 후 상기 각 반응챔버의 클리닝이 실시되는 것을 특징으로하는 박막 형성 방법.
  9. 웨이퍼 카세트로부터 반응챔버로 웨이퍼를 로딩하는 단계; 상기 웨이퍼 상에 박막을 형성하는 단계; 상기 웨이퍼를 상기 웨이퍼 카세트로 이송하는 단계; 및 상기 반응챔버를 클리닝하는 단계를 포함하는 박막형성방법에 있어서,
    상기 반응챔버내에서 적어도 2회 이상 계속해서 상기 박막을 형성한 다음 상기 반응챔버의 클리닝을 실시하는 것을 특징으로하는 박막 형성 방법.
  10. 제9항에 있어서, 상기 반응챔버내에서 상기 박막 형성은 9회 정도 계속 실시되는 것을 특징으로하는 박막 형성 방법.
  11. 제9항에 있어서, 상기 반응챔버의 클리닝은 제1 내지 제9 단계로 진행되는 것을 특징으로하는 박막 형성 방법.
  12. 제11항에 있어서, 상기 제1 내지 제9 단계는 각각 제1 셋트 플로우 단계, 클린 단계, 과도식각단계, 제1 퍼지 단계, 제2 펌프 단계, 제2 셋트 플로우 단계, 코트 단계, 제2 퍼지 단계 및 제2 펌프 단계인 것을 특징으로하는 박막 형성 방법.
  13. 제9항에 있어서, 상기 반응챔버는 3개의 반응챔버를 포함하는 멀티챔버인 것을 특징으로하는 박막 형성 방법.
  14. 제13항에 있어서, 상기 3개의 반응챔버중 하나의 챔버에서 9회의 상기 박막 형성 공정이 진행된 후 상기 반응챔버의 클리닝이 실시되는 반면, 나머지 두 반응챔버에서는 각각 9회 미만의 박막 형성공정이 진행된 후 상기 각 반응챔버의 클리닝이 실시되는 것을 특징으로하는 박막 형성 방법.
  15. 웨이퍼 카세트로부터 반응챔버로 웨이퍼를 로딩하는 단계; 상기 웨이퍼 상에 박막을 형성하는 단계; 상기 박막이 형성된 웨이퍼를 상기 웨이퍼 카세트로 이송하는 단계; 상기 반응챔버를 클리닝하는 단계를 포함하는 박막 형성공정에 있어서,
    상기 반응챔버의 클리닝은 상기 웨이퍼 카세트에 적재된 정상 웨이퍼 숫자보다 적은 횟수 만큼 실시하는 것을 특징으로하는 박막 형성 방법.
  16. 제15항에 있어서, 상기 반응챔버의 클리닝과 클리닝 사이에 상기 반응챔버에서 적어도 2회 이상 상기 웨이퍼 카세트에 적재된 웨이퍼중 선택된 서로 다른 웨이퍼 상에 박막을 형성하는 것을 특징으로하는 박막 형성 방법.
  17. 제16항에 있어서, 상기 반응챔버의 클리닝과 클리닝 사이에 상기 반응챔버에서 상기 웨이퍼 카세트로부터 선택된 서로 다른 9장의 웨이퍼 상에 박막을 형성하는 것을 특징으로하는 박막 형성 방법.
  18. 제16항에 있어서, 상기 반응챔버는 3개의 반응챔버를 포함하는 멀티 반응챔버인 것을 특징으로하는 박막 형성 방법.
  19. 제18항에 있어서, 상기 3개의 반응챔버중 하나의 챔버에서 9회의 상기 박막 형성공정이 진행된 후 상기 반응챔버의 클리닝이 실시되는 반면, 나머지 두 반응챔버에서 각각 9회 미만의 상기 박막 형성공정이 진행된 후 상기 각 반응챔버의 클리닝이 실시되는 것을 특징으로하는 박막 형성 방법.
  20. 제19항에 있어서, 상기 클리닝은 제1 내지 제9 단계로 실시되는 것을 특징으로하는 박막 형성 방법.
  21. 제20항에 있어서, 상기 제1 내지 제9 단계는 각각 제1 셋트 플로우 단계, 클린 단계, 과도식각단계, 제1 퍼지 단계, 제2 펌프 단계, 제2 셋트 플로우 단계, 코트 단계, 제2 퍼지 단계 및 제2 펌프 단계인 것을 특징으로하는 박막 형성 방법.
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Publication number Priority date Publication date Assignee Title
CH692741A5 (de) * 1997-07-08 2002-10-15 Unaxis Trading Ltd C O Balzers Verfahren zur Herstellung in Vakuum oberflächenbehandelter Werkstücke und Vakuumbehandlungsanlage zu dessen Durchführung
KR100514256B1 (ko) * 1999-11-30 2005-09-15 엘지.필립스 엘시디 주식회사 챔버의 파티클 방지방법
JP2002299315A (ja) * 2001-03-29 2002-10-11 Toshiba Corp 半導体装置の製造方法
KR100491396B1 (ko) * 2002-12-03 2005-05-25 삼성전자주식회사 반도체 소자의 피이-테오스(pe-teos)막 형성 방법
US7972961B2 (en) 2008-10-09 2011-07-05 Asm Japan K.K. Purge step-controlled sequence of processing semiconductor wafers
US8216380B2 (en) 2009-01-08 2012-07-10 Asm America, Inc. Gap maintenance for opening to process chamber
KR101559425B1 (ko) * 2009-01-16 2015-10-13 삼성전자주식회사 반도체 소자의 제조 방법
US8287648B2 (en) 2009-02-09 2012-10-16 Asm America, Inc. Method and apparatus for minimizing contamination in semiconductor processing chamber
US10872803B2 (en) 2017-11-03 2020-12-22 Asm Ip Holding B.V. Apparatus and methods for isolating a reaction chamber from a loading chamber resulting in reduced contamination
US10872804B2 (en) 2017-11-03 2020-12-22 Asm Ip Holding B.V. Apparatus and methods for isolating a reaction chamber from a loading chamber resulting in reduced contamination

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3176118B2 (ja) * 1992-03-27 2001-06-11 株式会社東芝 多室型基板処理装置
JPH0697080A (ja) * 1992-09-10 1994-04-08 Mitsubishi Electric Corp 化学気相成長装置用反応室および該反応室を用いた化学気相成長装置
JP3050354B2 (ja) * 1993-09-20 2000-06-12 東京エレクトロン株式会社 処理方法
JP3254482B2 (ja) * 1994-03-31 2002-02-04 東京エレクトロン株式会社 プラズマ処理装置及びそのクリーニング方法
JPH07283147A (ja) * 1994-04-15 1995-10-27 Toshiba Corp 薄膜形成方法
US5503882A (en) * 1994-04-18 1996-04-02 Advanced Micro Devices, Inc. Method for planarizing an integrated circuit topography
JP3471082B2 (ja) 1994-07-15 2003-11-25 株式会社東芝 Cvd装置の反応室のコーティング方法
US5925212A (en) * 1995-09-05 1999-07-20 Applied Materials, Inc. Apparatus and method for attaining repeatable temperature versus time profiles for plasma heated interactive parts used in mass production plasma processing

Also Published As

Publication number Publication date
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