KR20020079449A - 반도체 장치 및 그 제조 방법 - Google Patents

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wire
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leads
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미야끼요시노리
스즈끼히로미찌
스즈끼가즈나리
니시구니히꼬
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가부시키가이샤 히타치세이사쿠쇼
가부시기가이샤 히다치초엘에스아이시스템즈
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Abstract

리플로우성을 향상하여 무연화를 도모한다.
반도체 칩(2)을 지지하고, 또한 반도체 칩(2)과 접합하는 영역의 면적이 반도체 칩(2)의 이면(2b)보다 작은 크로스 타브(1g)과, 반도체 칩(2)의 패드(2a)와 접속하는 와이어(4)와, 반도체 칩(2)의 주위에 배치되고, 또한 와이어 접합부(1j)에 은 도금층(1a)이 형성된 복수의 내측 리드(1b)와, 반도체 칩(2)을 수지 밀봉하는 몰드부(3)와, 몰드부(3)로부터 노출되고, 또한 피실장면(1l)에 무연 금속층(1m)이 형성된 복수의 외측 리드(1c)로 이루어지고, 몰드부(3)의 평면 사이즈를 28㎜×28㎜ 이하로 하고, 또한 두께를 1.4㎜ 이하로 형성함으로써, 리플로우성을 향상시켜 무연화를 도모할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 작은 타브 구조를 갖는 반도체 장치에서의 외장 땜납 도금의 무연화에 적용하여 유효한 기술에 관한 것이다.
반도체 칩을 구비한 반도체 패키지(반도체 장치)의 조립 공정에서는, 다이 본딩, 와이어 본딩 및 수지 밀봉 등이 순차적으로 행해지고, 그 후 외장 도금 공정에서 프린트 배선 기판 또는 회로 기판에 실장하기 위해서 수지에 의해서 밀봉되지않은 리드(이후, 외측 리드라 함)의 기판과의 접촉부(피실장면)를 포함하는 표면 개소에, 주석(Sn)-납(Pb)계 땜납층을 외장 도금으로서 형성하고 있다.
그러나, 환경 문제에 대한 대책이 요구되고 있는 지금, 특히 납(Pb)에 대해서는 특개평 5-270860호 공보에서의 지적대로, 반도체 장치 등의 전자 부품 일반 및 실장 기판 등에서도 환경 대책 측면에서 적당한 레벨로 납을 삭감하는 것이 요구되고 있다.
그래서, 주석(Sn)-납(Pb)계를 대신하는 땜납으로서, 예를 들면 특개평 10-93004호 공보나 특개평 11-179586호 공보, 혹은 특개평 11-221694호 공보나 특개평 11-330340호 공보 등에 그 제안이 기재되어 있다.
우선, 특개평 10-93004호 공보에는 주석-납계를 대신하는 무연 땜납으로서 주석(Sn)-비스무스(Bi)계의 땜납을 이용하는 발명이 제안되어 있고, 전자 부품의 외부 접속용 전극 리드선에 주석-비스무스계의 합금층을 형성하여 땜납 접속을 쉽게 하는 기술이 기재되어 있다.
또한, 특개평 11-179586호 공보에는 주석-납계를 대신하는 무연 땜납으로서 Sn-Ag-Bi계 땜납을 이용하여 충분한 접속 강도를 확보하는 기술이 제안되어 있다.
또한, 특개평 11-221694호 공보에는 주석-납계를 대신하는 무연 땜납으로서 Sn-Ag-Bi-In계 땜납을 이용하여 접속부의 신뢰성을 향상시키는 기술이 제안되어 있다.
또한, 특개평 11-330340호 공보에는 리드에 Sn-Bi계 도금막을 형성한 반도체 장치가 소개되고, 크랙의 발생을 방지함과 함께 고신뢰도의 땜납 접속을 가능하게하는 기술이 제안되어 있다.
외장 도금에 Sn-Pb 공정(共晶) 대체 무연 땜납을 이용하는 경우에는, 용도마다 Sn기 합금을 선택하게 되지만, 특히 차량 탑재 부품, 성장이 현저한 휴대용 전자 기기 및 고신뢰성 부품에 있어서는, 접합 강도 및 내열 피로 특성이 우수한 합금이 요구되고 있다. 접합 강도 및 내열 피로 특성이 우수하고, 고신뢰성을 중시한 경우의 Sn기 합금으로서는 Sn-Ag계 합금이 알려져 있고, 일반적으로는 Sn-Pb 공정 땜납의 융점이 183 ℃인 데 대하여, 대부분의 Sn-Ag계 합금의 융점은 200℃ 이상으로 Sn-Pb 공정 땜납의 융점보다 높은 것이다.
따라서, 현 상태에 있어서는 Sn-Pb 공정 대체 무연 땜납을 이용하여 반도체 집적 회로를 실장할 때의 리플로우 온도는 높아지게 된다. 그래서, 본원 발명자는 내측 리드가 Ag 도금되고, Sn-Pb 공정 땜납보다 융점이 높은 무연 대체 땜납을 이용하여 외측 리드가 도금된 반도체 집적 회로 장치를 종래보다도 높은 리플로우 온도로 실장하여 그 평가를 행하였다. 그 결과, 와이어 단선이 원인인 제품 불량이 발생하는 것이 판명되었다.
이러한 와이어 단선의 대책으로서, 본원 출원인은 특원 2000-46724호에 도시한 바와 같이, 내측 리드의 와이어 접합부에 경질의 팔라듐(Pd) 도금을 실시함으로써, 와이어의 접합 근원부의 두께를 확보하여 접합 강도를 크게 하는 것을 생각하였다.
그러나, 팔라듐 도금은 비용이 고가로 연결되는 것이 문제이다.
또, 상기 4개의 공보에서는 무연화를 위해서 무연 땜납을 이용하였을 때에, 리플로우 온도가 높아지게 되어 반도체 장치의 리플로우 마진이 적어지는 것이나 그 대책에 대한 기재도 없다.
본 발명의 목적은, 리플로우성을 향상시켜서 무연화를 도모하는 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 다른 목적은, 비용 상승을 억제하여 무연화를 도모하는 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 분명하게 될 것이다.
도 1은 본 발명의 실시 형태에 따른 반도체 장치의 일례인 QFP의 구조를 나타내는 평면도.
도 2는 도 1에 도시하는 QFP의 구조를 나타내는 단면도.
도 3은 도 1에 도시하는 QFP의 조립에 이용되는 리드 프레임의 구조의 일례를 나타내는 부분 평면도.
도 4는 도 3에 도시하는 리드 프레임의 칩 탑재부인 크로스 타브의 구조를 나타내는 부분 확대 평면도.
도 5는 도 3에 도시하는 리드 프레임에 은 도금층과 외장 도금층을 형성한 구조의 일례를 나타내는 부분 평면도.
도 6은 도 4에 도시하는 크로스 타브에 양면 접착 테이프를 접착하였을 때의 구조의 일례를 나타내는 부분 확대 평면도.
도 7은 도 6에 도시하는 양면 접착 테이프에 대한 변형예인 양면 접착 테이프를 접착하였을 때의 구조를 나타내는 부분 확대 평면도.
도 8은 도 6에 도시하는 양면 접착 테이프에 대한 변형예인 양면 접착 테이프를 접착하였을 때의 구조를 나타내는 부분 확대 평면도.
도 9는 도 1에 도시하는 QFP의 조립에서의 다이 본딩 후의 구조를 나타내는 부분 평면도.
도 10은 도 9에 도시하는 A-A선을 따라 취한 단면의 구조를 나타내는 부분 확대 단면도.
도 11은 도 10에 도시하는 다이 본딩 상태에 대한 변형예로서, 양면 접착 테이프를 이용한 다이 본딩 상태의 구조를 나타내는 부분 확대 단면도.
도 12는 도 10에 도시하는 다이 본딩 상태에 대한 변형예로서, 수지 페이스트와 편면 접착 테이프를 이용한 다이 본딩 상태의 구조를 나타내는 부분 확대 단면도.
도 13은 도 1에 도시하는 QFP의 조립에서의 와이어 본딩 후의 구조를 나타내는 부분 평면도.
도 14는 도 13에 도시하는 리드 프레임에 대하여 소형의 반도체 칩을 이용한 조립에서의 와이어 본딩 후의 구조를 나타내는 부분 평면도.
도 15는 도 1에 도시하는 QFP의 조립에서의 수지 몰드 시의 구조의 일례를 나타내는 부분 단면도.
도 16은 도 1에 도시하는 QFP의 조립에서의 수지 몰드 후의 구조의 일례를 나타내는 부분 평면도.
도 17은 도 1에 도시하는 QFP의 조립에서의 절단 성형 후의 구조의 일례를 나타내는 측면도.
도 18은 QFP의 외측 리드의 외장 도금을 수지 몰드 후에 행한 경우의 구조의일례를 나타내는 부분 확대 단면도.
도 19는 본 발명의 실시 형태에서의 각 반도체 장치와 레진 두께의 관계를 나타내는 관계도.
도 20은 본 발명의 실시 형태의 반도체 장치의 기술 사상을 나타내는 비교도.
도 21은 본 발명의 실시 형태에 따른 반도체 장치에서의 몰드부의 크기와 두께에 대한 와이어 균열 검사의 결과를 나타내는 검사 결과도.
도 22는 도 1에 도시하는 QFP의 조립에 이용되는 다중 리드 프레임의 구조의 일례를 나타내는 부분 평면도.
도 23은 도 1에 도시하는 QFP의 조립에서의 다이 본딩 시의 구조의 일례를 나타내는 부분 단면도.
도 24는 도 1에 도시하는 QFP의 조립에서의 와이어 본딩 시의 구조의 일례를 나타내는 부분 단면도.
도 25는 도 1에 도시하는 QFP의 조립에서의 절단 성형 시의 구조의 일례를 나타내는 부분 단면도.
도 26은 도 3에 도시하는 리드 프레임에 대한 변형예인 리드 프레임의 타브의 구조를 나타내는 부분 평면도.
도 27은 도 3에 도시하는 리드 프레임에 대한 변형예인 리드 프레임의 타브의 구조를 나타내는 부분 평면도.
도 28은 도 3에 도시하는 리드 프레임에 대한 변형예인 리드 프레임의 타브의 구조를 나타내는 부분 평면도.
도 29는 도 3에 도시하는 리드 프레임에 대한 변형예인 리드 프레임의 타브의 구조를 나타내는 부분 평면도.
도 30은 도 26에 도시하는 변형예의 리드 프레임을 이용하여 조립되는 QFP의 구조를 나타내는 평면도.
도 31은 도 30에 도시하는 QFP의 구조를 나타내는 단면도.
도 32의 (a), 도 32의 (b)는 본 발명의 다른 실시 형태에 따른 반도체 장치인 QFN의 구조를 나타내는 도면으로, (a)는 단면도, (b)는 저면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 리드 프레임
1a : 은 도금층
1b : 내측 리드
1c : 외측 리드
1d : 가이드용 긴 구멍
1e : 위치 결정 구멍
1f : 틀부
1g : 크로스 타브(십자형 타브)
1h : 패키지 영역
1i : 댐버
1j : 와이어 접합부
1k : 외측 리드부
1l : 피실장면
1m : 무연 금속층
1n : 현수 리드
1p : 칩 지지면
1q : 작은 타브(칩 탑재부)
1r : 보조 지지부
1s : 내측 리드부
1t : 수지 주입구 개소
2 : 반도체 칩
2a : 패드(표면 전극)
2b : 이면(반대측의 면)
2c : 주면
3 : 몰드부
3a : 이면(실장측의 면)
4 : 와이어
5 : 양면 접착 테이프(접착 테이프)
5a : 테이프 기재
5b : 접착층
6 : QFP(반도체 장치)
7 : 편면 접착 테이프(접착 테이프)
8 : 은 페이스트(수지 페이스트)
10 : 레진
11 : 스테이지
12 : 콜릿
13 : 스테이지
14 : 모세관
15 : 펀치
16 : 다이
17 : QFN(반도체 장치)
18 : 몰드 금형
18a : 캐비티
본 원에 있어서 개시되는 발명 중, 대표적인 개요를 간단히 설명하면, 이하와 같다.
본 발명은 반도체 칩과 접합하는 영역의 면적이 반도체 칩의 이면보다 작은 칩 탑재부와, 와이어 접합부에 은 도금층이 형성된 복수의 내측 리드와, 반도체 칩을 수지 밀봉하는 몰드부와, 피실장면에 무연 금속층이 형성된 복수의 외측 리드를 구비하고, 몰드부의 평면 사이즈가 28㎜×28㎜ 이하로 형성된 LQFP 또는 TQFP이다.
또한 본원의 그 밖의 발명의 개요를 항으로 나누어서 간단히 설명한다. 즉,
1. 반도체 칩을 지지하고, 상기 반도체 칩의 주면과 반대측의 면보다 그 외형 사이즈가 작은 타브와,
상기 반도체 칩의 표면 전극과 접속하는 와이어와,
상기 반도체 칩의 주위로 연장되고, 상기 와이어가 접합하는 와이어 접합부에 은 도금층이 형성된 복수의 내측 리드와,
상기 반도체 칩을 수지 밀봉하는 몰드부와,
상기 내측 리드와 연결되어 상기 몰드부로부터 돌출되고, 피실장면에 무연 금속층이 형성된 복수의 외측 리드를 구비하며,
상기 몰드부의 평면 사이즈가 28㎜×28㎜ 이하이고, 또한 두께가 1.4㎜ 이하로 형성된 QFP인 것을 특징으로 하는 반도체 장치.
2. 반도체 칩을 지지하고, 상기 반도체 칩의 주면과 반대측의 면보다 그 외형 사이즈가 작은 십자형 타브와,
상기 반도체 칩의 표면 전극과 접속하는 와이어와,
상기 반도체 칩의 주위로 연장되고, 상기 와이어가 접합하는 와이어 접합부에 은 도금층이 형성된 복수의 내측 리드와,
상기 반도체 칩을 수지 밀봉하는 몰드부와,
상기 내측 리드와 연결되어 상기 몰드부로부터 돌출되고, 피실장면에 무연 금속층이 형성된 복수의 외측 리드를 구비하며,
상기 몰드부의 평면 사이즈가 28㎜×28㎜ 이하로 형성된 LQFP 또는 TQFP인 것을 특징으로 하는 반도체 장치.
3. 반도체 칩을 지지하고, 상기 반도체 칩의 주면과 반대측의 면보다 그 외형 사이즈가 작은 십자형 타브와,
상기 반도체 칩의 표면 전극과 접속하는 와이어와,
상기 반도체 칩의 주위로 연장되고, 상기 와이어가 접합하는 와이어 접합부에 은 도금층이 형성된 복수의 내측 리드와,
상기 반도체 칩을 수지 밀봉하는 몰드부와,
상기 내측 리드와 연결되어 상기 몰드부로부터 돌출되고, 피실장면에 무연 금속층이 형성된 복수의 외측 리드를 구비하며,
상기 몰드부의 평면 사이즈가 28㎜×28㎜ 이하이고, 또한 두께가 1.4㎜ 이하로 형성된 QFP인 것을 특징으로 하는 반도체 장치.
4. 반도체 칩을 지지하고, 상기 반도체 칩의 주면과 반대측의 면보다 그 외형 사이즈가 작은 타브와,
상기 반도체 칩의 표면 전극과 접속하는 와이어와,
상기 반도체 칩의 주위로 연장되고, 상기 와이어가 접합하는 와이어 접합부에 은 도금층이 형성된 복수의 내측 리드와,
상기 반도체 칩을 수지 밀봉하는 몰드부와,
상기 내측 리드와 연결되어 상기 몰드부로부터 돌출되고, 피실장면에 무연 금속층이 형성된 복수의 외측 리드를 구비하며,
상기 몰드부의 평면 사이즈가 20㎜×20㎜ 이하이고, 또한 두께가 3㎜ 이하로 형성된 QFP, 혹은 상기 몰드부의 평면 사이즈가 20㎜×20㎜ 이하로 형성된 LQFP 또는 TQFP인 것을 특징으로 하는 반도체 장치.
5. 반도체 칩을 지지하고, 상기 반도체 칩의 주면과 반대측의 면보다 그 외형 사이즈가 작은 십자형 타브와,
상기 반도체 칩의 표면 전극과 접속하는 와이어와,
상기 반도체 칩의 주위로 연장되고, 상기 와이어가 접합하는 와이어 접합부에 은 도금층이 형성된 복수의 내측 리드와,
상기 반도체 칩을 수지 밀봉하는 몰드부와,
상기 내측 리드와 연결되어 상기 몰드부로부터 돌출되고, 피실장면에 무연 금속층이 형성된 복수의 외측 리드를 구비하며,
상기 몰드부의 평면 사이즈가 20㎜×20㎜ 이하이고, 또한 두께가 3㎜ 이하로 형성된 QFP, 혹은 상기 몰드부의 평면 사이즈가 20㎜×20㎜ 이하로 형성된 LQFP 또는 TQFP인 것을 특징으로 하는 반도체 장치.
6. 반도체 칩을 지지하고, 상기 반도체 칩의 주면과 반대측의 면보다 그 외형 사이즈가 작은 타브와,
상기 반도체 칩의 표면 전극과 접속하는 와이어와,
상기 반도체 칩의 주위에 배치되고, 상기 와이어가 접합하는 와이어 접합부에 은 도금층이 형성된 복수의 내측 리드부와,
상기 반도체 칩을 수지 밀봉하는 몰드부와,
상기 몰드부의 실장측 면의 주연부에 노출되어 배치되며, 피실장면에 무연 금속층이 형성된 복수의 외측 리드부를 구비한 QFN인 것을 특징으로 하는 반도체 장치.
7. 반도체 칩을 지지하고, 상기 반도체 칩의 주면과 반대측의 면보다 그 외형 사이즈가 작은 십자형 타브와,
상기 반도체 칩의 표면 전극과 접속하는 와이어와,
상기 반도체 칩의 주위에 배치되고, 상기 와이어가 접합하는 와이어 접합부에 은 도금층이 형성된 복수의 내측 리드부와,
상기 반도체 칩을 수지 밀봉하는 몰드부와,
상기 몰드부의 실장측 면의 주연부에 노출되어 배치되며, 피실장면에 무연 금속층이 형성된 복수의 외측 리드부를 구비한 QFN인 것을 특징으로 하는 반도체 장치.
8. 반도체 칩의 주면과 반대측의 면보다 그 외형 사이즈가 작은 타브와, 와이어 접합부에 은 도금층이 형성된 복수의 내측 리드와, 각각의 상기 내측 리드와 연결됨과 함께 피실장면에 무연 금속층이 형성된 복수의 외측 리드를 구비한 리드 프레임을 준비하는 공정과,
상기 타브에 다이 본드재를 통해 상기 반도체 칩을 탑재하는 공정과,
상기 반도체 칩의 표면 전극과 이에 대응하는 상기 내측 리드의 상기 와이어 접합부의 상기 은 도금층을 와이어에 의해서 접속하는 공정과,
피실장면에 상기 무연 금속층이 형성된 상기 복수의 외측 리드가 돌출되도록 상기 반도체 칩을 수지 몰드하여 몰드부를 형성하는 공정과,
상기 몰드부로부터 돌출된 상기 복수의 외측 리드를 상기 리드 프레임의 틀부로부터 분리하는 공정을 포함하고,
상기 몰드부의 평면 사이즈를 28㎜×28㎜ 이하로 형성하여 LQFP 또는 TQFP을 조립하는 것을 특징으로 하는 반도체 장치의 제조 방법.
9. 반도체 칩의 주면과 반대측의 면보다 그 외형 사이즈가 작은 타브와, 와이어 접합부에 은 도금층이 형성된 복수의 내측 리드와, 각각의 상기 내측 리드와 연결됨과 함께 피실장면에 무연 금속층이 형성된 복수의 외측 리드를 구비한 리드 프레임을 준비하는 공정과,
상기 타브에 다이 본드재를 통해 상기 반도체 칩을 탑재하는 공정과,
상기 반도체 칩의 표면 전극과 이에 대응하는 상기 내측 리드의 상기 와이어 접합부의 상기 은 도금층을 와이어에 의해서 접속하는 공정과,
피실장면에 상기 무연 금속층이 형성된 상기 복수의 외측 리드가 돌출되도록 상기 반도체 칩을 수지 몰드하여 몰드부를 형성하는 공정과,
상기 몰드부로부터 돌출된 상기 복수의 외측 리드를 상기 리드 프레임의 틀부로부터 분리하는 공정을 포함하고,
상기 몰드부의 평면 사이즈를 20㎜×20㎜ 이하로 하고, 또한 두께를 3㎜ 이하로 형성하여 QFP를 조립하거나, 혹은 상기 몰드부의 평면 사이즈를 20㎜×20㎜ 이하로 형성하여 LQFP 또는 TQFP을 조립하는 것을 특징으로 하는 반도체 장치의 제조 방법.
10. 반도체 칩의 주면과 반대측의 면보다 그 외형 사이즈가 작은 타브와, 와이어 접합부에 은 도금층이 형성된 복수의 내측 리드부와, 상기 내측 리드부에 연속하는 피실장면에 무연 금속층이 형성된 복수의 외측 리드부를 구비한 리드 프레임을 준비하는 공정과,
상기 타브에 다이 본드재를 통해 상기 반도체 칩을 탑재하는 공정과,
상기 반도체 칩의 표면 전극과 이에 대응하는 상기 내측 리드부의 상기 와이어 접합부의 상기 은 도금층을 와이어에 의해서 접속하는 공정과,
상기 복수의 외측 리드부의 상기 무연 금속층이 주연부에 노출되도록 상기 반도체 칩을 수지 몰드하여 몰드부를 형성하는 공정과,
상기 복수의 외측 리드부를 상기 리드 프레임의 틀부로부터 분리하는 공정을 포함하여 QFN을 조립하는 것을 특징으로 하는 반도체 장치의 제조 방법.
11. 반도체 칩의 주면과 반대측의 면보다 그 외형 사이즈가 작은 십자형 타브와, 와이어 접합부에 은 도금층이 형성된 복수의 내측 리드와, 각각의 상기 내측 리드와 연결됨과 함께 피실장면에 무연 금속층이 형성된 복수의 외측 리드를 구비한 리드 프레임을 준비하는 공정과,
상기 십자형 타브에 다이 본드재를 통해 상기 반도체 칩을 탑재하는 공정과,
상기 반도체 칩의 표면 전극과 이에 대응하는 상기 내측 리드의 상기 와이어 접합부의 상기 은 도금층을 와이어에 의해 접속하는 공정과,
피실장면에 상기 무연 금속층이 형성된 상기 복수의 외측 리드가 돌출되도록 상기 반도체 칩을 수지 몰드하여 몰드부를 형성하는 공정과,
상기 몰드부로부터 돌출된 상기 복수의 외측 리드를 상기 리드 프레임의 틀부로부터 분리하는 공정을 포함하고,
상기 몰드부의 평면 사이즈를 28㎜×28㎜ 이하로 형성하여 LQFP 또는 TQFP을 조립하는 것을 특징으로 하는 반도체 장치의 제조 방법.
12. 반도체 칩의 주면과 반대측의 면보다 그 외형 사이즈가 작은 십자형 타브와, 와이어 접합부에 은 도금층이 형성된 복수의 내측 리드와, 각각의 상기 내측 리드와 연결됨과 함께 피실장면에 무연 금속층이 형성된 복수의 외측 리드를 구비한 리드 프레임을 준비하는 공정과,
상기 십자형 타브에 다이 본드재를 통해 상기 반도체 칩을 탑재하는 공정과, 상기 반도체 칩의 표면 전극과 이에 대응하는 상기 내측 리드의 상기 와이어 접합부의 상기 은 도금층을 와이어에 의해서 접속하는 공정과,
피실장면에 상기 무연 금속층이 형성된 상기 복수의 외측 리드가 돌출되도록 상기 반도체 칩을 수지 몰드하여 몰드부를 형성하는 공정과,
상기 몰드부로부터 돌출된 상기 복수의 외측 리드를 상기 리드 프레임의 틀부로부터 분리하는 공정을 포함하고,
상기 몰드부의 평면 사이즈를 20㎜×20㎜ 이하로 하고, 또한 두께를 3㎜ 이하로 형성하여 QFP를 조립하거나, 혹은 상기 몰드부의 평면 사이즈를 20㎜×20㎜ 이하로 형성하여 LQFP 또는 TQFP을 조립하는 것을 특징으로 하는 반도체 장치의 제조 방법.
13. 반도체 칩의 주면과 반대측의 면보다 그 외형 사이즈가 작은 십자형 타브와, 와이어 접합부에 은 도금층이 형성된 복수의 내측 리드부와, 상기 내측 리드부와 반대측의 표면에 무연 금속층이 형성된 복수의 외측 리드부를 구비한 리드 프레임을 준비하는 공정과,
상기 십자형 타브에 다이 본드재를 통해 상기 반도체 칩을 탑재하는 공정과,
상기 반도체 칩의 표면 전극과 이에 대응하는 상기 내측 리드부의 상기 와이어 접합부의 상기 은 도금층을 와이어에 의해서 접속하는 공정과,
상기 복수의 외측 리드부의 상기 무연 금속층이 주연부에 노출되도록 상기 반도체 칩을 수지 몰드하여 몰드부를 형성하는 공정과,
상기 복수의 외측 리드부를 상기 리드 프레임의 틀부로부터 분리하는 공정을 포함하여 QFN을 조립하는 것을 특징으로 하는 반도체 장치의 제조 방법.
14. 반도체 칩의 주면과 반대측의 면보다 그 외형 사이즈가 작은 타브와, 와이어 접합부에 은 도금층이 형성된 복수의 내측 리드와, 각각의 상기 내측 리드에 연결되는 복수의 외측 리드를 구비한 리드 프레임을 준비하는 공정과,
상기 타브에 다이 본드재를 통해 상기 반도체 칩을 탑재하는 공정과,
상기 반도체 칩의 표면 전극과 이에 대응하는 상기 내측 리드의 상기 와이어 접합부의 상기 은 도금층을 와이어에 의해서 접속하는 공정과,
상기 복수의 외측 리드가 돌출되도록 상기 반도체 칩을 수지 몰드하여 몰드부를 형성하는 공정과,
상기 몰드부로부터 돌출된 상기 복수의 외측 리드의 피실장면에 무연 금속층을 형성하는 공정과,
상기 복수의 외측 리드를 상기 리드 프레임의 틀부로부터 분리하는 공정을 포함하고,
상기 몰드부의 평면 사이즈를 28㎜×28㎜ 이하로 형성하여 LQFP 또는 TQFP을 조립하는 것을 특징으로 하는 반도체 장치의 제조 방법.
15. 반도체 칩의 주면과 반대측의 면보다 그 외형 사이즈가 작은 타브와, 와이어 접합부에 은 도금층이 형성된 복수의 내측 리드와, 각각의 상기 내측 리드에 연결되는 복수의 외측 리드를 구비한 리드 프레임을 준비하는 공정과,
상기 타브에 다이 본드재를 통해 상기 반도체 칩을 탑재하는 공정과,
상기 반도체 칩의 표면 전극과 이에 대응하는 상기 내측 리드의 상기 와이어 접합부의 상기 은 도금층을 와이어에 의해서 접속하는 공정과,
상기 복수의 외측 리드가 돌출되도록 상기 반도체 칩을 수지 몰드하여 몰드부를 형성하는 공정과,
상기 몰드부로부터 돌출된 상기 복수의 외측 리드의 피실장면에 무연 금속층을 형성하는 공정과,
상기 복수의 외측 리드를 상기 리드 프레임의 틀부로부터 분리하는 공정을 포함하고,
상기 몰드부의 평면 사이즈를 20㎜×20㎜ 이하로 하고, 또한 두께를 3㎜ 이하로 형성하여 QFP를 조립하거나, 혹은 상기 몰드부의 평면 사이즈를 20㎜×20㎜ 이하로 형성하여 LQFP 또는 TQFP을 조립하는 것을 특징으로 하는 반도체 장치의 제조 방법.
16. 반도체 칩의 주면과 반대측의 면보다 그 외형 사이즈가 작은 타브와, 와이어 접합부에 은 도금층이 형성된 복수의 내측 리드부와, 상기 내측 리드부에 연결되는 복수의 외측 리드부를 구비한 리드 프레임을 준비하는 공정과,
상기 타브에 다이 본드재를 통해 상기 반도체 칩을 탑재하는 공정과,
상기 반도체 칩의 표면 전극과 이에 대응하는 상기 내측 리드부의 상기 와이어 접합부의 상기 은 도금층을 와이어에 의해서 접속하는 공정과,
상기 복수의 외측 리드부가 실장측 면의 주연부에 노출되도록 상기 반도체 칩을 수지 몰드하여 몰드부를 형성하는 공정과,
상기 몰드부에 노출된 상기 복수의 외측 리드부의 피실장면에 무연 금속층을 형성하는 공정과,
상기 복수의 외측 리드부를 상기 리드 프레임의 틀부로부터 분리하는 공정을 포함하여 QFN을 조립하는 것을 특징으로 하는 반도체 장치의 제조 방법.
17. 반도체 칩의 주면과 반대측의 면보다 그 외형 사이즈가 작은 십자형 타브와, 와이어 접합부에 은 도금층이 형성된 복수의 내측 리드와, 각각의 상기 내측 리드에 연결되는 복수의 외측 리드를 구비한 리드 프레임을 준비하는 공정과,
상기 십자형 타브에 다이 본드재를 통해 상기 반도체 칩을 탑재하는 공정과,
상기 반도체 칩의 표면 전극과 이에 대응하는 상기 내측 리드의 상기 와이어 접합부의 상기 은 도금층을 와이어에 의해서 접속하는 공정과,
상기 복수의 외측 리드가 돌출되도록 상기 반도체 칩을 수지 몰드하여 몰드부를 형성하는 공정과,
상기 몰드부로부터 돌출된 상기 복수의 외측 리드의 피실장면에 무연 금속층을 형성하는 공정과,
상기 복수의 외측 리드를 상기 리드 프레임의 틀부로부터 분리하는 공정을 포함하고,
상기 몰드부의 평면 사이즈를 28㎜×28㎜ 이하로 형성하여 LQFP 또는 TQFP을조립하는 것을 특징으로 하는 반도체 장치의 제조 방법.
18. 반도체 칩의 주면과 반대측의 면보다 그 외형 사이즈가 작은 십자형 타브와, 와이어 접합부에 은 도금층이 형성된 복수의 내측 리드와, 각각의 상기 내측 리드에 연결되는 복수의 외측 리드를 구비한 리드 프레임을 준비하는 공정과,
상기 십자형 타브에 다이 본드재를 통해 상기 반도체 칩을 탑재하는 공정과,
상기 반도체 칩의 표면 전극과 이에 대응하는 상기 내측 리드의 상기 와이어 접합부의 상기 은 도금층을 와이어에 의해서 접속하는 공정과,
상기 복수의 외측 리드가 돌출되도록 상기 반도체 칩을 수지 몰드하여 몰드부를 형성하는 공정과,
상기 몰드부로부터 돌출된 상기 복수의 외측 리드의 피실장면에 무연 금속층을 형성하는 공정과,
상기 복수의 외측 리드를 상기 리드 프레임의 틀부로부터 분리하는 공정을 포함하고,
상기 몰드부의 평면 사이즈를 20㎜×20㎜ 이하로 하고, 또한 두께를 3㎜ 이하로 형성하여 QFP를 조립하거나, 혹은 상기 몰드부의 평면 사이즈를 20㎜×20㎜ 이하로 형성하여 LQFP 또는 TQFP을 조립하는 것을 특징으로 하는 반도체 장치의 제조 방법.
19. 반도체 칩의 주면과 반대측의 면보다 그 외형 사이즈가 작은 십자형 타브와, 와이어 접합부에 은 도금층이 형성된 복수의 내측 리드부와, 상기 내측 리드부에 연결되는 복수의 외측 리드부를 구비한 리드 프레임을 준비하는 공정과,
상기 십자형 타브에 다이 본드재를 통해 상기 반도체 칩을 탑재하는 공정과,
상기 반도체 칩의 표면 전극과 이에 대응하는 상기 내측 리드부의 상기 와이어 접합부의 상기 은 도금층을 와이어에 의해서 접속하는 공정과,
상기 복수의 외측 리드부가 실장측 면의 주연부에 노출되도록 상기 반도체 칩을 수지 몰드하여 몰드부를 형성하는 공정과,
상기 몰드부에 노출된 상기 복수의 외측 리드부의 피실장면에 무연 금속층을 형성하는 공정과,
상기 복수의 외측 리드부를 상기 리드 프레임의 틀부로부터 분리하는 공정을 포함하여 QFN을 조립하는 것을 특징으로 하는 반도체 장치의 제조 방법.
<발명의 실시 형태>
이하의 실시 형태에 있어서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 이들은 상호 무관계한 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함한다)에 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것은 아니고, 특정한 수의 이상이나 이하이어도 되는 것으로 한다.
또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 단계 등도 포함한다)는, 특별히 명시한 경우 및 원리적으로 명백하게 필수라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것이 아님은 물론이다.
마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등에 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고는, 실질적으로 그 형상 등에 근사하거나 유사한 것 등을 포함하는 것으로 한다. 이것은 상기 수치 및 범위에 대해서도 마찬가지이다.
이하, 본 발명의 실시 형태를 도면에 기초하여 상세히 설명한다. 또한, 실시 형태를 설명하기 위한 모든 도면에 있어서 동일 기능을 갖는 것은 동일한 부호를 붙여, 그에 대한 반복 설명은 생략한다.
도 1은 본 발명의 실시 형태의 반도체 장치의 일례인 QFP의 구조를 나타내는 평면도, 도 2는 도 1에 도시하는 QFP의 구조를 나타내는 단면도, 도 3은 도 1에 도시하는 QFP의 조립에 이용되는 리드 프레임의 구조의 일례를 나타내는 부분 평면도, 도 4는 도 3에 도시하는 리드 프레임의 칩 탑재부인 크로스 타브의 구조를 나타내는 부분 확대 평면도, 도 5는 도 3에 도시하는 리드 프레임에 은 도금층과 외장 도금층을 형성한 구조의 일례를 나타내는 부분 평면도, 도 6은 도 4에 도시하는 크로스 타브에 양면 접착 테이프를 접착하였을 때의 구조의 일례를 나타내는 부분 확대 평면도, 도 7 및 도 8은 도 6에 도시하는 양면 접착 테이프에 대한 변형예인 양면 접착 테이프를 접착하였을 때의 구조를 나타내는 부분 확대 평면도, 도 9는 도 1에 도시하는 QFP의 조립에서의 다이 본딩 후의 구조를 나타내는 부분 평면도, 도 10은 도 9에 도시하는 A-A선을 따라 취한 단면의 구조를 나타내는 부분 확대 단면도, 도 11은 도 10에 도시하는 다이 본딩 상태에 대한 변형예인 양면 접착 테이프를 이용한 다이 본딩 상태의 구조를 나타내는 부분 확대 단면도, 도 12는 도 10에 도시하는 다이 본딩 상태에 대한 변형예인 수지 페이스트와 편면 접착 테이프를 이용한 다이 본딩 상태의 구조를 나타내는 부분 확대 단면도, 도 13은 도 1에 도시하는 QFP의 조립에서의 와이어 본딩 후의 구조를 나타내는 부분 평면도, 도 14는 도 13에 도시하는 리드 프레임에 대하여 소형의 반도체 칩을 이용한 조립에서의 와이어 본딩 후의 구조를 나타내는 부분 평면도, 도 15는 도 1에 도시하는 QFP의 조립에서의 수지 몰드 시의 구조의 일례를 나타내는 부분 단면도, 도 16은 도 1에 도시하는 QFP의 조립에서의 수지 몰드 후의 구조의 일례를 나타내는 부분 평면도, 도 17은 도 1에 도시하는 QFP의 조립에서의 절단 성형 후의 구조의 일례를 나타내는 측면도, 도 18은 QFP의 외측 리드의 외장 도금을 수지 몰드 후에 행한 경우의 구조의 일례를 나타내는 부분 확대 단면도, 도 19는 본 발명의 실시 형태에서의 각 반도체 장치와 레진 두께의 관계를 나타내는 관계도, 도 20은 본 발명의 실시 형태의 반도체 장치의 기술 사상을 나타내는 비교도, 도 21은 본 발명의 실시 형태의 반도체 장치에서의 몰드부의 크기와 두께에 대한 와이어 균열 검사의 결과를 나타내는 검사 결과도, 도 22는 도 1에 도시하는 QFP의 조립에 이용되는 다중 리드 프레임의 구조의 일례를 나타내는 부분 평면도, 도 23은 도 1에 도시하는 QFP의 조립에서의 다이 본딩 시의 구조의 일례를 나타내는 부분 단면도, 도 24는 도 1에 도시하는 QFP의 조립에서의 와이어 본딩 시의 구조의 일례를 나타내는 부분 단면도, 도 25는 도 1에 도시하는 QFP의 조립에서의 절단 성형 시의 구조의 일례를 나타내는 부분 단면도이다.
본 실시 형태의 반도체 장치는, 몰드에 의한 수지 밀봉형이고, 또한 면 실장형이며, 몰드부(3)의 크기(평면 사이즈나 두께)가 소정의 범위인 것으로, 이러한 반도체 장치의 일례로서, 도 1에 도시하는 QFP(Quad Flat Package: 6)를 예로 들어 설명한다.
도 1 ∼ 도 5를 이용하여, QFP(6)의 구성에 대하여 설명하면, 반도체 칩(2)을 지지하고, 또한 반도체 칩(2)의 주면(2c)과 반대측의 면인 이면(2b)보다 그 외형 사이즈가 작은 칩 탑재부인 크로스 타브(십자형 타브: 1g)와, 반도체 칩(2)의 표면 전극인 패드(2a)와 접속하는 와이어(4)와, 반도체 칩(2)의 주위로 연장되고, 또한 와이어(4)가 접합하는 와이어 접합부(1j)에 은 도금층(1a)이 형성된 복수의 내측 리드(1b)와, 반도체 칩(2)이나 와이어(4)가 수지 몰드되어 형성된 수지 밀봉부인 몰드부(3)와, 내측 리드(1b)와 연결되어 몰드부(3)로부터 4 방향으로 돌출되고, 또한 프린트 배선 기판 등의 실장 기판에 접속되는 적어도 피실장면(1l)에 외장 도금으로서 무연 금속층(1m)이 형성된 복수의 외측 리드(1c)를 구비하고, 몰드부(3)의 평면 사이즈(도 1에 도시하는 P×Q)가 28㎜×28㎜ 이하인 LQFP(Low profile Quad Flat Package) 또는 TQFP(Thin Quad Flat Package)이거나, 혹은 몰드부(3)의 평면 사이즈가 28㎜×28㎜ 이하이고, 또한 두께(도 2에 도시하는 T)가 1.4㎜ 이하인 QFP(6)이다.
또한, QFP(6)은 그 몰드부(3)의 평면 사이즈가 20㎜×20㎜ 이하이고, 또한 두께가 3㎜ 이하로 형성된 것이어도 되며, 혹은 몰드부(3)의 평면 사이즈가 20㎜×20㎜ 이하로 형성된 LQFP 또는 TQFP라도 된다.
또, LQFP 및 TQFP의 구조에 대해서는, 도 1 및 도 2에 도시한 QFP(6)와 동일하고, 도 19에 도시한 바와 같이, 일본전공기계공업회: EIAJ 규격(Standards of Electronic Industries Association of Japan)에서, 각 반도체 장치의 레진 두께(몰드부(3)의 두께)를 나타내어 QFP(6), LQFP, TQFP 및 도 32에 도시하는 QFN(Quad Flat Non-leaded Package: 17)이 분류되어 있다.
본 실시 형태에서는, QFP 구조 및 QFN 구조의 반도체 장치의 몰드부(3)의 크기(평면 사이즈와 두께에 따른 레진량)에 주목하고 있고, 도 19에 도시한 바와 같이, EIAJ 규격에서는, 특히 레진 두께에 의해서 QFP(6)(레진 두께 2.0㎜ 이상), LQFP(레진 두께 1.4㎜), TQFP(레진 두께 1.0㎜) 및 QFN(17)(레진 두께 0.45 ∼ 2.50㎜)과 같이 분류되어 있다.
여기서, 본 실시 형태의 QFP(6)의 몰드부(3)의 크기의 허용 범위에 대하여 설명한다.
우선, 본 실시 형태의 QFP(6)는 그 실장 시의 땜납의 무연화를 도모하는 것이다. 또, 무연화에서는 리플로우 온도가 높기 때문에, 몰드부(3)가 큰 반도체 장치에서는 수지 밀봉 시의 레진량도 많고, 따라서 레진 응력도 높아지게 되어, 와이어 균열(와이어 단선도 포함함)에 대한 마진이 저하된다.
그래서, 와이어 균열에 대한 안정화로서, 내측 리드(1b)의 와이어 접합부(1j)에 팔라듐(Pd) 도금을 실시함으로써, 와이어(4)의 내측 리드(1b)와의 접합력을 높여 와이어 균열의 발생을 방지할 수 있다.
그런데, 팔라듐(Pd) 도금은 고가의 비용이므로, 내측 리드(1b)의 와이어 접합부(1j)에는, 본 실시 형태의 QFP(6)에서는, 도 2에 도시한 바와 같이 비용이 저렴한 은(Ag) 도금층(1a)을 형성해 둔다.
그래서, 몰드부(3)의 크기를 한정하여 레진량을 적게 설정하고, 고온 리플로우 시의 레진 응력을 저감하여 와이어 균열이나 와이어 단선을 방지한다.
또, 실장 시의 땜납의 무연화를 도모하기 위해서, 몰드부(3)로부터 돌출되는 외측 리드(1c) 중 적어도 피실장면(1l)을 포함하는 표면에는 외장 도금인 무연 금속층(1m)이 형성되어 있다.
또한, 무연화에서는 리플로우 온도의 고온화에 의해 레진 크랙의 문제도 발생하지만, 여기서는 반도체 칩(2)의 이면(2b)보다 그 탑재부(칩 탑재부)의 면적이 작은 크로스 타브(1g)를 채용함으로써, 반도체 칩(2)의 이면(2b)의 일부도 몰드부(3)의 수지와 밀착하게 되고, 탑재되는 반도체 칩(2)과 몰드부(3)와의 밀착성이 높아지고, 리플로우성을 향상시켜 무연화를 실현한다.
따라서, 도 20에 도시하는 기술 사상의 비교도에 있어서, 4개의 칸 중에서, 점선으로 둘러싸인 좌측 아래의 칸의 기술 영역을 이용함으로써, 무연화를 실현한다.
또, 크로스 타브(1g)는 2개의 현수 리드(1n)의 교차 개소에 설치된 칩 탑재부이다.
여기서, 도 20은 QFP(6)에 있어서, 몰드부(3)의 크기(레진량)의 대소(많고 적음)와, 내측 리드(1b)의 와이어 접합부(1j)의 도금 종류(Ag 도금, Pd 도금)을 파라미터로서 와이어 균열(와이어 단선도 포함한다)과 비용에 대하여 평가를 행한 결과를 정리한 것이다.
도 20에 도시하는 좌측 아래의 칸과 같이, 레진량을 적게(몰드부(3)의 크기를 작게) 하고, 또한 내측 리드(1b)의 와이어 접합부(1j)에 은 도금층(1a)을 형성한 경우만이 와이어 균열 및 비용 모두으로 표시되어 있고, 본 실시 형태의 기술 사상은 이 조건을 전제로 한다.
또한, 도 21은 내측 리드(1b)의 와이어 접합부(1j)에 은 도금층(1a)이 형성되고, 이 은 도금층(1a)에 와이어(4)가 접합된 종래의 QFP 구조의 반도체 장치에 대하여, 몰드부(3)의 1변의 길이와 레진 두께를 파라미터로서, 소정의 조건(온도 85℃, 습도 85%의 분위기에 48hr 방치한 후, 260℃ 10초의 적외선 리플로우를 3회 실시하였다)으로 와이어 균열(와이어 단선도 포함한다)의 검사를 실시한 것이다.
이것에 따르면, 몰드부(3)의 1변의 길이(도 1에 도시하는 길이 P 또는 길이 Q)가 28㎜ 이하이고, 또한 레진 두께가 1.4㎜ 이하이면, 그 때의 검사는 전부 양호()하다.
또한, 몰드부(3)의 1변의 길이가 20㎜ 이하이고, 또한 레진 두께가 3.0㎜ 이하라도 전부 양호()하다.
따라서, 본 실시 형태의 QFP 구조에서의 몰드부(3)의 크기의 허용 범위는, 몰드부(3)의 1변의 길이가 28㎜ 이하이고, 또한 레진 두께가 1.4㎜ 이하, 혹은 몰드부(3)의 1변의 길이가 20㎜ 이하이고, 또한 레진 두께가 3.0㎜ 이하 중 어느 하나라도 만족하면 된다.
또, 도 21에 도시하는 검사할 때에 이용한 리드 프레임 재료로서는, 철-니켈 합금 또는 강철 합금 등의 일반적인 재료이다.
또한, 상기 검사 시에 이용한 와이어(4)는 금선으로 그 와이어 직경은 30㎛의 것이다.
이에 따라, 본 실시 형태의 QFP(6)(LQFP나 TQFP를 포함한다)에서는, 도 3 및 도 22에 도시하는 리드 프레임(1)으로서, 철-니켈 합금이나 구리 합금 등의 재료에 의해서 형성된 것을 이용하는 것이 바람직하다.
또한, 와이어(4)는 금선을 이용하는 것이 바람직하다.
또한, 몰드부(3)를 형성하는 밀봉용 수지인 도 15에 도시하는 레진(10)은, 예를 들면 열 경화성의 에폭시 수지이다.
또, 외측 리드(1c)는 갈매기 날개 형상으로 구부러져 성형되어 있고, 그 표면에는 도 18에 도시한 바와 같이, 무연화의 땜납의 외장 도금으로서 무연 금속층(1m)이 형성되어 있다. 이 무연 금속층(1m)은 주석-납공정 땜납보다도 융점이 높은 땜납 도금층으로, 예를 들면 Sn-Ag계 금속에 구리(Cu) 또는 비스무스(Bi) 중 어느 하나, 혹은 구리 및 비스무스를 첨가한 합금이다.
단, 상기 합금에 한정되지 않고, Zn, In 또는 Sb 등과 Sn 혹은 Sn계 합금과의 합금이어도 된다.
또한, 반도체 칩(2)을 크로스 타브(1g)에 고정하는 데 이용되는 다이 본드재는, 예를 들면 도 2나 도 10에 도시하는 은 페이스트(8) 등의 수지 페이스트이지만, 크로스 타브(1g)의 경우, 반도체 칩(2)과의 접합 면적이 작기 때문에, 반도체칩(2)과의 접합력을 강화하기 위해서, 도 6 ∼ 도 8, 도 11에 도시한 바와 같은 접착 테이프인 양면 접착 테이프(5)를 단독으로 이용해도 된다.
양면 접착 테이프(5)는, 도 6에 도시한 바와 같이 크로스 타브(1g)의 형상에 맞는 십자 형상이어도 되며, 또한, 도 7에 도시한 바와 같은 가늘고 긴 장방형이어도 되고, 또한 도 8에 도시한 바와 같이, 복수의 작은 양면 접착 테이프(5)를 하나의 크로스 타브(1g)에 접착하여 이용해도 되며, 그 형상이나 접착수는 특별히 한정되지는 않는다.
또, 도 11에 도시한 바와 같이, 양면 접착 테이프(5)는 폴리이미드 테이프 등의 테이프 기재(5a)와 그 표리 양측에 배치된 접착층(5b)으로 이루어지는 것이지만, 양면 접착 테이프(5)를 대신으로 하여, 도 12에 도시한 바와 같이, 테이프 기재(5a)와 접착층(5b)으로 이루어지는 편면 접착 테이프(7)를 이용하고, 이 편면 접착 테이프(7)와 은 페이스트(8) 등의 수지 페이스트를 적층시켜 조합하여 이용해도 된다.
이와 같이, 다이 본드재로서, 양면 접착 테이프(5)나 편면 접착 테이프(7) 등의 접착 테이프를 이용함으로써, 크로스 타브(1g) 등의 칩 탑재부와 반도체 칩(2)과의 접착력을 높일 수 있고, 이에 따라, 크로스 타브(1g) 등의 작은 칩 탑재부를 구비한 반도체 장치의 경우에서도, 레진 크랙의 발생을 억제할 수 있다.
또, 반도체 칩(2)에는, 그 주면(2c)에 원하는 반도체 집적 회로가 형성되고, 이 주면(2c)에 형성된 패드(2a)와 이에 대응하는 내측 리드(1b)가 와이어(4)에 의해서 접속되고, 또한 내측 리드(1b)와 연결된 외측 리드(1c)가 QFP(6)의 외부 단자로서 몰드부(3)의 외부로 출력된다.
따라서, 반도체 칩(2)과 외측 리드(1c)와의 신호의 전달은, 와이어(4)와 내측 리드(1b)를 통해 행해진다.
본 실시 형태의 QFP(6)(LQFP나 TQFP를 포함한다)에 따르면, 그 몰드부(3)의 크기를, 몰드부(3)의 1변의 길이가 28㎜ 이하이고, 또한 레진 두께를 1.4㎜ 이하로 하거나, 혹은 몰드부(3)의 1변의 길이가 20㎜ 이하이고, 또한 레진 두께를 3.0㎜ 이하로 하고, 또한 반도체 칩(2)의 이면(2b)보다 면적의 작은 크로스 타브(1g)에 의해서 반도체 칩(2)이 탑재됨과 함께 외측 리드(1c)에 그 외장 도금으로서 무연 금속층(1m)이 형성됨으로써, 리플로우성의 향상을 도모할 수 있다(리플로우성의 마진을 늘릴 수 있다).
그 결과, 고융점 땜납의 사용이 가능해지고, 무연화를 실현할 수 있다.
또한, 내측 리드(1b)의 와이어 접합부(1j)에 팔라듐(Pd) 도금을 사용하지 않고 은 도금층(1a)을 형성함으로써, 비용을 억제하고 무연화를 실현할 수 있다.
따라서, 본 실시 형태의 QFP(6)(LQFP나 TQFP를 포함한다)에서는, 레진 크랙이나 와이어 균열(와이어 단선이나 와이어 박리를 포함한다)을 발생시키지 않고 무연화를 실현할 수 있다.
또한, 레진 크랙이나 와이어 균열의 발생을 억제할 수 있기 때문에, 반도체 장치(QFP(6))의 신뢰성을 향상할 수 있다.
또한, 반도체 칩(2)의 이면(2b)보다 면적이 작은 크로스 타브(1g)를 채용함으로써, 하나의 종류의 리드 프레임(1)에 의해 복수의 사이즈의 반도체 칩(2)을 탑재하는 것이 가능하게 되어, 리드 프레임(1)의 종류를 줄일 수 있다.
그 결과, 리드 프레임(1)의 표준화를 도모할 수 있다.
다음에, 본 실시 형태의 QFP(6)의 제조 방법에 대하여 설명한다.
또, QFP(6)의 제조 방법에 이용되는 리드 프레임(1)으로서, 도 3에 도시하는 하나의 패키지 영역(1h)이 단일 열에 복수개 연속해있는 도 22에 나타내는 리드 프레임(1)을 이용하여 제조하는 경우를 설명한다.
단, 리드 프레임(1)으로서는, 하나의 패키지 영역(1h)이 복수 행×복수 열로 매트릭스 배치로 설정된 매트릭스 프레임을 이용해도 된다.
우선, 반도체 칩(2)의 이면(2b)보다 그 외형 사이즈가 작은 십자형 타브인 도 4에 도시하는 크로스 타브(1g)와, 선단 부근의 와이어 접합부(1j)에 은 도금층(1a)이 형성된 복수의 내측 리드(1b)와, 각각의 내측 리드(1b)와 연결됨과 함께 적어도 피실장면(1l)에 무연 금속층(1m)이 형성된 복수의 외측 리드(1c)를 구비한 리드 프레임(1)을 준비한다.
또, 여기서는, 리드 프레임(1)의 각 패키지 영역(1h)에서, 도 5에 도시한 바와 같이, 사전에 각 내측 리드(1b)의 와이어 접합부(1j)에 은 도금층(1a)(도 5에서의 사선부)이 형성되고, 또한 각 외측 리드(1c)에 대응하는 영역의 피실장면(1l)을 포함하는 표면에 무연 금속층(1m)(도 5에서의 사선부)이 형성되어 있는 경우를 설명하지만, 단, 무연 금속층(1m)에 대해서는 사전에 조립 개시 시에는 형성되어 있지 않아도 되며, 그 경우에는 몰드 후, 몰드부(3)로부터 돌출되는 각 외측 리드(1c)에 무연 금속층(1m)을 형성하고, 그 후, 절단 성형을 행하는 조립 순서로된다.
또한, 각각의 패키지 영역(1h)에는 크로스 타브(1g)를 지지하는 현수 리드(1n)와, 크로스 타브(1g)의 주위 4 방향에 대하여 복수의 내측 리드(1b)와, 각각에 연속되어 일체로 형성된 외부 단자인 외측 리드(1c)와, 몰드 시의 몰드 수지(도 15에 도시하는 레진(10))의 유출을 저지하는 댐버(1i)가 배치되고, 각 외측 리드(1c)는 각 패키지 영역(1h)을 구획하고 있는 틀부(1f)에 의해서 지지되고 있다.
또한, 이 틀부(1f)에는 다이 본딩 시나 와이어 본딩 시에 리드 프레임(1)을 반송할 때의 가이드용 긴 구멍(1d) 및 위치 결정 구멍(1e)이 형성되어 있다.
또, 도 3에 있어서 4개의 현수 리드(1n) 중, 좌측 아래의 현수 리드(1n)에 대응한 개소가 몰드 시의 수지 주입구 개소(1t)가 된다.
계속해서, 다이 본드재로서 은 페이스트(8) 등의 수지 페이스트를 이용할 때는, 각 크로스 타브(1g)의 칩 지지면(1p)에 포팅 등에 의해 은 페이스트(8)를 적당량 도포한다.
단, 다이 본드재로서 상기 수지 페이스트를 이용하지 않고서, 도 6 ∼ 도 8 또는 도 11에 도시하는 양면 접착 테이프(5)나 도 12에 도시하는 편면 접착 테이프(7) 등의 접착 테이프를 이용할 때는, 사전에 조립 개시 시에, 리드 프레임(1)의 각 패키지 영역(1h)의 크로스 타브부(1g)의 칩 지지면(1p)에 상기 접착 테이프를 접착해 두어도 되고, 혹은 다이 본딩 공정의 처음에 상기 접착 테이프를 접착해도 된다.
그 후, 각 패키지 영역(1h)에서, 도 23에 도시한 바와 같이, 콜릿(12)을 이용하여 다이 본드재(은 페이스트(8))를 통해 크로스 타브(1g)에 반도체 칩(2)을 탑재하는 다이 본딩(펠릿 본딩 혹은 칩 마운트라고도 한다)을 행한다.
즉, 반도체 칩(2)의 이면(2b)과 크로스 타브(1g)의 칩 지지면(1p)을, 수지 페이스트나 접착 테이프 또는 그 양자로 이루어지는 다이 본드재를 통해 접합한다.
그 때, 도 23에 도시한 바와 같이, 우선, 다이본더의 스테이지(11) 상에 리드 프레임(1)의 크로스 타브(1g)를 배치하고, 그 후, 콜릿(12)에 의해서 반도체 칩(2)을 흡착 유지하여 반도체 칩(2)을 이동한다.
계속해서, 콜릿(12)에 의해서 반도체 칩(2)을 하강시켜 크로스 타브(1g) 상에 반도체 칩(2)을 배치하고, 콜릿(12)으로부터 반도체 칩(2)에 약간의 하중을 부여함과 함께 스테이지(11)로부터 크로스 타브(1g)를 통해 반도체 칩(2)에 열을 가함으로써, 도 9 및 도 10에 도시한 바와 같이, 은 페이스트(8) 등의 다이 본드재를 통해 반도체 칩(2)을 고정한다.
그 후, 도 2에 도시한 바와 같이, 반도체 칩(2)의 패드(2a)와 이에 대응하는 내측 리드(1b)를 와이어 본딩에 의해서 접속한다.
즉, 금선 등의 본딩용의 와이어(4)를 이용하여 와이어 본딩을 행하고, 이에 따라, 반도체 칩(2)의 패드(2a)와 이에 대응하는 내측 리드(1b)의 와이어 접합부(1j)를 와이어(4)에 의해서 접속한다.
그 때, 도 24에 도시한 바와 같이, 와이어 본더의 스테이지(13) 상에 반도체 칩(2)을 재치하고, 우선, 제1 본딩으로서 모세관(14)에 의해서 반도체 칩(2)측의 와이어(4)와의 접속을 행하고, 그 후, 제2 본딩으로서 와이어(4)와 내측 리드(1b)의 와이어 접합부(1j)와의 접속을 행한다.
이 동작을, 도 13에 도시한 바와 같이, 반도체 칩(2)의 주면(2c) 상의 도 24에 나타내는 각 패드(2a)에 대하여 순차적으로 행한다.
또, 각 내측 리드(1b)의 와이어 접합부(1j)에는, 도 2 및 도 5에 도시한 바와 같은 은 도금층(1a)이 형성되어 있기 때문에, 금선의 와이어(4)와 은 도금층(1a)이 접속하여, 와이어(4)와 내측 리드(1b)와의 접속 강도를 높일 수 있다.
또한, 도 14에 도시한 바와 같이, 수축화가 행해진 소형의 반도체 칩(2)을 이용한 경우에도, 와이어 길이는 길어지지만 와이어 본딩을 행하는 것이 가능하다.
와이어 본딩 종료 후, 몰드 방법에 의해서 반도체 칩(2)과 크로스 타브(1g)와 와이어(4)와 각 내측 리드(1b)를 수지 밀봉하고, 도 16에 도시한 바와 같이, 몰드부(3)를 형성한다.
또, 상기 몰드에 이용하는 몰드 수지(도 15에 도시하는 레진(10))는, 예를 들면 에폭시계의 열 경화성 수지 등이다.
그 때, 도 2에 도시한 바와 같이, 피실장면(1l)에 무연 금속층(1m)이 형성된 복수의 외측 리드(1c)가 몰드부(3)로부터 돌출하도록, 도 15에 도시하는 몰드 금형(18)의 캐비티(18a) 상에 리드 프레임(1)의 반도체 칩(2)과 와이어(4)를 배치하고, 그 후, 몰드 클램핑을 행하여 캐비티(18a) 내에 레진(10)을 주입하여 수지 몰드를 행한다.
또, 본 실시 형태에서는, 몰드부(3)의 평면 사이즈가 28㎜×28㎜ 이하의LQFP 또는 TQFP나, 혹은 몰드부(3)의 평면 사이즈가 28㎜ ×28㎜ 이하이고, 또한 두께가 1.4㎜ 이하인 QFP(6)를 조립한다.
이것은 몰드부(3)를 형성하는 몰드 금형(18)의 캐비티(18a)의 크기(평면 방향의 크기와 깊이)에 의해서 결정되는 것으로, 각각의 크기에 맞게 몰드부(3)가 형성되도록, 캐비티(18a)의 형상이나 깊이를 설정한다.
또한, 몰드부(3)의 평면 사이즈가 20㎜×20㎜ 이하이고, 또한 두께가 3㎜ 이하로 형성된 QFP(6)라도 되며, 혹은 몰드부(3)의 평면 사이즈가 20㎜×20㎜ 이하로 형성된 LQFP 또는 TQFP라도 되기 때문에, 이들 몰드부(3)의 크기에 맞는 캐비티(18a)를 갖는 몰드 금형(18)을 각각 이용하여 몰드를 행한다.
또, 도 3에 도시하는 리드 프레임(1)의 각 패키지 영역(1h)에서, 도 16에 도시한 바와 같이, 몰드부(3)는 댐버(1i)의 내측 영역에 형성된다.
수지 밀봉 종료 후, 몰드부(3)로부터 돌출된 복수의 외측 리드(1c)를 리드 프레임(1)의 틀부(1f)로부터 절단 성형 금형 등을 이용한 절단에 의해서 분리한다.
그 때, 도 25에 도시한 바와 같이, 상기 절단 성형 금형의 다이(16)와 펀치(15)에 따라, 외측 리드(1c)의 굽힘 성형과 절단(틀부(1f)로부터의 분리)을 행하여, 외측 리드(1c)를 갈매기 날개 형상으로 굽혀 성형한다.
이에 따라, 도 17에 도시하는 QFP(6)(반도체 장치)를 제조할 수 있음과 함께, 이 QFP(6)에서는, 적어도 외측 리드(1c)의 피실장면(1l)(여기서는 표면 전체)에 무연 금속층(1m)이 형성되어 있다.
또, 조립 개시 시에 각 외측 리드(1c)에 대응하는 영역의 피실장면(1l)을 포함하는 표면에 무연 금속층(1m)이 형성되어 있지 않은 리드 프레임(1)을 이용하여 조립을 행하는 경우에는, 몰드 후, 몰드부(3)로부터 돌출되는 각 외측 리드(1c)에 무연 금속층(1m)을 형성하고, 그 후, 절단 성형을 행하여 도 18에 도시하는 형상으로 한다.
이상, 본 발명자에 의해 이루어진 발명을 발명의 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 발명의 실시 형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않은 범위에서 여러가지 변경 가능한 것은 물론이다.
예를 들면, 상기 실시 형태에서는, 현수 리드(1n)에 의해 지지된 칩 탑재부가 반도체 칩(2)의 이면(2b)보다 외형 사이즈가 작은 크로스 타브(1g)의 경우를 설명하였지만, 상기 칩 탑재부는, 반도체 칩(2)의 이면(2b)보다 그 외형 사이즈가 작으면 되고, 이러한 칩 탑재부를 도 26 ∼ 도 29에 변형예로서 나타냄과 함께, 이들을 작은 타브(1q)라고 부른다.
우선, 도 26에 도시하는 작은 타브(1q)는 소형의 원형을 갖는다.
즉, 칩 지지면(1p)이 소형의 원형으로 되어 있다.
또한, 도 27에 도시하는 작은 타브(1q)는 소형의 사각형을 갖는다.
또한, 도 28에 도시하는 작은 타브(1q)는 도 26에 도시하는 소형의 원형의 작은 타브(1q)와 도 3에 도시하는 크로스 타브(1g)를 조합한 형상이다.
또한, 도 29에 도시하는 작은 타브(1q)는, 현수 리드(1n)에서의 원형의 작은 타브(1q)의 외측에 보조 지지부(1r)를 설치한 것으로, 이것에 의해서 다양한 크기의 반도체 칩(2)을 안정적으로 탑재할 수 있다.
또, 도 26 ∼ 도 29에 도시하는 변형예의 작은 타브(1q)를 구비한 리드 프레임(1)을 이용하여 조립된 QFP(6)의 일례를 도 30 및 도 31에 도시한다.
작은 타브(1q)가 삽입된 도 30 및 도 31에 도시하는 QFP(6)에 있어서도 상기 실시 형태의 크로스 타브(1g)를 구비한 QFP(6)와 마찬가지의 효과를 얻을 수 있다.
또한, 작은 타브(1q)는 크로스 타브(1g)의 경우와 동일하게, LQFP나 TQFP에 대해서도 적용 가능하다.
또한, 상기 실시 형태에서는 반도체 장치가 QFP(6), LQFP 또는 TQFP의 경우에 대해 설명하였지만, 상기 반도체 장치는 도 32의 (a), 도 32의 (b)의 다른 실시 형태에 도시한 바와 같은 QFN(17)이어도 된다.
즉, QFN(17)은 반도체 칩(2)보다 작은 외형의 작은 타브(1q)(크로스 타브(1g)이어도 된다)와, 와이어 접합부(1j)에 은 도금층(1a)이 형성된 복수의 내측 리드부(1s)와, 몰드부(3)의 이면(실장측의 면)(3a)의 주연부에 노출되어 배치되고, 또한 피실장면(1l)에 무연 금속층(1m)이 형성된 복수의 외측 리드부(1k)를 갖는 것이다.
이러한 QFN(17)의 경우에도, 상기 실시 형태에서 예로 든 QFP(6)와 마찬가지의 효과를 얻을 수 있다.
본원에 있어서 개시되는 발명 중, 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면, 이하와 같다.
(1) 몰드부의 크기를, 1변의 길이가 28㎜ 이하이고, 또한 레진 두께를 1.4㎜이하, 혹은 몰드부의 1변의 길이가 20㎜ 이하이고, 또한 레진 두께를 3.0㎜ 이하로 하고, 또한 크로스 타브 또는 작은 타브에 반도체 칩이 탑재됨과 함께 외측 리드에 무연 금속층이 형성됨으로써, 리플로우성의 향상을 도모하여 무연화를 실현할 수 있다.
(2) 내측 리드의 와이어 접합부에 팔라듐 도금이 아니라 은 도금층을 형성함으로써, 비용을 억제하여 무연화를 실현할 수 있다.

Claims (20)

  1. 반도체 칩을 지지하고, 상기 반도체 칩의 주면과 반대측의 면보다 그 외형 사이즈가 작은 타브와,
    상기 반도체 칩의 표면 전극과 접속하는 와이어와,
    상기 반도체 칩의 주위로 연장되고, 상기 와이어가 접합하는 와이어 접합부에 은 도금층이 형성된 복수의 내측 리드와,
    상기 반도체 칩을 수지 밀봉하는 몰드부와,
    상기 내측 리드와 연결되어 상기 몰드부로부터 돌출되고, 피실장면에 무연 금속층이 형성된 복수의 외측 리드를 구비하며,
    상기 몰드부의 평면 사이즈가 28㎜×28㎜ 이하로 형성된 LQFP 또는 TQFP인 것을 특징으로 하는 반도체 장치.
  2. 반도체 칩을 지지하고, 상기 반도체 칩의 주면과 반대측의 면보다 그 외형 사이즈가 작은 타브와,
    상기 반도체 칩의 표면 전극과 접속하는 와이어와,
    상기 반도체 칩의 주위로 연장되고, 상기 와이어가 접합하는 와이어 접합부에 은 도금층이 형성된 복수의 내측 리드와,
    상기 반도체 칩을 수지 밀봉하는 몰드부와,
    상기 내측 리드와 연결되어 상기 몰드부로부터 돌출되고, 피실장면에 무연금속층이 형성된 복수의 외측 리드를 구비하고,
    상기 몰드부의 평면 사이즈가 28㎜×28㎜ 이하이고, 또한 두께가 1.4㎜ 이하로 형성된 QFP인 것을 특징으로 하는 반도체 장치.
  3. 반도체 칩을 지지하고, 상기 반도체 칩의 주면과 반대측의 면보다 그 외형 사이즈가 작은 십자형 타브와,
    상기 반도체 칩의 표면 전극과 접속하는 와이어와,
    상기 반도체 칩의 주위로 연장되고, 상기 와이어가 접합하는 와이어 접합부에 은 도금층이 형성된 복수의 내측 리드와,
    상기 반도체 칩을 수지 밀봉하는 몰드부와,
    상기 내측 리드와 연결되어 상기 몰드부로부터 돌출되고, 피실장면에 무연 금속층이 형성된 복수의 외측 리드를 구비하고,
    상기 몰드부의 평면 사이즈가 28㎜×28㎜ 이하로 형성된 LQFP 또는 TQFP인 것을 특징으로 하는 반도체 장치.
  4. 반도체 칩을 지지하고, 상기 반도체 칩의 주면과 반대측의 면보다 그 외형 사이즈가 작은 십자형 타브와,
    상기 반도체 칩의 표면 전극과 접속하는 와이어와,
    상기 반도체 칩의 주위로 연장되고, 상기 와이어가 접합하는 와이어 접합부에 은 도금층이 형성된 복수의 내측 리드와,
    상기 반도체 칩을 수지 밀봉하는 몰드부와,
    상기 내측 리드와 연결되어 상기 몰드부로부터 돌출되고, 피실장면에 무연 금속층이 형성된 복수의 외측 리드를 구비하고,
    상기 몰드부의 평면 사이즈가 28㎜×28㎜ 이하이고, 또한 두께가 1.4㎜ 이하로 형성된 QFP인 것을 특징으로 하는 반도체 장치.
  5. 반도체 칩을 지지하고, 상기 반도체 칩의 주면과 반대측의 면보다 그 외형 사이즈가 작은 타브와,
    상기 반도체 칩의 표면 전극과 접속하는 와이어와,
    상기 반도체 칩의 주위로 연장되고, 상기 와이어가 접합하는 와이어 접합부에 은 도금층이 형성된 복수의 내측 리드와,
    상기 반도체 칩을 수지 밀봉하는 몰드부와,
    상기 내측 리드와 연결되어 상기 몰드부로부터 돌출되고, 피실장면에 무연 금속층이 형성된 복수의 외측 리드를 구비하고,
    상기 몰드부의 평면 사이즈가 20㎜×20㎜ 이하이고, 또한 두께가 3㎜ 이하로 형성된 QFP, 혹은 상기 몰드부의 평면 사이즈가 20㎜×20㎜ 이하로 형성된 LQFP 또는 TQFP인 것을 특징으로 하는 반도체 장치.
  6. 반도체 칩을 지지하고, 상기 반도체 칩의 주면과 반대측의 면보다 그 외형 사이즈가 작은 십자형 타브와,
    상기 반도체 칩의 표면 전극과 접속하는 와이어와,
    상기 반도체 칩의 주위로 연장되고, 상기 와이어가 접합하는 와이어 접합부에 은 도금층이 형성된 복수의 내측 리드와,
    상기 반도체 칩을 수지 밀봉하는 몰드부와,
    상기 내측 리드와 연결되어 상기 몰드부로부터 돌출되고, 피실장면에 무연 금속층이 형성된 복수의 외측 리드를 구비하고,
    상기 몰드부의 평면 사이즈가 20㎜×20㎜ 이하이고, 또한 두께가 3㎜ 이하로 형성된 QFP, 혹은 상기 몰드부의 평면 사이즈가 20㎜×20㎜ 이하로 형성된 LQFP 또는 TQFP인 것을 특징으로 하는 반도체 장치.
  7. 반도체 칩을 지지하고, 상기 반도체 칩의 주면과 반대측의 면보다 그 외형 사이즈가 작은 타브와,
    상기 반도체 칩의 표면 전극과 접속하는 와이어와,
    상기 반도체 칩의 주위에 배치되고, 상기 와이어가 접합하는 와이어 접합부에 은 도금층이 형성된 복수의 내측 리드부와,
    상기 반도체 칩을 수지 밀봉하는 몰드부와,
    상기 몰드부의 실장측 면의 주연부에 노출되어 배치되고, 피실장면에 무연 금속층이 형성된 복수의 외측 리드부를 구비한 QFN인 것을 특징으로 하는 반도체 장치.
  8. 반도체 칩을 지지하고, 상기 반도체 칩의 주면과 반대측의 면보다 그 외형 사이즈가 작은 십자형 타브와,
    상기 반도체 칩의 표면 전극과 접속하는 와이어와,
    상기 반도체 칩의 주위에 배치되고, 상기 와이어가 접합하는 와이어 접합부에 은 도금층이 형성된 복수의 내측 리드부와,
    상기 반도체 칩을 수지 밀봉하는 몰드부와,
    상기 몰드부의 실장측 면의 주연부에 노출되어 배치되고, 피실장면에 무연 금속층이 형성된 복수의 외측 리드부를 구비한 QFN인 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    상기 무연 금속층은, 주석-납공정(共晶) 땜납보다도 융점이 높은 땜납 도금층인 것을 특징으로 하는 반도체 장치.
  10. 제5항에 있어서,
    상기 반도체 칩을 상기 타브에 고정하는 다이 본드재로서 양면 접착 테이프가 마련되어 있는 것을 특징으로 하는 반도체 장치.
  11. 제7항에 있어서,
    상기 반도체 칩을 상기 타브에 고정하는 다이 본드재로서, 접착 테이프와 이것에 적층된 수지 페이스트가 마련되어 있는 것을 특징으로 하는 반도체 장치.
  12. 반도체 칩의 주면과 반대측의 면보다 그 외형 사이즈가 작은 타브와, 와이어 접합부에 은 도금층이 형성된 복수의 내측 리드와, 각각의 상기 내측 리드와 연결됨과 함께 피실장면에 무연 금속층이 형성된 복수의 외측 리드를 구비한 리드 프레임을 준비하는 공정과,
    상기 타브에 다이 본드재를 통해 상기 반도체 칩을 탑재하는 공정과,
    상기 반도체 칩의 표면 전극과 이에 대응하는 상기 내측 리드의 상기 와이어 접합부의 상기 은 도금층을 와이어에 의해서 접속하는 공정과,
    피실장면에 상기 무연 금속층이 형성된 상기 복수의 외측 리드가 돌출되도록 상기 반도체 칩을 수지 몰드하여 몰드부를 형성하는 공정과,
    상기 몰드부로부터 돌출된 상기 복수의 외측 리드를 상기 리드 프레임의 틀부로부터 분리하는 공정을 포함하고,
    상기 몰드부의 평면 사이즈를 28㎜×28㎜ 이하로 형성하여 LQFP 또는 TQFP를 조립하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 반도체 칩의 주면과 반대측의 면보다 그 외형 사이즈가 작은 십자형 타브와, 와이어 접합부에 은 도금층이 형성된 복수의 내측 리드와, 각각의 상기 내측 리드와 연결됨과 함께 피실장면에 무연 금속층이 형성된 복수의 외측 리드를 구비한 리드 프레임을 준비하는 공정과,
    상기 십자형 타브에 다이 본드재를 통해 상기 반도체 칩을 탑재하는 공정과,
    상기 반도체 칩의 표면 전극과 이에 대응하는 상기 내측 리드의 상기 와이어 접합부의 상기 은 도금층을 와이어에 의해서 접속하는 공정과,
    피실장면에 상기 무연 금속층이 형성된 상기 복수의 외측 리드가 돌출되도록 상기 반도체 칩을 수지 몰드하여 몰드부를 형성하는 공정과,
    상기 몰드부로부터 돌출된 상기 복수의 외측 리드를 상기 리드 프레임의 틀부로부터 분리하는 공정을 포함하고,
    상기 몰드부의 평면 사이즈를 28㎜×28㎜ 이하로 형성하여 LQFP 또는 TQFP를 조립하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 반도체 칩의 주면과 반대측의 면보다 그 외형 사이즈가 작은 십자형 타브와, 와이어 접합부에 은 도금층이 형성된 복수의 내측 리드와, 각각의 상기 내측 리드에 연결되는 피실장면에 무연 금속층이 형성된 복수의 외측 리드를 구비한 리드 프레임을 준비하는 공정과,
    상기 타브에 다이 본드재를 통해 상기 반도체 칩을 탑재하는 공정과,
    상기 반도체 칩의 표면 전극과 이에 대응하는 상기 내측 리드부의 상기 와이어 접합부의 상기 은 도금층을 와이어에 의해서 접속하는 공정과,
    상기 복수의 외측 리드부의 상기 무연 금속층이 주연부에 노출되도록 상기 반도체 칩을 수지 몰드하여 몰드부를 형성하는 공정과,
    상기 복수의 외측 리드부를 상기 리드 프레임의 틀부로부터 분리하는 공정을구비하여 QFN을 조립하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 반도체 칩의 주면과 반대측의 면보다 그 외형 사이즈가 작은 타브와, 와이어 접합부에 은 도금층이 형성된 복수의 내측 리드와, 각각의 상기 내측 리드에 연결되는 복수의 외측 리드를 구비한 리드 프레임을 준비하는 공정과,
    상기 타브에 다이 본드재를 통해 상기 반도체 칩을 탑재하는 공정과,
    상기 반도체 칩의 표면 전극과 이에 대응하는 상기 내측 리드의 상기 와이어 접합부의 상기 은 도금층을 와이어에 의해서 접속하는 공정과,
    상기 복수의 외측 리드가 돌출되도록 상기 반도체 칩을 수지 몰드하여 몰드부를 형성하는 공정과,
    상기 몰드부로부터 돌출된 상기 복수의 외측 리드의 피실장면에 무연 금속층을 형성하는 공정과,
    상기 복수의 외측 리드를 상기 리드 프레임의 틀부로부터 분리하는 공정을 포함하고,
    상기 몰드부의 평면 사이즈를 28㎜×28㎜ 이하로 형성하여 LQFP 또는 TQFP를 조립하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 반도체 칩의 주면과 반대측의 면보다 그 외형 사이즈가 작은 타브와, 와이어 접합부에 은 도금층이 형성된 복수의 내측 리드와, 각각의 상기 내측 리드에 연결되는 복수의 외측 리드를 갖는 리드 프레임을 준비하는 공정과,
    상기 타브에 다이 본드재를 통해 상기 반도체 칩을 탑재하는 공정과,
    상기 반도체 칩의 표면 전극과 이에 대응하는 상기 내측 리드의 상기 와이어 접합부의 상기 은 도금층을 와이어에 의해서 접속하는 공정과,
    상기 복수의 외측 리드가 돌출되도록 상기 반도체 칩을 수지 몰드하여 몰드부를 형성하는 공정과,
    상기 몰드부로부터 돌출된 상기 복수의 외측 리드의 피실장면에 무연 금속층을 형성하는 공정과,
    상기 복수의 외측 리드를 상기 리드 프레임의 틀부로부터 분리하는 공정을 포함하고,
    상기 몰드부의 평면 사이즈를 20㎜×20㎜ 이하로 하고, 또한 두께를 3㎜ 이하로 형성하여 QFP를 조립하거나, 혹은 상기 몰드부의 평면 사이즈를 20㎜×20㎜ 이하로 형성하여 LQFP 또는 TQFP를 조립하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 반도체 칩의 주면과 반대측의 면보다 그 외형 사이즈가 작은 타브와, 와이어 접합부에 은 도금층이 형성된 복수의 내측 리드부와, 상기 내측 리드부에 연결되는 복수의 외측 리드부를 구비한 리드 프레임을 준비하는 공정과,
    상기 타브에 다이 본드재를 통해 상기 반도체 칩을 탑재하는 공정과,
    상기 반도체 칩의 표면 전극과 이에 대응하는 상기 내측 리드부의 상기 와이어 접합부의 상기 은 도금층을 와이어에 의해서 접속하는 공정과,
    상기 복수의 외측 리드부가 실장측 면의 주연부에 노출되도록 상기 반도체 칩을 수지 몰드하여 몰드부를 형성하는 공정과,
    상기 몰드부에 노출된 상기 복수의 외측 리드부의 피실장면에 무연 금속층을 형성하는 공정과,
    상기 복수의 외측 리드부를 상기 리드 프레임의 틀부로부터 분리하는 공정을 포함하여 QFN을 조립하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 반도체 칩의 주면과 반대측의 면보다 그 외형 사이즈가 작은 십자형 타브와, 와이어 접합부에 은 도금층이 형성된 복수의 내측 리드와, 각각의 상기 내측 리드에 연결되는 복수의 외측 리드를 구비한 리드 프레임을 준비하는 공정과,
    상기 십자형 타브에 다이 본드재를 통해 상기 반도체 칩을 탑재하는 공정과,
    상기 반도체 칩의 표면 전극과 이에 대응하는 상기 내측 리드의 상기 와이어 접합부의 상기 은 도금층을 와이어에 의해서 접속하는 공정과,
    상기 복수의 외측 리드가 돌출되도록 상기 반도체 칩을 수지 몰드하여 몰드부를 형성하는 공정과,
    상기 몰드부로부터 돌출된 상기 복수의 외측 리드의 피실장면에 무연 금속층을 형성하는 공정과,
    상기 복수의 외측 리드를 상기 리드 프레임의 틀부로부터 분리하는 공정을 포함하고,
    상기 몰드부의 평면 사이즈를 28㎜×28㎜ 이하로 형성하여 LQFP 또는 TQFP를조립하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 반도체 칩의 주면과 반대측의 면보다 그 외형 사이즈가 작은 십자형 타브와, 와이어 접합부에 은 도금층이 형성된 복수의 내측 리드와, 각각의 상기 내측 리드에 연결되는 복수의 외측 리드를 구비한 리드 프레임을 준비하는 공정과,
    상기 십자형 타브에 다이 본드재를 통해 상기 반도체 칩을 탑재하는 공정과,
    상기 반도체 칩의 표면 전극과 이에 대응하는 상기 내측 리드의 상기 와이어 접합부의 상기 은 도금층을 와이어에 의해서 접속하는 공정과,
    상기 복수의 외측 리드가 돌출되도록 상기 반도체 칩을 수지 몰드하여 몰드부를 형성하는 공정과,
    상기 몰드부로부터 돌출된 상기 복수의 외측 리드의 피실장면에 무연 금속층을 형성하는 공정과,
    상기 복수의 외측 리드를 상기 리드 프레임의 틀부로부터 분리하는 공정을 포함하고,
    상기 몰드부의 평면 사이즈를 20㎜×20㎜ 이하로 하고, 또한 두께를 3㎜ 이하로 형성하여 QFP를 조립하거나, 혹은 상기 몰드부의 평면 사이즈를 20㎜×20㎜ 이하로 형성하여 LQFP 또는 TQFP를 조립하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 반도체 칩의 주면과 반대측의 면보다 그 외형 사이즈가 작은 십자형 타브와,와이어 접합부에 은 도금층이 형성된 복수의 내측 리드부와, 상기 내측 리드부에 연결되는 복수의 외측 리드부를 구비한 리드 프레임을 준비하는 공정과,
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    상기 복수의 외측 리드부가 실장측 면의 주연부에 노출되도록 상기 반도체 칩을 수지 몰드하여 몰드부를 형성하는 공정과,
    상기 몰드에 노출된 상기 복수의 외측 리드부의 피실장면에 무연 금속층을 형성하는 공정과,
    상기 복수의 외측 리드부를 상기 리드 프레임의 틀부로부터 분리하는 공정을 포함하여 QFN을 조립하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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