JP2005203815A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2005203815A
JP2005203815A JP2005107079A JP2005107079A JP2005203815A JP 2005203815 A JP2005203815 A JP 2005203815A JP 2005107079 A JP2005107079 A JP 2005107079A JP 2005107079 A JP2005107079 A JP 2005107079A JP 2005203815 A JP2005203815 A JP 2005203815A
Authority
JP
Japan
Prior art keywords
lead
semiconductor chip
wire
tab
mold part
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005107079A
Other languages
English (en)
Inventor
Yoshinori Miyaki
美典 宮木
Hiromichi Suzuki
博通 鈴木
Kazunari Suzuki
一成 鈴木
Kunihiko Nishi
邦彦 西
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2005107079A priority Critical patent/JP2005203815A/ja
Publication of JP2005203815A publication Critical patent/JP2005203815A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

【課題】 リフロー性を向上して鉛フリー化を図る。
【解決手段】 半導体チップ２を支持し、かつ半導体チップ２と接合する領域の面積が半導体チップ２の裏面２ｂより小さなクロスタブ１ｇと、半導体チップ２のパッド２ａと接続するワイヤ４と、半導体チップ２の周囲に配置され、かつワイヤ接合部１ｊに銀めっき層１ａが形成された複数のインナリード１ｂと、半導体チップ２を樹脂封止するモールド部３と、モールド部３から露出し、かつ被実装面１ｌに鉛フリー金属層１ｍが形成された複数のアウタリード１ｃとからなり、モールド部３の平面サイズを２８ｍｍ×２８ｍｍ以下で、かつ１.4ｍｍ以下に形成することにより、リフロー性を向上して鉛フリー化を図ることができる。
【選択図】 図２

Description

本発明は、半導体製造技術に関し、特に、小タブ構造の半導体装置における外装半田めっきの鉛フリー化に適用して有効な技術に関する。
環境対策として半田の鉛（Ｐｂ）削減について記載されている（例えば、特許文献１参照）。
また、錫（Ｓｎ）−鉛（Ｐｂ）系に代わる半田として、錫（Ｓｎ）−ビスマス（Ｂｉ）系の半田を用いる発明が提案されており、電子部品の外部接続用電極リード線に錫−ビスマス系の合金層を形成して半田接続を容易にする技術が記載されている（例えば、特許文献２参照）。
また、錫−鉛系に代わる鉛フリー半田としてＳｎ−Ａｇ−Ｂｉ系半田を用いて十分な接続強度を確保する技術が提案されている（例えば、特許文献３参照）。
また、錫−鉛系に代わる鉛フリー半田としてＳｎ−Ａｇ−Ｂｉ−Ｉｎ系半田を用いて接続部の信頼性を向上させる技術が提案されている（例えば、特許文献４参照）。
なお、リードにＳｎ−Ｂｉ系めっき膜を形成した半導体装置が紹介され、クラックの発生を防止するとともに高信頼度な半田接続を可能にする技術が提案されている（例えば、特許文献５参照）。
特開平５−２７０８６０号公報 特開平１０−９３００４号公報 特開平１１−１７９５８６号公報 特開平１１−２２１６９４号公報 特開平１１−３３０３４０号公報
半導体チップを備えた半導体パッケージ（半導体装置）の組み立て工程では、ダイボンディング、ワイヤボンデイングおよび樹脂封止などが順次行われ、その後、外装めっき工程で、プリント配線基板または回路基板に実装するため樹脂によって封止されないリード（以降、アウタリードという）の基板との接触部（被実装面）を含む表面箇所に、錫（Ｓｎ）−鉛（Ｐｂ）系半田層を外装めっきとして形成している。
しかしながら、環境問題への対策が求められている昨今、半導体装置などの電子部品一般ならびに実装基板などにおいても環境対策上適当なレベルに鉛を削減することが求められている。
なお、外装めっきにＳｎ−Ｐｂ共晶代替鉛フリー半田を用いる場合には、用途毎にＳｎ基合金を選択することになるが、特に、車載部品、成長著しい携帯用電子機器および高信頼性部品においては、接合強度および耐熱疲労特性が優れた合金が望まれている。接合強度および耐熱疲労特性が優れ、高信頼性を重視した場合のＳｎ基合金としてはＳｎ−Ａｇ系合金が知られており、一般的にはＳｎ−Ｐｂ共晶半田の融点が１８３℃であるのに対して、ほとんどのＳｎ−Ａｇ系合金の融点は２００℃以上とＳｎ−Ｐｂ共晶半田の融点より高いものである。
したがって、現状においては、Ｓｎ−Ｐｂ共晶代替鉛フリー半田を用いて半導体集積回路を実装する際のリフロー温度は高くならざるを得ない。そこで、本願発明者はインナリードがＡｇめっきされ、Ｓｎ−Ｐｂ共晶半田より融点が高い鉛フリー代替半田を用いてアウタリードがめっきされた半導体集積回路装置を従来よりも高いリフロー温度で実装し、
その評価を行った。その結果、ワイヤ断線が原因の製品不良が発生することが判明した。
このようなワイヤ断線の対策として、本願出願人は、特願２０００−４６７２４号に示すように、インナリードのワイヤ接合部に硬質のパラジウム（Ｐｄ）めっきを施すことにより、ワイヤの接合根元部の厚さを確保して接合強度を大きくすることを考えた。
しかし、パラジウムめっきはコスト高につながることが問題である。
なお、前記４つの公報では、鉛フリー化のために鉛フリー半田を用いた際に、リフロー温度が高くなって半導体装置のリフローマージンが少なくなること、およびその対策についての記載はない。
本発明の目的は、リフロー性を向上させて鉛フリー化を図ることができる技術を提供することにある。
本発明の他の目的は、コストアップを抑えて鉛フリー化を図ることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
本発明は、複数のリードのそれぞれの第１部分に形成されたＡｇめっき層を有するリードフレームを準備し、複数のワイヤの一端部がＡｇめっき層と、他端部が半導体チップの電極とそれぞれ接触するように半導体チップの電極とリードとをワイヤで接続し、その後、モールド部から突出する複数のリードにおける第２部分に鉛フリー金属層を形成し、モールド部の一部がタブから露出する半導体チップの裏面と接触しているものである。
さらに本願のその他の発明の概要を項に分けて簡単に示す。すなわち、
１．半導体チップを支持し、前記半導体チップの主面と反対側の面よりその外形サイズが小さなタブと、
前記半導体チップの表面電極と接続するワイヤと、
前記半導体チップの周囲に延在し、前記ワイヤが接合するワイヤ接合部に銀めっき層が形成された複数のインナリードと、
前記半導体チップを樹脂封止するモールド部と、
前記インナリードと繋がって前記モールド部から突出し、被実装面に鉛フリー金属層が形成された複数のアウタリードとを有し、
前記モールド部の平面サイズが２８ｍｍ×２８ｍｍ以下で、かつ厚さが１.4ｍｍ以下に形成されたＱＦＰであることを特徴とする半導体装置。
２．半導体チップを支持し、前記半導体チップの主面と反対側の面よりその外形サイズが小さな十字形タブと、
前記半導体チップの表面電極と接続するワイヤと、
前記半導体チップの周囲に延在し、前記ワイヤが接合するワイヤ接合部に銀めっき層が形成された複数のインナリードと、
前記半導体チップを樹脂封止するモールド部と、
前記インナリードと繋がって前記モールド部から突出し、被実装面に鉛フリー金属層が形成された複数のアウタリードとを有し、
前記モールド部の平面サイズが２８ｍｍ×２８ｍｍ以下に形成されたＬＱＦＰまたはＴＱＦＰであることを特徴とする半導体装置。
３．半導体チップを支持し、前記半導体チップの主面と反対側の面よりその外形サイズが小さな十字形タブと、
前記半導体チップの表面電極と接続するワイヤと、
前記半導体チップの周囲に延在し、前記ワイヤが接合するワイヤ接合部に銀めっき層が形成された複数のインナリードと、
前記半導体チップを樹脂封止するモールド部と、
前記インナリードと繋がって前記モールド部から突出し、被実装面に鉛フリー金属層が形成された複数のアウタリードとを有し、
前記モールド部の平面サイズが２８ｍｍ×２８ｍｍ以下で、かつ厚さが１.4ｍｍ以下に形成されたＱＦＰであることを特徴とする半導体装置。
４．半導体チップを支持し、前記半導体チップの主面と反対側の面よりその外形サイズが小さなタブと、
前記半導体チップの表面電極と接続するワイヤと、
前記半導体チップの周囲に延在し、前記ワイヤが接合するワイヤ接合部に銀めっき層が形成された複数のインナリードと、
前記半導体チップを樹脂封止するモールド部と、
前記インナリードと繋がって前記モールド部から突出し、被実装面に鉛フリー金属層が形成された複数のアウタリードとを有し、
前記モールド部の平面サイズが２０ｍｍ×２０ｍｍ以下で、かつ厚さが３ｍｍ以下に形成されたＱＦＰ、もしくは前記モールド部の平面サイズが２０ｍｍ×２０ｍｍ以下に形成されたＬＱＦＰまたはＴＱＦＰであることを特徴とする半導体装置。
５．半導体チップを支持し、前記半導体チップの主面と反対側の面よりその外形サイズが小さな十字形タブと、
前記半導体チップの表面電極と接続するワイヤと、
前記半導体チップの周囲に延在し、前記ワイヤが接合するワイヤ接合部に銀めっき層が形成された複数のインナリードと、
前記半導体チップを樹脂封止するモールド部と、
前記インナリードと繋がって前記モールド部から突出し、被実装面に鉛フリー金属層が形成された複数のアウタリードとを有し、
前記モールド部の平面サイズが２０ｍｍ×２０ｍｍ以下で、かつ厚さが３ｍｍ以下に形成されたＱＦＰ、もしくは前記モールド部の平面サイズが２０ｍｍ×２０ｍｍ以下に形成されたＬＱＦＰまたはＴＱＦＰであることを特徴とする半導体装置。
６．半導体チップを支持し、前記半導体チップの主面と反対側の面よりその外形サイズが小さなタブと、
前記半導体チップの表面電極と接続するワイヤと、
前記半導体チップの周囲に配置され、前記ワイヤが接合するワイヤ接合部に銀めっき層が形成された複数のインナリード部と、
前記半導体チップを樹脂封止するモールド部と、
前記モールド部の実装側の面の周縁部に露出して配置され、被実装面に鉛フリー金属層が形成された複数のアウタリード部とを有するＱＦＮであることを特徴とする半導体装置。
７．半導体チップを支持し、前記半導体チップの主面と反対側の面よりその外形サイズが小さな十字形タブと、
前記半導体チップの表面電極と接続するワイヤと、
前記半導体チップの周囲に配置され、前記ワイヤが接合するワイヤ接合部に銀めっき層が形成された複数のインナリード部と、
前記半導体チップを樹脂封止するモールド部と、
前記モールド部の実装側の面の周縁部に露出して配置され、被実装面に鉛フリー金属層が形成された複数のアウタリード部とを有するＱＦＮであることを特徴とする半導体装置。
８．半導体チップの主面と反対側の面よりその外形サイズが小さなタブと、ワイヤ接合部に銀めっき層が形成された複数のインナリードと、それぞれの前記インナリードと繋がるとともに被実装面に鉛フリー金属層が形成された複数のアウタリードとを有したリードフレームを準備する工程と、
前記タブにダイボンド材を介して前記半導体チップを搭載する工程と、
前記半導体チップの表面電極とこれに対応する前記インナリードの前記ワイヤ接合部の前記銀めっき層とをワイヤによって接続する工程と、
被実装面に前記鉛フリー金属層が形成された前記複数のアウタリードが突出するように前記半導体チップを樹脂モールドしてモールド部を形成する工程と、
前記モールド部から突出した前記複数のアウタリードを前記リードフレームの枠部から分離する工程とを有し、
前記モールド部の平面サイズを２８ｍｍ×２８ｍｍ以下に形成してＬＱＦＰまたはＴＱＦＰを組み立てることを特徴とする半導体装置の製造方法。
９．半導体チップの主面と反対側の面よりその外形サイズが小さなタブと、ワイヤ接合部に銀めっき層が形成された複数のインナリードと、それぞれの前記インナリードと繋がるとともに被実装面に鉛フリー金属層が形成された複数のアウタリードとを有したリードフレームを準備する工程と、
前記タブにダイボンド材を介して前記半導体チップを搭載する工程と、
前記半導体チップの表面電極とこれに対応する前記インナリードの前記ワイヤ接合部の前記銀めっき層とをワイヤによって接続する工程と、
被実装面に前記鉛フリー金属層が形成された前記複数のアウタリードが突出するように前記半導体チップを樹脂モールドしてモールド部を形成する工程と、
前記モールド部から突出した前記複数のアウタリードを前記リードフレームの枠部から分離する工程とを有し、
前記モールド部の平面サイズを２０ｍｍ×２０ｍｍ以下で、かつ厚さを３ｍｍ以下に形成してＱＦＰを組み立てるか、もしくは前記モールド部の平面サイズを２０ｍｍ×２０ｍｍ以下に形成してＬＱＦＰまたはＴＱＦＰを組み立てることを特徴とする半導体装置の製造方法。
１０．半導体チップの主面と反対側の面よりその外形サイズが小さなタブと、ワイヤ接合部に銀めっき層が形成された複数のインナリード部と、前記インナリード部に連続する被実装面に鉛フリー金属層が形成された複数のアウタリード部とを有したリードフレームを準備する工程と、
前記タブにダイボンド材を介して前記半導体チップを搭載する工程と、
前記半導体チップの表面電極とこれに対応する前記インナリード部の前記ワイヤ接合部の前記銀めっき層とをワイヤによって接続する工程と、
前記複数のアウタリード部の前記鉛フリー金属層が周縁部に露出するように前記半導体チップを樹脂モールドしてモールド部を形成する工程と、
前記複数のアウタリード部を前記リードフレームの枠部から分離する工程とを有してＱＦＮを組み立てることを特徴とする半導体装置の製造方法。
１１．半導体チップの主面と反対側の面よりその外形サイズが小さな十字形タブと、ワイヤ接合部に銀めっき層が形成された複数のインナリードと、それぞれの前記インナリードと繋がるとともに被実装面に鉛フリー金属層が形成された複数のアウタリードとを有したリードフレームを準備する工程と、
前記十字形タブにダイボンド材を介して前記半導体チップを搭載する工程と、
前記半導体チップの表面電極とこれに対応する前記インナリードの前記ワイヤ接合部の前記銀めっき層とをワイヤによって接続する工程と、
被実装面に前記鉛フリー金属層が形成された前記複数のアウタリードが突出するように前記半導体チップを樹脂モールドしてモールド部を形成する工程と、
前記モールド部から突出した前記複数のアウタリードを前記リードフレームの枠部から分離する工程とを有し、
前記モールド部の平面サイズを２８ｍｍ×２８ｍｍ以下に形成してＬＱＦＰまたはＴＱＦＰを組み立てることを特徴とする半導体装置の製造方法。
１２．半導体チップの主面と反対側の面よりその外形サイズが小さな十字形タブと、ワイヤ接合部に銀めっき層が形成された複数のインナリードと、それぞれの前記インナリードと繋がるとともに被実装面に鉛フリー金属層が形成された複数のアウタリードとを有したリードフレームを準備する工程と、
前記十字形タブにダイボンド材を介して前記半導体チップを搭載する工程と、
前記半導体チップの表面電極とこれに対応する前記インナリードの前記ワイヤ接合部の前記銀めっき層とをワイヤによって接続する工程と、
被実装面に前記鉛フリー金属層が形成された前記複数のアウタリードが突出するように前記半導体チップを樹脂モールドしてモールド部を形成する工程と、
前記モールド部から突出した前記複数のアウタリードを前記リードフレームの枠部から分離する工程とを有し、
前記モールド部の平面サイズを２０ｍｍ×２０ｍｍ以下で、かつ厚さを３ｍｍ以下に形成してＱＦＰを組み立てるか、もしくは前記モールド部の平面サイズを２０ｍｍ×２０ｍｍ以下に形成してＬＱＦＰまたはＴＱＦＰを組み立てることを特徴とする半導体装置の製造方法。
１３．半導体チップの主面と反対側の面よりその外形サイズが小さな十字形タブと、ワイヤ接合部に銀めっき層が形成された複数のインナリード部と、前記インナリード部と反対側の表面に鉛フリー金属層が形成された複数のアウタリード部とを有したリードフレームを準備する工程と、
前記十字形タブにダイボンド材を介して前記半導体チップを搭載する工程と、
前記半導体チップの表面電極とこれに対応する前記インナリード部の前記ワイヤ接合部の前記銀めっき層とをワイヤによって接続する工程と、
前記複数のアウタリード部の前記鉛フリー金属層が周縁部に露出するように前記半導体チップを樹脂モールドしてモールド部を形成する工程と、
前記複数のアウタリード部を前記リードフレームの枠部から分離する工程とを有してＱＦＮを組み立てることを特徴とする半導体装置の製造方法。
１４．半導体チップの主面と反対側の面よりその外形サイズが小さなタブと、ワイヤ接合部に銀めっき層が形成された複数のインナリードと、それぞれの前記インナリードに繋がる複数のアウタリードとを有したリードフレームを準備する工程と、
前記タブにダイボンド材を介して前記半導体チップを搭載する工程と、
前記半導体チップの表面電極とこれに対応する前記インナリードの前記ワイヤ接合部の前記銀めっき層とをワイヤによって接続する工程と、
前記複数のアウタリードが突出するように前記半導体チップを樹脂モールドしてモールド部を形成する工程と、
前記モールド部から突出した前記複数のアウタリードの被実装面に鉛フリー金属層を形成する工程と、
前記複数のアウタリードを前記リードフレームの枠部から分離する工程とを有し、
前記モールド部の平面サイズを２８ｍｍ×２８ｍｍ以下に形成してＬＱＦＰまたはＴＱＦＰを組み立てることを特徴とする半導体装置の製造方法。
１５．半導体チップの主面と反対側の面よりその外形サイズが小さなタブと、ワイヤ接合部に銀めっき層が形成された複数のインナリードと、それぞれの前記インナリードに繋がる複数のアウタリードとを有したリードフレームを準備する工程と、
前記タブにダイボンド材を介して前記半導体チップを搭載する工程と、
前記半導体チップの表面電極とこれに対応する前記インナリードの前記ワイヤ接合部の前記銀めっき層とをワイヤによって接続する工程と、
前記複数のアウタリードが突出するように前記半導体チップを樹脂モールドしてモールド部を形成する工程と、
前記モールド部から突出した前記複数のアウタリードの被実装面に鉛フリー金属層を形成する工程と、
前記複数のアウタリードを前記リードフレームの枠部から分離する工程とを有し、
前記モールド部の平面サイズを２０ｍｍ×２０ｍｍ以下で、かつ厚さを３ｍｍ以下に形成してＱＦＰを組み立てるか、もしくは前記モールド部の平面サイズを２０ｍｍ×２０ｍｍ以下に形成してＬＱＦＰまたはＴＱＦＰを組み立てることを特徴とする半導体装置の製造方法。
１６．半導体チップの主面と反対側の面よりその外形サイズが小さなタブと、ワイヤ接合部に銀めっき層が形成された複数のインナリード部と、前記インナリード部に繋がる複数のアウタリード部とを有したリードフレームを準備する工程と、
前記タブにダイボンド材を介して前記半導体チップを搭載する工程と、
前記半導体チップの表面電極とこれに対応する前記インナリード部の前記ワイヤ接合部の前記銀めっき層とをワイヤによって接続する工程と、
前記複数のアウタリード部が実装側の面の周縁部に露出するように前記半導体チップを樹脂モールドしてモールド部を形成する工程と、
前記モールド部に露出した前記複数のアウタリード部の被実装面に鉛フリー金属層を形成する工程と、
前記複数のアウタリード部を前記リードフレームの枠部から分離する工程とを有してＱＦＮを組み立てることを特徴とする半導体装置の製造方法。
１７．半導体チップの主面と反対側の面よりその外形サイズが小さな十字形タブと、ワイヤ接合部に銀めっき層が形成された複数のインナリードと、それぞれの前記インナリードに繋がる複数のアウタリードとを有したリードフレームを準備する工程と、
前記十字形タブにダイボンド材を介して前記半導体チップを搭載する工程と、
前記半導体チップの表面電極とこれに対応する前記インナリードの前記ワイヤ接合部の前記銀めっき層とをワイヤによって接続する工程と、
前記複数のアウタリードが突出するように前記半導体チップを樹脂モールドしてモールド部を形成する工程と、
前記モールド部から突出した前記複数のアウタリードの被実装面に鉛フリー金属層を形成する工程と、
前記複数のアウタリードを前記リードフレームの枠部から分離する工程とを有し、
前記モールド部の平面サイズを２８ｍｍ×２８ｍｍ以下に形成してＬＱＦＰまたはＴＱＦＰを組み立てることを特徴とする半導体装置の製造方法。
１８．半導体チップの主面と反対側の面よりその外形サイズが小さな十字形タブと、ワイヤ接合部に銀めっき層が形成された複数のインナリードと、それぞれの前記インナリードに繋がる複数のアウタリードとを有したリードフレームを準備する工程と、
前記十字形タブにダイボンド材を介して前記半導体チップを搭載する工程と、
前記半導体チップの表面電極とこれに対応する前記インナリードの前記ワイヤ接合部の前記銀めっき層とをワイヤによって接続する工程と、
前記複数のアウタリードが突出するように前記半導体チップを樹脂モールドしてモールド部を形成する工程と、
前記モールド部から突出した前記複数のアウタリードの被実装面に鉛フリー金属層を形成する工程と、
前記複数のアウタリードを前記リードフレームの枠部から分離する工程とを有し、
前記モールド部の平面サイズを２０ｍｍ×２０ｍｍ以下で、かつ厚さを３ｍｍ以下に形成してＱＦＰを組み立てるか、もしくは前記モールド部の平面サイズを２０ｍｍ×２０ｍｍ以下に形成してＬＱＦＰまたはＴＱＦＰを組み立てることを特徴とする半導体装置の製造方法。
１９．半導体チップの主面と反対側の面よりその外形サイズが小さな十字形タブと、ワイヤ接合部に銀めっき層が形成された複数のインナリード部と、前記インナリード部に繋がる複数のアウタリード部とを有したリードフレームを準備する工程と、
前記十字形タブにダイボンド材を介して前記半導体チップを搭載する工程と、
前記半導体チップの表面電極とこれに対応する前記インナリード部の前記ワイヤ接合部の前記銀めっき層とをワイヤによって接続する工程と、
前記複数のアウタリード部が実装側の面の周縁部に露出するように前記半導体チップを樹脂モールドしてモールド部を形成する工程と、
前記モールド部に露出した前記複数のアウタリード部の被実装面に鉛フリー金属層を形成する工程と、
前記複数のアウタリード部を前記リードフレームの枠部から分離する工程とを有してＱＦＮを組み立てることを特徴とする半導体装置の製造方法。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
（１）．モールド部の大きさを、一辺の長さが２８ｍｍ以下で、かつレジン厚を１.4ｍｍ以下、あるいはモールド部の一辺の長さが２０ｍｍ以下で、かつレジン厚を３.0ｍｍ以下とし、さらに、クロスタブまたは小タブに半導体チップが搭載されるとともにアウタリードに鉛フリー金属層が形成されたことにより、リフロー性の向上を図って鉛フリー化を実現できる。
（２）．インナリードのワイヤ接合部にパラジウムめっきではなく銀めっき層を形成したことにより、コストを抑えて鉛フリー化を実現できる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なも
のではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
さらに、以下の実施の形態において、その構成要素（要素ステップなども含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合などを除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素などの形状、位置関係などに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合などを除き、実質的にその形状などに近似または類似するものなどを含むものとする。このことは前記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。また、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
図１は本発明の実施の形態の半導体装置の一例であるＱＦＰの構造を示す平面図、図２は図１に示すＱＦＰの構造を示す断面図、図３は図１に示すＱＦＰの組み立てに用いられるリードフレームの構造の一例を示す部分平面図、図４は図３に示すリードフレームのチップ搭載部であるクロスタブの構造を示す部分拡大平面図、図５は図３に示すリードフレームに銀めっき層と外装めっき層を形成した構造の一例を示す部分平面図、図６は図４に示すクロスタブに両面接着テープを貼り付けた際の構造の一例を示す部分拡大平面図、図７および図８は図６に示す両面接着テープに対する変形例の両面接着テープを貼り付けた際の構造を示す部分拡大平面図、図９は図１に示すＱＦＰの組み立てにおけるダイボンディング後の構造を示す部分平面図、図１０は図９に示すＡ−Ａ線に沿う断面の構造を示す部分拡大断面図、図１１は図１０に示すダイボンディング状態に対する変形例の両面接着テープを用いたダイボンディング状態の構造を示す部分拡大断面図、図１２は図１０に示すダイボンディング状態に対する変形例の樹脂ペーストと片面接着テープを用いたダイボンディング状態の構造を示す部分拡大断面図、図１３は図１に示すＱＦＰの組み立てにおけるワイヤボンディング後の構造を示す部分平面図、図１４は図１３に示すリードフレームに対して小形の半導体チップを用いた組み立てにおけるワイヤボンディング後の構造を示す部分平面図、図１５は図１に示すＱＦＰの組み立てにおける樹脂モールド時の構造の一例を示す部分断面図、図１６は図１に示すＱＦＰの組み立てにおける樹脂モールド後の構造の一例を示す部分平面図、図１７は図１に示すＱＦＰの組み立てにおける切断成形後の構造の一例を示す側面図、図１８はＱＦＰのアウタリードの外装めっきを樹脂モールド後に行った場合の構造の一例を示す部分拡大断面図、図１９は本発明の実施の形態における各半導体装置とレジン厚さの関係を示す関係図、図２０は本発明の実施の形態の半導体装置の技術思想を示す比較図、図２１は本発明の実施の形態の半導体装置におけるモールド部の大きさと厚さに対するワイヤ亀裂検査の結果を示す検査結果図、図２２は図１に示すＱＦＰの組み立てに用いられる多連のリードフレームの構造の一例を示す部分平面図、図２３は図１に示すＱＦＰの組み立てにおけるダイボンディング時の構造の一例を示す部分断面図、図２４は図１に示すＱＦＰの組み立てにおけるワイヤボンディング時の構造の一例を示す部分断面図、図２５は図１に示すＱＦＰの組み立てにおける切断成形時の構造の一例を示す部分断面図である。
本実施の形態の半導体装置は、モールドによる樹脂封止形で、かつ面実装形のものであるとともに、モールド部３の大きさ（平面サイズや厚さ）が所定の範囲のものであり、このような半導体装置の一例として、図１に示すＱＦＰ（Quad Flat Package)６を取り上げて説明する。
図１〜図５を用いて、ＱＦＰ６の構成について説明すると、半導体チップ２を支持し、かつ半導体チップ２の主面２ｃと反対側の面である裏面２ｂよりその外形サイズが小さなチップ搭載部であるクロスタブ（十字形タブ）１ｇと、半導体チップ２の表面電極であるパッド２ａと接続するワイヤ４と、半導体チップ２の周囲に延在し、かつワイヤ４が接合するワイヤ接合部１ｊに銀めっき層１ａが形成された複数のインナリード１ｂと、半導体チップ２やワイヤ４が樹脂モールドされて形成された樹脂封止部であるモールド部３と、インナリード１ｂと繋がってモールド部３から４方向に突出し、かつプリント配線基板などの実装基板に接続される少なくとも被実装面１ｌに外装めっきとして鉛フリー金属層１ｍが形成された複数のアウタリード１ｃとを有し、モールド部３の平面サイズ（図１に示すＰ×Ｑ）が２８ｍｍ×２８ｍｍ以下のＬＱＦＰ（Low profile Quad Flat Package)またはＴＱＦＰ（Thin Quad Flat Package) であるか、もしくはモールド部３の平面サイズが２８ｍｍ×２８ｍｍ以下で、かつ厚さ（図２に示すＴ）が１.4ｍｍ以下のＱＦＰ６である。
さらに、ＱＦＰ６は、そのモールド部３の平面サイズが２０ｍｍ×２０ｍｍ以下で、かつ厚さが３ｍｍ以下に形成されたものであってもよく、あるいは、モールド部３の平面サイズが２０ｍｍ×２０ｍｍ以下に形成されたＬＱＦＰまたはＴＱＦＰであってもよい。
なお、ＬＱＦＰおよびＴＱＦＰの構造については、図１および図２に示すＱＦＰ６と同じであり、図１９に示すように、日本電子機械工業会：ＥＩＡＪ規格（Standards of Electronic Industries Association of Japan)で、各半導体装置のレジン厚さ（モールド部３の厚さ）を表してＱＦＰ６、ＬＱＦＰ、ＴＱＦＰおよび図３２に示すＱＦＮ（Quad Flat Non-leaded Package) １７が分類されている。
本実施の形態では、ＱＦＰ構造およびＱＦＮ構造の半導体装置のモールド部３の大きさ（平面サイズと厚さとによるレジン量）に注目しており、図１９に示すように、ＥＩＡＪ規格では、特にレジン厚さによってＱＦＰ６（レジン厚さ２.0ｍｍ以上）、ＬＱＦＰ（レジン厚さ１.4ｍｍ）、ＴＱＦＰ（レジン厚さ１.0ｍｍ）およびＱＦＮ１７（レジン厚さ０.4５〜２.5０ｍｍ）というように分類されている。
ここで、本実施の形態のＱＦＰ６のモールド部３の大きさの許容範囲について説明する。
まず、本実施の形態のＱＦＰ６は、その実装時の半田の鉛フリー化を図るものである。なお、鉛フリー化ではリフロー温度が高くなるため、モールド部３が大きな半導体装置では樹脂封止時のレジン量も多く、したがって、レジン応力も高くなり、ワイヤ亀裂（ワイヤ断線も含む）に対するマージンが低下する。
そこで、ワイヤ亀裂に対する安定化として、インナリード１ｂのワイヤ接合部１ｊにパラジウム（Ｐｄ）めっきを施すことより、ワイヤ４のインナリード１ｂとの接合力を高めてワイヤ亀裂の発生を防止できる。
ところが、パラジウム（Ｐｄ）めっきはコスト高となるため、インナリード１ｂのワイヤ接合部１ｊには、本実施の形態のＱＦＰ６では、図２に示すように、コスト安の銀（Ａｇ）めっき層１ａを形成しておく。
そこで、モールド部３の大きさを限定してレジン量を少なく設定し、高温リフローの際のレジン応力を低減してワイヤ亀裂やワイヤ断線を防止する。
なお、実装時の半田の鉛フリー化を図るため、モールド部３から突出するアウタリード１ｃの少なくとも被実装面１ｌを含む表面には、外装めっきである鉛フリー金属層１ｍが形成されている。
また、鉛フリー化では、リフロー温度の高温化によりレジンクラックの問題も発生するが、ここでは、半導体チップ２の裏面２ｂよりその搭載部（チップ搭載部）の面積が小さなクロスタブ１ｇを採用することにより、半導体チップ２の裏面２ｂの一部もモールド部３の樹脂と密着することになり、搭載される半導体チップ２とモールド部３との密着性が高まり、リフロー性を向上させて鉛フリー化を実現する。
したがって、図２０に示す技術思想の比較図において、４つのマス目中、点線で囲まれた左下のマス目の技術領域を用いることにより、鉛フリー化を実現する。
なお、クロスタブ１ｇは、 2本の吊りリード１ｎの交差箇所に設けられたチップ搭載部である。
ここで、図２０は、ＱＦＰ６において、モールド部３の大きさ（レジン量）の大小（多い、少ない）と、インナリード１ｂのワイヤ接合部１ｊのめっき種類（Ａｇめっき、Ｐｄめっき）とをパラメータとしてワイヤ亀裂（ワイヤ断線も含む）とコストについて評価を行った結果をまとめたものである。
図２０に示す左下のマス目のように、レジン量を少なく（モールド部３の大きさを小さく）して、かつインナリード１ｂのワイヤ接合部１ｊに銀めっき層１ａを形成した場合のみが、ワイヤ亀裂およびコストとも○印となっており、本実施の形態の技術思想はこの条件を取り込んだものである。
さらに、図２１は、インナリード１ｂのワイヤ接合部１ｊに銀めっき層１ａが形成され、この銀めっき層１ａにワイヤ４が接合された従来のＱＦＰ構造の半導体装置について、モールド部３の一辺の長さとレジン厚さとをパラメータとして、所定の条件（温度８５℃湿度８５％の雰囲気に４８ｈｒ放置した後、２６０℃１０秒の赤外線リフローを３回行った）でワイヤ亀裂（ワイヤ断線も含む）の検査を行ったものである。
これによれば、モールド部３の一辺の長さ（図１に示す長さＰまたは長さＱ）が２８ｍｍ以下で、かつレジン厚が１.4ｍｍ以下であれば、その際の検査は、全てが良好（○）である。
さらに、モールド部３の一辺の長さが２０ｍｍ以下で、かつレジン厚が３.0ｍｍ以下であっても全て良好（○）である。
したがって、本実施の形態のＱＦＰ構造におけるモールド部３の大きさの許容範囲は、モールド部３の一辺の長さが２８ｍｍ以下で、かつレジン厚が１.4ｍｍ以下、あるいは、モールド部３の一辺の長さが２０ｍｍ以下で、かつレジン厚が３.0ｍｍ以下の何れかに入っていればよい。
なお、図２１に示す検査の際に用いたリードフレーム材料としては、鉄−ニッケル合金または銅合金などの一般的な材料である。
さらに、前記検査の際に用いたワイヤ４は、金線でそのワイヤ径は３０μｍのものである。
これらにより、本実施の形態のＱＦＰ６（ＬＱＦＰやＴＱＦＰを含む）では、図３および図２２に示すリードフレーム１として、鉄−ニッケル合金や銅合金などの材料によって形成されたものを用いることが好ましい。
さらに、ワイヤ４は、金線を用いることが好ましい。
また、モールド部３を形成する封止用樹脂である図１５に示すレジン１０は、例えば、熱硬化性のエポキシ樹脂である。
なお、アウタリード１ｃは、ガルウィング状に曲げ成形されており、その表面には、図１８に示すように、鉛フリー化の半田の外装めっきとして鉛フリー金属層１ｍが形成されている。この鉛フリー金属層１ｍは、錫−鉛共晶半田よりも融点が高い半田めっき層であり、例えば、Ｓｎ−Ａｇ系金属に銅（Ｃｕ）またはビスマス（Ｂｉ）の何れか、あるいは銅およびビスマスを加えた合金である。
ただし、前記合金に限定されずに、Ｚｎ、ＩｎまたはＳｂなどとＳｎもしくはＳｎ系合金との合金でもよい。
また、半導体チップ２をクロスタブ１ｇに固定するのに用いられるダイボンド材は、例えば、図２や図１０に示す銀ペースト８などの樹脂ペーストであるが、クロスタブ１ｇの場合、半導体チップ２との接合面積が小さいため、半導体チップ２との接合力を強化するために、図６〜図８、図１１に示すような接着テープである両面接着テープ５を単独で用いてもよい。
両面接着テープ５は、図６に示すようにクロスタブ１ｇの形状に合わせた十字形状のものであってもよいし、また、図７に示すような細長い長方形であってもよいし、さらに、図８に示すように、複数の小さな両面接着テープ５を１つのクロスタブ１ｇに貼り付けて用いてもよく、その形状や貼り付け数は、特に限定されるものではない。
なお、図１１に示すように、両面接着テープ５は、ポリイミドテープなどのテープ基材５ａとその表裏両側に配置された接着層５ｂとからなるものであるが、両面接着テープ５の代わりとして、図１２に示すように、テープ基材５ａと接着層５ｂとからなる片面接着テープ７を用いて、この片面接着テープ７と銀ペースト８などの樹脂ペーストとを積層させて組み合わせて用いてもよい。
このように、ダイボンド材として、両面接着テープ５や片面接着テープ７などの接着テープを用いることにより、クロスタブ１ｇなどのチップ搭載部と半導体チップ２との接着力を高めることができ、これにより、クロスタブ１ｇなどの小さなチップ搭載部を有した半導体装置の場合であっても、レジンクラックの発生を抑えることができる。
なお、半導体チップ２には、その主面２ｃに、所望の半導体集積回路が形成され、この主面２ｃに形成されたパッド２ａとこれに対応するインナリード１ｂとが、ワイヤ４によって接続され、さらに、インナリード１ｂと繋がったアウタリード１ｃがＱＦＰ６の外部端子としてモールド部３の外部に出力される。
したがって、半導体チップ２とアウタリード１ｃとの信号の伝達は、ワイヤ４とインナリード１ｂを介して行われる。
本実施の形態のＱＦＰ６（ＬＱＦＰやＴＱＦＰを含む）によれば、そのモールド部３の大きさを、モールド部３の一辺の長さが２８ｍｍ以下で、かつレジン厚を１.4ｍｍ以下とするか、あるいは、モールド部３の一辺の長さが２０ｍｍ以下で、かつレジン厚を３.0ｍｍ以下とし、さらに、半導体チップ２の裏面２ｂより面積の小さなクロスタブ１ｇによって半導体チップ２が搭載されるとともにアウタリード１ｃにその外装めっきとして鉛フリー金属層１ｍが形成されたことにより、リフロー性の向上を図ることができる（リフロー性のマージンを増やすことができる）。
その結果、高融点半田の使用が可能となり、鉛フリー化を実現できる。
また、インナリード１ｂのワイヤ接合部１ｊにパラジウム（Ｐｄ）めっきを使用せずに銀めっき層１ａを形成したことにより、コストを抑えて鉛フリー化を実現できる。
したがって、本実施の形態のＱＦＰ６（ＬＱＦＰやＴＱＦＰを含む）では、レジンクラックやワイヤ亀裂（ワイヤ断線やワイヤ剥がれを含む）を発生させることなく鉛フリー化を実現することができる。
さらに、レジンクラックやワイヤ亀裂の発生を抑えることができるため、半導体装置（ＱＦＰ６）の信頼性を向上できる。
また、半導体チップ２の裏面２ｂより面積の小さなクロスタブ１ｇを採用することにより、１つの種類のリードフレーム１によって複数のサイズの半導体チップ２を搭載することが可能になり、リードフレーム１の種類を減らすことができる。
その結果、リードフレーム１の標準化を図ることができる。
次に、本実施の形態のＱＦＰ６の製造方法について説明する。
なお、ＱＦＰ６の製造方法に用いられるリードフレーム１として、図３に示す１つのパッケージ領域１ｈが単列に複数連なった図２２に示すリードフレーム１を用いて製造を行う場合を説明する。
ただし、リードフレーム１としては、１つのパッケージ領域１ｈが複数行×複数列にマトリクス配置で設けられたマトリクスフレームを用いてもよい。
まず、半導体チップ２の裏面２ｂよりその外形サイズが小さな十字形タブである図４に示すクロスタブ１ｇと、先端付近のワイヤ接合部１ｊに銀めっき層１ａが形成された複数のインナリード１ｂと、それぞれのインナリード１ｂと繋がるとともに少なくとも被実装面１ｌに鉛フリー金属層１ｍが形成された複数のアウタリード１ｃとを有したリードフレーム１を準備する。
なお、ここでは、リードフレーム１の各パッケージ領域１ｈにおいて、図５に示すように、予め各インナリード１ｂのワイヤ接合部１ｊに銀めっき層１ａ（図５における斜線部）が形成され、かつ各アウタリード１ｃに対応する領域の被実装面１ｌを含む表面に鉛フリー金属層１ｍ（図５における斜線部）が形成されている場合を説明するが、ただし、鉛フリー金属層１ｍについては、予め組み立て開始時には形成されていなくてもよく、その場合は、モールド後、モールド部３から突出する各アウタリード１ｃに鉛フリー金属層１ｍを形成し、その後、切断成形を行う組み立て順となる。
また、それぞれのパッケージ領域１ｈには、クロスタブ１ｇを支持する吊りリード１ｎと、クロスタブ１ｇの周囲４方向に対して複数のインナリード１ｂと、それぞれに連なって一体に形成された外部端子であるアウタリード１ｃと、モールド時のモールド樹脂（図１５に示すレジン１０）の流出を阻止するダムバー１ｉとが配置され、各アウタリード１ｃは、各パッケージ領域１ｈを区画している枠部１ｆによって支持されている。
さらに、この枠部１ｆには、ダイボンディング時やワイヤボンディング時にリードフレーム１を搬送する際のガイド用長孔１ｄおよび位置決め孔１ｅが形成されている。
なお、図３において４本の吊りリード１ｎのうち、左下の吊りリード１ｎに対応した箇所が、モールド時の樹脂注入口箇所１ｔとなる。
続いて、ダイボンド材として銀ペースト８などの樹脂ペーストを用いる際には、各クロスタブ１ｇのチップ支持面１ｐにポッティングなどによって銀ペースト８を適量塗布する。
ただし、ダイボンド材として前記樹脂ペーストを用いずに、図６〜図８または図１１に示す両面接着テープ５や図１２に示す片面接着テープ７などの接着テープを用いる際には、予め組み立て開始時に、リードフレーム１の各パッケージ領域１ｈのクロスタブ１ｇのチップ支持面１ｐに前記接着テープを貼り付けておいてもよく、あるいは、ダイボンディング工程の最初に前記接着テープを貼り付けてもよい。
その後、各パッケージ領域１ｈにおいて、図２３に示すように、コレット１２を用いてダイボンド材（銀ペースト８）を介してクロスタブ１ｇに半導体チップ２を搭載するダイボンディング（ペレットボンディングもしくはチップマウントともいう）を行う。
すなわち、半導体チップ２の裏面２ｂとクロスタブ１ｇのチップ支持面１ｐとを、樹脂ペーストや接着テープまたはその両者からなるダイボンド材を介して接合する。
その際、図２３に示すように、まず、ダイボンダのステージ１１上にリードフレーム１のクロスタブ１ｇを配置し、その後、コレット１２によって半導体チップ２を吸着保持して半導体チップ２を移動する。
続いて、コレット１２によって半導体チップ２を下降させてクロスタブ１ｇ上に半導体チップ２を配置し、コレット１２から半導体チップ２に僅かな荷重を付与するとともにステージ１１からクロスタブ１ｇを介して半導体チップ２に熱を加えることにより、図９および図１０に示すように、銀ペースト８などのダイボンド材を介して半導体チップ２を固定する。
その後、図２に示すように、半導体チップ２のパッド２ａとこれに対応するインナリード１ｂとをワイヤボンディングによって接続する。
つまり、金線などのボンディング用のワイヤ４を用いてワイヤボンディングを行い、これにより、半導体チップ２のパッド２ａとこれに対応するインナリード１ｂのワイヤ接合部１ｊとをワイヤ４によって接続する。
その際、図２４に示すように、ワイヤボンダのステージ１３上に半導体チップ２を載置し、まず、１ｓｔボンディングとしてキャピラリ１４によって半導体チップ２側のワイヤ４との接続を行い、その後、２ｎｄボンディングとしてワイヤ４とインナリード１ｂのワイヤ接合部１ｊとの接続を行う。
この動作を、図１３に示すように、半導体チップ２の主面２ｃ上の図２４に示す各パッド２ａに対して順次行う。
なお、各インナリード１ｂのワイヤ接合部１ｊには、図２および図５に示すような銀めっき層１ａが形成されているため、金線のワイヤ４と銀めっき層１ａとが接続し、ワイヤ４とインナリード１ｂとの接続強度を高めることができる。
また、図１４に示すように、シュリンク化が行われた小形の半導体チップ２を用いた場合でも、ワイヤ長は長くなるもののワイヤボンディングを行うことが可能である。
ワイヤボンディング終了後、モールド方法によって半導体チップ２とクロスタブ１ｇとワイヤ４と各インナリード１ｂとを樹脂封止して、図１６に示すように、モールド部３を形成する。
なお、前記モールドに用いるモールド樹脂（図１５に示すレジン１０）は、例えば、エポキシ系の熱硬化性樹脂などである。
その際、図２に示すように、被実装面１ｌに鉛フリー金属層１ｍが形成された複数のアウタリード１ｃがモールド部３から突出するように、図１５に示すモールド金型１８のキャビティ１８ａ上にリードフレーム１の半導体チップ２とワイヤ４とを配置し、その後、型締めを行ってキャビティ１８ａ内にレジン１０を注入して樹脂モールドを行う。
なお、本実施の形態では、モールド部３の平面サイズが２８ｍｍ×２８ｍｍ以下のＬＱＦＰまたはＴＱＦＰか、もしくはモールド部３の平面サイズが２８ｍｍ×２８ｍｍ以下で、かつ厚さが１.4ｍｍ以下のＱＦＰ６を組み立てる。
これは、モールド部３を形成するモールド金型１８のキャビティ１８ａの大きさ（平面方向の大きさと深さ）によって決定されるものであり、それぞれの大きさに応じてモールド部３が形成されるように、キャビティ１８ａの形状や深さを設定する。
さらに、モールド部３の平面サイズが２０ｍｍ×２０ｍｍ以下で、かつ厚さが３ｍｍ以下に形成されたＱＦＰ６であってもよく、あるいは、モールド部３の平面サイズが２０ｍｍ×２０ｍｍ以下に形成されたＬＱＦＰまたはＴＱＦＰであってもよいため、これらのモールド部３の大きさに応じたキャビティ１８ａを有するモールド金型１８をそれぞれ用いてモールドを行う。
なお、図３に示すリードフレーム１の各パッケージ領域１ｈにおいて、図１６に示すように、モールド部３はダムバー１ｉの内側領域に形成される。
樹脂封止終了後、モールド部３から突出した複数のアウタリード１ｃをリードフレーム１の枠部１ｆから切断成形金型などを用いた切断によって分離する。
その際、図２５に示すように、前記切断成形金型のダイ１６とパンチ１５とによって、アウタリード１ｃの曲げ成形と切断（枠部１ｆからの分離）とを行って、アウタリード１ｃをガルウィング状に曲げ成形する。
これにより、図１７に示すＱＦＰ６（半導体装置）を製造できるとともに、このＱＦＰ６では、少なくともアウタリード１ｃの被実装面１ｌ（ここでは表面全体）に鉛フリー金属層１ｍが形成されている。
なお、組み立て開始時に、各アウタリード１ｃに対応する領域の被実装面１ｌを含む表面に鉛フリー金属層１ｍが形成されていないリードフレーム１を用いて組み立てを行う場合には、モールド後、モールド部３から突出する各アウタリード１ｃに鉛フリー金属層１ｍを形成し、その後、切断成形を行って図１８に示す形状とする。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、吊りリード１ｎによって支持されたチップ搭載部が、半導体チップ２の裏面２ｂより外形サイズが小さなクロスタブ１ｇの場合を説明したが、前記チップ搭載部は、半導体チップ２の裏面２ｂよりその外形サイズが小さければよく、このようなチップ搭載部を図２６〜図２９に変形例として示すとともに、これらを小タブ１ｑと呼ぶ。
まず、図２６に示す小タブ１ｑは、小形の円形のものである。
すなわち、チップ支持面１ｐが小形の円形となっている。
さらに、図２７に示す小タブ１ｑは、小形の四角形のものである。
また、図２８に示す小タブ１ｑは、図２６に示す小形の円形の小タブ１ｑと図３に示すクロスタブ１ｇとを組み合わせた形状のものである。
さらに、図２９に示す小タブ１ｑは、吊りリード１ｎにおける円形の小タブ１ｑの外側に補助支持部１ｒを設けたものであり、これによって種々の大きさの半導体チップ２を安定して搭載することができる。
なお、図２６〜図２９に示す変形例の小タブ１ｑを有したリードフレーム１を用いて組み立てられたＱＦＰ６の一例を図３０および図３１に示す。
小タブ１ｑが組み込まれた図３０および図３１に示すＱＦＰ６においても前記実施の形態のクロスタブ１ｇを有したＱＦＰ６と同様の効果を得ることができる。
さらに、小タブ１ｑは、クロスタブ１ｇの場合と同じく、ＬＱＦＰやＴＱＦＰについても適用可能である。
また、前記実施の形態では、半導体装置がＱＦＰ６、ＬＱＦＰまたはＴＱＦＰの場合について説明したが、前記半導体装置は、図３２（ａ),（ｂ）の他の実施の形態に示すようなＱＦＮ１７であってもよい。
すなわち、ＱＦＮ１７は、半導体チップ２より小さな外形の小タブ１ｑ（クロスタブ１ｇでもよい）と、ワイヤ接合部１ｊに銀めっき層１ａが形成された複数のインナリード部１ｓと、モールド部３の裏面（実装側の面）３ａの周縁部に露出して配置され、かつ被実装面１ｌに鉛フリー金属層１ｍが形成された複数のアウタリード部１ｋとを有するものである。
このようなＱＦＮ１７の場合であっても、前記実施の形態で取り上げたＱＦＰ６と同様の効果を得ることができる。
本発明は、小タブ構造の半導体装置の製造技術に好適である。
本発明の実施の形態の半導体装置の一例であるＱＦＰの構造を示す平面図である。 図１に示すＱＦＰの構造を示す断面図である。 図１に示すＱＦＰの組み立てに用いられるリードフレームの構造の一例を示す部分平面図である。 図３に示すリードフレームのチップ搭載部であるクロスタブの構造を示す部分拡大平面図である。 図３に示すリードフレームに銀めっき層と外装めっき層を形成した構造の一例を示す部分平面図である。 図４に示すクロスタブに両面接着テープを貼り付けた際の構造の一例を示す部分拡大平面図である。 図６に示す両面接着テープに対する変形例の両面接着テープを貼り付けた際の構造を示す部分拡大平面図である。 図６に示す両面接着テープに対する変形例の両面接着テープを貼り付けた際の構造を示す部分拡大平面図である。 図１に示すＱＦＰの組み立てにおけるダイボンディング後の構造を示す部分平面図である。 図９に示すＡ−Ａ線に沿う断面の構造を示す部分拡大断面図である。 図１０に示すダイボンディング状態に対する変形例の両面接着テープを用いたダイボンディング状態の構造を示す部分拡大断面図である。 図１０に示すダイボンディング状態に対する変形例の樹脂ペーストと片面接着テープを用いたダイボンディング状態の構造を示す部分拡大断面図である。 図１に示すＱＦＰの組み立てにおけるワイヤボンディング後の構造を示す部分平面図である。 図１３に示すリードフレームに対して小形の半導体チップを用いた組み立てにおけるワイヤボンディング後の構造を示す部分平面図である。 図１に示すＱＦＰの組み立てにおける樹脂モールド時の構造の一例を示す部分断面図である。 図１に示すＱＦＰの組み立てにおける樹脂モールド後の構造の一例を示す部分平面図である。 図１に示すＱＦＰの組み立てにおける切断成形後の構造の一例を示す側面図である。 ＱＦＰのアウタリードの外装めっきを樹脂モールド後に行った場合の構造の一例を示す部分拡大断面図である。 本発明の実施の形態における各半導体装置とレジン厚さの関係を示す関係図である。 本発明の実施の形態の半導体装置の技術思想を示す比較図である。 本発明の実施の形態の半導体装置におけるモールド部の大きさと厚さに対するワイヤ亀裂検査の結果を示す検査結果図である。 図１に示すＱＦＰの組み立てに用いられる多連のリードフレームの構造の一例を示す部分平面図である。 図１に示すＱＦＰの組み立てにおけるダイボンディング時の構造の一例を示す部分断面図である。 図１に示すＱＦＰの組み立てにおけるワイヤボンディング時の構造の一例を示す部分断面図である。 図１に示すＱＦＰの組み立てにおける切断成形時の構造の一例を示す部分断面図である。 図３に示すリードフレームに対する変形例のリードフレームのタブの構造を示す部分平面図である。 図３に示すリードフレームに対する変形例のリードフレームのタブの構造を示す部分平面図である。 図３に示すリードフレームに対する変形例のリードフレームのタブの構造を示す部分平面図である。 図３に示すリードフレームに対する変形例のリードフレームのタブの構造を示す部分平面図である。 図２６に示す変形例のリードフレームを用いて組み立てられるＱＦＰの構造を示す平面図である。 図３０に示すＱＦＰの構造を示す断面図である。 （ａ),（ｂ）は本発明の他の実施の形態の半導体装置であるＱＦＮの構造を示す図であり、（ａ）は断面図、（ｂ）は底面図である。
符号の説明
１ リードフレーム
１ａ 銀めっき層
１ｂ インナリード
１ｃ アウタリード
１ｄ ガイド用長孔
１ｅ 位置決め孔
１ｆ 枠部
１ｇ クロスタブ（十字形タブ）
１ｈ パッケージ領域
１ｉ ダムバー
１ｊ ワイヤ接合部
１ｋ アウタリード部
１ｌ 被実装面
１ｍ 鉛フリー金属層
１ｎ 吊りリード
１ｐ チップ支持面
１ｑ 小タブ（チップ搭載部）
１ｒ 補助支持部
１ｓ インナリード部
１ｔ 樹脂注入口箇所
２ 半導体チップ
２ａ パッド（表面電極）
２ｂ 裏面（反対側の面）
２ｃ 主面
３ モールド部
３ａ 裏面（実装側の面）
４ ワイヤ
５ 両面接着テープ（接着テープ）
５ａ テープ基材
５ｂ 接着層
６ ＱＦＰ（半導体装置）
７ 片面接着テープ（接着テープ）
８ 銀ペースト（樹脂ペースト）
１０ レジン
１１ ステージ
１２ コレット
１３ ステージ
１４ キャピラリ
１５ パンチ
１６ ダイ
１７ ＱＦＮ（半導体装置）
１８ モールド金型
１８ａ キャビティ

Claims (5)

  1. （ａ）タブと、前記タブの周囲に形成された複数のリードと、前記複数のリードのそれ
    ぞれの第１部分に形成されたＡｇめっき層とを有するリードフレームを準備する工程と、
    （ｂ）前記タブの主面上に半導体チップの裏面を搭載する工程と、
    （ｃ）前記複数のワイヤそれぞれの一端部が前記Ａｇめっき層と、前記複数のワイヤそれぞれの他端部が半導体チップの複数の電極とそれぞれ接触するように、前記半導体チップの複数の電極と前記複数のリードとをそれぞれ複数のワイヤを介して電気的に接続する工程と、
    （ｄ）前記タブ、前記第１部分と、前記半導体チップ、及び前記ワイヤを封止するモールド部を形成する工程と、
    （ｅ）前記（ｃ）及び（ｄ）工程の後、前記モールド部から突出する前記複数のリードのそれぞれにおける第２部分に鉛フリー金属層を形成する工程とを有し、
    前記タブの面積は前記半導体チップの面積よりも小さく、
    前記モールド部の一部が前記タブから露出する前記半導体チップの前記裏面と接触していることを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、前記（ｃ）工程では、前記半導体チップが搭載された前記リードフレームはボンディングステージ上に配置し、前記複数のリードの前記第１部分を前記ボンディングステージの表面に接触させていることを特徴とする半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、前記（ｃ）工程では、前記タブは前記ボンディングステージに形成された溝の中に配置されていることを特徴とする半導体装置の製造方法。
  4. 請求項３記載の半導体装置の製造方法において、前記鉛フリー金属層の融点が錫−鉛共晶半田の融点よりも高いことを特徴とする半導体装置の製造方法。
  5. 請求項４記載の半導体装置の製造方法において、前記（ｂ）工程では、前記半導体チップは接着テープを介して前記タブに固定していることを特徴とする半導体装置の製造方法。
JP2005107079A 2005-04-04 2005-04-04 半導体装置の製造方法 Pending JP2005203815A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005107079A JP2005203815A (ja) 2005-04-04 2005-04-04 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005107079A JP2005203815A (ja) 2005-04-04 2005-04-04 半導体装置の製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2001105886A Division JP2002299540A (ja) 2001-04-04 2001-04-04 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2005203815A true JP2005203815A (ja) 2005-07-28

Family

ID=34824945

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005107079A Pending JP2005203815A (ja) 2005-04-04 2005-04-04 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP2005203815A (ja)

Similar Documents

Publication Publication Date Title
US7368328B2 (en) Semiconductor device having post-mold nickel/palladium/gold plated leads
US7541667B2 (en) Semiconductor device and method of manufacturing the same
US8569082B2 (en) Semiconductor package with a mold material encapsulating a chip and a portion of a lead frame
US8138026B2 (en) Low cost lead-free preplated leadframe having improved adhesion and solderability
KR101286874B1 (ko) 반도체 장치 및 그 제조 방법
JP2006303371A (ja) 半導体装置の製造方法
JP2008098478A (ja) 半導体装置及びその製造方法
JP5634149B2 (ja) 半導体装置
KR20120112080A (ko) 리드 프레임 및 반도체 장치
JP2012138476A (ja) 半導体装置の製造方法
JP2015176907A (ja) 半導体装置
JP3470111B2 (ja) 樹脂封止型半導体装置の製造方法
US20210265214A1 (en) Methods and apparatus for an improved integrated circuit package
US9847283B1 (en) Semiconductor device with wettable corner leads
US20220208660A1 (en) Electronic package with surface contact wire extensions
JP2005203815A (ja) 半導体装置の製造方法
JP2005286355A (ja) 半導体装置
US11227820B2 (en) Through hole side wettable flank
JP4153813B2 (ja) 半導体装置及びその製造方法
JP2005135938A (ja) 半導体装置およびその製造方法
KR101680719B1 (ko) 리드프레임
JP4311294B2 (ja) 電子装置およびその製造方法
JP2018121083A (ja) 半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070529

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070605

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070806

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090414

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090811