KR20020033019A - 플라스마 디스플레이 패널의 구동방법 및 구동회로 - Google Patents

플라스마 디스플레이 패널의 구동방법 및 구동회로 Download PDF

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Abstract

방전의 개시에 수반되는 전압증가율의 변화의 정도를 저감하여 리셋기간의 단축을 도모하는 동시에, 리셋기간에 있어서의 과대한 방전을 방지한다.
한 쌍의 표시전극(X, Y) 사이의 방전으로 발광하는 복수의 셀로 되는 플라스마 디스플레이 패널(1)에 의한 표시에 있어서, 모든 셀의 전하를 균등화하는 리셋기간 중, 정전류회로(93 )로부터 셀에 전류를 공급하여 표시전극 쌍에 점증전압을 인가하는 바이어스기간에 있어서, 셀과 병렬로 용량소자(C3)를 접속하여, 정전류회로(93)의 출력전류(Ic)를 용량소자(C3)와 셀에 분배공급한다.

Description

플라스마 디스플레이 패널의 구동방법 및 구동회로{DRIVING METHOD AND DRIVING CIRCUIT OF PLASMA DISPLAY PANEL}
본 발명은 플라스마 디스플레이 패널(PDP)의 구동방법 및 구동회로에 관한 것이다.
PDP에 있어서는 화면의 대형화 및 고해상도화가 진행하고 있다. 화면을 구성하는 셀의 수가 증가됨에 따라서 오방전(誤放電)이 잘 생기게 된다. AC형의 PDP에서는, 표시데이터에 따른 전하분포를 형성하는 어드레싱에 앞서서 모든 셀의 전하의 균등화가 행하여지며, 균등화의 양부(良否)는 어드레싱의 성부에 영향을 준다. 그러므로 될 수 있는 한 짧은 시간에 고정밀도로 균등화할 수 있는 구동방법이 요망되고 있다.
AC형 PDP로는 표시전극을 덮는 유전체층의 메모리기능이 이용된다. 즉 표시데이터에 따라서 셀의 전하량을 제어하는 어드레싱을 하고, 그 후에 표시전극 쌍에 대하여 교번극성(交番極性)의 점등유지전압(Vs)을 인가한다. 점등유지전압(Vs)은 다음식을 충족시킨다.
Vf-Vw<Vs<Vf
Vf : 방전개시전압
Vw : 전극간의 벽전압
점등유지전압(Vs)의 인가에 의해서 벽전하의 존재하는 셀에 있어서만 셀전압(전극에 인가하는 전압에 벽전압이 중첩된 실효전압)이 방전개시전압(Vf)를 넘어서 표시방전이 일어난다. 표시방전에 의해서 발광하는 것을 "점등"이라고 한다. 점등유지전압(Vs)의 인가주기를 짧게 하면, 시각적으로 발광이 연속된다.
PDP의 셀은 2치발광소자이므로, 중간조는 셀마다 1프레임의 방전회수를 계조레벨에 따라서 설정함으로써 재현된다. 컬러표시는 계조표시의 일종이며, 표시색은 3원색의 휘도의 조합에 의해서 결정된다. 계조표시에는 1프레임을 휘도에 웨이팅(weighting)한 복수의 서브프레임으로 구성하고, 서브프레임 단위의 점등의 유무의 조합에 의해서 1프레임의 총방전회수를 설정하는 방법이 사용된다. 또 인터레이스표시의 경우에는, 프레임을 구성하는 복수 필드의 각각이 복수의 서브 필드로 구성되어, 서브필드 단위의 점등제어가 행하여진다. 다만 점등제어의 내용은 프로그래시브 표시의 경우와 같다.
서브프레임에는 어드레싱을 하는 어드레스기간과 휘도의 웨이트(weight)에 따른 회수의 표시방전을 생기게 하는 표시기간(서스테인 기간이라고도 한다)에 더하여, 어드레싱에 앞서서 화면 전체의 대전상태를 균등하게 하는 초기화를 위한 리셋기간(어드레싱 준비기간)을 할당한다. 표시기간의 종료시점에서는, 벽전하가 비교적 많이 잔존하는 셀과 거의 잔존하지 않는 셀이 혼재하므로, 어드레싱의 신뢰성을 높이기 위해 준비처리로서 초기화를 한다.
미국 특허5,745,086호에는, 제1 및 제2램프전압을 셀에 차례로 인가하는 초기화과정이 개시되어 있다. 완만한 구배(句配)램프전압을 인가함으로써, 다음에 설명하는 미소방전의 성질에서 초기화에 있어서의 발광의 광량을 작게 하여 콘트라스트의 저하를 방지하고, 또한 셀 구조의 불균일에 불구하고 벽전압을 임의의 목표치에 설정할 수 있다.
적량의 벽전하가 존재하는 셀에 진폭이 점증하는 램프전압을 인가할 때, 램프전압의 기울기가 완만하면 인가전압의 상승 도중에 미소한 방전이 복수회 일어난다. 또 기울기를 완만하게 하면 방전강도가 작아지는 동시에 방전주기가 짧아져서, 연속적인 방전형태로 이행하게 된다. 이하의 설명에서는 주기적인 방전 및 연속적인 방전을 총칭하여, "미소방전"으로 호칭한다. 미소방전에 있어서는 램프파의 피크전압치만으로 벽전압을 설정할 수 있다. 왜냐하면 미소방전 중에는 방전공간에 가해지는 셀 전압Vc(=벽전압Vw+인가전압Vi)가 램프전압의 상승에 의해서 방전개시임계치(이하 Vt라 함)를 초과하여도, 미소방전이 일어남으로써 셀전압은 항상 Vt 근방에 유지되기 때문이다. 미소방전에 의해서, 램프전압의 상승분과 대략 동등분만큼 벽전압이 내려가는 것이다. 램프전압의 최종치를 Vr, 램프전압이 최종치Vr에 달한 시점의 벽전압을 Vw로 하면, 셀전압Vc는 Vt로 보지되어 있으므로,
Vc=Vr+Vw=Vt
∴ Vw=-(Vr-Vt)
의 관계가 성립된다. Vt는 셀의 전기적특성으로 결정되는 일정치이기 때문에, 램프전압의 최종치Vr의 설정에 의해서, 목적으로 하는 임의의 값에 벽전압을 설정할 수 있다. 상세하게는 셀 간에서 Vt에 미묘한 차이가 있었다고 하여도, 모든 셀에 대하여 각각의 Vt와 Vw와의 상대차를 균등하게 할 수 있다.
미소방전이 생기는 초기화에서는, 제1램프전압의 인가에 의해서 표시전극간에 적량의 벽전하를 형성한다. 그 후 제2램프전압의 인가에 의해서, 표시전극간의 벽전압을 목표치에 접근시킨다. 예를 들면 기입형식의 어드레싱을 위한 초기화에서는, 벽전하를 소실시켜서 벽전압을 0으로 한다. 제1램프전압의 진폭은 제2램프전압으로 반드시 미소방전이 일어나도록 선정된다.
종래에는 램프전압을 인가하는 수단으로서, FET(전계효과트랜지스터)와 저항을 조합한 정전류회로가 사용되고 있었다. 예를 들면 정극성의 램프전압을 인가하는 경우, FET의 드레인을 셀의 표시전극에 접속하고, 소스를 저항을 거쳐서 전원에 접속한다. FET의 게이트를 소정전위에 바이어스하여 FET를 ON상태로 하면, 전원으로부터 표시전극으로 전류가 흐른다. 저항에 의해서 전류가 제한되어, 일정한 전류가 셀에 공급된다. 방전이 생기지 않았을 때의 셀은 전원에 대하여 용량성부하로 되므로 , 일정전류의 공급에 의해서 표시전극간의 인가전압은 대략 일정한 비율로 증가된다.
또 램프전압 대신으로 진폭이 지수함수적으로 점증하는 둔파파형전압을 인가하여 미소방전이 생기도록 할 수 있다. 그러나 둔파파형으로는 후반부의 전압증가율이 너무 작아서, 진폭이 소정치에 달할 때까지의 시간이 길어진다. 인가시간을 짧게 하기 위해서 후반부의 전압증가율을 크게 하면, 전반부의 전압증가율이 과대하게 되어, 미소방전이 아니고 벽전하가 단숨에 변화하는 펄스방전이 생기기 쉽게 된다. 램프전압의 인가에 의하면 둔파파형전압을 인가하는 경우에 비해서 리셋기간을 짧게 할 수 있다.
도16은 종래에 있어서의 구동전압의 추이를 나타낸 도면이다.
미소방전이 생기기 이전에는 정전류회로에서 공급되는 전전류에 의해서 표시전극간 용량이 충전된다. 미소방전이 개시되면 공급전류의 일부가 방전전류로 되어, 표시전극간 용량을 충전하는 전류가 감소된다. 따라서 표시전극간의 인가전압의 증가율, 즉 램프파형의 기울기는 일정하지 않으며 방전의 유무에 의해서 변화된다.
어떤 서브프레임의 어드레싱의 준비로서의 초기화에 있어서, 1개 앞의 서브프레임(이하 " 앞(前) 서브프레임"이라 함)에서 모든 셀이 소등(비점등)인 경우, 램프파형의 기울기는 방전의 개시에 수반되어 △p11에서 그것보다 작은 △p12로 변화된다. 이 경우 초기화의 개시시점에 있어서 셀에는 벽전하가 거의 존재하지 않기 때문에, 인가전압이 최종치Vr에 가까워진 시점에서 방전이 개시된다. 이 때문에 인가전압이 최종치Vr에 달할 때까지의 시간(Tp1)은 비교적 짧다. 이에 대하여 앞 서브프레임에서 모든 셀이 점등이었든 경우에는, 초기화의 개시시점에 있어서 셀에 벽전하가 잔존하고 있으므로, 인가전압이 낮은 단계에서 방전이 개시된다. 이 때문에 인가전압이 최종치Vr에 달할 때까지의 시간(Tp2)는 비교적 길다. 인가전압 펄스의 펄스 폭(인가의 기간) (Tpr)은 시간(Tp2)을 기준으로 설정된다. 종래에는 램프파형의 기울기가 방전에 의해서 크게 변화하기 때문에, 펄스 폭(Tpr)을 짧게 할 수 없어, 초기화의 소요시간이 길다는 문제가 있었다. 어드레싱이나 점등유지에 할당가능한 시간을 길게 하는데에 있어서, 리셋기간을 될 수 있는 한 짧게 하는 것이 바람직하다.
또 앞 서브프레임에서 소수의 셀이 점등이 었든 경우에는, 인가전압이 낮은 단계에서 소수의 셀에서 방전이 시작하여, 램프파형의 기울기가 △p11에서 그것보다 작은 △p13으로 변화한다. 그 후 인가전압이 최종치Vr에 가까워진 시점에서 나머지의 다수의 셀에서 방전이 시작하여, 램프파형의 기울기가 △p13에서 그것보다 작은 △p12'로 변화된다. 이 경우 소수의 셀에서의 방전에 있어서, 과대한 전류가 공급되어서 미소방전이 아닌 펄스방전이 일어나기 쉽다. 많은 셀에서 일제히 방전이 생길 때에는 전류가 분산되는데 대하여, 이 경우에는 전류가 소수의 셀에 집중하기 때문이다. 펄스방전을 방지하기 위해서는 비방전시의램프파형의 기울기△p11을 충분히 작게 하지 않으면 안된다. 그러나 기울기△p11를 작게 함으로써, 펄스 폭(Tpr)이 길어지고 만다.
본 발명의 제1목적은 전압증가율의 변화의 정도를 저감하여, 리셋기간의 단축을 도모하는 것이다. 제2목적은 리셋기간에 있어서의 과대한 방전을 방지하여 초기화의 신뢰성을 높이는 것이다.
도1은 본 발명에 의한 표시장치의 구성도.
도2는 PDP의 셀 구조의 일례를 나타낸 도면.
도3은 프레임분할의 개념도.
도4는 구동 시퀀스의 개요를 나타낸 전압파형도.
도5는 제1실시형태에 의한 리셋회로의 구성도.
도6은 제1실시형태에 의한 구동방법의 제1례를 나타낸 파형도.
도7은 제1실시형태에 의한 구동방법의 제2예를 나타낸 파형도.
도8은 제2실시형태에 의한 리셋회로 및 드라이버 제어회로의 구성도.
도9는 제2실시형태에 의한 구동방법의 일례를 나타낸 파형도.
도10은 부하측정회로의 제1례를 나타낸 도면.
도11은 제1예의 부하측정회로를 갖는 드라이버 제어회로의 동작타이밍을 나타낸 도면.
도12는 부하측정회로의 제2예를 나타낸 도면.
도13은 부하측정회로의 제2예의 동작을 나타낸 도면.
도14는 제2예의 부하측정회로를 갖는 드라이버 제어회로의 동작타이밍을 나타낸 도면.
도15는 드라이버 제어회로의 다른 구성을 나타낸 도면.
도16은 종래에 있어서의 구동전압의 추이를 나타낸 도면.
※ 도면의 주요부분에 대한 부호의 설명 ※
TR 리셋기간
85 정전류회로
PrY 펄스(점증전압)
1 PDP(플라스마 디스플레이 패널)
Tpr 기간(바이어스 기간)
C3 콘덴서(용량소자)
IC 전류(출력전류)
TS 표시기간
SR 측정신호(표시부하의 크기)
85 리셋회로(구동회로)
R1 전류제한저항
Tr1 전계효과 트랜지스터(반도체스위칭 디바이스)
Y 표시전극
Tr3 전계효과 트랜지스터(스위칭 디바이스)
95 보조충전회로
70 드라이버 유닛(구동회로)
71b, 71C 드라이버 제어회로(제어회로)
711 파형메모리
710, 710b 부하측정회로
714 펄스 변조회로
100 표시장치.
본 발명에 있어서는 제1해결수단으로서, 리셋기간 중의 점증전압을 인가하는 바이어스기간에, 셀과 병렬로 용량소자를 접속하고, 정전류회로에서 용량소자와 셀에 전류를 공급한다. 셀에서 방전이 생기면 셀의 전극간용량 및 용량소자에 대한 충전전류가 방전전류분만큼 감소된다. 그 감소분은 셀과 용량소자에 배분되므로, 용량소자를 접속하지 않는 경우에 비해서, 전극간 용량에 대한 충전전류의 감소량은 적어진다. 즉 인가전압의 증가율의 변화의 정도가 작아져서, 인가전압이 최종치에 달할 때까지의 시간이 짧아진다.
또 본 발명에 있어서는 제2해결수단으로서, 리셋기간에 있어서의 정전류회로에서 셀에의 전류의 공급을, 당해 리셋기간의 직전의 표시기간에 있어서의 표시부하에 따른 조건으로 단속시킨다. 전류공급의 단속에 의해서 인가전압파형은 계단파형으로 된다. 표시부하에 따라 단속시킴으로써, 다수의 셀에서 방전이 생길 때의 전압증가율을 될 수 있는 한 크게 하여 초기화의 소요시간의 단축을 도모하고, 또한 소수의 셀에서 방전이 생길 때에는 방전이 과대하게 되는 것을 막을 수 있다.
도1은 본 발명에 의한 표시장치의 구성도이다. 표시장치(100)는 m×n개의 셀로 되는 표시면을 갖은 면방전형의 PDP(1)과, 종횡으로 배열하는 셀을 선택적으로 발광시키기 위한 드라이버유닛(70)으로 구성되어 있고, 벽걸이식 텔레비젼수상기, 컴퓨터 시스템의 모니터 등으로서 이용된다.
PDP(1)에서는 표시방전을 생기게 하기 위한 전극 쌍을 구성하는 표시전극(X, Y)이 평행 배치되고, 이 들 표시전극(X, Y)과 교차되도록 어드레스전극(A)이 배열되어 있다. 표시전극(X, Y)는 화면의 행방향(수평방향)으로 뻗어나고, 어드레스전극은 열방향(수직방향)으로 뻗어나 있다.
드라이버유닛(70)은 드라이버 제어회로(71), 데이터변환회로(72),전원회로(73), X드라이버(81), Y드라이버(84), 및 A드라이버(88)를 갖고 있다. 드라이버유닛(70)에는 TV튜너, 컴퓨터 등의 외부장치로부터 (R, G, B)의 3색의 휘도 레벨을 나타낸 프레임데이터(Df)가 각종의 동기신호와 동시에 입력된다. 프레임데이터(Df)는 데이터변환회로(72) 중 프레임 메모리에 일시적으로 기억된다. 데이터 변환회로(72)는 프레임 데이터(Df)를 계조표시를 위한 서브프레임 데이터(Dsf)로 변환하여 A드라이버(88)에 보낸다. 서브프레임 데이터(Dsf)는 1셀당 1비트의 표시데이터의 집합이며, 그 각 비트의 값은 해당하는 하나의 서브프레임에 있어서의 셀의 발광의 여부, 엄밀하게는 어드레스방전의 여부를 나타낸다. X드라이버(81)는 표시전극(X)에 초기화를 위한 펄스를 인가하는 리셋회로(82), 및 표시전극(X)에 서스테 임펄스를 인가하는 서스테인회로(83)로 이루어진다. Y드라이버(84)는 표시전극(Y)에 초기화를 위한 펄스를 인가하는 리셋회로(85), 어드레싱에 있어서 표시전극(Y)에 스캔 펄스를 인가하는 스캔회로(86), 및 표시전극(Y)에 서스테인 팔스를 인가하는 서스테인회로(87)로 이루어진다. A드라이버(88)는 서브프레임 데이터(Dsf)가 지정하는 어드레스전극(A)에 어드레스 펄스를 인가한다. 또 펄스의 인가와는 전극을 일시적으로 소정 전위에 바이어스하는 것을 의미한다.
드라이버 제어회로(71)는 펄스의 인가 및 서브프레임 데이터(Dsf)의 전송을 제어한다. 전원회로(73)는 도시하지 않은 배선을 통해서 필요개소에 구동전력을 공급한다.
도2는 PDP의 셀 구조의 일례를 나타낸 도면이다.
PDP(1)는 한쌍의 기판구체(기판 상에 셀 구성요소를 설치한 구조체) (10,20)로 된다. 전면측의 유리기판(11)의 내면에, n행 m열의 표시면ES의 각 행에 한 쌍씩 표시전극(X, Y)이 배치되어 있다. 표시전극(X, Y)은 면방전 갭을 형성하는 투명도전막(41)과 그 끝의 가장자리부에 겹쳐진 금속막(42)으로 되고, 유전체층(17) 및 보호막(18)으로 피복되어 있다. 배면측의 유리기판(21)의 내면에 1열에 1개씩 어드레스전극(A)이 배열되어 있고, 이들 어드레스전극(A)은 유전체층(24)으로 피복되어 있다. 유전체층(24)의 위에 방전공간을 열마다 구획하는 격벽(29)이 설치되어 있다. 격벽패턴은 스트라이프 패턴이다. 유전체층(24)의 표면 및 격벽(29)의 측면을 피복하는 컬러표시를 위한 형광체층(28R, 28G, 28B)은 방전가스가 발하는 자외선에 의해서 국부적으로 여기되어서 발광한다. 도면 중의 사체(斜體)문자(R, G, B)는 형광체의 발광색을 나타낸다. 색배열은 각 열의 셀을 동색으로 하는 (R, G, B)의 반복 패턴이다.
이하 표시장치(100)에 있어서의 PDP(1)의 구동방법을 설명하겠다.
도3은 프레임분할의 개념도이다. PDP(1)에 의한 표시로서는 2치의 점등제어에 의해서 컬러재현을 하기 때문에, 입력화상인 시계열의 프레임(F)을 소정 수q의 서브프레임(SF)으로 분할한다. 즉 각 프레임(F)을 q개의 서브프레임(SF)으로 집합으로 바꿔 놓는다. 이 들 서브프레임(SF)에 차례로 20, 21, 22, ···2q-1의 웨이팅을 부여하여 각 서브프레임(SF)의 표시방전의 회수를 설정한다. 서브프레임 단위의 점등/ 비점등의 편성으로 RGB의 각 색마다 N(=1+21+22+…+2q-1)단계의 휘도설정을 할 수 있다. 도면에서는 서브프레임 배열이 웨이트의 순서이지만, 다른 순서라도좋다. 이와 같은 프레임 구성에 맞추어서 프레임 전송주기인 프레임기간(Tf)을 q개의 서브프레임기간(Tsf)으로 분할하고, 각 서브프레임(SF)에 하나의 서브프레임 기간(Tsf)을 할당한다. 또 서브프레임기간(Tsf)을 초기화를 위한 리셋기간(TR), 어드레싱을 위한 어드레스기간(TA), 및 점등을 위한 표시기간(TS)으로 나눈다. 리셋기간(TR) 및 어드레스기간(TA)의 길이는 웨이트에 불구하고 일정한데 대하여, 표시기간(TS)의 길이는 웨이트가 클수록 길다. 따라서 서브프레임기간(Tsf)의 길이도, 해당하는 서브프레임(SF)의 웨이트가 클수록 길다.
도4는 구동 시퀀스의 개요를 나타낸 전압파형도이다. 도면에 있어서 표시전극(X, Y)의 참조부호의 첨자(1, n)는 대응하는 행의 배열순위를 나타내고, 어드레스전극(A)의 참조부호의 첨자(1, m)는 대응하는 열의 배열순위를 나타낸다. 또 도시의 파형은 일례이고, 진폭·극성·타이밍을 여러가지로 변경할 수 있다.
리셋기간(TR)·어드레스기간(TA)·표시기간(TS)의 순서는 q개의 서브프레임(SF)에 있어서 공통이고, 구동 시퀀스는 서브프레임마다 반복된다. 각 서브프레임(SF)의 리셋기간(TR) 에 있어서는 모든 표시전극(X)에 대하여 부극성의 펄스(Prx1)와 정극성의 펄스(Prx2)를 차례로 인가하고, 모든 표시전극(Y)에 대하여 정극성의 펄스(Pry1)와 부극성의 펄스(Pry2)를 차례로 인가한다. 펄스(Prx1, Prx2, Pry1, Pry2)는 미소방전이 생기는 변화율로 진폭이 점증하는 램프파형 펄스이다. 최초에 인가되는 펄스(Prx1, Pry1)는 앞(前) 서브프레임에서의 점등/ 비점등에 불구하고, 모든 셀에 동일극성의 적당한 벽전압이 생기도록 하기 위해서 인가된다. 적당한 벽전하가 존재하는 셀에 펄스(Prx2, Pry2)를 인가함으로써, 펄스(Prx2,Pry2)의 값에 따라서 벽전압을 방전개시전압과 펄스진폭과의 차이에 상당하는 값으로 조정할 수 있다. 본 예에 있어서의 초기화(전하의 균등화)는, 모든 셀의 벽전하를 일정량(0 또는 다른 소정량)으로 하고, 벽전압을 일정치로 하는 것이다. 또 표시전극(X, Y)의 한 쪽에만 펄스를 인가하여 초기화를 할 수 있으나, 도시와 같이 표시전극(X, Y)의 쌍방에 서로 반대극성의 펄스를 인가함으로써, 드라이버회로 소자의 저내압화를 도모할 수 있다. 셀에 가해지는 구동전압은 표시전극(X, Y)에 인가되는 펄스의 진폭을 가산한 합성전압이다.
어드레스기간(TA)에 있어서는, 점등하여야 할 셀에만 점등유지에 필요한 벽전하를 형성한다. 모든 표시전극(X) 및 모든 표시전극(Y)을 소정 전위에 바이어스한 상태에서, 행선택기간(1행분의 스캔시간)마다 선택행에 대응한 하나의 표시전극(Y)에 부극성의 스캔 펄스(Py)를 인가한다. 이 행선택과 동시에 어드레스방전을 생기게 할 선택 셀에 대응한 어드레스 전극(A)에만 어드레스 펄스(Pa)를 인가한다. 즉 선택행의 m열분의 서브프레임 데이터(Dsf)에 의해서 어드레스 전극(A1∼Am)의 전위를 2치제어한다. 선택 셀로는 표시전극(Y)과 어드레스전극(A) 사이의 방전이 생기고, 그것이 트리거로 되어 표시전극간의 면방전이 생긴다. 이들 일련의 방전이 어드레스방전이다.
서스테스테인기간(TS)에 있어서는, 최초에 모든 표시전극(Y)에 대하여 소정 극성(예시에서는 정극성)의 서스테인 펄스(Ps)를 인가한다. 그 후 표시전극(X)과 표시전극(Y)에 대하여 교호로 서스테인 펄스(Ps)를 인가한다. 서스테인 펄스(Ps)의진폭은 유지전압(Vs)이다. 서스테인 펄스(Ps)의 인가에 의해서, 소정의 벽전하가 잔존하는 셀에서 면방전이 생긴다. 서스테인 펄스(Ps)의 인가회수는 상술한 바와 같이 서브프레임의 웨이트에 대응한다. 또 서스테인기간(TS)에 걸쳐서 불필요한 방전을 방지하기 위해서 어드레스 전극(A)을 서스테인 펄스(Ps)와 동극성으로 바이어스한다.
이상의 구동 시퀀스 중, 본 발명에 깊게 관계되는 것은 리셋기간(TR)에서의 최초의 펄스인가이다. 이하에서는 펄스(Pry1)의 인가수단인 Y드라이버(84)의 리셋회로(85)의 구성 및 동작을 설명하겠다. 펄스(Prx1)의 인가수단인 X드라이버(81)의 리셋회로(82)의 구성은, 극성의 차이가 있으나 기본적으로는 리셋회로(85)와 같다.
〔1실시형태〕
도5는 제1실시형태에 의한 리셋회로의 구성도이다.
리셋회로(85)는 정극성램프파형 펄스를 인가하기 위한 정전류회로(93), 표시전극(Y)과 접지라인과의 도통을 제어하기 위한 n채널의 전계효과 트랜지스터(FET)(Tr2), 본 발명에 특유한 보조충전회로(95), 및 부극성램프파형 펄스를 인가하기 위한 전류싱크회로를 갖고 있다. 정전류회로(93)는 전위V1의 전원(바이어스 전위라인) (92), 표시전극(Y)이 접속되는 출력단자(90)와 전원(92) 사이의 도전로를 개폐하는 p채널의 전계효과 트랜지스터(Tr1), 전원(92)과 전계효과 트랜지스터(Tr1)의 소스 사이에 삽입된 전류제한저항(R1), 전원(92)과 전계효과 트랜지스터(Tr1)의 게이트를 접속하는 바이어스저항(R2), 바이어스저항(R2)에 병렬접속된 다이오드(D4), 및 전계효과 트랜지스터(Tr1)의 드레인과 출력단자(90) 사이에삽입된 다이오드(D1)로 이루어진다. 또 보조충전회로(95)는, 일단이 접지라인에 접속된 콘덴서(C3)와, 콘덴서(C3)의 다른 단부와 출력단자(90)의 도통을 제어하기 위한 n채널의 전계효과 트랜지스터(Tr3)로 된다. 리셋회로(85)에서는, 전계효과 트랜지스터(이하 트랜지스터로 생략한다)(Tr1, Tr2, Tr3)를 제어하기 위한 게이트드라이버(DR1, DR2, DR3)가 설치되어 있고, 이 들 게이트드라이버(DR1, DR2, DR3) 및 전류싱크회로에 대하여 드라이버 제어회로(71) 로부터 게이트신호(S1, S2, S3, S4)가 입력된다. 또 출력단자(90)에는 스캔회로(86) 및 서스테인회로(87)도 접속되므로, 출력단자(90)와 트랜지스터 (Trl, Tr2)의 각각 사이에 역류방지용의 다이오드(D1, D2)가 설치되어 있다.
도6은 제1실시형태에 의한 구동방법의 제1예를 나타낸 파형도이다. 도6 및 도5를 참조하여 펄스(Pry1)의 인가에 의한 회로동작을 설명하겠다. 여기서는 출력단자(90)에 표시전극(Y)를 거쳐서 부하용량Cxy가 접속되어 있는 것으로 한다. 부하용량Cxy는 구동의 대상으로 되는 셀 집합(즉 PDP(1))의 표시전극간 용량의 총화이다.
우선 기본동작을 설명하겠다. 게이트드 라이버(DR1)는 게이트신호(S1)를 정형(整形)한 진폭(Ve)의 펄스를 출력한다. 이 출력은 커플링 콘덴서를 거쳐서 트랜지스터(Tr1)의 게이트에 전해진다. 트랜지스터(Tr1)의 게이트에는 전위(V1)를 펄스 베이스로 하는 진폭(Ve)의 제어펄스가 가해지고, 게이트전위는 V1-Ve로 된다. 진폭(Ve)는 트랜지스터(Tr1)의 게이트·소스간의 임계치Vth보다 큰 값(Ve>Vth)에 설정되어 있기 때문에, 트랜지스터(Tr1)는 ON상태로 된다. 트랜지스터(Tr1)의 ON에의해서 전원(92)으로부터 부하용량Cxy를 향해서 전류Ic가 흐르고 있는 상태에 있어서, 전류제한저항(R1)으로 전압강하가 발생하고, 트랜지스터(Tr1)의 소스 전위는 V1-Ve+Vth(=게이트전위+Vth)로 된다. 트랜지스터(Tr1)가 ON상태인 때, 전원(92)과 게이트와의 전압Vg는 고정이다. 이 상태에서는 전류제한저항(R1)의 단자간 전압의 증감에 따라서 게이트·소스간의 전압이 변화하고, 전류Ic는 일정치〔(Ve-Vth)/R1의 저항치〕에 보지된다. 따라서 표시전극(Y)의 전위는 소정의 기울기로 상승한다. 이 기울기는 전류제한저항(R1)의 저항치 및 전압Ve에 의해서 결정되고, dV/dt= [(Ve-Vth)/R1의 저항치] /(Cxy의 용량치)로 된다. 트랜지스터(Tr1)를 OFF로 하고, 트랜지스터(Tr2)를 ON으로 한 시점에서 부하용량Cxy의 전하는 다이오드(D2) 및 트랜지스터(Tr2)를 거쳐서 접지 라인에 방출되고, 출력전압은 0V(접지전위)로 복귀된다. 이와 같이 트랜지스터(Tr1)를 1회 ON함으로써, 표시전극 쌍에 대하여 램프파형 전압을 인가할 수 있다.
다음에 본 발명에 특유한 동작을 설명하겠다. 도6의 예에서는 트랜지스터(Tr1)를 ON으로 유지하는 기간(Tpr)의 전체에 걸쳐서 보조충전회로(95)의 트랜지스터(Tr3)를 ON으로 하고, 콘덴서(C3)를 출력단자(90)에 접속한다. 이에 의해서 전류Ic는 부하용량Cxy와 콘덴서(C3)에 배분되고, 부하용량Cxy는 전류Ic의 일부에 의해서 충전된다. 충전 도중의 셀에 있어서 방전이 생기면, 부하용량CxY 및 콘덴서(C3)에 대한 충전전류가 방전전류의 분만큼 감소된다. 그 감소분은 부하용량Cxy와 콘덴서(C3)에 배분되므로, 콘덴서(C3)를 접속하지 않는 경우에 비해서, 부하용량Cxy에 대한 충전전류의 감소량은 적어진다. 즉 인가전압의 증가율의변화의 정도가 작아진다. 따라서 예를 들면 방전이 일어나기 이전의 램프의 기울기가 종래와 똑 같아지도록 전류Ic의 크기를 설정하면, 도중에 절선으로 나타낸 종래례에 비해서 방전개시 후의 기울기가 커지므로, 인가전압이 최종치에 달할 때까지의 시간이 종래보다 짧아진다.
도7은 제1실시형태에 의한 구동방법의 제2예를 나타낸 파형도이다.
도7의 예에서는 트랜지스터(Tr1)를 ON에 유지하는 기간(Tpr)에 단속적으로 콘덴서(C3)를 출력단자(90)에 접속한다. 예를 들면 앞 서브프레임에서 점등한 셀에서 방전이 시작되는 시기, 및 앞 서브프레임에서 점등하지 않는 셀에서 방전이 시작되는 시기만, 콘덴서(C3)를 출력단자(90)에 접속한다. 즉 방전개시시점의 파형의 기울기를 다른 시기보다 작게 하여 과대한 방전을 방지한다. 제2예에 있어서도 도7b와 같이 방전이 일어나기 이전의 램프파의 기울기가 종래와 똑 같아지도록 전류Ic의 크기를 설정하면, 인가전압이 최종치에 달할 때까지의 시간은 종래부다도 짧아진다.
〔2실시형태〕
앞 서브프레임에 있어서 점등한 셀과 점등하지 않은 셀은 방전이 시작하는 인가전압치가 다르지만, 그 인가전압치의 대략 그 범위는 결정되어 있다. 또 점등한 셀과 점등하지 않는 셀과의 비율, 즉 앞 서브프레임의 표시부하를 알면, 어떤 시점에서 어느 정도의 방전전류가 흐르는지를 알 수 있다. 제2실시형태의 구동방법은 표시부하의 측정결과에 따라서 램프파형을 최적화하는 것이다.
도8은 제2실시형태에 의한 리셋회로 및 드라이버제어회로의 구성도이다.
도8의 리셋회로(85b)는, 상술한 도5의 리셋회로(85)로부터 보조충전회로(95)를 제외한 회로에 상당하다. 드라이버 제어회로(71b)는 앞 서브프레임의 표시부하(점등셀의 비율)를 측정하는 부하측정회로(710), 복수종의 게이트 신호파형을 기억하는 파형메모리(711), 게이트신호파형이 판독을 제어하는 메모리 콘트롤러(712), 및 부하측정회로(710)로부터의 측정신호(SR)에 의해서 표시부하의 대소판별을 하는 판정회로(713)를 갖고 있다. 판정회로(713)의 출력에 따라서 하나의 게이트신호파형이 선택되고, 선택된 게이트신호파형을 적용한 게이트신호(S1)에 의해서 트랜지스터(Tr1)의 ON/OFF제어가 행하여진다.
도9는 제2실시형태에 의한 구동방법의 일례를 나타낸 파형도이다.
트랜지스터(Tr1)의 ON/OFF를 반복하면, 인가전압의 파형은 계단상으로 된다. ON/OFF의 타이밍설정으로 계단의 스텝 높이 및 폭을 자유롭게 제어할 수 있다. 예를 들면 표시부하가 작은 경우에는, 도9a와 같이 게이트신호(S1)의 펄스밀도(기간(Tpr)에서의 ON시간의 비율)를 작게 함으로써, 램프파의 기울기가 너무 커지는 것을 방지한다. 표시부하가 클 경우에는 도9b와 같이 게이트신호(S1)의 펄스 밀도를 기간(Tpr)의 비교적 빠른 시기부터 늘려서, 방전이 계속되는 기간에 전압의 상승이 너무 느려지는 것을 막는다. 도9의 예에서는 게이트신호파형이 2종류이지만, 파형메모리(711)에 기억하는 게이트신호파형의 종류를 더 늘리면 표시부하의 변화에 대하여, 섬세하게 트랜지스터(Tr1)를 제어할 수 있어, 표시부하에 영향을 주지 않는 신뢰성이 높은 초기화를 실현할 수 있다.
또 미소방전에 의한 전하제어에 있어서는, 진폭이 연속적으로 증대하는 램프파형전압보다 단계적으로 증대되는 계단파형전압이 바람직하다. 연속적인 램프파형 전압으로는 미소방전을 반복함에 따라서 방전강도가 증대하기 때문이다. 이 원인은 공간전하의 축적에 의한 프라이밍효과로 생각된다. 방전강도의 증대에 의해서 셀 전압의 변동폭이 확대되므로, 인가종료시점의 벽전압에 오차가 생길 우레가 있다. 또 불필요한 발광이 생기는 등의 문제도 있다. 이에 대하여 계단파형전압으로는 파형의 선정에 의해서 미소방전의 강도를 일정화할 수 있다.
도10은 부하측정회로의 제1예를 나타낸 도면, 도11은 제1예의 부하측정회로를 갖는 드라이버 제어회로의 동작타이밍을 나타낸 도면이다.
도10에 있어서의 부하측정회로(710)는 비트카운터로 되고, 데이터변환회로(72)로부터 출력되는 서브프레임 데이터(Dsf)를 입력하여 점등 셀수를 카운트한다. 판정회로(713)는 측정신호(SR)가 나타낸 점등 셀수와 미리 설정된 임계치를 비교함으로써, 표시부하의 대소를 판정한다. 제1례의 구성을 채용하면, 표시부하를 정확히 측정할 수 있다.
도11과 같이 드라이버 제어회로(71b)는 j번째의 서브프레임의 리셋기간(TR)에 있어서의 게이트제어의 준비로서, 하나 앞의 (j-1)번째의 서브프레임의 어드레스기간(TA)에 점등 셀수를 카운트하고, 마찬가지로 (j-1)번째의 서브프레임의 표시기간(TS)에 표시부하를 판정하여 게이트제어에 적용하는 게이트신호파형을 선택한다.
도12는 부하측정회로의 제2예를 나타낸 도면, 도13은 부하측정회로의 제2예의 동작을 나타낸 도면, 도14는 제2예의 부하측정회로를 갖는 드라이버 제어회로의동작타이밍을 나타낸 도면이다.
도12의 부하측정회로(710b)는 전류검출소자(801), 스위칭소자(802), 스위칭 콘트롤러(803), 및 전류적분기(804)로 된다. 전류검출소자(801)는 전원회로(73)로부터 서스테인회로(83, 87)에 흐르는 전류를 검출한다. 스위칭 콘트롤러(803)가 출력하는 측정제어신호(Ssw)에 의해서 스위칭소자(802)가 폐(閉)상태로 되어 있는 적분기간에 있어서, 전류검출소자(801)의 검출치가 전류적분기(804)에 입력된다. 전류적분기(804)는 입력의 누적(적분치)을 나타낸 측정신호(SR)를 판정회로(713)에 보낸다. 판정회로(713)는 적분기간의 종료시점에 있어서의 측정신호(SR)의 값에 따른 판정신호(DJ)를 출력한다.
도14와 같이 드라이버 제어회로(71b)는, j번째의 서브프레임의 리셋기간(TR)에 있어서의 게이트제어의 준비로서, 하나 앞의 (j-1)번째의 서브프레임의 표시기간(TS)에 전류를 검출하는 동시에, 표시부하를 판정하여 게이트제어에 적용하는 게이트신호파형을 선택한다. 적분기간은 표시기간(TS)의 전반부에 설정된다.
도15는 드라이버 제어회로의 다른 구성을 나타낸 도면이다.
도15의 드라이버 제어회로(71c)는, 게이트신호(S1)의 펄스밀도를 전환하는 수단으로서의 펄스변조회로(714)를 갖고 있다. 파형메모리(711) 게이트신호(S2, S4)를 규정하는 파형데이터와 함께 기간(Tpr)의 타이밍을 규정하는 파형데이터(BS1)를 기억하고 있다. 판정회로(713)는 부하검출회로(710)로부터의 측정신호(SR)의 값과 사전에 정해진 임계치를 비교하여 표시부하의 크기를 판정하고, 그 결과를 나타낸 판정신호(DJ)를 펄스변조회로 (714)에 준다. 펄스변조회로(714)는, 판정신호(DJ)에 따라서 파형데이터(BS1)를 변조하고, 도9와 같은 펄스열로 되는 게이트신호(S1)를 출력한다. 이 구성에 의하면 파형메모리(711)의 기억내용이 종래와 같아도 되므로, 종래에 사용되고 있었든 파형메모리를 그대로 사용할 수 있다.
이상의 설명에서는 인가전압을 0에서 점증시키는 예를 들었으나, 기간(Tpr)에 있어서 램프파형 전압에 4각형파 전압을 중첩한 사다리꼴 파형전압을 셀에 인가함으로써, 인가전압을 방전이 생기지 않는 소정치까지 단숨에 증대시킨 후에 점증시켜도 좋다. 이에 의해서 단숨에 증대되는 분만큼 리셋기간을 단축시킬 수 있다.
청구항1 내지 청구항10의 발명에 의하면, 전압증가율의 변화의 정도를 저감하여, 리셋기간의 단축을 도모할 수 있다. 또 리셋기간에 있어서의 과대한 방전을 방지하여, 전하량을 균등화하는 초기화의 신뢰성을 높일 수 있다.
청구항3의 발명에 의하면, 표시부하에 영향을 주지 않는 신뢰성이 높은 초기화를 실현할 수 있다.
청구항4의 발명에 의하면, 간단한 구성의 회로에 의해서 리셋기간의 단축을 도모할 수 있다.
청구항5 내지 청구항9의 발명에 의하면, 계단상파형의 점증전압의 인가에 의한 정밀한 초기화를 행할 수 있다.

Claims (10)

  1. 모든 셀의 전하를 균등화하는 리셋기간에서, 정전류회로에서 셀에 전류를 공급하여, 표시전극 쌍에 점증전압을 인가하는 플라스마 디스플레이 패널의 구동방법으로서,
    상기 리셋기간 중의 상기 점증전압을 인가하는 바이어스기간에서, 상기 셀과 병렬로 용량소자를 접속하여, 상기 정전류회로의 출력전류를 당해 용량소자와 상기 셀에 분배공급하는
    것을 특징으로 하는 플라스마 디스플레이 패널의 구동방법.
  2. 제1항에 있어서,
    상기 바이어스기간에서, 상기 용량소자를 단속적으로 상기 셀에 접속하는 플라스마 디스플레이 패널의 구동방법.
  3. 계조에 따라서 셀을 발광시키는 표시기간의 다음에 모든 셀의 전하를 균등화하는 리셋기간을 설치하고, 당해 리셋기간에서 정전류회로에서 셀에 전류를 공급하여 표시전극 쌍에 점증전압을 인가하는 플라스마 디스플레이 패널의 구동방법으로서,
    상기 정전류회로에 의한 전류의 공급을, 상기 표시기간에서의 표시부하의 크기에 따른 조건으로 단속시키는
    것을 특징으로 하는 플라스마 디스플레이 패널의 구동방법.
  4. 한 쌍의 표시전극 사이의 방전으로 발광하는 복수의 셀로 되는 플라스마 디스플레이 패널에 의한 표시에 있어서, 모든 셀의 전하를 균등화하는 리셋기간에서 표시전극 쌍에 점증전압을 인가하기 위한 구동회로로서,
    전류제한저항과 반도체 스위칭 디바이스로 되고, 전원으로부터 상기 셀의 한 쪽 표시전극에 전류를 흘리는 정전류회로와,
    용량소자와 당해 용량소자와 상기 정전류회로의 도전로를 개폐하는 스위칭 디바이스로 되는 보조충전회로를 갖는
    것을 특징으로 하는 구동회로.
  5. 한 쌍의 표시전극 사이의 방전으로 발광하는 복수의 셀로 되는 플라스마 디스플레이 패널에 의한 표시에 있어서, 계조에 따라서 셀을 발광시키는 표시기간의 다음에 설치된 모든 셀의 전하를 균등화하는 리셋기간에서, 표시전극 쌍에 점증전압을 인가하기 위한 구동회로로서,
    전류제한저항과 반도체 스위칭 디바이스로 되고, 전원으로부터 상기 셀의 한 쪽 표시전극에 전류를 흘리는 정전류회로와,
    상기 표시기간에서의 표시부하의 크기에 따른 조건으로, 상기 반도체 스위칭 디바이스를 스위칭하는 제어회로를 갖는
    것을 특징으로 하는 구동회로.
  6. 제5항에 있어서,
    상기 제어회로는,
    상기 반도체 스위칭 디바이스의 스위칭의 타이밍을 규정하는 복수종의 스위칭파형을 기억하는 메모리, 및 표시부하량을 측정하는 부하측정회로를 갖고, 측정된 표시부하량에 따라서 하나의 스위칭파형을 적용하여 상기 반도체 스위칭 디바이스의 스위칭을 행하는 구동회로.
  7. 제6항에 있어서,
    상기 부하측정회로는 상기 표시기간에 발광시키는 셀의 수를 표시부하량으로서 측정하는 카운트회로인 구동회로.
  8. 제6항에 있어서,
    상기 부하측정회로는 상기 표시기간에 있어서의 방전전류량을 표시부하량으로서 측정하는 구동회로.
  9. 제5항에 있어서,
    상기 제어회로는,
    기본 펄스를 변조하여 상기 반도체 스위칭 디바이스의 스위칭의 타이밍을 규정하는 펄스 열을 출력하는 펄스 변조회로, 및 표시부하량을 측정하는 부하측정회로를 갖고, 측정된 표시부하량에 따라서 변조된 펄스열을 적용하여 상기 반도체 스위칭 디바이스의 스위칭을 행하는 구동회로.
  10. 한 쌍의 표시전극 사이의 방전으로 발광하는 복수의 셀로 되는 AC형의 플라스마 디스플레이 패널과,
    계조에 따라서 셀을 발광시키는 표시기간의 다음에 설치된 모든 셀의 전하를 균등화하는 리셋기간에서, 표시전극 쌍에 점증전압을 인가하는 구동회로를 구비하고,
    상기 구동회로는,
    전류제한저항과 반도체스위칭 디바이스로 되고, 전원으로부터 상기 셀의 한 쪽 표시전극에 전류를 흘리는 정전류회로와,
    상기 표시기간에 있어서의 표시부하의 크기에 따른 조건으로, 상기 반도체 스위칭 디바이스를 스위칭하는 제어회로를 갖는
    것을 특징으로 하는 표시장치.
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