KR20040002479A - 플라즈마 디스플레이 패널의 구동 방법 및 구동 장치 - Google Patents

플라즈마 디스플레이 패널의 구동 방법 및 구동 장치 Download PDF

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아와모또겐지
이와사세이이찌
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후지쯔 가부시끼가이샤
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Abstract

표시 방전에 있어서의 휘도 및 발광 효율을 개선하고, 또한 표시 부하의 증감에 수반하는 휘도 및 발광 효율의 변동을 작게 한다. 1회의 표시 방전을 발생시키는 하나의 펄스분의 구동 과정을, 서스테인 전압 Vs보다 높은 오프셋 구동 전압 Vso를 표시 전극쌍에 인가함으로써 표시 방전을 발생시키는 단계와, 표시 방전을 발생시킨 후에 인가 전압을 오프셋 구동 전압 Vso에서 서스테인 전압 Vs로 강하시켜 일정 시간에 걸쳐 서스테인 전압 Vs를 인가하는 단계로 구성함과 함께, 적어도 오프셋 구동 전압의 인가 개시로부터 인가 전압이 서스테인 전압으로 강하하기까지의 기간 T1에는, 구동 출력 상태를 저 임피던스 상태로 한다.

Description

플라즈마 디스플레이 패널의 구동 방법 및 구동 장치{METHOD AND DEVICE FOR DRIVING PLASMA DISPLAY PANEL}
본 발명은, 플라즈마 디스플레이 패널(Plasma Display Panel: PDP)의 구동 방법 및 구동 장치에 관한 것이다.
PDP를 이용한 표시 장치에 있어서, 보다 적은 전력으로 보다 밝은 표시를 실현하는 것, 즉 발광 효율의 개선이 기대되고 있다. 공업적으로는, 형광체의 재질이나 방전 가스의 조성을 포함시킨 패널 구조를 변경하기 보다도, 구동 펄스 파형의 연구에 의해서 발광 효율을 높이는 것이 바람직하다.
AC형 PDP에 의한 표시에서는, 화면 내의 셀의 각각의 벽 전하량을 표시 데이터에 따라서 2치 제어하는 어드레싱을 행하고, 그 후에 전 셀에 일제히 서스테인 펄스를 인가하는 점등 유지를 행한다. 어드레싱은 셀을 발광시킬지 여부를 결정하고, 점등 유지는 발광량을 결정한다.
종래의 구동 방법은, 점등 유지를 행하는 표시 기간에, 단순 구형 파형의 서스테인 펄스를 표시 전극쌍의 한쪽과 다른 쪽에 교대로 인가한다. 즉, 제1 및 제2 표시 전극을 교대로 일시적으로 소정 전위(서스테인 전위 Vs)로 바이어스한다. 이에 의해, 표시 전극쌍의 전극 간(이것을 XY 전극 간이라 함)에 교번 극성의 펄스열이 가해진다. 모든 셀에 대한 제1번째의 서스테인 펄스의 인가에 호응하여, 직전의 어드레싱으로 소정량의 벽 전하가 형성된 셀에서 표시 방전이 발생한다. 그 때, 방전 가스가 발하는 자외선에 의해서 여기된 셀 내의 형광체가 발광한다. 표시 방전에 의한 발광을 "점등"이라고 한다. 방전이 발생되면, 일단 유전체 상의 벽 전하가 소실하여, 즉시 벽 전하의 재형성이 시작된다. 재형성되는 벽 전하의 극성은 이전과 반대이다. 벽 전하의 재형성에 수반하여 XY 전극 사이의 셀 전압이 강하하고 표시 방전은 종식한다. 방전의 종식은, 표시 전극을 흐르는 방전 전류가 실질적으로 0(제로)이 되는 것을 의미한다. 제2번째의 서스테인 펄스(유지 전압)가 인가되면, 유지 전압의 극성과 그 시점의 벽 전압의 극성이 동일하고, 벽 전압이 유지 전압에 중첩하여 셀 전압이 증대하기 때문에, 다시 표시 방전이 발생한다. 이후는 마찬가지로 서스테인 펄스의 인가마다 표시 방전이 발생한다. 일반적으로, 서스테인 펄스의 인가 주기는 수 마이크로초(㎲) 정도로 되어, 시각적으로는 발광이 계속된다.
서스테인 펄스의 인가에는, 스위칭 소자(일반적으로 전계 효과 트랜지스터: FET)를 조합한 푸시풀(push-pull) 구성의 펄스 회로가 이용되고 있다. 각 표시 전극과 바이어스 전원 단자 사이, 및 각 표시 전극과 접지 단자(GND) 사이에 스위칭 소자가 배치되고, 이들 스위칭 소자의 ON/OFF 제어에 의해서 각 표시 전극의 전위가 결정된다. 단, 펄스 회로의 제어에서는, 전위의 전환에 있어서, 어느 하나의 스위칭 소자도 OFF 상태로 하는 데드 타임(dead time)이 형성된다. 이것은 스위칭 소자가 파손될 우려가 있는 바이어스 전원 단자와 접지 단자와의 단락을 방지하기위한 것이다. 데드 타임에서는 각 표시 전극이 구동 회로와 전기적으로 분리된다. 따라서, 각 표시 전극의 전위가 천이하는 서스테인 펄스의 상승(전연) 및 하강(후연)의 쌍방의 직전에서, 표시 전극에 대하여 구동 회로의 출력이 고 임피던스가 되어, 표시 전극과 구동 회로와 표시 전극 사이에서 전류의 출입이 억제된다.
상술한 바와 같이 단순 구형 파형의 서스테인 펄스를 인가하는 종래의 구동 방법에서는, 서스테인 펄스의 진폭을 허용 범위 내에서 크게 함으로써 표시 방전의 강도를 크게 하고, 그것에 의하여 발광 휘도를 높일 수 있다. 그러나, 휘도를 높이고자 하면 소비 전력이 증대하여, 발광 효율이 저하한다고 하는 문제가 있었다.
본 발명은, 표시 방전에 있어서의 휘도 및 발광 효율을 개선하고, 또한 표시 부하의 증감에 수반하는 휘도 및 발광 효율의 변동을 작게 하는 것을 목적으로 하고 있다.
도 1은 본 발명에 따른 표시 방전을 위한 구동 전압 파형 및 방전 전류 파형을 도시하는 도면.
도 2는 본 발명에 따른 표시 장치의 구성도.
도 3은 표시 전극을 구동하는 X 드라이버 및 Y 드라이버의 개략 구성도.
도 4는 PDP의 셀 구조를 도시하는 도면.
도 5는 프레임 분할의 개념도.
도 6은 구동 시퀀스의 개요를 도시하는 전압 파형도.
도 7은 서스테인 회로의 구성의 제1 예를 도시하는 도면.
도 8은 제1 실시예에 따른 오프셋부의 회로도.
도 9는 제1 실시예의 구동 제어를 도시하는 파형도.
도 10은 임피던스 변환 회로의 변형예를 도시하는 도면.
도 11은 서스테인 회로의 구성의 제2 예를 도시하는 도면.
도 12는 제2 실시예에 따른 오프셋부의 회로도.
도 13은 서스테인 회로의 구성의 제3 예를 나타내는 회로도.
도 14는 제3 실시예의 구동 제어를 도시하는 파형도.
도 15는 컨트롤러의 구성도.
도 16은 부하 측정 회로의 구성의 제1 예를 도시하는 도면.
도 17은 제1 예의 부하 측정 회로를 갖는 컨트롤러의 동작 타이밍을 도시하는 도면.
도 18은 부하 측정 회로의 구성의 제2 예를 도시하는 도면.
도 19는 제2 예의 부하 측정 회로를 갖는 컨트롤러의 동작 타이밍을 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : PDP
70 : 드라이브 유닛(구동 장치)
X, Y : 표시 전극
Vs : 서스테인 전압
Vo : 보조 전압
Vso : 오프셋 구동 전압
91 : 표준 펄스 발생 회로
94 : 보조 펄스 발생 회로
95, 95c, 95d : 임피던스 변환 회로
71, 71b : 컨트롤러
96 : 스위치 회로
97 : 오프셋 구동 펄스 발생 회로
D1 : 다이오드
710, 710b : 부하 측정 회로
To : 기간(오프셋 구동 전압의 인가 시간)
본 발명에 있어서는, 표시 전극쌍에 전압 펄스열을 인가하여 표시하여야 할 밝기에 따른 횟수의 표시 방전을 발생시키는 점등 유지에 있어서, 1회의 표시 방전을 발생시키는 하나의 펄스분의 구동 과정을, 서스테인 전압에 그것과 동일한 극성의 보조 전압이 중첩된 오프셋 구동 전압을 표시 전극쌍에 인가함으로써 표시 방전을 발생시키는 단계와, 표시 방전을 발생시킨 뒤에 인가 전압을 오프셋 구동 전압으로부터 서스테인 전압으로 강하시켜 일정 시간에 걸쳐 서스테인 전압을 인가하는 단계로 구성함과 함께, 적어도 오프셋 구동 전압의 인가 개시로부터 인가 전압이서스테인 전압으로 강하하기까지, 인가 전압을 출력하는 전원과 표시 전극과의 도전 접속 상태를, 전원으로부터 표시 전극쌍에의 전류 공급이 가능한 저 임피던스 상태로 한다.
서스테인 전압보다도 높은 오프셋 구동 전압을 인가함으로써, 서스테인 전압을 인가하는 경우와 비교하여, 강한 표시 방전이 발생되어 발광 휘도가 높아진다. 인가 전압을 오프셋 구동 전압으로부터 서스테인 전압으로 강하시킴으로써, 방전 개시 직후와 비교하여 발광에 기여가 작은 시기의 방전 전류가 억제되기 때문에, 오프셋 구동 전압을 계속해서 인가하는 경우와 비교하여 발광 효율이 높아진다. 벽 전하의 재형성은 주로 표시 방전이 종식한 후의 인가 전압에 의존한다. 따라서, 방전 개시 시의 인가 전압을 높게 하여 방전 강도를 크게 해도, 방전 개시 후에 인가 전압을 강하시킴에 따라 벽 전하의 재형성 상태를 표시 방전의 반복이 가능한 적정 상태로 할 수 있다.
또한, 오프셋 구동 전압의 인가 개시로부터 인가 전압이 서스테인 전압으로 강하하기까지, 인가 전압의 전환의 직전 및 과도기를 포함하는 기간에 있어서, 전원과 표시 전극과의 도전 접속 상태를 저 임피던스 상태로 함으로써, 상황에 적당한 전류가 흘러 설정한 대로 인가 전압이 추이하기 때문에, 표시 내용에 의해서 결정되는 점등하여야 할 셀의 많고 적음에 상관없이 일정한 발광 효율이 얻어진다.
도 1은 본 발명에 따른 표시 방전을 위한 구동 전압 파형 및 방전 전류 파형을 도시하는 도면이다. 1회의 표시 방전에 따른 펄스의 파형은, 서스테인 전압 Vs에 보조 전압 Vo가 중첩된 오프셋 구동 전압 Vso를 XY 전극 간에 인가하고, 그 후에 서스테인 전압 Vs를 인가하는 계단형이다. 오프셋 구동 전압 Vso를 인가하는 기간 To에서 표시 방전이 시작되고, 방전 전류가 흐르기 시작한다. 기간 To는, 방전이 종식되기 이전에 오프셋 구동 전압 Vso의 인가를 끝내도록 설정된다. 서스테인 전압 Vs를 인가하는 기간 Ts는, 적정한 양의 벽 전하를 재형성시키는 데 필요하다. 방전이 종식한 후에도 잠시동안은 전압의 인가를 계속함으로써, 공간 전하의 정전 흡인에 의해 벽 전하의 축적이 계속된다. 이러한 파형의 인가에 있어서, 인가 전압을 강하시키기 직전(즉, 기간 To의 종단)을 포함하는 도 1의 기간 T1에서는 구동 회로의 출력이 저 임피던스로 된다. 또한, 기간 Ts의 말기에서 구동 회로의 출력은 고 임피던스로 된다.
여기서, 구동 회로를 저 임피던스로 하는 것의 의의를 보다 자세히 설명한다. 인가 전압을 전환할 때, 일반적으로는 전환의 과도기에서 일시적으로 구동 회로가 부하로부터 이격되어 출력이 고 임피던스가 된다. 고 임피던스일 때에는 전원에 의한 전류 공급이나 전류 흡인이 멈추기 때문에, 표시 방전의 도중에 구동 회로의 출력이 고 임피던스가 되면, 방전이 약해지고 표시가 어둡게 된다. 전원으로부터의 전류가 정지해도, 어느 정도의 전류는 표시 전극 사이의 정전 용량으로부터 공급된다. 그러나, 방전이 발생되고 있는 셀의 수가 많은 경우에는, 1 셀당의 전류 공급량은 극히 근소하게 되어, 휘도의 대폭적인 저하를 피할 수 없다. 이러한 문제는, 구동 회로의 출력을 의도적으로 저 임피던스로 함으로써 해결된다.
또한, 본 발명에 있어서는, 인가 전압을 오프셋 구동 전압 Vso로부터 서스테인 전압 Vs로 전환하는 타이밍을, 표시 부하의 크기에 따라서 변경한다. 일반적으로 플라즈마 디스플레이 패널의 셀 간에는 방전 특성에 변동이 있고, 모든 셀에 동일한 구동 전압을 인가해도 방전이 완전하게 일제히 개시되지는 않는다. 점등 셀 수가 많을수록(표시 부하율이 클수록), 방전 개시 시기의 분포 범위가 넓다. 또한, 점등 셀 수가 많을 때에는, 전극 저항이나 구동 회로의 내부 저항의 영향으로 구동 전압이 강하하거나 구동 전류가 부족하거나 하는 것에 기인하여, 방전의 개시 및 종식의 시기가 늦어지는 경우가 있다. 즉, 오프셋 구동 전압 Vso으로부터 서스테인 전압 Vs로의 전압 변경의 최적 시기는 일정하지 않고, 표시 부하에 의존한다. 따라서, 표시 부하의 변화에 맞추어 전압 변경 시기를 조정함으로써, 휘도 및 발광 효율의 변동을 저감할 수 있다.
<실시예>
도 2는 본 발명에 따른 표시 장치의 구성도, 도 3은 표시 전극을 구동하는 X 드라이버 및 Y 드라이버의 개략 구성도이다. 표시 장치(100)는, 컬러 표시면을 갖는 면 방전형의 PDP(1)와, 셀의 발광을 제어하는 드라이브 유닛(70)으로 구성되어 있고, 벽걸이식 텔레비전 수상기, 컴퓨터 시스템의 모니터 등으로서 이용된다.
PDP(1)에서는, 표시 방전을 발생시키기 위한 전극쌍을 구성하는 표시 전극 X와 표시 전극 Y가 상호 평행하게 배치되고, 이들 표시 전극 X, Y와 교차하도록 어드레스 전극 A가 배열되어 있다. 표시 전극 X, Y는 화면의 행 방향(수평 방향)으로 연장되고, 어드레스 전극은 열 방향(수직 방향)으로 연장되어 있다.
드라이브 유닛(70)은, 컨트롤러(71), 데이터 변환 회로(72), 전원 회로(73), X 드라이버(75), Y 드라이버(76), 및 A 드라이버(77)를 갖고 있다. 드라이브유닛(70)에는 TV 튜너, 컴퓨터 등의 외부 장치로부터 R, G, B의 3색의 휘도 레벨을 나타내는 프레임 데이터 Df가 각종의 동기 신호와 함께 입력된다. 프레임 데이터 Df는 데이터 변환 회로(72) 내의 프레임 메모리에 일시적으로 기억된다. 데이터 변환 회로(72)는, 프레임 데이터 Df를 계조 표시를 위한 서브 프레임 데이터 Dsf로 변환하여 A 드라이버(77)로 보낸다. 서브 프레임 데이터 Dsf는 1 셀당 1 비트의 표시 데이터의 집합으로서, 그 각 비트의 값은 해당하는 1개의 서브 프레임에 있어서의 셀의 발광의 필요와 불필요, 엄밀하게는 어드레스 방전의 필요와 불필요를 나타낸다. A 드라이버(77)는, 서브 프레임 데이터 Dsf에 따라서, 어드레스 방전을 발생시켜야 하는 셀을 통과하는 어드레스 전극 A에 어드레스 펄스를 인가한다. 또한, 전극에의 펄스의 인가는, 전극을 일시적으로 소정 전위로 바이어스하는 것을 의미한다. 컨트롤러(71)는, 펄스의 인가 및 서브 프레임 데이터 Dsf의 전송을 제어한다. 전원 회로(73)는, 각 드라이버에 PDP(1)의 구동에 필요한 전력을 공급한다.
도 3과 같이, X 드라이버(75)는, 표시 전극 X에 벽 전하의 초기화를 위한 펄스를 인가하는 리세트 회로(81), 어드레싱에 있어서 표시 전극 X의 전위를 제어하기 위한 바이어스 회로(82), 및 표시 전극 X에 서스테인 펄스를 인가하는 서스테인 회로(83)로 이루어진다. Y 드라이버(76)는, 표시 전극 Y에 벽 전하의 초기화를 위한 펄스를 인가하는 리세트 회로(85), 어드레싱에 있어서 표시 전극 Y에 스캔 펄스를 인가하는 스캔 회로(86), 및 표시 전극 Y에 서스테인 펄스를 인가하는 서스테인 회로(87)로 이루어진다.
도 4는 PDP의 셀 구조를 도시하는 도면이다. PDP(1)는 한쌍의 기판 구조체(10, 20)로 이루어진다. 기판 구조체는, 유리 기판 상에 전극 외의 구성 요소를 설치한 구조체를 의미한다. PDP(1)에서는, 전면측의 유리 기판(11)의 내면에 표시 전극 X, Y, 유전체층(17) 및 보호막(18)이 설치되고, 배면측의 유리 기판(21)의 내면에 어드레스 전극 A, 절연층(24), 격벽(29), 및 형광체층(28R, 28G, 28B)이 설치되어 있다. 표시 전극 X, Y는, 각각이 면 방전 갭을 형성하는 투명 도전막(41)과 버스 도체로서의 금속막(42)으로 구성되어 있다. 격벽(29)은 어드레스 전극 배열의 전극 간극마다 1개씩 설치되고 있고, 이들의 격벽(29)에 의해서 방전 공간이 행 방향으로 열마다 구획되어 있다. 방전 공간 내의 각 열에 대응한 열 공간(31)은 모든 행에 걸쳐서 연속되어 있다. 형광체층(28R, 28G, 28B)은 방전 가스가 방출하는 자외선에 의해서 국부적으로 여기되어 발광한다. 도 4의 이탤릭체의 알파벳 R, G, B는 형광체의 발광색을 나타낸다.
이하, 표시 장치(100)에 있어서의 PDP(1)의 구동 방법을 설명한다.
도 5는 프레임 분할의 개념도이다. PDP(1)에 의한 표시에서는, 2치의 점등 제어에 의해서 컬러 재현을 행하기 위해서, 입력 화상인 시계열의 프레임 F를 소정의 수 q의 서브 프레임 SF로 분할한다. 즉, 각 프레임 F를 q개의 서브 프레임 SF의 집합으로 치환한다. 이들 서브 프레임 SF에 순서대로 예를 들면 20, 21, 22, … 2q-1의 가중치를 부여하여 각 서브 프레임 SF의 표시 방전의 횟수를 설정한다. 도 5에서는 서브 프레임 배열이 가중치의 순서이지만, 다른 순서이더라도 된다.다양(穴長)한 가중치 부여를 채용하여 가짜 윤곽(僞輪郭)(false contours)을 저감해도 된다. 이러한 프레임 구성에 맞추어서 프레임 전송 주기인 프레임 기간 Tf를 q개의 서브 프레임 기간 Tsf로 분할하고, 각 서브 프레임 SF에 1개의 서브 프레임 기간 Tsf를 할당한다. 또한, 서브 프레임 기간 Tsf를, 초기화를 위한 리세트 기간 TR, 어드레싱을 위한 어드레스 기간 TA, 및 점등 유지를 위한 표시 기간 TS로 나눈다. 리세트 기간 TR 및 어드레스 기간 TA의 길이가 가중치에 상관없이 일정한 데 대하여, 표시 기간 TS의 길이는 가중치가 클수록 길다. 따라서, 서브 프레임 기간 Tsf의 길이도, 그것에 해당하는 서브 프레임 SF의 가중치가 클수록 길다. 구동 시퀀스는 서브 프레임마다 반복되고, q개의 서브 프레임 SF에서 리세트 기간 TR·어드레스 기간 TA·표시 기간 TS의 순서는 공통이다.
도 6은 구동 시퀀스의 개요를 도시하는 전압 파형도이다. 도 6에 있어서 표시 전극 X, Y의 참조 부호의 첨자(1, n)는 대응하는 행의 배열 순위를 나타내고, 어드레스 전극 A의 참조 부호의 첨자(1, m)는 대응하는 열의 배열 순위를 나타낸다. 또한, 도시의 파형은 일례로서, 진폭·극성·타이밍을 다양하게 변경할 수 있다.
각 서브 프레임 SF의 리세트 기간 TR에서는, 모든 표시 전극 X에 대하여 부극성의 펄스 Prx1과 정극성의 펄스 Prx2를 순서대로 인가하고, 모든 표시 전극 Y에 대하여 정극성의 펄스 Pry1과 부극성의 펄스 Pry2를 순서대로 인가한다. 펄스 Prx1, Prx2, Pry1, Pry2는 미소 방전이 발생되는 변화율로 진폭이 점증하는 램프 파형 펄스이다. 최초로 인가되는 펄스 Prx1, Pry1는, 전 서브 프레임에 있어서의점등/비점등에 상관없이 모든 셀에 동일 극성의 적당한 벽 전압을 발생시키기 위해서 인가된다. 알맞은 벽 전하가 존재하는 셀에 펄스 Prx2, Pry2를 인가함으로써, 펄스 Prx2, Pry2의 값에 따라서 벽 전압을 방전 개시 전압과 펄스 진폭과의 차에 상당하는 값으로 조정할 수 있다. 본 예에 있어서의 초기화(전하의 균등화)는, 모든 셀에 대하여 각각의 벽 전하(즉 벽 전압)를 특정한 값으로 하는 것이다. 또한, 표시 전극 X, Y의 한 쪽만 펄스를 인가하여 초기화를 행할 수 있지만, 도시한 바와 같이 표시 전극 X, Y의 쌍방에 상호 반대 극성의 펄스를 인가함으로써 드라이버 회로 소자의 저 내압화를 도모할 수 있다. 셀에 가해지는 구동 전압은, 표시 전극 X, Y에 인가되는 펄스의 진폭을 가산한 합성 전압이다.
어드레스 기간 TA에서는, 점등하여야 할 셀에만 점등 유지에 필요한 벽 전하를 형성한다. 모든 표시 전극 X 및 모든 표시 전극 Y를 소정 전위로 바이어스한 상태에서, 행 선택 기간(1 행분의 스캔 시간)마다 선택 행에 대응한 1개의 표시 전극 Y에 부극성의 스캔 펄스 Py를 인가한다. 이 행 선택과 동시에 어드레스 방전을 발생시켜야 하는 선택 셀에 대응한 어드레스 전극 A에만 어드레스 펄스 Pa를 인가한다. 즉, 선택 행의 m 열분의 서브 프레임 데이터 Dsf에 기초하여 어드레스 전극 A의 전위를 2치 제어한다. 선택 셀에서는 표시 전극 Y와 어드레스 전극 A 사이의 방전이 발생되고, 그것이 트리거가 되어 표시 전극 간의 면 방전이 발생한다. 이들 일련의 방전이 어드레스 방전이다.
표시 기간 TS에서는, 처음에 모든 표시 전극 Y에 대하여 진폭 Vs의 정극성의 표준 펄스 Ps1를 인가하고, 이것과 동시에 모든 표시 전극 X에 대하여 진폭 Vo의부극성의 보조 펄스 Ps2를 인가한다. 보조 펄스 Ps2의 펄스 폭은 표준 펄스 Ps1의 펄스 폭보다도 좁다. 이러한 표준 펄스 Ps1 및 보조 펄스 Ps2의 인가에 의해, 표시 전극쌍(즉 XY 전극 간)에는 도 1에 도시한 계단형 파형의 서스테인 펄스가 인가된다. 이후, 인가 대상으로서 표시 전극 X와 표시 전극 Y를 교대로 교체하여, 표준 펄스 Ps1 및 보조 펄스 Ps2를 인가한다. 이에 의해, XY 전극 사이에는 극성이 교대로 교체되는 서스테인 펄스열이 가해진다. 서스테인 펄스의 인가에 의해서, 소정의 벽 전하가 잔존하는 셀에서 면 방전이 발생한다. 서스테인 펄스의 인가 횟수는 상술한 대로 서브 프레임의 가중치에 대응한다. 또한, 불필요한 방전을 방지하기 위해서 어드레스 전극 A를 표시 기간 TS에 걸쳐서 표준 펄스 Ps1과 동일한 극성으로 바이어스해도 된다.
이상의 구동 시퀀스 중, 본 발명에 밀접하게 관계되는 것은 표시 기간 TS에서의 서스테인 펄스의 인가이다. 이하에서는, 표시 전극 X 에 대한 서스테인 펄스의 인가 수단인 서스테인 회로(83)(도 3 참조)의 구성 및 동작을 설명한다. 표시 전극 Y에 대한 서스테인 펄스의 인가 수단인 서스테인 회로(87)의 구성 및 동작은 서스테인 회로(83)와 마찬가지이기 때문에, 그 설명은 생략한다.
(서스테인 펄스 생성의 제1 실시예)
도 7은 서스테인 회로의 구성의 제1 예를 도시한다. 서스테인 회로(83)는, 진폭 Vs의 구형파 펄스를 출력하는 기능을 갖는 표준 펄스 발생 회로(91), 및 상술한 계단형의 서스테인 펄스 Ps를 생성하기 위해서 진폭 Vo의 구형파 펄스를 출력하는 오프셋부(93)로 구성된다.
표준 펄스 발생 회로(91)는, 한쌍의 스위칭 소자 Q1, Q2를 갖는 푸시풀 구성의 스위칭 회로이고, 표시 전극 X를 전위 Vs의 전원 단자 또는 GND에 접속한다. 또한, 전위 Vs는 GND 전위에 대한 전위차가 Vs인 전위를 의미한다. 본 예의 스위칭 소자 Q1, Q2는 전계 효과 트랜지스터이고, 이들의 게이트에는 도 2에 도시한 컨트롤러(71)로부터의 제어 신호 CU, CD가 게이트 드라이버를 통하여 입력된다.
오프셋부(93)는, 진폭 Vo의 구형파 펄스를 생성하는 보조 펄스 발생 회로(94), 표시 전극 X 에 대한 보조 펄스 발생 회로(94)의 출력 임피던스를 저감하는 임피던스 변환 회로(95), 및 보조 펄스 발생 회로(94)와 임피던스 변환 회로(95) 간의 도통로를 개폐하기 위한 스위치 회로(96)로 구성된다. 임피던스 변환 회로(95)를 설치함으로써, 서브 프레임 간에 점등 셀 수가 달라지고, 그 때문에 표시면 전체의 방전 전류량이 달리지더라도, 표준 펄스 발생 회로(91) 및 보조 펄스 발생 회로(94)의 제어 타이밍에서 결정되는 설정대로의 파형의 서스테인 펄스 Ps를 표시 전극 X에 인가할 수 있다. 이 임피던스 변환 회로(95)는, 스위치 회로(96)가 개방되면 출력 임피던스가 높은 상태(OFF 상태)가 되도록 구성되어 있다. 도 1에 도시한 기간 T1을 제외하고, 임피던스 변환 회로(95)는 OFF 상태로 된다. 그 이유는, 표시 전극 X에 접속되어 있는 다른 회로(리세트 회로(81)나 바이어스 회로(82))에 대하여 임피던스 변환 회로(95)가 부하가 되는 것을 방지하기 위한 것이다.
도 8은 제1 실시예에 따른 오프셋부의 회로도이다. 도 8a는 정전압 출력인 경우의 회로 구성을 도시하며, 도 8b는 부전압 출력인 경우의 회로 구성을 도시한다.
도 8a에 있어서, 보조 펄스 발생 회로(94)는, 한쌍의 스위칭 소자 Q3, Q4를 갖는 푸시풀 구성의 스위칭 회로이고, 해당 회로의 출력 단자를 전위 Vo의 전원 단자 또는 GND에 접속한다. 본 예의 스위칭 소자 Q3, Q4는 전계 효과 트랜지스터이고, 이들의 게이트에는 도 2에 도시한 컨트롤러(71)로부터의 제어 신호 S11, S12가 게이트 드라이버를 통하여 입력된다. 임피던스 변환 회로(95)는, NPN형 트랜지스터 Q5로 이루어지는 에미터 팔로워(emitter-follower)이다. 에미터 팔로워는 기본적으로는 입력 신호가 없는 경우를 포함해서 항상 액티브인 특징을 갖고, 그 출력은 교류적으로는 저 임피던스이다. 바꿔 말하면, 출력 단자가 용량값 무한대의 컨덴서를 통하여 GND에 연결되어 있다고 간주할 수 있다. 본 예에서는, 트랜지스터 Q5의 베이스·에미터 사이에 저항 R1이 접속되어 있기 때문에, 트랜지스터 Q5에 대한 베이스 입력을 스위치 회로(96)가 차단하면, 베이스·에미터 사이의 전위차가 0볼트로 유지되고, 트랜지스터 Q5는 완전하게 OFF 상태가 된다. 이 상태에서는, 출력 단자로부터는 임피던스 변환 회로(95)가 100㎊ 정도의 미소 용량으로 밖에 보이지 않는다. 저항 R1의 값에 대해서는, 지나치게 작으면 펄스 파형이 왜곡되고, 지나치게 크면 트랜지스터 Q5의 OFF 상태가 불안정하게 된다. 예시와 같이 트랜지스터 Q5가 바이폴라 트랜지스터인 경우에는, 저항 R1의 값이 수 킬로오옴(㏀) 내지 백수십 킬로오옴(㏀)의 범위 내의 값이면, 실용상 문제가 없는 출력 파형과 동작이 얻어진다. 스위치 회로(96)를 구성하는 스위치 소자 Q6은 P채널 MOS형 전계 효과 트랜지스터이고, 이것의 게이트에는 컨트롤러(71)로부터의 제어 신호 S13이 게이트드라이버를 통하여 입력된다.
도 8b의 회로의 기본 구성은 도 8a의 구성과 마찬가지이다. 도 8b에 있어서, 임피던스 변환 회로(95)는 PNP형 트랜지스터 Q5b로 이루어지는 에미터 팔로워이고, 스위치 회로(96)를 구성하는 스위치 소자 Q6b는 N채널 MOS형 전계 효과 트랜지스터이다.
도 9는 제1 실시예의 구동 제어를 도시하는 파형도이다. 도시된 예는, 도 8b의 부전압 출력 구성의 오프셋부(93)를 구비한 X 드라이버(75) 및 Y 드라이버(76)에 의해서 서스테인 펄스 Ps를 인가하는 예이다. 도 9에서는 X 드라이버(75)에 대한 제어 신호 CU, CD, S11, S12, S13의 타이밍을 도시하고, Y 드라이버(76)에 대한 제어 신호 CU, CD, S11, S12, S13의 타이밍은 생략되어 있다. Y 드라이버(76)에 대한 각 제어 신호의 파형은, X 드라이버(75)에 대한 각 제어 신호의 파형이 서스테인 펄스 인가의 1 주기만 어긋난 것으로 된다.
표시 전극쌍에 대한 표준 펄스 Ps1의 인가 개시(전연)는 제어 신호 CU의 ON에 호응하고, 인가 종료(후연)는 제어 신호 CD의 ON에 호응한다. 제어 신호 CU 및 제어 신호 CD는 상호 다른 쪽이 OFF로 되고 또한 데드 타임이 경과한 시점에 ON으로 된다. 데드 타임에서 표시 전극쌍에 대한 구동 출력은 고 임피던스 상태이다. 표시 전극쌍에 대한 보조 펄스 Ps2의 인가 개시는 제어 신호 S11의 ON에 호응하고, 인가 종료는 제어 신호 S12의 ON에 호응한다. 상술한 대로, 표시 전극 X 및 표시 전극 Y의 한쪽에 대한 표준 펄스 Ps1의 인가와 동시에 다른 쪽에 대하여 보조 펄스 Ps2를 인가함으로써, 계단형 파형의 서스테인 펄스 Ps가 XY 전극 사이에 가해진다.본 예에서는 서스테인 펄스 Ps의 전연부터 후연 직전의 데드 타임의 시작까지, 표시 전극쌍에 대한 구동 출력은 저 임피던스 상태이다. 저 임피던스 상태인 기간은, 보조 펄스 Ps2를 인가하는 기간 To와 그 직후의 전압 변경의 과도기를 정합한 기간 T1을 포함한다. 이 기간 T1만 제어 신호 S13이 ON이 되어, 보조 펄스 Ps2가 표시 전극쌍으로 출력된다.
도 10은 임피던스 변환 회로의 변형예를 도시한다. 도 10a는 정전압 출력인 경우의 회로 구성을 도시하며, 도 10b는 부전압 출력인 경우의 회로 구성을 도시한다. 도 10의 변형예에 있어서, 임피던스 변환 회로(95c, 95d)는 전계 효과 트랜지스터 Q5c, Q5d로 이루어지는 소스 팔로워이다. 이것을 채용한 경우에도, 출력 전류의 크기에 관계 없이 일정 형상의 펄스파를 표시 전극으로 출력할 수 있다. 상술한 도 8의 에미터 팔로워로서는 베이스 전류가 흐름으로써 출력 파형이 왜곡되는 문제가 있다. 이 문제는 전압 제어 소자인 전계 효과 트랜지스터를 이용함으로써 해소된다. 또한, 전계 효과 트랜지스터의 게이트·소스 사이의 입력 임피던스는 바이폴라 트랜지스터의 베이스·에미터 사이의 입력 임피던스에 비교하여 매우 높기 때문에, 제어 신호(게이트 입력)의 비입력 시에 임피던스 변환 회로(95c, 95d)를 OFF 상태로 하여 두기 위한 저항 R1c, R1d의 값을, 수백 킬로오옴(㏀)∼ 수십 메가오옴(㏁)의 범위의 큰 값으로 할 수 있다. 전계 효과 트랜지스터 Q5c, Q5d는 MOS형이거나 접합형이라도 된다. 전계 효과 트랜지스터에 한하지 않고, 절연 게이트 바이폴라 트랜지스터(IGBT)라고 하는 다른 전압 제어 소자를 사용해도 된다. 단, MOS 형 전계 효과 트랜지스터를 이용하는 경우에는, 소스·드레인 사이에 소자의 극성과 반대의 극성의 기생 다이오드가 존재하기 때문에, 예측할 수 없는 요인으로 전극 전위가 전원 전위보다 높게 되었을 때에 쓸데 없는 전류가 흐르는 것을 방지하기 때문에, 서스테인 회로 내의 적소에 역류 방지용의 다이오드를 삽입하는 것이 바람직하다.
다른 변형예로서, 달링톤(Darlington) 접속된 복수의 트랜지스터로 이루어지는 에미터 팔로워가 있다. 이것에 따르면, 단일의 트랜지스터로 이루어지는 에미터 팔로워에 비해 입력 전류의 영향이 작기 때문에, 부하 전류의 변화에 대한 펄스파의 왜곡이 적다.
(서스테인 펄스 생성의 제2 실시예)
도 11은 서스테인 회로의 구성의 제2 예를 도시하는 도면이고, 도 12는 제2 실시예에 따른 오프셋부의 회로도이다. 이들의 도면에 있어서 제1 실시예와 동일한 구성 요소에는 제1 실시예와 동일한 부호를 붙이고, 이들의 설명을 생략하거나 또는 간략히 한다. 이하에 설명하는 전 도면에 대해서도 마찬가지다.
서스테인 회로(83B)는, 표준 펄스 발생 회로(91), 및 진폭 Vo의 보조 펄스를 출력하는 오프셋부(93B)로 구성된다. 표준 펄스 발생 회로(91)는, 한쌍의 스위칭 소자 Q1, Q2를 갖는 푸시풀 구성의 스위칭 회로이다. 오프셋부(93B)는, 보조 펄스 발생 회로(94), 임피던스 변환 회로(95c), 및 임피던스 변환 회로(95c)와 표시 전극 X 간의 도통로를 개폐하기 위한 스위치 회로(96)로 구성된다. 임피던스 변환 회로(95c)를 갖는 것에 의해, 서브 프레임 사이에서 점등 셀 수가 달라지고, 그 때문에 표시면 전체의 방전 전류량이 달라지더라도, 표준 펄스 발생 회로(91) 및 보조 펄스 발생 회로(94)의 제어 타이밍에서 결정되는 설계대로의 파형의 서스테인 펄스를 표시 전극 X에 인가할 수 있다. 스위치 회로(96)는, 도 1에 도시한 기간 T1을 제외하고, 임피던스 변환 회로(95c)를 표시 전극 X으로부터 분리하여, 표시 전극 X에 접속되어 있는 다른 회로에 대하여 임피던스 변환 회로(95c)가 부하가 되는 것을 방지한다.
(서스테인 펄스 생성의 제3 실시예)
도 13은 서스테인 회로의 구성의 제3 예를 도시하는 회로도이다. 도시된 것은 정극성의 서스테인 펄스를 출력하는 구성이지만, 소자의 극성을 변경함으로써 부극성의 서스테인 펄스를 출력하는 회로를 구성할 수 있다. 서스테인 회로(83C)는, 표준 펄스 발생 회로(91), 및 진폭 Vso(= Vs+ Vo)의 오프셋 구동 펄스를 출력하는 오프셋부(93C)로 구성된다. 표준 펄스 발생 회로(91)는, 한쌍의 스위칭 소자 Q1, Q2를 갖는 푸시풀 구성의 스위칭 회로이다. 오프셋부(93C)는, 오프셋 구동 펄스를 생성하는 오프셋 구동 펄스 발생 회로(97), 표시 전극 X 에 대한 오프셋 구동 펄스 발생 회로(97)의 출력 임피던스를 저감하는 임피던스 변환 회로(95c), 및 2개의 다이오드 D1, D2를 갖는 역류 방지 회로(98)로 구성된다. 오프셋 구동 펄스 발생 회로(97)는, 한쌍의 스위칭 소자 Q7, Q8을 갖는 푸시풀 구성의 스위칭 회로이고, 해당 회로의 출력 단자를 전위 Vso의 전원 단자 또는 GND 단자에 접속한다. 본 예의 스위칭 소자 Q7, Q8은 전계 효과 트랜지스터이고, 이들의 게이트에는 도 2에 도시한 컨트롤러(71)로부터의 제어 신호 S31, S32가 게이트 드라이버를 통하여 입력된다. 임피던스 변환 회로(95c)를 갖는 것에 의해, 서브 프레임 사이에서 점등 셀 수가 달리지고, 그 때문에 표시면 전체의 방전 전류량이 달라지더라도, 표준 펄스 발생 회로(91) 및 오프셋 구동 펄스 발생 회로(97)의 제어 타이밍에서 결정되는 설계대로의 파형의 서스테인 펄스를 표시 전극 X에 인가할 수 있다. 역류 방지 회로(98)에 있어서, 다이오드 D1은 임피던스 변환 회로(95c)와 표준 펄스 발생 회로(91) 사이에 순방향 통전로를 형성하도록 삽입되어 있다. 다이오드 D2는 전위 Vs의 전원 단자와 표준 펄스 발생 회로(91) 사이에 순방향 통전로를 형성하도록 삽입되어 있다.
도 14는 제3 실시예의 구동 제어를 도시하는 파형도이다. 도면에서는 X 드라이버(75)에 대한 제어 신호 CU, CD, S31, S32의 타이밍을 도시하고, Y 드라이버(76)에 대한 제어 신호 CU, CD, S31, S32의 타이밍은 생략되어 있다. Y 드라이버(76)에 대한 각 제어 신호의 파형은, X 드라이버(75)에 대한 각 제어 신호의 파형이 서스테인 펄스 인가의 1 주기만 어긋난 것으로 된다.
표시 전극쌍에 대한 전압 Vs의 인가가 제어 신호 CD의 ON에 호응하여 시작하고, 이것과 동시에 제어 신호 S31의 ON에 호응하여 전압 Vso(= Vs+ Vo)의 인가도 시작된다. 결과적으로 표시 전극쌍에는 높은 쪽의 전압 Vso가 가해진다. 전압 Vso의 인가는 시간 To가 경과한 시점에 제어 신호 S32의 ON에 호응하여 끝난다. 그 후에도 일정 기간에 걸쳐 전압 Vs의 인가는 계속되고, 제어 신호 CD의 ON에 호응하여 끝난다. 이와 같이 하여 계단형 파형의 서스테인 펄스 Ps가 XY 전극 사이에 가해진다. 제어 신호 CU 및 제어 신호 CD는 상호 다른 쪽이 OFF로 되고 또한 데드 타임이 경과한 시점에 ON으로 된다. 데드 타임에서 표시 전극쌍에 대한 구동출력은 고 임피던스 상태이다. 그리고, 서스테인 펄스 Ps의 전연부터 후연 직전의 데드 타임의 시작까지의 기간에 있어서, 표시 전극쌍에 대한 구동 출력은 저 임피던스 상태이다. 저 임피던스 상태인 기간은, 보조 펄스 Ps2를 인가하는 기간 To와 그 직후의 전압 변경의 과도기를 정합한 기간 T1을 포함한다.
(구동 파형의 조정)
이상의 제1 내지 제3 실시예에 있어서, 표시 부하의 대소에 관계 없이 휘도 및 발광 효율을 양호하게 하기 위해서는, 서스테인 펄스 Ps에서의 전압 변경의 타이밍을 표시 부하의 변화에 맞추어서 순차적으로 조정하는 것이 바람직하다. 이하에서는 서스테인 펄스 Ps의 타이밍 조정에 대하여 설명한다.
도 15는 컨트롤러의 구성도이다. 컨트롤러(71)는, 미리 정해진 주기로 표시 부하를 측정하는 부하 측정 회로(710), 복수 종류의 제어 신호 파형을 기억하는 파형 메모리(711), 제어 신호 파형의 판독을 제어하는 메모리 컨트롤러(712), 부하 측정 회로(710)로부터의 측정 신호 SR에 기초하여 표시 부하의 대소 판별을 행하는 판정 회로(713), 및 판정 회로(713)의 출력 DJ에 따라서 최량의 제어 신호 파형을 선택하는 타이밍 조정 회로(714)를 갖고 있다. 타이밍 조정 회로(714)에 의해서 선택된 파형을 적용한 제어 신호 CU, CD, S11, S12, S13이 X 드라이버(75) 및 Y 드라이버(76)에 주어진다.
도 16은 부하 측정 회로의 구성의 제1 예를 도시하는 도면, 도 17은 제1 예의 부하 측정 회로를 갖는 컨트롤러의 동작 타이밍을 도시하는 도면이다. 도 16에 있어서의 부하 측정 회로(710)는 비트 카운터로 이루어지고, 데이터 변환 회로(72)로부터 출력되는 서브 프레임 데이터 Dsf를 수신하여 점등 셀 수를 카운트한다. 판정 회로(713)는 측정 신호 SR가 나타내는 점등 셀 수와 미리 설정된 임계값을 비교함으로써 표시 부하의 대소를 판정한다. 제1 예의 구성을 채용하면, 표시 부하를 정확하게 측정할 수 있다.
도 17과 같이 컨트롤러(71)는, j 번째의 서브 프레임의 표시 기간 TS에서의 구동 제어의 준비로서, 동일한 j 번째의 서브 프레임의 어드레스 기간 TA에 점등 셀 수를 카운트하고 또한 표시 부하를 판정하여 최량의 신호 파형을 선택한다. 표시 부하율에 따라서 기간 To의 후연 위치를 미세 조정함으로써, 소정의 휘도 및 발광 효율을 유지할 수 있다. 타이밍의 미세 조정의 량은, 휘도와 발광 효율이 최대가 되는 점을 실험으로 구하여 정해 놓으면 된다. 도 16의 회로 구성에서는, 서브 프레임 데이터 Dsf를 A 드라이버(77)에 전송함과 동시에 부하 카운트를 행하기 때문에, 어드레스 기간 TA의 종료 시점에서 부하 카운트가 끝나면 즉시 부하 판정이 행하여지고, 그 직후의 표시 기간 TS의 타이밍 제어 설정이 행하여진다. 이것에 대하여, 도시는 하지 않지만 다른 구성도 생각할 수 있다. 그것은, 데이터 변환 회로(72)가 프레임 메모리를 갖고, 미리 1 프레임의 화상에 대하여 모든 서브 프레임의 데이터 변환을 행하여, 모든 서브 프레임 데이터 Dsf를 일단 프레임 메모리에 기억시켜 두고, 다음의 프레임에 있어서, 그 1개 전의 프레임의 서브 프레임 데이터 Dsf를 A 드라이버(77)에 전송하는 구성이다. 이 구성인 경우에는, 모든 서브 프레임 데이터 Dsf를 기억할 때에, 부하 카운트를 행하도록 하면 된다. 그렇게 함으로써, 전 서브 프레임의 부하 판정 결과를 미리 얻어 놓을 수 있기 때문에, 어드레스 기간 TA의 종료 직후에 표시 기간 TS가 시작되는 경우에도, 여유를 갖고 타이밍 제어를 설정할 수 있다.
도 18은 부하 측정 회로의 구성의 제2 예를 도시하는 도면, 도 19는 제2 예의 부하 측정 회로를 갖는 컨트롤러의 동작 타이밍을 도시하는 도면이다. 도 18의 부하 측정 회로(710b)는, 전류 검출 소자(801), 스위칭 소자(802), 스위칭 컨트롤러(803), 및 전력 검출 소자(804)로 이루어진다. 전류 검출 소자(801)는, 전원 회로(73)로부터 X 드라이버(75) 또는 Y 드라이버(76)로 흐르는 전류를 검출한다. 스위칭 컨트롤러(803)가 출력하는 측정 제어 신호 Ssw에 의해서 스위칭 소자(802)가 폐쇄 상태로 되어있는 측정 기간에 있어서, 전류 검출 소자(801)의 검출값이 전력 검출 소자(804)에 입력된다. 전력 검출 소자(804)는 구동 전압과 전류 검출값과 기초하여 측정 기간에 있어서의 평균적인 소비 전력을 검출하고 그 결과를 나타내는 신호 SR를 판정 회로(713)로 보낸다.
도 19와 같이 컨트롤러(71)는, j 번째의 프레임의 각 서브 프레임의 표시 기간 TS에서의 제어의 준비로서, 1개 전의(j-1)번째의 프레임의 표시 기간 TS에서, 소비 전력을 검출하고 표시 부하의 판정하고, 또한 제어에 적용하는 신호 파형을 선택한다. 선택의 개요로서는, 소비 전력이 증가하고 있다고 판단되어진 타이밍의 미세 조정이 행하여진다. 검출한 소비 전력이 증대 경향에 있는 경우, 타이밍을 조금 늦추거나 또는 조금 빠르게 한다. 그 결과, 소비 전력이 어느 정도 저하하면 현상의 타이밍을 유지하고, 소비 전력이 보다 증대하면, 전회와는 반대로 변이되도록 타이밍을 빠르게 하거나 또는 늦춘다. 이러한 동작을 반복함으로써, 항상 최적의 타이밍에서 구동하여, 휘도와 발광 효율이 양호한 상태를 유지할 수 있다.
소비 전력의 검출에 대해서는 복수의 프레임의 평균을 얻도록 해도 된다. 또한, 상술의 점등 셀 수를 카운트하는 수단을 병용하여, 표시 부하로부터 예측되는 소비 전력과 실제로 검출된 소비 전력의 대소에 기초하여 타이밍의 미세 조정을 행하여도 된다. 이 경우, 복수의 프레임에 걸치는 평균적인 소비 전력의 변화가 아니고, 서브 필드 단위가 급격한 소비 전력의 변화에도 대응하는 타이밍 조정을 행할 수 있다.
이상의 실시예에서는, GND 전위(0 볼트)를 기준으로 플러스(+) 전위 및 마이너스(-) 전위로 정한 회로예를 들었지만, GND 전위 이외의 플러스 또는 마이너스의 전위를 기준으로 하여, 그것보다도 높은 전위 또는 낮은 전위의 펄스파 전압을 출력하는 것도 가능하다.
청구항 제1항 내지 청구항 제9항의 발명에 따르면, 표시 방전에 있어서의 휘도 및 발광 효율을 개선하고, 또한 표시 부하의 증감에 수반하는 휘도 및 발광 효율의 변동을 작게 할 수 있다.
청구항 제8항 또는 청구항 제9항의 발명에 따르면, 휘도 및 발광 효율의 변동을 보다 작게 할 수 있다.

Claims (9)

  1. 표시 전극쌍에 전압 펄스열을 인가하여 표시하여야 할 밝기에 따른 횟수의 표시 방전을 발생시키는 AC형의 플라즈마 디스플레이 패널의 구동 방법에 있어서,
    1회의 표시 방전을 발생시키는 하나의 펄스분의 구동 과정이,
    서스테인 전압에 그것과 동일한 극성의 보조 전압이 중첩된 오프셋 구동 전압을 상기 표시 전극쌍에 인가함으로써 표시 방전을 발생시키는 단계와,
    표시 방전을 발생시킨 뒤에 인가 전압을 상기 오프셋 구동 전압으로부터 상기 서스테인 전압으로 강하시켜 일정 시간에 걸쳐 상기 서스테인 전압을 인가하는 단계
    로 구성되며,
    적어도 상기 오프셋 구동 전압의 인가 개시로부터 인가 전압이 상기 서스테인 전압으로 강하하기까지, 인가 전압을 출력하는 전원과 상기 표시 전극과의 도전 접속 상태가, 상기 전원으로부터 상기 표시 전극쌍에의 전류 공급이 가능한 저 임피던스 상태인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  2. 제1항에 있어서,
    상기 오프셋 구동 전압의 인가 시간은, 1 화면의 표시에 있어서의 점등하여야 할 셀의 수에 따라서 변경되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  3. 제1항에 있어서,
    상기 오프셋 구동 전압의 인가 시간은, 상기 전원의 출력 전류에 따라서 변경되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  4. 표시 전극쌍에 전압 펄스열을 인가하여 표시하여야 할 밝기에 따른 횟수의 표시 방전을 발생시키는 AC형의 플라즈마 디스플레이 패널의 구동 장치에 있어서,
    상기 표시 전극쌍에 서스테인 전압을 단속적으로 인가하는 표준 펄스 발생 회로와,
    상기 표시 전극쌍에 보조 전압을 단속적으로 인가하는 보조 펄스 발생 회로와,
    상기 표시 전극쌍에 대한 상기 보조 펄스 발생 회로의 출력 임피던스를 저감하는 임피던스 변환 회로와,
    상기 서스테인 전압의 인가 중에 상기 보조 전압의 인가를 행하고, 또한 상기 보조 전압의 인가를 정지시킨 후에도 일정 시간이 경과할 때까지 상기 서스테인 전압의 인가가 계속되도록, 상기 표준 펄스 발생 회로 및 상기 보조 펄스 발생 회로를 제어하는 컨트롤러
    를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 장치.
  5. 제4항에 있어서,
    상기 보조 펄스 발생 회로와 상기 임피던스 변환 회로 간의 도통로를 개폐하기 위한 스위치 회로를 더 구비하고,
    상기 임피던스 변환 회로는, 상기 도통로가 개방한 상태일 때에는 출력 임피던스가 높은 OFF 상태가 되도록 구성되어 있고,
    상기 컨트롤러는, 상기 보조 전압을 인가하는 기간 이외에는 상기 도통로를 개방한 상태로 하도록, 상기 스위치 회로를 제어하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 장치.
  6. 제4항에 있어서,
    상기 임피던스 변환 회로와 상기 표시 전극쌍과의 도통을 제어하기 위한 스위치 회로를 더 구비하고,
    상기 컨트롤러는, 상기 보조 전압을 인가하는 기간 이외에는 상기 임피던스 변환 회로와 상기 표시 전극쌍을 전기적으로 분리하도록, 상기 스위치 회로를 제어하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 장치.
  7. 표시 전극쌍에 전압 펄스열을 인가하여 표시하여야 할 밝기에 따른 횟수의 표시 방전을 발생시키는 AC형의 플라즈마 디스플레이 패널의 구동 장치에 있어서,
    상기 표시 전극쌍에 서스테인 전압을 단속적으로 인가하는 표준 펄스 발생 회로와,
    상기 서스테인 전압에 보조 전압이 중첩된 오프셋 구동 전압을 상기 표시 전극쌍에 단속적으로 인가하는 오프셋 구동 펄스 발생 회로와,
    상기 표준 펄스 발생 회로에 대한 상기 오프셋 구동 펄스 발생 회로의 출력 임피던스를 저감하는 임피던스 변환 회로와,
    상기 임피던스 변환 회로와 상기 표준 펄스 발생 회로 간에 순방향 통전로를 형성하는 다이오드와,
    상기 서스테인 전압의 인가 중에 상기 보조 전압의 인가를 행하고, 또한 상기 보조 전압의 인가를 정지시킨 후에도 일정 시간이 경과할 때까지 상기 서스테인 전압의 인가가 계속되도록, 상기 표준 펄스 발생 회로 및 상기 오프셋 구동 펄스 발생 회로를 제어하는 컨트롤러
    를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 장치.
  8. 제4항에 있어서,
    1 화면의 표시가 행하여지는 표시 기간의 개시 이전에, 상기 1 화면의 표시에 있어서의 점등하여야 할 셀의 수를 카운트하는 수단을 더 구비하고,
    상기 컨트롤러는, 상기 점등하여야 할 셀의 수의 카운트 값에 따라서, 상기 서스테인 전압에 상기 보조 전압이 중첩된 전압의 인가를 끝내는 시기를 변경하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 장치.
  9. 제4항에 있어서,
    프레임 단위로 표시 방전에 의한 소비 전력을 측정하는 수단을 더 구비하고,
    상기 컨트롤러는, 상기 소비 전력의 측정치에 따라서, 그것을 측정한 프레임의 다음의 프레임에 대하여, 상기 서스테인 전압에 상기 보조 전압이 중첩된 전압의 인가를 끝내는 시기를 변경하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 장치.
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