KR100592861B1 - 플라즈마 디스플레이 장치 - Google Patents

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우메하라구니오
다나까신스께
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Abstract

고화질 표시 모드, 저전력 표시 모드, 및/또는 고휘도 표시 모드를 갖는 플라즈마 디스플레이 장치를 제공하는 것을 과제로 한다. 복수의 X 전극과, 복수의 X 전극에 인접하여 배치되고, 복수의 X 전극과의 사이에 유지 방전을 발생시키기 위한 복수의 Y 전극과, 복수의 X 전극에 유지 방전 전압을 인가하기 위한 X 전극 구동 회로(103a, 103b)와, 복수의 Y 전극에 유지 방전 전압을 인가하기 위한 Y 전극 구동 회로(104a, 104b)를 갖는 플라즈마 디스플레이 장치가 제공된다. X 전극 구동 회로 및 Y 전극 구동 회로는, 소정의 인접 전극의 방전 펄스가 동시에 같은 방향으로 상승 또는 하강하는 제1 서스테인 구동 모드와, 모든 인접 전극의 방전 펄스가 서로 다른 타이밍에서 상승 또는 하강하는 제2 서스테인 구동 모드를 갖는다.
플라즈마 디스플레이 장치, 어드레스, 서스테인, 방전, 펄스

Description

플라즈마 디스플레이 장치{PLASMA DISPLAY DEVICE}
도 1은 본 발명의 제1 실시예에 의한 플라즈마 디스플레이 장치의 구성도.
도 2는 고화질 모드의 서스테인 기간의 유지 방전 펄스를 나타내는 타이밍차트.
도 3은 저전력 모드 및 고휘도 모드 서스테인 기간의 유지 방전 펄스를 나타내는 타이밍차트.
도 4는 본 발명의 제2 실시예에 의한 플라즈마 디스플레이 장치의 구성을 나타내는 도면.
도 5는 전원 전류 검출 회로의 구성예를 나타내는 도면.
도 6은 고화질 모드 및 저전력 모드에 있어서의 유지 전극, 스캔 전극 및 어드레스 전극의 전압 파형을 나타내는 타이밍차트.
도 7은 고휘도 모드에 있어서의 유지 전극, 스캔 전극 및 어드레스 전극의 전압 파형을 나타내는 타이밍차트.
도 8은 본 발명의 제3 실시예에 의한 플라즈마 디스플레이 장치의 구성을 나타내는 도면.
도 9는 본 발명의 제4 실시예에 의한 플라즈마 디스플레이 장치의 구성을 나타내는 도면.
도 10은 본 발명의 제5 실시예에 의한 플라즈마 디스플레이 장치의 구성을 나타내는 도면.
도 11은 프로그레시브 방식의 플라즈마 디스플레이의 단면도.
도 12는 본 발명의 제6 실시예에 의한 프로그레시브 방식의 플라즈마 디스플레이의 서스테인 기간에 있어서의 구동 방법을 나타내는 타이밍차트.
도 13의 (a)∼(c)는 제1 방전 시의 각 전극의 인가 전압을 나타내는 도면.
도 14의 (a)∼(c)는 제2 방전 시의 각 전극의 인가 전압을 나타내는 도면.
도 15의 (a)∼(c)는 제3 방전 시의 각 전극의 인가 전압을 나타내는 도면.
도 16의 (a)∼(c)는 제4 방전 시의 각 전극의 인가 전압을 나타내는 도면.
도 17은 본 발명의 제7 실시예에 의한 프로그레시브 방식의 플라즈마 디스플레이의 서스테인 기간에 있어서의 구동 방법을 나타내는 타이밍차트.
도 18은 본 발명의 제8 실시예에 의한 프로그레시브 방식의 플라즈마 디스플레이의 서스테인 기간에 있어서의 구동 방법을 나타내는 타이밍차트.
도 19의 (a)∼(c)는 도 18의 제1 방전 시의 각 전극의 인가 전압의 문제를 나타내는 도면.
도 20의 (a)∼(c)는 도 18의 제1 방전 시의 각 전극의 인가 전압을 나타내는 도면.
도 21은 본 발명의 제9 실시예에 의한 프로그레시브 방식의 플라즈마 디스플레이의 서스테인 기간에 있어서의 구동 방법을 나타내는 타이밍차트.
도 22는 본 발명의 제10 실시예에 의한 프로그레시브 방식의 플라즈마 디스 플레이의 서스테인 기간에 있어서의 구동 방법을 나타내는 타이밍차트.
도 23은 본 발명의 제11 실시예에 의한 프로그레시브 방식의 플라즈마 디스플레이의 서스테인 기간에 있어서의 구동 방법을 나타내는 타이밍차트.
도 24는 본 발명의 제12 실시예에 의한 프로그레시브 방식의 플라즈마 디스플레이의 전극 배치를 나타내는 도면.
도 25는 본 발명의 제13 실시예에 의한 ALIS 방식의 플라즈마 디스플레이의 단면도.
도 26은 제13 실시예에 의한 ALIS 방식의 플라즈마 디스플레이의 서스테인 기간에 있어서의 구동 방법을 나타내는 타이밍차트.
도 27은 본 발명의 제14 실시예에 의한 ALIS 방식의 플라즈마 디스플레이의 서스테인 기간에 있어서의 구동 방법을 나타내는 타이밍차트.
도 28은 본 발명의 제15 실시예에 의한 ALIS 방식의 플라즈마 디스플레이의 서스테인 기간에 있어서의 구동 방법을 나타내는 타이밍차트.
도 29는 본 발명의 제16 실시예에 의한 ALIS 방식의 플라즈마 디스플레이의 서스테인 기간에 있어서의 구동 방법을 나타내는 타이밍차트.
도 30은 본 발명의 제17 실시예에 의한 ALIS 방식의 플라즈마 디스플레이의 서스테인 기간에 있어서의 구동 방법을 나타내는 타이밍차트.
도 31은 본 발명의 제18 실시예에 의한 ALIS 방식의 플라즈마 디스플레이의 서스테인 기간에 있어서의 구동 방법을 나타내는 타이밍차트.
도 32의 (a) 및 (b)는 본 발명의 제19 및 제20 실시예에 의한 유지 전극 서 스테인 회로 및 스캔 전극 서스테인 회로의 회로도.
도 33의 (a)∼(c)는 유지 방전 전압 파형을 나타내는 도면.
도 34는 플라즈마 디스플레이 장치의 구성도.
도 35의 (a)∼(c)는 플라즈마 디스플레이의 표시 셀의 단면도.
도 36은 화상의 프레임 구성도.
도 37은 프로그레시브 방식의 플라즈마 디스플레이의 서스테인 기간의 파형을 나타내는 도면.
도 38은 ALIS 방식의 플라즈마 디스플레이의 서스테인 기간의 파형을 나타내는 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
101, 1101 : 제어 회로부
102, 1102 : 어드레스 드라이버
103a : 제1 유지 전극 서스테인 회로
103b : 제2 유지 전극 서스테인 회로
104a : 제1 스캔 전극 서스테인 회로
104b : 제2 스캔 전극 서스테인 회로
105a : 제1 스캔 드라이버
105b : 제2 스캔 드라이버
106, 1106, 1216 : 리브
107, 1107 : 표시 영역
111 : 마이크로 컴퓨터
112 : 스위치
113 : 조작자
114 : 고화질 모드
115 : 저전력 모드
116 : 고휘도 모드
117 : 전원 회로
118 : 전원 전류 검출 회로
119, 120, 121 : 단자
122 : 저항
123 : 차동 회로
124 : 밝기 검출 회로
125 : 화상 검출 회로
126 : 화상 처리 회로
201, 207 : 유리 기판
202, 1212, 1215 : 유전체층
203 : 차광체
204, 1217 : 방전 공간
205 : 유전체층
206 : 어드레스 기판
208 : 보호막
1103 : 유지 전극 서스테인 회로
1104 : 스캔 전극 서스테인 회로
1105 : 스캔 드라이버
1211 : 전면 유리 기판
1213 : MgO 보호막
1214 : 배면 유리 기판
1221 : 광
Tr : 리세트 기간
Ta : 어드레스 기간
Ts : 서스테인 기간
본 발명은 플라즈마 디스플레이 장치에 관한 것이다.
도 34는 플라즈마 디스플레이 장치의 기본 구성을 나타내는 도면이다. 제어 회로부(1101)는 어드레스 드라이버(1102), 유지 전극(X 전극) 서스테인(유지 방전) 회로(1103), 스캔 전극(Y 전극) 서스테인 회로(1104), 및 스캔 드라이버(1105)의 제어를 행한다.
어드레스 드라이버(1102)는 어드레스 전극 A1, A2, A3, …에 소정의 전압을 공급한다. 이하, 어드레스 전극 A1, A2, A3, …의 각각을 또는 이들의 총칭을 어드레스 전극 Aj라고 하며, j는 첨자를 의미한다.
스캔 드라이버(1105)는 제어 회로부(1101) 및 스캔 전극 서스테인 회로(1104)의 제어에 따라, 스캔 전극 Y1, Y2, Y3, …에 소정의 전압을 공급한다. 이하, 스캔 전극 Y1, Y2, Y3, …의 각각을 또는 이들의 총칭을 스캔 전극 Yi라고 하며, i는 첨자를 의미한다.
유지 전극 서스테인 회로(1103)는 유지 전극 X1, X2, X3, …에 각각 동일한 전압을 공급한다. 이하, 유지 전극 X1, X2, X3, …의 각각을 또는 이들의 총칭을 유지 전극 Xi라고 하며, i는 첨자를 의미한다. 각 유지 전극 Xi는 상호 접속되어, 동일한 전압 레벨을 갖는다.
표시 영역(1107)에서는 스캔 전극 Yi 및 유지 전극 Xi가 수평 방향으로 병렬 연장되는 행을 형성하고, 어드레스 전극 Aj가 수직 방향으로 연장되는 열을 형성한다. 스캔 전극 Yi 및 유지 전극 Xi는 수직 방향으로 교대로 배치된다. 리브(1106)는 각 어드레스 전극 Aj 사이에 형성되는 스트라이프 리브 구조를 갖는다.
스캔 전극 Yi 및 어드레스 전극 Aj는 i행 j열의 2차원 행렬을 형성한다. 표시 셀 Cij는 스캔 전극 Yi 및 어드레스 전극 Aj의 교점 및 그에 대응하여 인접하는 유지 전극 Xi에 의해 형성된다. 이 표시 셀 Cij가 화소에 대응하고, 표시 영역(1107)은 2차원 화상을 표시할 수 있다.
도 35의 (a)는 도 34의 표시 셀 Cij의 단면 구성을 나타내는 도면이다. 유 지 전극 Xi 및 스캔 전극 Yi는 전면 유리 기판(1211) 상에 형성되어 있다. 그 위에는 방전 공간(1217)에 대하여 절연하기 위한 유전체층(1212)이 피착됨과 함께, 또한 그 위에 MgO(산화마그네슘) 보호막(1213)이 피착되어 있다.
한편, 어드레스 전극 Aj는 전면 유리 기판(1211)과 대향하여 배치된 배면 유리 기판(1214) 상에 형성되고, 그 위에는 유전체층(1215)이 피착되고, 또한 그 위에 형광체가 피착되어 있다. MgO 보호막(1213)과 유전체층(1215)과의 사이의 방전 공간(1217)에는 Ne+Xe 페닝 가스 등이 봉입되어 있다.
도 35의 (b)는 교류 구동형 플라즈마 디스플레이의 용량 Cp를 설명하기 위한 도면이다. 용량 Ca는 유지 전극 Xi와 스캔 전극 Yi와의 사이의 방전 공간(1217)의 용량이다. 용량 Cb는 유지 전극 Xi와 스캔 전극 Yi와의 사이의 유전체층(1212)의 용량이다. 용량 Cc는 유지 전극 Xi와 스캔 전극 Yi와의 사이의 전면 유리 기판(1211)의 용량이다. 이들 용량 Ca, Cb, Cc의 합계에 의해, 전극 Xi 및 Yi 사이의 용량이 결정된다.
도 35의 (c)는 교류 구동형 플라즈마 디스플레이의 발광을 설명하기 위한 도면이다. 리브(1216)의 내면에는 적, 청, 녹색의 형광체(1218)가 스트라이프 형상으로 각 색마다 배열, 도장되어 있으며, 유지 전극 Xi 및 스캔 전극 Yi의 사이의 방전에 의해 형광체(1218)를 여기하여 빛(1221)이 생성되도록 되어 있다.
도 36은 화상의 1프레임 FR의 구성도이다. 화상은, 예를 들면 60프레임/초로 형성된다. 1프레임 FR은 제1 서브 프레임 SF1, 제2 서브 프레임 SF2, …, 제n 서브 프레임 SFn에 의해 형성된다. 이 n은 예를 들면 10으로, 계조 비트 수에 상 당한다. 서브 프레임 SF1, SF2 등의 각각을 또는 이들의 총칭을, 이하 서브 프레임 SF라고 한다.
각 서브 프레임 SF는 리세트 기간 Tr, 어드레스 기간 Ta, 및 서스테인 기간(유지 방전 기간) Ts로 구성된다. 리세트 기간 Tr에서는 표시 셀의 초기화를 행한다. 어드레스 기간 Ta에서는 어드레스 지정에 의해 각 표시 셀의 점등 또는 비점등을 선택할 수 있다. 선택된 셀은 서스테인 기간 Ts에서 발광을 행한다. 각 SF에서 발광 횟수(시간)가 서로 다르다. 이에 의해, 계조값을 정할 수 있다.
도 37은 프로그레시브 방식의 플라즈마 디스플레이의 서스테인 기간 Ts에서의 구동 방법을 도시한다. 시각 t1에서, 유지 전극 Xn-1, Xn, Xn+1에 양극 전위 Vs1을 인가하고, 스캔 전극 Yn-1, Yn, Yn+1에 음극 전위 Vs2를 인가한다. 이에 의해, 유지 전극 Xn-1과 스캔 전극 Yn-1의 사이, 유지 전극 Xn과 스캔 전극 Yn의 사이, 유지 전극 Xn+1과 스캔 전극 Yn+1의 사이에, 각각 고전압이 인가되어 유지 방전(1410)이 행해진다.
다음으로, 시각 t2에서, 유지 전극 Xn-1, Xn, Xn+1에 음극 전위 Vs2를 인가하고, 스캔 전극 Yn-1, Yn, Yn+1에 양극 전위 Vs1을 인가한다. 이에 의해, 유지 전극 Xn-1과 스캔 전극 Yn-1의 사이, 유지 전극 Xn과 스캔 전극 Yn의 사이, 유지 전극 Xn+1과 스캔 전극 Yn+1의 사이에, 각각 고전압이 인가되어 유지 방전(1410)이 행해진다.
다음으로, 시각 t3에서는 시각 t1과 마찬가지의 전위를 인가함으로써 유지 방전(1410)을 행하고, 시각 t4에서는 시각 t2와 마찬가지의 전위를 인가함으로써 유지 방전(1410)을 행한다.
도 38은 ALIS(Alternate Lighting of Surfaces) 방식의 플라즈마 디스플레이의 서스테인 기간 Ts에서의 구동 방법을 도시한다. 시각 t1에서, 홀수 행의 유지 전극 Xn-1, Xn+1에 양극 전위 Vs1을 인가하고, 홀수 행의 스캔 전극 Yn-1, Yn+1에 음극 전위 Vs2를 인가한다. 그리고, 짝수 행의 유지 전극 Xn에 음극 전위 Vs2를 인가하고, 짝수 행의 스캔 전극 Yn에 양극 전위 Vs1을 인가한다. 이에 의해, 유지 전극 Xn-1과 스캔 전극 Yn-1의 사이, 유지 전극 Xn과 스캔 전극 Yn의 사이, 유지 전극 Xn+1과 스캔 전극 Yn+1의 사이에, 각각 고전압이 인가되어 유지 방전(1510)이 행해진다.
다음으로, 시각 t2에서, 홀수 행의 유지 전극 Xn-1, Xn+1에 음극 전위 Vs2를 인가하고, 홀수 행의 스캔 전극 Yn-1, Yn+1에 양극 전위 Vs1을 인가한다. 그리고, 짝수 행의 유지 전극 Xn에 양극 전위 Vs1을 인가하고, 짝수 행의 스캔 전극 Yn에 음극 전위 Vs2를 인가한다. 이에 의해, 유지 전극 Xn-1과 스캔 전극 Yn-1의 사이, 유지 전극 Xn과 스캔 전극 Yn의 사이, 유지 전극 Xn+1과 스캔 전극 Yn+1의 사이에, 각각 고전압이 인가되어 유지 방전(1510)이 행해진다.
다음으로, 시각 t3에서는 시각 t1과 마찬가지의 전위를 인가함으로써 유지 방전(1510)을 행하고, 시각 t4에서는 시각 t2와 마찬가지의 전위를 인가함으로써 유지 방전(1510)을 행한다.
상기한 ALIS 방식은 하기의 특허 문헌 1에도 기재되어 있다. 또한, 하기의 특허 문헌 2 및 3이 공개되어 있다.
[특허 문헌 1]
일본 특허 제2801893호 공보
[특허 문헌 2]
일본 특허 제3201603호 공보
[특허 문헌 3]
일본 특개2003-15585호 공보
플라즈마 디스플레이의 고정밀화가 진행됨에 따라, 인접하고 있는 전극간의 거리가 줄어든다. 이에 따라, 방전 공간을 구성하고 있는 유지 전극 Xn과 스캔 전극 Yn에 대하여, 인접하여 배치되어 있는 스캔 전극 Yn-1과 유지 전극 Xn+1의 거리가 각각 짧아진다.
그 때문에, 유지 전극 Xn과 스캔 전극 Yn 사이에서 방전할 때, 각각 스캔 전극 Yn-1 또는 유지 전극 Xn+1에 전자의 확산(이동)이 발생하기 쉽고, 유지 전극 Xn-1과 스캔 전극 Yn-1, 또는 유지 전극 Xn+1과 스캔 전극 Yn+1로 구성되어 있는 인접 표시 셀이, 본래, 소등 시에 점등, 또는 점등 시에 방전을 유지할 수 없어 소등이라고 하는 에러 표시가 발생하기 쉽다.
본 발명의 목적은, 인접하는 표시 셀의 영향을 적게 함으로써, 안정된 유지 방전을 행할 수 있는 고화질 표시 모드, 저전력으로 유지 방전을 행할 수 있는 저전력 표시 모드, 및/또는 고휘도로 유지 방전을 행할 수 있는 고휘도 표시 모드를 갖는 플라즈마 디스플레이 장치를 제공하는 것이다.
본 발명의 일 관점에 따르면, 복수의 X 전극과, 복수의 X 전극에 인접하여 배치되고, 복수의 X 전극과의 사이에 유지 방전을 발생시키기 위한 복수의 Y 전극과, 복수의 X 전극에 유지 방전 전압을 인가하기 위한 X 전극 구동 회로와, 복수의 Y 전극에 유지 방전 전압을 인가하기 위한 Y 전극 구동 회로를 갖는 플라즈마 디스플레이 장치가 제공된다. X 전극 구동 회로 및 Y 전극 구동 회로는, 소정의 인접 전극의 방전 펄스가 동시에 같은 방향으로 상승 또는 하강하는 제1 서스테인 구동 모드와, 모든 인접 전극의 방전 펄스가 서로 다른 타이밍에서 상승 또는 하강하는 제2 서스테인 구동 모드를 갖는다.
제2 서스테인 구동 모드에서는, 유지 방전을 행하는 X 전극 및 Y 전극 상의 전하가 인접 전극으로 확산하는 것을 방지할 수 있기 때문에, 에러 표시를 없애어, 고화질 표시를 행할 수 있다. 제1 서스테인 구동 모드에서는, 제2 서스테인 구동 모드와 동일한 방전 펄스 수로 구동하면 저전력 표시를 행할 수 있고, 제2 서스테인 구동 모드와 동일한 소비 전력으로 구동하면, 방전 펄스 수가 증가하여, 고휘도 표시를 행할 수 있다.
〈제1 실시예〉
도 1은 본 발명의 제1 실시예에 의한 플라즈마 디스플레이 장치의 구성을 나타내는 도면이다. 제어 회로부(101)는 어드레스 드라이버(102), 유지 전극(X 전극) 서스테인 회로(103a, 103b), 스캔 전극(Y 전극) 서스테인 회로(104a, 104b), 및 스캔 드라이버(105a, 105b)의 제어를 행한다.
어드레스 드라이버(102)는 어드레스 전극 A1, A2, A3, …에 소정의 전압을 공급한다. 이하, 어드레스 전극 A1, A2, A3, …의 각각을 또는 이들의 총칭을 어드레스 전극 Aj라고 하며, j는 첨자를 의미한다.
제1 스캔 드라이버(105a)는 제어 회로부(101) 및 제1 스캔 전극 서스테인 회로(104a)의 제어에 따라, 홀수 행의 스캔 전극(제1 방전 전극) Y1, Y3, …에 소정의 전압을 공급한다. 제2 스캔 드라이버(105b)는 제어 회로부(101) 및 제2 스캔 전극 서스테인 회로(104b)의 제어에 따라, 짝수 행의 스캔 전극 Y2, Y4, …에 소정의 전압을 공급한다. 이하, 스캔 전극 Y1, Y2, Y3, …의 각각을 또는 이들의 총칭을 스캔 전극 Yi라고 하며, i는 첨자를 의미한다.
제1 유지 전극 서스테인 회로(103a)는 홀수 행의 유지 전극(제2 방전 전극) X1, X3, …에 각각 동일한 전압을 공급한다. 제2 유지 전극 서스테인 회로(103b)는 짝수 행의 유지 전극 X2, X4, …에 각각 동일한 전압을 공급한다. 이하, 유지 전극 X1, X2, X3, …의 각각을 또는 이들의 총칭을 유지 전극 Xi라고 하며, i는 첨자를 의미한다.
표시 영역(107)에서는 스캔 전극 Yi 및 유지 전극 Xi가 수평 방향으로 병렬 연장되는 행을 형성하고, 어드레스 전극 Aj가 수직 방향으로 연장되는 열을 형성한다. 스캔 전극 Yi 및 유지 전극 Xi는 수직 방향으로 교대로 인접하여 배치된다. 리브(106)는 각 어드레스 전극 Aj 사이에 설치되는 스트라이프 리브 구조를 갖는다.
스캔 전극 Yi 및 어드레스 전극 Aj는 i행 j열의 2차원 행렬을 형성한다. 표 시 셀 Cij는 스캔 전극 Yi 및 어드레스 전극 Aj의 교점 및 그것에 대응하여 인접하는 유지 전극 Xi에 의해 형성된다. 이 표시 셀 Cij가 화소에 대응하여, 표시 영역(107)은 2차원 화상을 표시할 수 있다. 표시 셀 Cij의 구성은, 상기한 도 35의 (a)∼(c)와 동일하다. 또한, 화상의 프레임은 상기한 도 36의 설명과 동일하다.
이 플라즈마 디스플레이 장치에서는, 고화질 모드(114)와 저전력 모드(115)를 전환하는 모드 전환 스위치(112)를 설치하고 있다. 이 스위치(112)에 의해, 사용자가 상기 두 가지 모드를 전환할 수 있다. 상기 스위치(112)는 릴레이, 반도체 소자, 리모콘 등의 하드웨어로 구성해도 되고, 프로그램의 판정문 등의 소프트웨어로 구성해도 된다. 조작자(113)에 의해, 스위치(112)를 전환하도록 해도 된다. 상기 모드 전환 스위치(112)로 선택된 결과는 마이크로 컴퓨터(111)로 보내진다. 마이크로 컴퓨터(111)는 상기 선택 결과에 기초하여, 제어 회로부(101)를 제어하고 있다.
상기 모드 전환 스위치(112)로, 고화질 모드(114)가 선택된 경우, 제어 회로부(101)로부터 출력되는 신호에 의해, 유지 전극 서스테인 회로(103a), 유지 전극 서스테인 회로(103b), 스캔 전극 서스테인 회로(104a), 스캔 전극 서스테인 회로(104b)는 고화질 모드(제2 서스테인 구동 모드)로 동작한다. 고화질 모드에서는, 도 2에 도시한 바와 같이 모든 인접 전극의 유지 방전 펄스가 서로 다른 타이밍에서 상승(rise) 또는 하강(fall)을 반복한다. 이 고화질 모드를 이용함으로써, 유지 방전을 행하는 유지 전극 및 서스테인 전극 상의 전하가 인접 전극으로 확산 하는 것을 방지할 수 있기 때문에, 고정밀한 영상을 노이즈 등이 적은 고화질로 표시할 수 있게 된다. 이 상세한 설명은 도 12 등을 참조하여 후술한다. 또한, 도 2의 유지 방전 펄스의 상세도, 후술한다.
한편, 상기 모드 전환 스위치(112)로, 저전력 모드(115)가 선택된 경우, 제어 회로부(101)로부터 출력되는 신호에 의해, 유지 전극 서스테인 회로(103a), 유지 전극 서스테인 회로(103b), 스캔 전극 서스테인 회로(104a), 스캔 전극 서스테인 회로(104b)는 저전력 모드(제1 서스테인 구동 모드)로 동작한다. 저전력 모드에서는, 도 3에 도시한 바와 같이 소정의 인접 전극의 유지 방전 펄스가 동시에 같은 방향으로 상승 또는 하강한다. 예를 들면, 스캔 전극 Yn-1과 유지 전극 Xn의 유지 방전 펄스가 동시에 상승하고, 그 후에 동시에 하강한다. 이와 같이 인접 전극 사이에서 동시에 같은 방향으로 전압이 변화하는 경우, 인접 전극 사이의 용량을 통하여 흐르는 전류는 적다. 따라서, 인접 전극 사이의 용량의 충방전에 의해 발생하는 전력 손실도 작다. 또, 도 3의 유지 방전 펄스의 상세는 후술한다.
고화질 모드에서는, 도 2에 도시한 바와 같이 인접 전극 사이에서의 유지 방전 펄스의 상승 또는 하강의 타이밍이 어긋나 있기 때문에, 인접 전극 간의 용량을 충방전하는 전하량이 증가한다. 그 결과, 유지 전극 서스테인 회로(103a, 103b) 및 스캔 전극 서스테인 회로(104a, 104b)의 전력 증가로 직결되어, 저전력 모드에 비하여 소비 전력이 커진다. 이에 대하여, 저전력 모드에서는, 도 3에 도시한 바와 같이, 예를 들면 스캔 전극 Yn-1과 유지 전극 Xn의 유지 방전 펄스가 동시에 상승하고, 그 후에 동시에 하강한다. 이 경우, 인접 전극 간의 전위차가 없기 때문 에, 인접 전극 간의 용량을 통하여 전류가 흐르지 않아, 소비 전력을 작게 할 수 있다.
본 실시예를 이용함으로써, 플라즈마 디스플레이 장치의 사용자측의 선택에 맞춰, 소비 전력이 작은 저전력 모드(제1 서스테인 구동 모드)와 고화질 표시가 가능한 고화질 모드(제2 서스테인 구동 모드)를 전환하여 사용할 수 있다.
또, 본 실시예에서는 제1 서스테인 구동 모드(저 전력 모드)와 제2 서스테인 구동 모드(고화질 모드)의 양자에 있어서, 최대 부하(백 화면 표시) 시의 유지 방전 펄스 수는 동등하게 되도록 설정된다.
도 2는 도 1의 고화질 모드(114)의 서스테인 기간 Ts(도 36)의 유지 방전 펄스를 도시한다. 유지 방전 펄스의 1사이클은 기간 TA 및 기간 TB로 이루어지며, 그 사이클을 반복한다.
기간 TA에 대하여 설명한다. 우선, 시각 t1에서, 홀수 행의 유지 전극 Xn-1, Xn+1에 음극 전위 Vs2를 인가하고, 홀수 행의 스캔 전극 Yn-1, Yn+1의 음극 전위 Vs2를 유지한다. 그리고, 짝수 행의 유지 전극 Xn의 양극 전위 Vs1을 유지하고, 짝수 행의 스캔 전극 Yn의 음극 전위 Vs2를 유지한다. 다만, 예를 들어, 홀수 행의 유지전극 Xn-1, Xn+1에 시각 t1에 음극 전위 Vs2를 인가하기 시작하지만, 도 2는 실제의 전위를 나타내는 것이므로, 시각 t1에서 실제 전위는 Vs1이며, 약간의 시간 지연 후에 Vs2에 도달하게 된다.
다음으로, 시각 t2에서, 홀수 행의 스캔 전극 Yn-1, Yn+1에 양극 전위 Vs1을 인가한다. 이에 의해, 유지 전극 Xn-1과 스캔 전극 Yn-1의 사이, 유지 전극 Xn+1과 스캔 전극 Yn+1의 사이에, 각각 고전압이 인가되어 유지 방전 DE1이 행해진다.
다음으로, 시각 t3에서, 짝수 행의 유지 전극 Xn에 음극 전위 Vs2를 인가한다. 다음으로, 시각 t4에서, 짝수 행의 스캔 전극 Yn에 양극 전위 Vs1을 인가한 다. 이에 의해, 유지 전극 Xn과 스캔 전극 Yn의 사이에 고전압이 인가되어 유지 방전 DE2가 행해진다. 여기서, 기간 TE는 홀수 행의 스캔 전극 Yn-1과 짝수 행의 유지 전극 Xn이 모두 양극 전위 Vs1인 시간으로, 500㎱ 이하로 할 필요가 있다.
다음으로, 시각 t5에서, 짝수 행의 스캔 전극 Yn에 음극 전위 Vs2를 인가한다. 다음으로, 시각 t6에서, 짝수 행의 유지 전극 Xn에 양극 전위 Vs1을 인가한다. 이에 의해, 유지 전극 Xn과 스캔 전극 Yn의 사이에 고전압이 인가되어 유지 방전 DE3이 행해진다.
다음으로, 시각 t7에서, 홀수 행의 스캔 전극 Yn-1, Yn+1에 음극 전위 Vs2를 인가한다. 다음으로, 시각 t8에서, 홀수 행의 유지 전극 Xn-1, Xn+1에 양극 전위 Vs1을 인가한다. 이에 의해, 유지 전극 Xn-1과 스캔 전극 Yn-1의 사이, 유지 전극 Xn+1과 스캔 전극 Yn+1의 사이에, 각각 고전압이 인가되어 유지 방전 DE4가 행해진다.
기간 TB에서는 기간 TA에 대하여, 홀수 행의 유지 전극 Xn-1, Xn+1의 전압 파형과 짝수 행의 유지 전극 Xn의 전압 파형을 교체하고, 홀수 행의 스캔 전극 Yn-1, Yn+1의 전압 파형과 짝수 행의 스캔 전극 Yn의 전압 파형을 교체한다.
도 3은 도 1의 저전력 모드(115)의 서스테인 기간 Ts(도 36)의 유지 방전 펄스를 도시한다. 이 유지 방전 펄스는 상기한 도 38과 마찬가지이다. 우선, 시각 t1에서, 홀수 행의 유지 전극 Xn-1, Xn+1에 음극 전위 Vs2를 인가하고, 홀수 행의 스캔 전극 Yn-1, Yn+1에 양극 전위 Vs1을 인가한다. 그리고, 짝수 행의 유지 전극 Xn에 양극 전위 Vs1을 인가하고, 짝수 행의 스캔 전극 Yn에 음극 전위 Vs2를 인가 한다. 이에 의해, 유지 전극 Xn-1과 스캔 전극 Yn-1의 사이, 유지 전극 Xn과 스캔 전극 Yn의 사이, 유지 전극 Xn+1과 스캔 전극 Yn+1의 사이에, 각각 고전압이 인가되어 유지 방전 DE가 행해진다.
다음으로, 시각 t2에서, 홀수 행의 유지 전극 Xn-1, Xn+1에 양극 전위 Vs1을 인가하고, 홀수 행의 스캔 전극 Yn-1, Yn+1에 음극 전위 Vs2를 인가한다. 그리고, 짝수 행의 유지 전극 Xn에 음극 전위 Vs2를 인가하고, 짝수 행의 스캔 전극 Yn에 양극 전위 Vs1을 인가한다. 이에 의해, 유지 전극 Xn-1과 스캔 전극 Yn-1의 사이, 유지 전극 Xn과 스캔 전극 Yn의 사이, 유지 전극 Xn+1과 스캔 전극 Yn+1의 사이에, 각각 고전압이 인가되어 유지 방전 DE가 행해진다. 이상의 동작을 1사이클 TT로 하여, 이후 반복한다.
〈제2 실시예〉
도 4는 본 발명의 제2 실시예에 의한 플라즈마 디스플레이 장치의 구성을 나타내는 도면이다. 본 실시예는 제1 실시예(도 1)와 기본적인 구성은 동일하므로, 다른 점을 설명한다.
본 실시예에서는 고화질 모드(114)와 고휘도 모드(116)를 전환하는 모드 전환 스위치(112)를 제공하고 있다. 또한, 전원 회로(117)는 전원 전류 검출 회로(118)를 통하여, 유지 전극 서스테인 회로(103a, 103b) 및 스캔 전극 서스테인 회로(104a, 104b)에 유지 방전 전압 Vs를 공급하고 있다. 전원 전류 검출 회로(118)에서는 유지 전극 서스테인 회로(103a, 103b) 및 스캔 전극 서스테인 회로(104a, 104b)에 공급하는 전원 전류 Is를 검출하고, 검출 결과를 마이크로 컴퓨 터(111)에 공급하고 있다. 마이크로 컴퓨터(111)는 상기 전원 전류 Is의 검출 결과에 기초하여, 상기 전원 전류 Is가 소정값 이하가 되도록, 제어 회로부(101)에 의해 설정되는 유지 방전 펄스 수를 제어하고 있다.
상기 모드 전환 스위치(112)에 의해, 고화질 모드(114)와 고휘도 모드(116)를 사용자측이 전환 가능하게 하고 있다. 예를 들면, 고화질 모드(114)가 선택된 경우, 선택 결과는 마이크로 컴퓨터(111)에 전송되고, 마이크로 컴퓨터(111)에 의해 제어 회로부(101)를 제어하여, 도 2의 유지 방전 펄스가 되도록 설정하고 있다.
이에 대하여, 고휘도 모드(116)가 선택된 경우, 선택 결과는 마이크로 컴퓨터(111)에 전송되고, 마이크로 컴퓨터(111)는 제어 회로부(101)를 제어하여, 도 3의 유지 방전 펄스가 되도록 설정하고 있다. 도 3에 도시한 바와 같이, 고휘도 모드(116)에 있어서의 동작 파형은, 도 1에 도시한 저전력 모드(115)에 있어서의 동작 파형과 마찬가지이고, 소정의 인접 전극에서 동시에 상승 및 하강을 반복한다. 고휘도 모드(116)의 동작 파형에서는 인접된 서스테인 전극 Yn-1과 유지 전극 Xn에서, 동시에 상승 및 하강을 반복하고 있다. 그 결과, 인접 전극 사이 용량을 개재하여 흐르는 충방전 전류를 저감할 수 있다. 따라서, 도 2에 도시한 고화질 모드에 비하여, 유지 방전 펄스 수당 소비 전력을 작게 할 수 있다.
전원 전류 검출 회로(118)와 마이크로 컴퓨터(111)의 기능에 따라, 전원 전류 Is가 소정값 이하가 되도록 유지 방전 펄스 수를 제어하고 있기 때문에, 소정 유지 방전 펄스 수당 소비 전력이 작은 고휘도 모드(116)쪽이, 고화질 모드(114)에 비하여, 최대 전류 시(전체 백 표시 등의 최대 부하 시)에 있어서의 유지 방전 펄 스 수를 많이 할 수 있다. 따라서, 고휘도 모드(116)쪽이, 고화질 모드(114)에 비하여, 전체 백 표시 등의 최대 부하 시에 있어서의 화상의 휘도를 높게 할 수 있다.
본 실시예를 이용함으로써, 플라즈마 디스플레이 장치의 사용자측의 선택에 맞춰, 고휘도 표시가 가능한 고휘도 모드와, 고화질 표시가 가능한 고화질 모드를 전환하여 사용할 수 있다. 따라서, 주위의 밝기나 표시하는 화상의 정밀도 등에 맞춰따라, 고휘도 모드와 고화질 모드를 선택할 수 있다.
도 5는 도 4의 전원 전류 검출 회로(118)의 구성예를 나타낸다. 단자(119)는 도 4의 전원 회로(117)에 접속되고, 단자(120)는 도 4의 서스테인 회로(103a, 103b, 104a, 104b)에 접속된다. 저항(122)은 단자(119) 및 단자(120) 사이에 접속되어, 전원 전류 Is가 흐른다. 차동 회로(123)는 반전 단자가 단자(120)에 접속되고, 비반전 단자가 단자(119)에 접속되며, 차동 신호(전원 전류 Is에 상당하는 전압)를 단자(121)를 통하여 도 4의 마이크로 컴퓨터(111)에 출력한다. 예를 들면, 단위 시간당 평균 전원 전류 Is가 소정값 이하가 되도록 유지 방전 펄스 수를 제어한다. 또, 전류 대신에, 전력을 검출하여 유지 방전 펄스 수를 제어해도 된다.
도 6은 도 4의 고화질 모드(114)에 있어서의 유지 전극 X, 스캔 전극 Y 및 어드레스 전극 A의 전압 파형을 도시한다. 도 36에 대응하여, 서브 프레임 SF1 및 SF2를 나타낸다. 각 서브 프레임은 리세트 기간 Tr, 어드레스 기간 Ta, 및 서스테인 기간(유지 방전 기간) Ts로 구성된다. 서스테인 기간 Ts에 있어서, 기간 T1에서 고화질 모드의 유지 방전 펄스(도 2)가 생성된다.
도 7은 도 4의 고휘도 모드(116)에 있어서의 유지 전극 X, 스캔 전극 Y 및 어드레스 전극 A의 전압 파형을 나타낸다. 도 7은 도 6과 기본적으로는 동일하지만, 서스테인 기간 Ts에 있어서, 기간 T2에서 고휘도 모드의 유지 방전 펄스(도 3)가 생성된다. 고휘도 모드의 유지 방전 펄스 기간 T2는, 도 6의 고화질 모드의 유지 방전 펄스 기간 T1보다 길다. 즉, 도 7의 고휘도 모드는, 도 6의 고화질 모드보다 유지 방전 펄스 수가 많다. 또, 고휘도 모드 및 고화질 모드는, 소비 전력이 동일해지도록, 유지 방전 펄스 수가 제어되고 있다.
〈제3 실시예〉
도 8은 본 발명의 제3 실시예에 의한 플라즈마 디스플레이 장치의 구성을 나타내는 도면이다. 본 실시예는 제2 실시예(도 4)와 기본적인 구성은 동일하므로, 다른 점을 설명한다.
본 실시예에서는 모드 전환 스위치(112)에 의해, 고화질 모드(114)와 저전력 모드(115)와 고휘도 모드(116)의 3모드를 사용자측이 전환 가능하게 하고 있다. 고화질 모드(114)에서는, 도 2에 도시한 유지 방전 펄스로 동작하고, 저전력 모드(115)와 고휘도 모드(116)에서는, 도 3에 도시한 유지 방전 펄스로 동작한다. 저전력 모드(115)에서는, 도 6에 도시한 바와 같이 최대 부하 시의 유지 방전 펄스 수 T1이 고화질 모드(116)와 동일하게 되도록 설정되어 있다. 또한, 고휘도 모드(116)에서는, 도 7에 도시한 바와 같이 전원 전류 Is가 소정값 이하가 되는 조건에서, 최대 부하 시의 유지 방전 펄스 수 T2가 고화질 모드(116)의 펄스 수 T1보다 많아지도록 설정되어 있다.
본 실시예를 이용함으로써, 주위의 밝기, 표시 화상의 정밀도 등을 고려하여, 적절한 모드를 사용자측이 선택 가능하게 된다.
〈제4 실시예〉
도 9는 본 발명의 제4 실시예에 의한 플라즈마 디스플레이 장치의 구성을 나타내는 도면이다. 본 실시예는 제3 실시예(도 8)와 기본적인 구성은 동일하므로, 다른 점을 설명한다.
본 실시예에서는 주위의 밝기를 검출하기 위한 밝기 검출 회로(124)를 구비하고, 주위의 밝기에 따라, 모드 전환 스위치(112)를 자동적으로 전환하고 있다. 그 결과, 플라즈마 디스플레이 장치의 주위가 밝은 경우에는 고휘도 모드(제1 서스테인 구동 모드)(116)가 자동적으로 선택되고, 플라즈마 디스플레이 장치의 주위가 어두운 경우에는 고화질 모드(제2 서스테인 구동 모드)(114)가 자동적으로 선택된다. 각 모드의 동작에 대해서는 상기 제3 실시예와 동일하다.
또, 이 플라즈마 디스플레이 장치에서는, 주위의 밝기를 검출하는 밝기 검출 회로(124)의 검출 결과를 모드 전환 스위치(112)로 공급하고 있지만, 한 번 마이크로 컴퓨터(111)에 공급하여 처리를 행하고, 마이크로 컴퓨터(111)가 모드 전환 스위치(112)를 전환해도 된다. 밝기 검출 회로(124)는, 예를 들면 포토트랜지스터를 이용하여 구성할 수 있다.
본 실시예에 의한 플라즈마 디스플레이 장치를 이용함으로써, 주위의 밝기에 따라, 자동적으로 적절한 표시 모드(서스테인 구동 모드)의 선택이 가능하게 된다.
〈제5 실시예〉
도 10은 본 발명의 제5 실시예에 의한 플라즈마 디스플레이 장치의 구성을 나타내는 도면이다. 본 실시예는 제4 실시예(도 9)와 기본적인 구성은 동일하므로, 다른 점을 설명한다.
본 실시예의 플라즈마 디스플레이 장치에서는, 주위의 밝기를 검출하는 밝기 검출 회로(124)의 검출 결과와, 입력 영상 신호 IMG에 기초하여 영상의 주파수 성분이나 해상도나 휘도 레벨 등을 검출하는 화상 검출 회로(125)의 검출 결과를 마이크로 컴퓨터(111)에 입력하고 있다. 마이크로 컴퓨터(111)는 상기 검출 결과를 처리하고, 주위의 밝기, 표시 화상의 주파수 성분, 해상도(정밀도), 휘도에 따라, 고화질 모드(제2 서스테인 구동 모드(114)와 고휘도 모드(제1 서스테인 구동 모드)(116)를 자동적으로 전환하고 있다.
예를 들면, 입력 영상 신호 IMG에 기초하여 영상의 주파수 성분을 검출하고, 고주파 성분이 소정값 이상인 경우에는 영상이 미세하기 때문에 고화질 모드(114)로 구동하고, 고주파 성분이 소정값보다 작은 경우에는 영상이 거칠기 때문에 고휘도 모드(116)로 구동한다.
또한, 입력 영상 신호 IMG에 기초하여 영상의 해상도를 검출하고, 저해상도인 경우에는 고휘도 모드(116)로 구동하고, 고해상도인 경우에는 고화질 모드(114)로 구동한다. 해상도를 검출하기 위해서는, 예를 들면 수평 동기 신호의 수를 카운트하여, 1화면의 라인 수를 검출함으로써 행할 수 있다.
또한, 입력 영상 신호 IMG에 기초하여 영상의 휘도 레벨을 검출하고, 고휘도 레벨인 경우에는 고휘도 모드(116)로 구동하고, 저휘도 레벨인 경우에는 고화질 모 드(114)로 구동한다.
그 결과, 본 실시예의 플라즈마 디스플레이 장치에서는, 주위의 밝기, 표시 영상의 주파수 성분, 해상도, 휘도 레벨을 종합적으로 판단하여, 고화질 모드(제2 서스테인 구동 모드)(114)와 고휘도 모드(제1 서스테인 구동 모드)(116)를 자동적으로 선택할 수 있다. 또한, 마이크로 컴퓨터(111)는 화상 검출 회로(125)의 출력 또는 밝기 검출 회로(124)의 출력 중 어느 하나를 우선하여, 고화질 모드(114) 또는 고휘도 모드(116)를 전환하도록 해도 된다.
또, 화상 처리 회로(126)는 입력 영상 신호 IMG를 입력하고, 색 조정 및 콘트라스트 조정 등의 화상 처리를 행하고, 제어 회로부(101)에 출력한다. 제어 회로부(101)는 입력된 영상 신호에 기초하여 표시 처리를 행한다.
이하, 상기한 고화질 모드의 제어 방법을 상세히 설명한다.
〈제6 실시예〉
도 11은 프로그레시브 방식의 플라즈마 디스플레이의 단면도이다. 유리 기판(201) 상에는 유지 전극 Xn-1 및 스캔 전극 Yn-1의 표시 셀, 유지 전극 Xn 및 스캔 전극 Yn의 표시 셀, 유지 전극 Xn+1 및 스캔 전극 Yn+1의 표시 셀 등이 형성된다. 각 표시 셀의 사이에는 차광체(203)가 형성된다. 유전체층(202)은 차광체(203) 및 전극 Xi, Yi를 피복하도록 형성된다. 보호막(208)은 유전체층(202) 상에 형성된다.
유리 기판(207)의 아래에는 어드레스 전극(206) 및 유전체층(205)이 형성된다. 방전 공간(204)은 보호막(208) 및 유전체층(205)의 사이에 형성되고, Ne+Xe 페닝 가스 등이 봉입되어 있다. 표시 셀에서의 방전광은 형광체(1218)(도 35의 (c))에 반사하여 유리 기판(201)을 투과하여 표시된다.
프로그레시브 방식에서는 표시 셀을 구성하는 쌍을 이루는 전극 Xn-1, Yn-1의 사이의 간격, 전극 Xn, Yn의 사이의 간격, 전극 Xn+1, Yn+1의 사이의 간격이 좁아, 방전이 가능하다. 그리고, 서로 다른 표시 셀에 걸치는 전극 Yn-1, Xn의 사이의 간격, 전극 Yn, Xn+1의 사이의 간격이 넓어, 방전을 행하지 않는다. 즉, 각 전극은 그 한쪽의 이웃한 전극에 대해서만 유지 방전이 가능하다.
플라즈마 디스플레이가 표시하는 화상의 프레임은, 상기한 도 36과 동일하다. 도 36에서, 우선 리세트 기간 Tr에서는 각 스캔 전극 Yi 및 유지 전극 Xi 사이에 소정의 전압을 인가하여 전하의 전면 기입 및 전면 소거를 행하여, 전회의 표시 내용을 소거하여 소정의 벽 전하를 형성한다.
다음으로, 어드레스 기간 Ta에서는 어드레스 전극 Aj에 플러스 전위의 펄스(점등 선택 전압)를 인가하고, 원하는 스캔 전극 Yi에 순차 스캔으로, 음극 전위 Vs2의 펄스를 인가한다. 이들 펄스에 의해, 어드레스 전극 Aj와 스캔 전극 Yi와의 사이에서 어드레스 방전이 행해져, 표시 셀의 어드레스 선택(점등 선택)이 이루어진다.
다음으로, 서스테인 기간(유지 방전 기간) Ts에서는, 각 유지 전극 Xi와 각 스캔 전극 Yi와의 사이에 소정의 전압을 인가함으로써, 어드레스 기간 Ta에서 어드레스 선택한 표시 셀에 대응하는 유지 전극 Xi와 스캔 전극 Yi와의 사이에서 유지 방전을 행하여, 발광한다.
도 12는 프로그레시브 방식의 플라즈마 디스플레이의 서스테인 기간 Ts에서의 구동 방법을 나타내는 타이밍차트이다. 전극 Xn-1, Yn-1, Xn, Yn, Xn+1, Yn+1, Xn+2, Yn+2 등이 순서대로 배열되어 형성된다.
우선, 시각 t1∼t2에서, 전극 Xn, Yn 사이 및 전극 Xn+2, Yn+2 사이에서 제1 방전 DE1이 행해진다. 다음으로, 시각 t3∼t4에서, 전극 Xn-1, Yn-1 사이 및 전극 Xn+1, Yn+1 사이에서 제2 방전 DE2가 행해진다. 다음으로, 시각 t5∼t6에서, 전극 Xn-1, Yn-1 사이 및 전극 Xn+1, Yn+1 사이에서 제3 방전 DE3이 행해진다. 다음으로, 시각 t7∼t8에서, 전극 Xn, Yn 사이 및 전극 Xn+2, Yn+2 사이에서 제4 방전 DE4가 행해진다. 제1∼제4 방전 DE1∼DE4를 1사이클로 하여 유지 방전을 반복한다. 이에 의해, 방전 시의 마이너스의 전하(전자)의 인접 전극에의 확산을 방지할 수 있다.
여기서, 홀수 행의 유지 전극 Xn-1, Xn+1 등에는 동일한 전압, 짝수 행의 유지 전극 Xn, Xn+2 등에는 동일한 전압, 홀수 행의 스캔 전극 Yn-1, Yn+1 등에는 동일한 전압, 짝수 행의 스캔 전극 Yn, Yn+2 등에는 동일한 전압이 인가된다.
서스테인 기간 Ts에 있어서는, 서스테인 기간 Ts에서 표시를 행하는 복수의 표시 셀의 전극쌍 중, 짝수번째 전극쌍과 홀수번째 전극쌍의 방전 발광을, 서로 다른 타이밍에서 행한다. 예를 들면, 홀수번째 전극쌍에서는 방전 DE1 및 DE4를 행하고, 짝수번째 전극쌍에서는 그와 다른 타이밍에서 방전 DE2 및 DE3을 행한다.
또한, 짝수번째 전극쌍과 홀수번째 전극쌍 중의 한쪽의 방전 발광을 선행시켜, 계속해서 다른 쪽의 방전 발광을 실시한다. 그 때, 상기 한쪽의 전극쌍에 있 어서의 인가 전압은, 해당 한쪽의 전극쌍에 있어서의 방전 발광의 개시로부터 해당 다른 쪽의 전극쌍에 있어서의 방전 발광의 종료까지 유지된다.
(제1 방전)
도 13의 (a)∼(c)는 도 12의 제1 방전 DE1의 조건을 설명하기 위한 도면이다. 어드레스 기간 Ta(도 36)에서 전극 Xn 및 전극 Yn의 표시 셀을 어드레스 선택(점등 선택)하여, 서스테인 기간 Ts(도 36)에서 전극 Xn에 음극 전압 Vs2, 전극 Yn에 양극 전압 Vs1을 인가함으로써 전극 Xn 및 Yn 사이에서 방전한다. 이 때, 전극 Xn-1 및 Yn-1의 표시 셀이 어드레스 선택되어 있으면, 인접 전극 Yn-1에는 플러스의 벽 전하가 형성되고, 전극 Xn+1 및 Yn+1의 표시 셀이 어드레스 선택되어 있으면, 인접 전극 Xn+1에는 마이너스의 벽 전하가 형성되어 있다. 홀수 행의 유지 전극 Xn-1 및 Xn+1에는 동일한 전압, 홀수 행의 스캔 전극 Yn-1 및 Yn+1에는 동일한 전압이 인가된다.
도 13의 (a)는 전극 Xn 및 Yn 사이에서 방전할 때, 인접 전극 Yn-1 및 Xn+1의 전압을 (Vs1+Vs2)/2로 설정한 도면이다. 이 경우, 전극 Xn 및 Yn 상의 벽 전하는 인접 전극 Yn-1 또는 Xn+1에 확산되지 않아, 에러 표시를 방지할 수 있다.
도 13의 (b)는 전극 Xn 및 Yn 사이에서 방전할 때, 인접 전극 Yn-1 및 Xn+1의 전압을 음극 전압 Vs2로 설정한 도면이다. 이 경우, 인접 전압 Xn+1 상의 마이너스의 벽 전하가 전극 Yn 상에 확산하게 된다. 따라서, 인접 전극 Xn+1은 음극 전압 Vs2보다 커야 한다. 한편, 전극 Xn 및 Yn 상의 벽 전하는 인접 전극 Yn-1에 확산되지 않는다. 따라서, 인접 전극 Yn-1은 음극 전압 Vs2 이상이면 된다.
도 13의 (c)는 전극 Xn 및 Yn 사이에서 방전할 때, 인접 전극 Yn-1 및 Xn+1의 전압을 양극 전압 Vs1로 설정한 도면이다. 이 경우, 인접 전극 Xn 상의 마이너스의 벽 전하가 인접 전극 Yn-1 상에 확산하게 된다. 따라서, 인접 전극 Yn-1은 양극 전압 Vs1보다 작아야 한다. 한편, 전극 Xn+1 상에 마이너스의 전하가 있으면, 전극 Xn 상의 마이너스의 벽 전하는 전극 Yn을 통하여 전극 Xn+1 상에 확산되지 않는다. 단, 전극 Xn+1 및 Yn+1의 표시 셀이 어드레스 선택되어 있지 않으면, 전극 Xn+1 및 Yn+1 상에 벽 전하가 존재하지 않는다. 그 경우, 전극 Xn 상의 마이너스의 벽 전하는 전극 Yn을 통하여 전극 Xn+1 상에 확산하게 된다. 이에 의해, 후에 전극 Xn+1 및 Yn+1의 표시 셀이 오점등을 하는 경우가 있다. 따라서, 인접 전극 Xn+1은 양극 전압 Vs1보다 작아야 한다.
또, 마찬가지로, 도 13의 (b)에서, 전극 Xn-1 및 Yn-1의 표시 셀이 어드레스 선택되어 있지 않으면, 전극 Xn-1 및 Yn-1 상에 벽 전하가 존재하지 않는다. 이 경우도, 전극 Yn 상의 플러스의 벽 전하가 전극 Xn을 통하여 전극 Yn-1에 확산하는 것은 아닌가 라고도 생각된다. 그러나, 실제로는 플러스의 벽 전하는 마이너스의 벽 전하보다 질량이 크기 때문에, 마이너스의 벽 전하에 비하여 확산하기 어렵다. 따라서, 도 13의 (b)에서는 전극 Yn 상의 플러스의 벽 전하는 전극 Xn을 통하여 전극 Yn-1로 확산하지 않는다.
이상의 조건을 정리하여 설명한다. 전극 Xn에 음극 전압 Vs2, 전극 Yn에 양극 전압 Vs1을 인가하여, 전극 Xn 및 Yn 사이에서 방전시켰을 때, 인접 전극 Yn-1의 인가 전압 Vyn-1은 이하의 범위에서 설정하면 된다. 예를 들면, 도 12에서는 전압 Vyn-1=(Vs1+Vs2)/2이다.
Vs2≤Vyn-1<Vs1
또한, 인접 전극 Xn+1의 인가 전압 Vxn+1은 이하의 범위에서 설정하면 된다. 예를 들면, 도 12에서는 전압 Vxn+1=(Vs1+Vs2)/2이다.
Vs2<Vxn+1<Vs1
상기한 바와 같이, 이 때 인접 전극 Xn-1, Yn-1 사이가 서스테인(유지 방전)에 의해 점등하는 경우, 전극 Yn-1에는 전극 Xn-1, Yn-1 사이에 의한 전 서스테인에 의해 생성된 벽 전하의 극성이 플러스가 된다. 또한, 마찬가지로, 인접 전극 Xn+1, Yn+1 사이가 서스테인에 의해 점등하는 경우, 전극 Xn+1에는 전극 Xn+1, Yn+1 사이에 의한 전 서스테인에 의해 생성된 벽 전하의 극성이 마이너스가 된다. 이러한 유지 방전 전압에 의해, 전극 Xn 상의 마이너스의 벽 전하는 전극 Yn-1 또는 전극 Xn+1로 확산하지 않게 된다.
(제2 방전)
도 14의 (a)∼(c)는 도 12의 제2 방전 DE2의 조건을 설명하기 위한 도면이다. 어드레스 기간 Ta(도 36)에서 전극 Xn-1 및 전극 Yn-1의 표시 셀을 어드레스 선택(점등 선택)하여, 서스테인 기간 Ts(도 36)에서 전극 Xn-1에 음극 전압 Vs2, 전극 Yn-1에 양극 전압 Vs1을 인가함으로써 전극 Xn-1 및 Yn-1 사이에서 방전한다. 이 때, 전극 Xn-2 및 Yn-2의 표시 셀이 어드레스 선택되어 있으면, 전극 Yn-2에는 마이너스의 벽 전하가 형성되고, 전극 Xn 및 Yn의 표시 셀이 어드레스 선택되어 있으면, 전극 Xn에는 플러스의 벽 전하가 형성되어 있다. 짝수 행의 유지 전극 Xn-2 및 Xn에는 동일한 전압, 짝수 행의 스캔 전극 Yn-2 및 Yn에는 동일한 전압이 인가된다.
도 14의 (a)는 전극 Xn-1 및 Yn-1 사이에서 방전할 때, 인접 전극 Yn-2 및 Xn의 전압을 (Vs1+Vs2)/2로 설정한 도면이다. 이 경우, 전극 Xn-1 및 Yn-1 상의 벽 전하는 인접 전극 Yn-2 또는 Xn에 확산하지 않아, 에러 표시를 방지할 수 있다.
도 14의 (b)는 전극 Xn-1 및 Yn-1 사이에서 방전할 때, 인접 전극 Yn-2 및 Xn의 전압을 음극 전압 Vs2로 설정한 도면이다. 이 경우, 전극 Xn-1 및 Yn-1 상의 전하는 전극 Xn 상에 확산하지 않는다. 또, 전극 Yn-1 및 Xn 상에는 모두 플러스의 벽 전하가 형성되므로, 전극 Yn-1 및 Xn 사이에서 전하의 이동은 없다. 또한, 전극 Xn 및 Yn의 표시 셀이 어드레스 선택되지 않아 전극 Xn 및 Yn 상에 벽 전하가 존재하지 않는 경우라도, 전극 Yn-1 상의 플러스의 벽 전하는 전극 Xn 상에 확산하지 않는다. 이 때, 전극 Xn 상에 마이너스의 벽 전하가 존재하지 않는다. 따라서, 인접 전극 Xn은 음극 전압 Vs2 이상이면 된다. 한편, 전극 Xn-1 및 Yn-1 상의 전하는 인접 전극 Yn-2에 확산하지 않는다. 또, 전극 Yn-1 상의 플러스의 벽 전하는 마이너스의 벽 전하에 비하여 질량이 크기 때문에, 전극 Yn-1 상의 플러스의 벽 전하는 전극 Xn-1을 통하여 전극 Yn-2에 확산하지 않는다. 따라서, 인접 전극 Yn-2는 음극 전압 Vs2 이상이면 된다.
도 14의 (c)는 전극 Xn-1 및 Yn-1 사이에서 방전할 때, 인접 전극 Yn-2 및 Xn의 전압을 양극 전압 Vs1로 설정한 도면이다. 이 경우, 전극 Xn-1 및 Yn-1 상의 전하는 인접 전극 Yn-2에 확산하지 않는다. 또, 전극 Xn-1 및 Yn-2 상에는 모두 마이너스의 벽 전하가 형성되므로, 전극 Xn-1 및 Yn-2 사이에서 전하의 이동은 없다. 또한, 전극 Xn-2 및 Yn-2의 표시 셀이 어드레스 선택되지 않고 전극 Xn-2 및 Yn-2 상에 벽 전하가 존재하지 않아도, 전극 Xn-1 상의 마이너스의 벽 전하는 전극 Yn-2 상에 확산하지 않는다. 따라서, 인접 전극 Yn-2은 양극 전압 Vs1 이하이면 된다. 한편, 전극 Yn-1 및 Xn은 동일 전위이므로, 전극 Xn-1 상의 마이너스의 벽 전하는 전극 Yn-1 및 그 인접 전극 Xn에 확산하게 된다. 이 때, 전극 Xn 및 Yn의 표시 셀의 어드레스 선택에 따라 전극 Xn 상에 플러스의 벽 전하가 있는 경우든 없는 경우든, 전극 Xn-1 상의 마이너스의 벽 전하는 전극 Xn 상에 확산하게 된다. 따라서, 인접 전극 Xn은 양극 전압 Vs1보다 작아야 한다.
이상의 조건을 정리하여 설명한다. 전극 Xn-1에 음극 전압 Vs2, 전극 Yn-1에 양극 전압 Vs1을 인가하여, 전극 Xn-1 및 Yn-1 사이를 방전시켰을 때, 전극 Xn의 인가 전압 Vxn은 이하의 범위에서 설정하면 된다. 예를 들면, 도 12에서는 전압 Vxn=Vs2이다.
Vs2≤Vxn<Vs1
또한, 마찬가지로, 전극 Xn-1에 음극 전압 Vs2, 전극 Yn-1에 양극 전압 Vs1을 인가하여, 전극 Xn-1 및 Yn-1 사이를 방전시켰을 때, 전극 Yn-2(Yn)의 인가 전압 Vyn은 이하의 범위에서 설정하면 된다. 예를 들면, 도 12에서는 전압 Vyn=Vs1이다.
Vs2≤Vyn≤Vs1
이 때, 전극 Xn 및 Yn 사이가 서스테인(유지 방전)에 의해 점등하는 경우, 전극 Xn에는 전극 Xn 및 Yn 사이에 의한 전 서스테인에 의해 생성된 벽 전하의 극성이 플러스가 되고, 전극 Yn의 벽 전하의 극성은 마이너스가 된다. 이에 의해, 전극 Xn-1 상의 마이너스의 벽 전하는 전극 Xn 또는 Yn-2로 확산하지 않게 된다.
(제3 방전)
도 15의 (a)∼(c)는 도 12의 제3 방전 DE3의 조건을 설명하기 위한 도면이다. 어드레스 기간 Ta(도 36)에서 전극 Xn-1 및 전극 Yn-1의 표시 셀을 어드레스 선택(점등 선택)하여, 서스테인 기간 Ts(도 36)에서 전극 Xn-1에 양극 전압 Vs1, 전극 Yn-1에 음극 전압 Vs2를 인가함으로써 전극 Xn-1 및 Yn-1 사이에서 방전한다. 이 때, 전극 Xn-2 및 Yn-2의 표시 셀이 어드레스 선택되어 있으면, 전극 Yn-2에는 마이너스의 벽 전하가 형성되고, 전극 Xn 및 Yn의 표시 셀이 어드레스 선택되어 있으면, 전극 Xn에는 플러스의 벽 전하가 형성되어 있다. 짝수 행의 유지 전극 Xn-2 및 Xn에는 동일한 전압, 짝수 행의 스캔 전극 Yn-2 및 Yn에는 동일한 전압이 인가된다.
도 15의 (a)는 전극 Xn-1 및 Yn-1 사이에서 방전할 때, 인접 전극 Yn-2 및 Xn의 전압을 (Vs1+Vs2)/2로 설정한 도면이다. 이 경우, 전극 Xn-1 및 Yn-1 상의 벽 전하는 인접 전극 Yn-2 또는 Xn에 확산하지 않아, 에러 표시를 방지할 수 있다.
도 15의 (b)는 전극 Xn-1 및 Yn-1 사이에서 방전할 때, 인접 전극 Yn-2 및 Xn의 전압을 음극 전압 Vs2로 설정한 도면이다. 이 경우, 전극 Xn-1 및 Yn-1 상의 전하는 전극 Xn 상에 확산하지 않는다. 또, 전극 Xn-1 상의 플러스의 벽 전하는 마이너스의 벽 전하에 비하여 질량이 크기 때문에, 전극 Xn-1 상의 플러스의 벽 전 하는 전극 Yn-1을 통하여 전극 Xn에 확산하지 않는다. 따라서, 인접 전극 Xn은 음극 전압 Vs2 이상이면 된다. 한편, 전극 Yn-2 상의 마이너스의 벽 전하는 전극 Xn-1 상에 확산하게 된다. 따라서, 인접 전극 Yn-2는 음극 전압 Vs2보다 커야 한다.
도 15의 (c)는 전극 Xn-1 및 Yn-1 사이에서 방전할 때, 인접 전극 Yn-2 및 Xn의 전압을 양극 전압 Vs1로 설정한 도면이다. 이 경우, 전극 Yn-1 상의 마이너스의 벽 전하는 인접 전극 Xn에 확산하게 된다. 따라서, 인접 전극 Xn은 양극 전압 Vs1보다 작아야 한다. 한편, 전극 Yn-2 상에 마이너스의 전하가 있으면, 전극 Yn-1 상의 마이너스의 벽 전하는 전극 Xn-1을 통하여 전극 Yn-2 상에 확산하지 않는다. 단, 전극 Xn-2 및 Yn-2의 표시 셀이 어드레스 선택되지 않고 전극 Xn-2 및 Yn-2 상에 벽 전하가 존재하지 않는 경우, 전극 Yn-1 상의 마이너스의 벽 전하는 전극 Xn-1을 통하여 전극 Yn-2 상에 확산하게 된다. 이에 의해, 후에 전극 Xn-2 및 Yn-2의 표시 셀이 오점등하게 되는 경우가 있다. 따라서, 인접 전극 Yn-2는 양극 전압 Vs1보다 작아야 한다.
이상의 조건을 정리하여 설명한다. 전극 Xn-1에 양극 전압 Vs1, 전극 Yn-1에 음극 전압 Vs2를 인가하여, 전극 Xn-1 및 Yn-1 사이를 방전시켰을 때, 전극 Xn의 인가 전압 Vxn은 이하의 범위에서 설정하면 된다. 예를 들면, 도 12에서는 전압 Vxn=(Vs1+Vs2)/2이다.
Vs2≤Vxn<Vs1
또한, 마찬가지로, 전극 Xn-1에 양극 전압 Vs1, 전극 Yn-1에 음극 전압 Vs2 를 인가하여, 전극 Xn-1 및 Yn-1 사이를 방전시켰을 때, 전극 Yn-2(Yn)의 인가 전압 Vyn은 이하의 범위에서 설정하면 된다. 예를 들면, 도 12에서는 전압 Vyn=(Vs1+Vs2)/2이다.
Vs2<Vyn<Vs1
이 때, 전극 Xn 및 Yn 사이가 서스테인(유지 방전)에 의해 점등하는 경우, 전극 Xn에는 전극 Xn 및 Yn 사이에 의한 전 서스테인에 의해 생성된 벽 전하의 극성이 플러스가 되고, 전극 Yn의 벽 전하의 극성은 마이너스가 된다. 이에 의해, 전극 Yn-1 상의 마이너스의 벽 전하는 전극 Xn 또는 Yn-2에 확산하지 않게 된다.
(제4 방전)
도 16의 (a)∼(c)는 도 12의 제4 방전 DE4의 조건을 설명하기 위한 도면이다. 어드레스 기간 Ta(도 36)에서 전극 Xn 및 전극 Yn의 표시 셀을 어드레스 선택(점등 선택)하여, 서스테인 기간 Ts(도 36)에서 전극 Xn에 양극 전압 Vs1, 전극 Yn에 음극 전압 Vs2를 인가함으로써 전극 Xn 및 Yn 사이에서 방전한다. 이 때, 전극 Xn-1 및 Yn-1의 표시 셀이 어드레스 선택되어 있으면, 인접 전극 Yn-1에는 플러스의 벽 전하가 형성되고, 전극 Xn+1 및 Yn+1의 표시 셀이 어드레스 선택되어 있으면, 인접 전극 Xn+1에는 마이너스의 벽 전하가 형성되어 있다.
도 16의 (a)는 전극 Xn 및 Yn 사이에서 방전할 때, 인접 전극 Yn-1 및 Xn+1의 전압을 (Vs1+Vs2)/2로 설정한 도면이다. 이 경우, 전극 Xn 및 Yn 상의 벽 전하는 인접 전극 Yn-1 또는 Xn+1에 확산하지 않아, 에러 표시를 방지할 수 있다.
도 16의 (b)는 전극 Xn 및 Yn 사이에서 방전할 때, 인접 전극 Yn-1 및 Xn+1 의 전압을 음극 전압 Vs2로 설정한 도면이다. 이 경우, 전극 Xn 및 Yn 상의 전하는 전극 Xn+1 상에 확산하지 않는다. 또, 전극 Xn 상의 플러스의 벽 전하는 마이너스의 벽 전하에 비하여 질량이 크기 때문에, 전극 Xn 상의 플러스의 벽 전하는 전극 Yn을 통하여 전극 Xn+1에 확산하지 않는다. 따라서, 인접 전극 Xn+1은 음극 전압 Vs2 이상이면 된다. 한편, 전극 Xn 및 Yn 상의 전하는 전극 Yn-1 상에 확산하지 않는다. 또, 전극 Yn-1 상의 벽 전하의 극성은 플러스이므로, 전극 Xn 및 Yn-1 사이의 전하 이동은 없다. 또한, 전극 Xn-1 및 Yn-1의 표시 셀이 어드레스 선택되지 않고 전극 Xn-1 및 Yn-1 상에 벽 전하가 존재하지 않는 경우라도, 전극 Xn 상의 플러스의 벽 전하는 전극 Yn-1 상에 확산하지 않는다. 이 때, 전극 Yn-1 상에 마이너스의 벽 전하가 존재하지 않는다. 따라서, 인접 전극 Yn-1은 음극 전압 Vs2 이상이면 된다.
도 16의 (c)는 전극 Xn 및 Yn 사이에서 방전할 때, 인접 전극 Yn-1 및 Xn+1의 전압을 양극 전압 Vs1로 설정한 도면이다. 이 경우, 전극 Xn 및 Yn 상의 전하는 인접 전극 Xn+1 상에 확산하지 않는다. 또, 전극 Xn+1 상의 벽 전하의 극성은 마이너스이므로, 전극 Yn 및 Xn+1 사이의 전하 이동은 없다. 또한, 전극 Xn+1 및 Yn+1의 표시 셀이 어드레스 선택되지 않고 전극 Xn+1 및 Yn+1 상에 벽 전하가 존재하지 않는 경우라도, 전극 Yn 상의 마이너스의 벽 전하는 전극 Xn+1 상에 확산하지 않는다. 이 때, 전극 Xn+1 상에 플러스의 벽 전하가 존재하지 않는다. 따라서, 인접 전극 Xn+1은 양극 전압 Vs1 이하이면 된다. 한편, 전극 Yn 상의 마이너스의 벽 전하는 전극 Xn을 통하여 전극 Yn-1에 확산하게 된다. 이 때, 전극 Xn-1 및 Yn-1의 표시 셀의 어드레스 선택에 따라 전극 Yn-1 상에 플러스의 벽 전하가 있는 경우라도 없는 경우라도, 전극 Yn 상의 마이너스의 벽 전하는 전극 Xn을 통하여 전극 Yn-1 상에 확산하게 된다. 따라서, 인접 전극 Yn-1은 양극 전압 Vs1보다 작아야 한다.
이상의 조건을 정리하여 설명한다. 전극 Xn에 양극 전압 Vs1, 전극 Yn에 음극 전압 Vs2를 인가하여, 전극 Xn 및 Yn 사이를 방전시켰을 때, 전극 Yn-1의 인가 전압 Vyn-1은 이하의 범위에서 설정하면 된다. 예를 들면, 도 12에서는 전압 Vyn-1=Vs2이다.
Vs2≤Vyn-1<Vs1
또한, 전극 Xn+1의 인가 전압 Vxn+1은 이하의 범위에서 설정하면 된다. 예를 들면, 도 12에서는 전압 Vxn+1=Vs1이다.
Vs2≤Vxn+1≤Vs1
이 때, 전극 Xn 및 Yn에 인접하는 전극 Xn-1 및 Yn-1 사이가 서스테인(유지 방전)에 의해 점등하는 경우, 전극 Yn-1에는 전극 Xn-1 및 Yn-1 사이에 의한 이전 서스테인에 의해 생성된 벽 전하의 극성이 플러스가 된다. 또한, 마찬가지로, 전극 Xn 및 Yn에 인접하는 전극 Xn+1 및 Yn+1 사이가 서스테인에 의해 점등하는 경우, 전극 Xn+1에는 전극 Xn+1 및 Yn+1 사이에 의한 전 서스테인에 의해 생성된 벽 전하의 극성이 마이너스가 된다. 이러한 유지 방전 전압 파형에 의해, 전극 Yn 상의 마이너스의 벽 전하는 전극 Yn-1 또는 전극 Xn+1에 확산하지 않게 된다.
〈제7 실시예〉
도 17은 본 발명의 제7 실시예에 의한 프로그레시브 방식의 플라즈마 디스플레이의 서스테인 기간 Ts에서의 구동 방법을 나타내는 타이밍차트이다. 도 17의 유지 방전 전압 파형은 도 12의 유지 방전 전압 파형에 비하여, 기본적인 부분은 동일하다. 이하, 다른 점을 설명한다.
제1 방전 DE1은 전극 Xn에 음극 전압 Vs2, 전극 Yn에 양극 전압 Vs1을 인가하여, 전극 Xn 및 Yn 사이에서 방전시킨다. 이 때, 인접 전극 Xn+1의 인가 전압 Vxn+1을 이하의 범위에서 변화시킨다.
Vs2<Vxn+1<Vs1
예를 들면, 전압 Vxn+1은 양극 전압 Vs1로부터 음극 전압 Vs2로 서서히 변화시킨다. 즉, 방전 시에, 인접 전극의 인가 전압은 제6 실시예에서 설명한 조건 범위 이내이면 변화시켜도 되는 것을 나타내고 있다. 또, 본 실시예에서는 제1 방전 DE1일 때, 인접 전극 Yn-1은 그 전부터 계속되는 음극 전압 Vs2를 유지하고 있다.
또한, 제3 방전 DE3은 전극 Xn+1에 양극 전압 Vs1, 전극 Yn+1에 음극 전압 Vs2를 인가하여, 전극 Xn+1 및 Yn+1 사이에서 방전시킨다. 이 때, 인접 전극 Yn의 인가 전압 Vyn을 이하의 범위에서 변화시킨다.
Vs2<Vyn<Vs1
또, 본 실시예에서는 제3 방전 DE3일 때, 인접 전극 Xn은 그 전부터 계속되는 음극 전압 Vs2를 유지하고 있다.
본 실시예에 따르면, 방전 시에, 인접 전극의 인가 전압을 제6 실시예에서 설명한 조건 범위 내에서 변화시켜도, 제1 실시예와 동일한 효과가 얻어진다. 즉, 전하의 확산을 방지하여, 에러 표시를 없앨 수 있다.
〈제8 실시예〉
도 18은 본 발명의 제8 실시예에 의한 프로그레시브 방식의 플라즈마 디스플레이의 서스테인 기간 Ts에서의 구동 방법을 도시하는 타이밍차트이다. 도 18의 유지 방전 전압 파형은 도 17의 유지 방전 전압 파형에 비하여, 기본적인 부분은 동일하다. 이하, 다른 점을 설명한다.
제1 방전 DE1은 전극 Xn에 음극 전압 Vs2, 전극 Yn에 양극 전압 Vs1을 인가하여, 전극 Xn 및 Yn 사이에서 방전시킨다. 이 때, 인접 전극 Xn+1의 인가 전압 Vxn+1을 Vs2<Vxn+1<Vs1의 설정 범위를 초과하여, Vxn+1=Vs1로 하고 있다. 단, 이 때, Vxn+1=Vs1에서 필요한 시간 TE는 500㎱ 이내이다. 예를 들면, 시간 TE는 100㎱이다. 시간 TE 경과 후, 전압 Vxn+1은 Vs2<Vxn+1<Vs1의 범위로 한다.
제3 방전 DE3인 경우도 마찬가지이다. 제3 방전 DE3일 때, 인접 전극 Yn의 인가 전압 Vyn은, 우선, 시간 TE의 동안 Vyn=Vs1로 하고, 그 후 Vs2<Vyn<Vs1의 범위로 한다.
본 실시예에 따르면, 500㎱ 이내이면 상기한 인접 전극의 전압이 Vs1이라도, 제1 방전 DE1의 기간에서는 전극 Xn 상, 제3 방전 DE3의 기간에서는 전극 Yn+1 상의 음 전하는, 각각 전극 Xn+1 및 전극 Yn에 확산하지 않는다. 이하, 도 19의 (a)∼(c) 및 도 20의 (a)∼(c)를 참조하여, 그 이유를 설명한다.
도 19의 (a)∼(c)는 도 18의 제1 방전 DE1일 때에 인접 전극 Xn+1에 양극 전압 Vs1을 계속 인가하는 경우의 문제점을 도시한다. 도 19의 (a)∼(c)는 상기한 도 13의 (c)의 상태의 시간 천이를 도시한다. 즉, 전극 Xn에는 음극 전압 Vs2, 전극 Yn에는 양극 전압 Vs1, 인접 전극 Xn+1에는 양극 전압 Vs1이 인가된다.
도 19의 (a)에서는 전극 Xn 및 Yn 사이의 전위차에 의해, 전극 Xn 상의 음 전하가 전극 Yn 상에 이동하기 시작한다. 도 19의 (b)에서는, 또한 전극 Xn 상의 음 전하가 전극 Yn 상에 이동한다. 도 19의 (c)에서는, 또한 전극 Xn 상의 음 전하가 전극 Yn 상에 이동하여, 전극 Yn 상에 음 전하가 형성된다. 전극 Yn 상에 소정량의 음 전하가 형성되면, 전극 Yn 상의 음 전하가 인접 전극 Xn+1에 확산한다.
도 20의 (a)∼(c)는 도 18에 도시한 제1 방전 DE1일 때의 인접 전극 Xn+1의 전압 천이를 도시한다. 도 20의 (a)에서, 전극 Xn에는 음극 전압 Vs2, 전극 Yn에는 양극 전압 Vs1, 인접 전극 Xn+1에는 양극 전압 Vs1이 인가된다. 이 상태를 시간 TE(500㎱ 이내) 유지한다. 그러면, 도 20의 (b)와 같이 전극 Xn 상의 음 전하가 전극 Yn 상에 이동한다. 다음으로, 시간 TE 후, 전극 Yn 상에 소정량의 음 전하가 형성되기 전에, 도 20의 (c)에 도시한 바와 같이 인접 전극 Xn+1의 전압 Vxn+1을 Vs2<Vxn+1<Vs1의 범위로 한다. 예를 들면, 전압 Vxn+1=(Vs1+Vs2)/2로 한다. 이에 의해, 전극 Xn+1 상에 음 전하가 확산되는 것을 방지할 수 있다.
〈제9 실시예〉
도 21은 본 발명의 제9 실시예에 의한 프로그레시브 방식의 플라즈마 디스플레이의 서스테인 기간 Ts에서의 구동 방법을 도시하는 타이밍차트이다. 본 실시예는, 제7 실시예(도 17)에서 설명한 전압 파형의 기간 TT를 1사이클로 하여 반복하는 유지 방전 전압 파형을 나타낸다. 1주기 TT는 제1∼제4 방전 DE1∼DE4를 포함 한다.
〈제10 실시예〉
도 22는 본 발명의 제10 실시예에 의한 프로그레시브 방식의 플라즈마 디스플레이의 서스테인 기간 Ts에서의 구동 방법을 도시하는 타이밍차트이다. 기간 TA는 도 21의 기간 TT와 동일하다. 그에 계속되는 기간 TB는 기간 TA에 비하여, 짝수 행의 유지 전극 Xn 등의 전압과 홀수 행의 유지 전극 Xn-1 등의 전압을 교체하고, 짝수 행의 스캔 전극 Yn 등의 전압과 홀수 행의 스캔 전극 Yn-1 등의 전압을 교체한다. 기간 TA와 기간 TB의 조합의 기간 TT를 1사이클로 하여 반복하고, 유지 방전 전압 파형을 형성한다. 이 경우도, 제9 실시예와 마찬가지로 음 전하의 확산을 방지하여, 에러 표시를 없앨 수 있다.
제9 실시예(도 21)에서는 모든 기간 TT 내에서 전극 Xn-1 및 Yn-1 사이에서는 방전 DE2 및 DE3이 짧은 간격으로 행해지고, 전극 Xn 및 Yn 사이에서는 방전 DE1 및 DE4가 긴 간격으로 행해진다. 즉, 전극 Xn-1 및 Yn-1 사이의 방전 간격과 전극 Xn 및 Yn 사이의 방전 간격에 편차가 발생한다. 이에 대하여, 제10 실시예(도 22)에서는 기간 TA 및 TB를 교대로 행함으로써, 전극 Xn-1 및 Yn-1 사이의 방전 간격과 전극 Xn 및 Yn 사이의 방전 간격에 편차를 없앨 수 있다.
〈제11 실시예〉
도 23은 본 발명의 제11 실시예에 의한 프로그레시브 방식의 플라즈마 디스플레이의 서스테인 기간 Ts에서의 구동 방법을 도시하는 타이밍차트이다. 제11 실시예는 제10 실시예(도 22)와 마찬가지로 기간 TA 및 TB로 이루어지는 기간 TT를 1 사이클로 한다. 제10 실시예에서는 제7 실시예(도 17)의 전압 파형을 적용했지만, 제11 실시예에서는 제8 실시예(도 18)의 전압 파형을 적용한 것이다. 이 경우도, 상기한 실시예와 마찬가지의 효과가 얻어진다.
〈제12 실시예〉
도 24는 본 발명의 제12 실시예에 의한 프로그레시브 방식의 플라즈마 디스플레이의 전극 배치를 도시한다. 상기한 제6∼제11 실시예에서는 각 표시 셀을 구성하는 유지 전극과 스캔 전극이 교대로 형성되는 경우를 설명했다. 즉, 스캔하여 어드레스 선택 전압을 인가하기 위한 스캔 전극과 어드레스 선택 전압을 인가하지 않는 유지 전극이 교대로 형성된다. 제12 실시예에서는 2개의 인접하는 스캔 전극 Yn+1, Yn 등과 2개의 인접하는 유지 전극 Xn, Xn+1 등이 교대로 형성된다.
〈제13 실시예〉
도 25는 본 발명의 제13 실시예에 의한 ALIS 방식의 플라즈마 디스플레이의 단면도이다. 이 구성은 도 11의 프로그레시브 방식의 플라즈마 디스플레이의 구성과 기본적으로 동일하다. 단, ALIS 방식에서는 모든 전극 Xn-1, Yn-1, Xn, Yn, Xn+1, Yn+1 사이의 간격이 동일하고, 차광체(203)가 존재하지 않는다. 전극 Xn-1과 Yn-1 사이, 전극 Xn과 Yn 사이 및 전극 Xn+1과 Yn+1 사이를 각각 제1 슬릿으로 하고, 전극 Yn-1과 Xn 사이 및 전극 Yn과 Xn+1 사이를 제2 슬릿으로 한다. ALIS 방식에서는 도 36의 제1회째 프레임 FR을 홀수 필드로서 제1 슬릿에서의 유지 방전을 행하고, 그에 계속되는 제2회째 프레임 FR을 짝수 필드로서 제2 슬릿에서의 유지 방전을 행한다. 이들 홀수 필드와 짝수 필드를 반복하여 행한다. 각 전극은 그 양 이웃의 전극에 대하여 유지 방전이 가능하다. ALIS 방식은 프로그레시브 방식에 비하여, 표시 라인(행) 수가 2배가 되어, 고정밀화를 실현할 수 있다.
도 26의 (a) 및 (b)는 본 실시예에 의한 ALIS 방식의 플라즈마 디스플레이의 서스테인 기간 Ts에서의 구동 방법을 도시하는 타이밍차트로, 제6 실시예(도 12)를 ALIS 방식에 적용한 것이다. 도 26의 (a)는 홀수 필드 OF의 유지 방전 전압 파형을 나타내고, 도 26의 (b)는 짝수 필드 EF의 유지 방전 전압 파형을 나타낸다. 홀수 필드 OF는 제6 실시예(도 12)의 전압 파형과 동일하다. 짝수 필드 EF는 홀수 필드 OF에 비하여, 홀수 행의 유지 전극 Xn-1, Xn+1 등의 전압과 짝수 행의 유지 전극 Xn, Xn+2 등의 전압을 교체한 것이다.
〈제14 실시예〉
도 27의 (a) 및 (b)는 본 발명의 제14 실시예에 의한 ALIS 방식의 플라즈마 디스플레이의 서스테인 기간 Ts에서의 구동 방법을 도시하는 타이밍차트로, 제7 실시예(도 17)를 ALIS 방식에 적용한 것이다. 도 27의 (a)는 홀수 필드 OF의 유지 방전 전압 파형을 나타내고, 도 27의 (b)는 짝수 필드 EF의 유지 방전 전압 파형을 나타낸다. 홀수 필드 OF는 제7 실시예(도 17)의 전압 파형과 동일하다. 짝수 필드 EF는 홀수 필드 OF에 비하여, 홀수 행의 유지 전극 Xn-1, Xn+1 등의 전압과 짝수 행의 유지 전극 Xn, Xn+2 등의 전압을 교체한 것이다.
〈제15 실시예〉
도 28의 (a) 및 (b)는 본 발명의 제15 실시예에 의한 ALIS 방식의 플라즈마 디스플레이의 서스테인 기간 Ts에서의 구동 방법을 도시하는 타이밍차트로, 제8 실 시예(도 18)를 ALIS 방식에 적용한 것이다. 도 28의 (a)는 홀수 필드 OF의 유지 방전 전압 파형을 나타내고, 도 28의 (b)는 짝수 필드 EF의 유지 방전 전압 파형을 나타낸다. 홀수 필드 OF는 제8 실시예(도 18)의 전압 파형과 동일하다. 짝수 필드 EF는 홀수 필드 OF에 비하여, 홀수 행의 유지 전극 Xn-1, Xn+1 등의 전압과 짝수 행의 유지 전극 Xn, Xn+2 등의 전압을 교체한 것이다.
〈제16 실시예〉
도 29의 (a) 및 (b)는 본 발명의 제16 실시예에 의한 ALIS 방식의 플라즈마 디스플레이의 서스테인 기간 Ts에서의 구동 방법을 도시하는 타이밍차트로, 제9 실시예(도 21)를 ALIS 방식에 적용한 것이다. 도 29의 (a)는 홀수 필드 OF의 유지 방전 전압 파형을 나타내고, 도 29의 (b)는 짝수 필드 EF의 유지 방전 전압 파형을 나타낸다. 홀수 필드 OF는 제9 실시예(도 21)의 전압 파형과 동일하다. 짝수 필드 EF는 홀수 필드 OF에 비하여, 홀수 행의 유지 전극 Xn-1 등의 전압과 짝수 행의 유지 전극 Xn 등의 전압을 교체한 것이다.
〈제17 실시예〉
도 30의 (a) 및 (b)는 본 발명의 제17 실시예에 의한 ALIS 방식의 플라즈마 디스플레이의 서스테인 기간 Ts에서의 구동 방법을 도시하는 타이밍차트로, 제10 실시예(도 22)를 ALIS 방식에 적용한 것이다. 도 30의 (a)는 홀수 필드 OF의 유지 방전 전압 파형을 나타내고, 도 30의 (b)는 짝수 필드 EF의 유지 방전 전압 파형을 나타낸다. 홀수 필드 OF는 제10 실시예(도 22)의 전압 파형과 동일하다. 짝수 필드 EF는 홀수 필드 OF에 비하여, 홀수 행의 유지 전극 Xn-1 등의 전압과 짝수 행의 유지 전극 Xn 등의 전압을 교체한 것이다.
〈제18 실시예〉
도 31의 (a) 및 (b)는 본 발명의 제18 실시예에 의한 ALIS 방식의 플라즈마 디스플레이의 서스테인 기간 Ts에서의 구동 방법을 도시하는 타이밍차트로, 제11 실시예(도 23)를 ALIS 방식에 적용한 것이다. 도 31의 (a)는 홀수 필드 OF의 유지 방전 전압 파형을 나타내고, 도 31의 (b)는 짝수 필드 EF의 유지 방전 전압 파형을 나타낸다. 홀수 필드 OF는 제11 실시예(도 23)의 전압 파형과 동일하다. 짝수 필드 EF는 홀수 필드 OF에 비하여, 홀수 행의 유지 전극 Xn-1 등의 전압과 짝수 행의 유지 전극 Xn 등의 전압을 교체한 것이다.
ALIS 방식에서는, 도 25에 도시한 바와 같이 제1 슬릿 및 제2 슬릿의 간격이 동일하므로, 에러 표시가 발생하기 쉽다. 상기한 제13∼제18 실시예에 따르면, ALIS 방식이라도, 각 표시 셀은 인접 전극의 악영향을 받지 않아, 안정된 유지 방전을 행할 수 있다.
또, 상기한 제13∼제18 실시예에서는 홀수 필드 및 짝수 필드 사이에서, 홀수 행의 유지 전극의 전압과 짝수 행의 유지 전극의 전압을 교체하는 경우를 설명했지만, 유지 전극의 전압 대신에, 스캔 전극의 전압을 교체해도 된다.
〈제19 실시예〉
도 32의 (a)는 본 발명의 제19 실시예에 의한 유지 전극 서스테인 회로(910) 및 스캔 전극 서스테인 회로(960)의 구성을 나타낸다. 유지 전극 서스테인 회로(910)는 도 1의 유지 전극 서스테인 회로(103a, 103b)에 상당하고, 유지 전극(951)에 접속된다. 스캔 전극 서스테인 회로(960)는 도 1의 스캔 전극 서스테인 회로(104a, 104b)에 상당하고, 스캔 전극(952)에 접속된다. 컨덴서(950)는 유지 전극(951)과 스캔 전극(952)과 그 사이의 유전체로 구성된다. 유지 전극 서스테인 회로(910)는 TERES(Technology of Reciprocal Sustainer) 회로(920) 및 전력 회수 회로(930)를 갖는다.
우선, TERES 회로(920)의 구성을 설명한다. 다이오드(922)는 애노드가 스위치(921)를 통하여 제1 전위(예를 들면 Vs1=Vs/2[V])에 접속되고, 캐소드가 스위치(923)를 통하여 상기 제1 전위보다 낮은 제2 전위(예를 들면, 접지)에 접속된다. 컨덴서(924)는 일단이 다이오드(922)의 캐소드가 접속되고, 타단이 스위치(925)를 통하여 제2 전위에 접속된다. 다이오드(936)는 애노드가 스위치(935)를 통하여 다이오드(922)의 캐소드에 접속되고, 캐소드가 유지 전극(951)에 접속된다. 다이오드(937)는 애노드가 유지 전극(951)에 접속되고, 캐소드가 스위치(938)를 통하여 컨덴서(924)의 상기 타단에 접속된다.
다음으로, 전력 회수 회로(930)가 없는 경우의 TERES 회로(920)의 동작을 설명한다. 여기서는, 도 33의 (a)에 도시한 유지 방전 전압을 유지 전극 Xn에 인가하는 예를 설명한다. 상기한 양극 전압 Vs1은 예를 들면 Vs/2[V], 음극 전압 Vs2는 예를 들면 -Vs/2[V]이다. 시각 t1에서는 스위치(921, 925, 935)를 폐쇄하고, 스위치(923, 938)를 개방한다. 그러면, Vs/2의 전위가 스위치(921, 935)를 통하여 유지 전극(951)에 인가된다. 또한, 컨덴서(924)는 도면의 상측의 전극(이하, 상단이라고 함)이 Vs/2, 도면의 하측의 전극(이하, 하단이라고 함)이 접지에 접속되어, 충전된다. 이 때, 컨덴서(924)의 전하는 스위치(935) 및 다이오드(936)를 통하여 컨덴서(950)에 방전된다.
다음으로, 시각 t2에서는 스위치(925, 938)를 폐쇄하고, 스위치(923, 935)를 개방한다. 그러면, 접지 전위는 스위치(925, 938)를 통하여 유지 전극(951)에 인가된다.
다음으로, 시각 t3에서는 스위치(923, 938)를 폐쇄하고, 스위치(921, 925, 935)를 개방한다. 그러면, 컨덴서(924)는 상단이 접지가 되어, 하단이 -Vs/2가 된다. 그 -Vs/2의 음극 전위는 스위치(938)를 통하여 유지 전극(951)에 인가된다.
다음으로, 시각 t4에서는 스위치(923, 935)를 폐쇄하고, 스위치(921, 925, 938)를 개방한다. 그러면, 접지 전위는 스위치(923, 935)를 통하여 유지 전극(951)에 인가된다.
이상과 같이 TERES 회로(920)를 이용함으로써, 간단한 회로 구성으로 양극 전위 Vs1, 음극 전위 Vs2 및 중간 전위 (Vs1+Vs2)/2를 생성할 수 있다.
다음으로, 전력 회수 회로(930)의 구성을 설명한다. 컨덴서(931)는 하단이 컨덴서(924)의 하단에 접속된다. 다이오드(933)는 애노드가 스위치(932)를 통하여 컨덴서(931)의 상단에 접속되고, 캐소드가 코일(934)을 개재하여 다이오드(936)의 애노드에 접속된다. 다이오드(940)는 애노드가 코일(939)을 통하여 다이오드(937)의 캐소드가 접속되고, 캐소드가 스위치(941)를 통하여 컨덴서(931)의 상단에 접속된다.
다음으로, 전력 회수 회로(930)의 동작을 도 33의 (b)를 참조하여 설명한다. 우선, 시각 t1에서, 스위치(921, 925, 935)를 폐쇄하고, 그 밖의 스위치를 개방한다. 또, 여기서 스위치(935)를 폐쇄하지만, 시각 t1의 전까지는 스위치(932)가 폐쇄되어 있기 때문에, 시각 t1∼t2의 사이도, 스위치(932)를 계속 폐쇄한 채로 해도 된다. 그러면, 유지 전극(951)에는 Vs/2의 전위가 스위치(921, 935)를 통하여 전원 및 컨덴서(924)로부터 인가된다. 컨덴서(924)는 전원으로부터 Vs/2의 전위를 충전함과 함께, 유지 전극(951)의 컨덴서(950)에 방전한다.
다음으로, 시각 t2에서, 스위치(935)를 개방하고, 스위치(941)를 폐쇄한다. 그러면, 유지 전극(951) 상의 전하는 코일(939)을 통하여 컨덴서(931)의 상단에 공급된다. 컨덴서(931)의 하단은 스위치(925)를 통하여 제2 전위(GND)에 접속된다. 코일(939) 및 컨덴서(패널 용량)(950)의 LC 공진에 의해, 컨덴서(931)가 충전되어 전력이 회수된다. 이에 의해, 유지 전극(951)은 Vs/4 부근까지 전위가 내려간다. 또한, 다이오드(940, 937)에 의해, 공진이 제거되어, 코일(939)에 의해 Vs/4 부근의 전위로 안정시킬 수 있다.
다음으로, 시각 t3에서, 스위치(938)를 폐쇄한다. 그러면, 유지 전극(951)의 전위는 접지가 된다.
다음으로, 시각 t4에서, 스위치(941, 938)를 개방하고, 그 후 스위치(921, 925)를 개방하고, 스위치(923)를 폐쇄한다. 그 다음으로, 스위치(941)를 폐쇄한다. 유지 전극(951)은 다이오드(937), 코일(939), 다이오드(940), 스위치(941), 컨덴서(931), 컨덴서(924), 및 스위치(923)를 통하여, 접지에 접속된다. 그러면, LC 공진에 의해, 유지 전극(951)은 -Vs/4 부근까지 전위가 내려간다.
다음으로, 시각 t5에서, 스위치(938)를 폐쇄한다. 유지 전극(951)은 -Vs/2로 전위가 내려간다.
다음으로, 시각 t6에서, 스위치(941, 938)를 개방하고, 스위치(932)를 폐쇄한다. LC 공진에 의해, 유지 전극(951)은 -Vs/4 부근까지 전위가 올라간다.
다음으로, 시각 t7에서, 스위치(935)를 폐쇄하면, 접지까지 전위가 올라간다. 그 후, 스위치(932, 935)를 개방하고, 스위치(923)를 개방하고, 스위치(921, 925)를 폐쇄하고, 스위치(938)를 폐쇄한다.
다음으로, 시각 t8에서, 스위치(938)를 개방하고, 스위치(932)를 폐쇄한다. 유지 전극(951)은 Vs/4 부근까지 전위가 올라간다. 이후, 상기한 시각 t1∼t8의 사이클을 반복할 수 있다.
스캔 전극 서스테인 회로(960)의 구성도, 유지 전극 서스테인 회로(910)와 마찬가지이다. 전력 회수 회로(930)를 이용함으로써, 에너지 효율을 향상시켜, 소비 전력을 낮출 수 있다.
〈제20 실시예〉
도 32의 (b)는 본 발명의 제20 실시예에 의한 유지 전극 서스테인 회로(910a)의 구성을 나타낸다. 이 유지 전극 서스테인 회로(910a)가 도 32의 (a)의 회로(910)와 다른 점을 설명한다. 이 유지 전극 서스테인 회로(910a)는 도 32의 (a)의 회로의 스위치(921, 923, 925), 다이오드(922) 및 컨덴서(924)를 삭제하여, 스위치(935)를 다이오드(936)의 애노드와 Vs/2의 전원과의 사이에 접속하고, 스위치(938)를 다이오드(937)의 캐소드와 -Vs/2의 전원과의 사이에 접속한다.
다음으로, 유지 전극 서스테인 회로(910a)의 동작을 도 33의 (c)를 참조하여 설명한다. 우선, 시각 t1에서, 스위치(935)를 폐쇄하고, 그 밖의 스위치를 개방한다. 또, 여기서 스위치(935)를 폐쇄하지만, 시각 t1의 전까지는 스위치(932)가 폐쇄하고 있기 때문에, 시각 t1∼t2의 사이도, 스위치(932)를 계속 폐쇄한 채로 해도 된다. 유지 전극(951)은 Vs/2의 전원에 접속되어 Vs/2의 전위를 유지한다.
다음으로, 시각 t2에서, 스위치(935)를 개방하고, 스위치(941)를 폐쇄한다. 유지 전극(951)은 스위치(941)를 통하여 컨덴서(931)에 접속되어, LC 공진에 의해 -Vs/4 부근까지 전위가 내려간다.
다음으로, 시각 t3에서, 스위치(938)를 폐쇄한다. 유지 전극(951)은 -Vs/2의 전원에 접속되어, -Vs/2의 전위를 유지한다.
다음으로, 시각 t4에서, 스위치(941, 938)를 개방하고, 스위치(932)를 폐쇄한다. 유지 전극(951)은 스위치(932)를 통하여 컨덴서(931)에 접속되어, LC 공진에 의해 Vs/4 부근까지 전위가 올라간다. 이후, 상기한 시각 t1∼t4의 사이클을 반복할 수 있다.
이상과 같이 고화질 모드에서는, 도 2 등에 도시한 바와 같이 모든 인접 전극의 방전 펄스가 서로 다른 타이밍에서 상승 또는 하강한다. 제1 및 제2 표시 전극의 사이에서 유지 방전을 행하게 할 때에, 그 유지 방전을 행하는 제1 및 제2 전극에 인접하는 제3 전극의 인가 전압 및 제3 전극에 형성되는 벽 전하의 극성을 제어함으로써, 제1 및 제2 전극 상의 전하가 인접 전극으로 확산하는 것을 방지하여, 에러 표시를 없앨 수 있다. 플라즈마 디스플레이의 고정밀화가 진행됨에 따라, 전 극간 거리가 짧아져, 인접 표시 셀 사이에서의 간섭이 발생하기 쉬워진다. 이들 간섭을 억제함으로써, 동작 전압 마진의 확대에 의한 안정 동작이 가능하게 된다.
또한, 저전력 모드 및 고휘도 모드에서는, 도 3에 도시한 바와 같이 소정의 인접 전극의 방전 펄스가 동시에 같은 방향으로 상승 또는 하강한다. 저전력 모드에서는 고화질 모드와 동일한 유지 방전 펄스 수로 구동함으로써 저전력 표시를 행할 수 있다. 고휘도 모드에서는 고화질 모드와 동일한 소비 전력으로 구동함으로써, 유지 방전 펄스 수가 증가하여, 고휘도 표시를 행할 수 있다.
상기 실시예는 어느 실시예라도 본 발명을 실시함에 있어서의 구체화의 일례를 설명한 것에 불과하며, 이들에 의해 본 발명의 기술적 범위가 한정적으로 해석되어서는 안되는 것이다. 즉, 본 발명은 그 기술 사상, 또는 그 주요한 특징으로부터 일탈하지 않고, 여러가지 형태로 실시할 수 있다.
본 발명의 실시예는, 예를 들면 이하와 같이 여러가지의 적용이 가능하다.
(부기 1)
복수의 X 전극과,
상기 복수의 X 전극에 인접하여 배치되고, 상기 복수의 X 전극과의 사이에 유지 방전을 발생시키기 위한 복수의 Y 전극과,
상기 복수의 X 전극에 유지 방전 전압을 인가하기 위한 X 전극 구동 회로와,
상기 복수의 Y 전극에 유지 방전 전압을 인가하기 위한 Y 전극 구동 회로를 갖고,
상기 X 전극 구동 회로 및 상기 Y 전극 구동 회로는,
소정의 인접 전극의 방전 펄스가 동시에 같은 방향으로 상승 또는 하강하는 제1 서스테인 구동 모드와,
모든 인접 전극의 방전 펄스가 서로 다른 타이밍에서 상승 또는 하강하는 제2 서스테인 구동 모드를 갖는 플라즈마 디스플레이 장치.
(부기 2)
상기 X 전극 구동 회로는,
상기 복수의 X 전극 중의 홀수 전극에 유지 방전 전압을 인가하기 위한 홀수 X 전극 구동 회로와,
상기 복수의 X 전극 중의 짝수 전극에 유지 방전 전압을 인가하기 위한 짝수 X 전극 구동 회로를 갖고,
상기 Y 전극 구동 회로는,
상기 복수의 Y 전극 중의 홀수 전극에 유지 방전 전압을 인가하기 위한 홀수 Y 전극 구동 회로와,
상기 복수의 Y 전극 중의 짝수 전극에 유지 방전 전압을 인가하기 위한 짝수 Y 전극 구동 회로를 갖는 부기 1에 기재된 플라즈마 디스플레이 장치.
(부기 3)
상기 제1 서스테인 구동 모드에서는, 상기 홀수 X 전극 구동 회로로부터 출력되는 방전 펄스가 상승함과 동시에 상기 짝수 Y 전극 구동 회로로부터 출력되는 방전 펄스가 상승하고, 그 후 상기 짝수 X 전극 구동 회로로부터 출력되는 방전 펄스가 상승함과 동시에 상기 홀수 Y 전극 구동 회로로부터 출력되는 방전 펄스가 상 승하는 부기 2에 기재된 플라즈마 디스플레이 장치.
(부기 4)
상기 제1 서스테인 구동 모드에서는, 상기 홀수 X 전극 구동 회로로부터 출력되는 방전 펄스가 하강함과 동시에 상기 짝수 Y 전극 구동 회로로부터 출력되는 방전 펄스가 하강하고, 그 후 상기 짝수 X 전극 구동 회로로부터 출력되는 방전 펄스가 하강함과 동시에 상기 홀수 Y 전극 구동 회로로부터 출력되는 방전 펄스가 하강하는 부기 2에 기재된 플라즈마 디스플레이 장치.
(부기 5)
상기 복수의 X 전극 및 상기 복수의 Y 전극은, 그 한쪽의 이웃의 전극에 대해서만 유지 방전이 가능한 부기 1에 기재된 플라즈마 디스플레이 장치.
(부기 6)
상기 복수의 X 전극 및 상기 복수의 Y 전극은, 그 한쪽의 이웃의 전극에 대해서만 유지 방전이 가능한 부기 2에 기재된 플라즈마 디스플레이 장치.
(부기 7)
상기 복수의 X 전극 및 상기 복수의 Y 전극은, 그 한쪽의 이웃의 전극에 대해서만 유지 방전이 가능한 부기 3에 기재된 플라즈마 디스플레이 장치.
(부기 8)
상기 복수의 X 전극 및 상기 복수의 Y 전극은, 그 한쪽의 이웃의 전극에 대해서만 유지 방전이 가능한 부기 4에 기재된 플라즈마 디스플레이 장치.
(부기 9)
상기 복수의 X 전극 및 상기 복수의 Y 전극은, 그 양 이웃의 전극에 대해서 유지 방전이 가능한 부기 1에 기재된 플라즈마 디스플레이 장치.
(부기 10)
상기 복수의 X 전극 및 상기 복수의 Y 전극은, 그 양 이웃의 전극에 대해서 유지 방전이 가능한 부기 2에 기재된 플라즈마 디스플레이 장치.
(부기 11)
상기 복수의 X 전극 및 상기 복수의 Y 전극은, 그 양 이웃의 전극에 대해서 유지 방전이 가능한 부기 3에 기재된 플라즈마 디스플레이 장치.
(부기 12)
상기 복수의 X 전극 및 상기 복수의 Y 전극은, 그 양 이웃의 전극에 대하여 유지 방전이 가능한 부기 4에 기재된 플라즈마 디스플레이 장치.
(부기 13)
상기 X 전극 구동 회로 및 상기 Y 전극 구동 회로는, 상기 제2 서스테인 구동 모드에서는, 상기 복수의 X 전극 및 상기 복수의 Y 전극 중의 인접하는 제1 전극 및 제2 전극을 포함하는 표시 셀이 점등 선택되고, 상기 제1 전극에 제1 전압 Vs1, 상기 제2 전극에 제2 전압 Vs2를 인가함으로써 상기 제1 및 제2 전극 사이에서 유지 방전시킬 때에, 상기 제1 전극에 대하여 상기 제2 전극과는 반대측에 인접하는 제3 전극의 인가 전압 Vc의 범위는,
Vs2≤Vc<Vs1이고,
또한, 이 때, 상기 제3 전극을 포함하는 표시 셀이 점등 선택된 경우에 상기 제3 전극에 형성되는 벽 전하의 극성이 플러스가 되는 유지 방전 전압을 생성하는 부기 1에 기재된 플라즈마 디스플레이 장치.
(부기 14)
상기 X 전극 구동 회로 및 상기 Y 전극 구동 회로는, 상기 제2 서스테인 구동 모드에서는, 상기 복수의 X 전극 및 상기 복수의 Y 전극 중의 인접하는 제1 전극 및 제2 전극을 포함하는 표시 셀이 점등 선택되고, 상기 제1 전극에 제1 전압 Vs1, 상기 제2 전극에 제2 전압 Vs2를 인가함으로써 상기 제1 및 제2 전극 사이에서 유지 방전시킬 때에, 상기 제2 전극에 대하여 상기 제1 전극과는 반대측에 인접하는 제3 전극의 인가 전압 Vd의 범위는,
Vs2≤Vd<Vs1이고,
또한, 이 때, 상기 제3 전극을 포함하는 표시 셀이 점등 선택된 경우에 상기 제3 전극에 형성되는 벽 전하의 극성이 플러스가 되는 유지 방전 전압을 생성하는 부기 1에 기재된 플라즈마 디스플레이 장치.
(부기 15)
상기 X 전극 구동 회로 및 상기 Y 전극 구동 회로는, 상기 제2 서스테인 구동 모드에서는, 상기 복수의 X 전극 및 상기 복수의 Y 전극 중의 인접하는 제1 전극 및 제2 전극을 포함하는 표시 셀이 점등 선택되고, 상기 제1 전극에 제1 전압 Vs1, 상기 제2 전극에 제2 전압 Vs2를 인가함으로써 상기 제1 및 제2 전극 사이에서 유지 방전시킬 때에, 상기 제1 전극에 대하여 상기 제2 전극과는 반대측에 인접하는 제3 전극의 인가 전압 Vc의 범위는,
Vs2<Vc<Vs1이고,
또한, 이 때, 상기 제3 전극을 포함하는 표시 셀이 점등 선택된 경우에 상기 제3 전극에 형성되는 벽 전하의 극성이 마이너스가 되는 유지 방전 전압을 생성하는 부기 1에 기재된 플라즈마 디스플레이 장치.
(부기 16)
상기 X 전극 구동 회로 및 상기 Y 전극 구동 회로는, 상기 제2 서스테인 구동 모드에서는, 상기 복수의 X 전극 및 상기 복수의 Y 전극 중의 인접하는 제1 전극 및 제2 전극을 포함하는 표시 셀이 점등 선택되고, 상기 제1 전극에 제1 전압 Vs1, 상기 제2 전극에 제2 전압 Vs2를 인가함으로써 상기 제1 및 제2 전극 사이에서 유지 방전시킬 때에, 상기 제1 전극에 대하여 상기 제2 전극과는 반대측에 인접하는 제3 전극의 인가 전압 Vc의 범위는,
최초의 500㎱ 이내가 Vc=Vs1,
그 후가 Vs2<Vc<Vs1이고,
또한, 이 때, 상기 제3 전극을 포함하는 표시 셀이 점등 선택된 경우에 상기 제3 전극에 형성되는 벽 전하의 극성이 마이너스가 되는 유지 방전 전압을 생성하는 부기 1에 기재된 플라즈마 디스플레이 장치.
(부기 17)
상기 X 전극 구동 회로 및 상기 Y 전극 구동 회로는, 상기 제2 서스테인 구동 모드에서는, 상기 복수의 X 전극 및 상기 복수의 Y 전극 중의 인접하는 제1 전극 및 제2 전극을 포함하는 표시 셀이 점등 선택되고, 상기 제1 전극에 제1 전압 Vs1, 상기 제2 전극에 제2 전압 Vs2를 인가함으로써 상기 제1 및 제2 전극 사이에서 유지 방전시킬 때에, 상기 제2 전극에 대하여 상기 제1 전극과는 반대측에 인접하는 제3 전극의 인가 전압 Vd의 범위는,
Vs2≤Vd≤Vs1이고,
또한, 이 때, 상기 제3 전극을 포함하는 표시 셀이 점등 선택된 경우에 상기 제3 전극에 형성되는 벽 전하의 극성이 마이너스가 되는 유지 방전 전압을 생성하는 부기 1에 기재된 플라즈마 디스플레이 장치.
(부기 18)
상기 복수의 X 전극 및 상기 복수의 Y 전극은 그 중에서 순서대로 인접하는 제1∼제6 전극을 포함하고,
상기 X 전극 구동 회로 및 상기 Y 전극 구동 회로는 상기 제2 서스테인 구동 모드에서는 상기 제3 전극에 제2 전압 Vs2, 상기 제4 전극에 제1 전압 Vs1을 인가함으로써 상기 제3 및 제4 전극 사이에서 유지 방전시킬 때에, 상기 제2 전극의 인가 전압 V2의 범위는 Vs2≤V2<Vs1이고, 또한 이 때, 상기 제1 및 제2 전극을 포함하는 표시 셀이 점등 선택된 경우에 상기 제2 전극에 형성되는 벽 전하의 극성이 플러스가 되고,
상기 제5 전극의 인가 전압 V5의 범위는 Vs2<V5<Vs1이고, 또한 이 때, 상기 제5 및 제6 전극을 포함하는 표시 셀이 점등 선택된 경우에 상기 제5 전극에 형성되는 벽 전하의 극성이 마이너스가 되고,
다음으로, 상기 제1 전극에 제2 전압 Vs2, 상기 제2 전극에 제1 전압 Vs1을 인가함으로써 상기 제1 및 제2 전극 사이에서 유지 방전시킬 때에, 상기 제3 전극의 인가 전압 V3의 범위는 Vs2≤V3<Vs1이고, 상기 제5 전극에 제2 전압 Vs2, 상기 제6 전극에 제1 전압 Vs1을 인가함으로써 상기 제5 및 제6 전극 사이에서 유지 방전시킬 때에, 상기 제4 전극의 인가 전압 V4의 범위는 Vs2≤V4≤Vs1이고,
다음으로, 상기 제1 전극에 제1 전압 Vs1, 상기 제2 전극에 제2 전압 Vs2를 인가함으로써 상기 제1 및 제2 전극 사이에서 유지 방전시킬 때에, 상기 제3 전극의 인가 전압 V3의 범위는 Vs2≤V3<Vs1이고, 상기 제5 전극에 제1 전압 Vs1, 상기 제6 전극에 제2 전압 Vs2를 인가함으로써 상기 제5 및 제6 전극 사이에서 유지 방전시킬 때에, 상기 제4 전극의 인가 전압 V4의 범위는 Vs2<V4<Vs1이고,
다음으로, 상기 제3 전극에 제1 전압 Vs1, 상기 제4 전극에 제2 전압 Vs2를 인가함으로써 상기 제3 및 제4 전극 사이에서 유지 방전시킬 때에, 상기 제2 전극의 인가 전압 V2의 범위는 Vs2≤V2<Vs1이고, 상기 제5 전극의 인가 전압 V5의 범위는 Vs2≤V5≤Vs1인 유지 방전 전압을 생성하는 부기 1에 기재된 플라즈마 디스플레이 장치.
(부기 19)
상기 복수의 X 전극 및 상기 복수의 Y 전극은 그 중에서 순서대로 인접하는 제1∼제6 전극을 포함하고,
상기 X 전극 구동 회로 및 상기 Y 전극 구동 회로는, 상기 제2 서스테인 구동 모드에서는, 상기 제3 전극에 제2 전압 Vs2, 상기 제4 전극에 제1 전압 Vs1을 인가함으로써 상기 제3 및 제4 전극 사이에서 유지 방전시킬 때에, 상기 제2 전극 의 인가 전압 V2의 범위는 Vs2≤V2<Vs1이고, 또한 이 때, 상기 제1 및 제2 전극을 포함하는 표시 셀이 점등 선택된 경우에 상기 제2 전극에 형성되는 벽 전하의 극성이 플러스가 되고,
상기 제5 전극의 인가 전압 V5의 범위는 최초의 500㎱ 이내가 V5=Vs1, 그 후가 Vs2<V5<Vs1이고, 또한 이 때, 상기 제5 및 제6 전극을 포함하는 표시 셀이 점등 선택된 경우에 상기 제5 전극에 형성되는 벽 전하의 극성이 마이너스가 되고,
다음으로, 상기 제1 전극에 제2 전압 Vs2, 상기 제2 전극에 제1 전압 Vs1을 인가함으로써 상기 제1 및 제2 전극 사이에서 유지 방전시킬 때에, 상기 제3 전극의 인가 전압 V3의 범위는 Vs2≤V3<Vs1이고, 상기 제5 전극에 제2 전압 Vs2, 상기 제6 전극에 제1 전압 Vs1을 인가함으로써 상기 제5 및 제6 전극 사이에서 유지 방전시킬 때에, 상기 제4 전극의 인가 전압 V4의 범위는 Vs2≤V4≤Vs1이고,
다음으로, 상기 제1 전극에 제1 전압 Vs1, 상기 제2 전극에 제2 전압 Vs2를 인가함으로써 상기 제1 및 제2 전극 사이에서 유지 방전시킬 때에, 상기 제3 전극의 인가 전압 V3의 범위는 Vs2≤V3<Vs1이고, 상기 제5 전극에 제1 전압 Vs1, 상기 제6 전극에 제2 전압 Vs2를 인가함으로써 상기 제5 및 제6 전극 사이에서 유지 방전시킬 때에, 상기 제4 전극의 인가 전압 V4의 범위는 최초의 500㎱ 이내가 V4=Vs1, 그 후가 Vs2<V4<Vs1이고,
다음으로, 상기 제3 전극에 제1 전압 Vs1, 상기 제4 전극에 제2 전압 Vs2를 인가함으로써 상기 제3 및 제4 전극 사이에서 유지 방전시킬 때에, 상기 제2 전극의 인가 전압 V2의 범위는 Vs2≤V2<Vs1이고, 상기 제5 전극의 인가 전압 V5의 범위 는 Vs2≤V5≤Vs1인 유지 방전 전압을 생성하는 부기 1에 기재된 플라즈마 디스플레이 장치.
(부기 20)
상기 X 전극 구동 회로 및 상기 Y 전극 구동 회로는, 상기 제2 서스테인 구동 모드에서는 유지 방전을 행하는 X 전극 및 Y 전극의 복수쌍 중, 짝수번째 전극쌍과 홀수번째 전극쌍의 유지 방전을 서로 다른 타이밍에서 행하는 부기 1에 기재된 플라즈마 디스플레이 장치.
(부기 21)
상기 X 전극 구동 회로 및 상기 Y 전극 구동 회로는, 상기 제2 서스테인 구동 모드에서는 유지 방전을 행하는 X 전극 및 Y 전극의 복수쌍 중, 짝수번째 전극쌍과 홀수번째 전극쌍 중의 한쪽의 유지 방전 발광을 선행시켜, 계속해서 다른 쪽의 유지 방전 발광을 실시하는 것이고,
상기 한쪽의 전극쌍에 있어서의 인가 전압은, 해당 한쪽의 전극쌍에 있어서의 유지 방전 발광의 개시로부터 해당 다른 쪽의 전극쌍에 있어서의 유지 방전 발광의 종료까지 유지되는 부기 20에 기재된 플라즈마 디스플레이 장치.
(부기 22)
상기 X 전극 구동 회로 및 상기 Y 전극 구동 회로는, 상기 제2 서스테인 구동 모드에서는 상기 한쪽의 전극쌍에 있어서의 유지 방전 발광을 실시할 때에 있어서,
상기 한쪽의 전극쌍을 구성하는 전극 중, 한쪽의 전극에는 제1 전압 Vs1이, 다른 쪽의 전극에는 제2 전압 Vs2가 인가되는 것이고(단, Vs1>Vs2),
상기 다른 쪽의 전극쌍을 구성하는 전극 중, 상기 한쪽의 전극에 인접하는 전극의 인가 전압 Vc의 범위는 Vs2<Vc<Vs1이고, 상기 다른 쪽의 전극에 인접하는 전극의 인가 전압 Vd는 Vs2≤Vd<Vs1인 부기 21에 기재된 플라즈마 디스플레이 장치.
(부기 23)
주위의 밝기를 검출하기 위한 주위 광 검출 수단을 더 포함하고,
상기 X 전극 구동 회로 및 상기 Y 전극 구동 회로는, 상기 주위 광 검출 수단에 의해 검출된 주위 광에 따라, 상기 제1 서스테인 구동 모드 및 상기 제2 서스테인 구동 모드를 전환하는 부기 1에 기재된 플라즈마 디스플레이 장치.
(부기 24)
상기 X 전극 구동 회로 및 상기 Y 전극 구동 회로는, 주위의 밝기가 밝을 때에는 상기 제1 서스테인 구동 모드로 구동하고, 주위의 밝기가 어두울 때에는 상기 제2 서스테인 구동 모드로 구동하는 부기 23에 기재된 플라즈마 디스플레이 장치.
(부기 25)
상기 X 전극 구동 회로 및 상기 Y 전극 구동 회로는, 입력 영상 신호에 따라, 상기 제1 서스테인 구동 모드 및 상기 제2 서스테인 구동 모드를 전환하는 부기 1에 기재된 플라즈마 디스플레이 장치.
(부기 26)
상기 X 전극 구동 회로 및 상기 Y 전극 구동 회로는, 입력 영상 신호에 기초 하여 영상의 해상도 또는 주파수 성분을 검출하고, 해당 해상도 또는 주파수 성분에 따라, 상기 제1 서스테인 구동 모드 및 상기 제2 서스테인 구동 모드를 전환하는 부기 25에 기재된 플라즈마 디스플레이 장치.
(부기 27)
상기 X 전극 구동 회로 및 상기 Y 전극 구동 회로는, 입력 영상 신호에 기초하여 영상의 주파수 성분을 검출하고, 고주파 성분이 소정값 이상인 경우에는 상기 제2 서스테인 구동 모드로 구동하고, 고주파 성분이 소정값보다 작은 경우에는 상기 제1 서스테인 구동 모드로 구동하는 부기 26에 기재된 플라즈마 디스플레이 장치.
(부기 28)
상기 X 전극 구동 회로 및 상기 Y 전극 구동 회로는 입력 영상 신호에 기초하여 영상의 해상도를 검출하고, 저해상도인 경우에는 상기 제1 서스테인 구동 모드로 구동하고, 고해상도인 경우에는 상기 제2 서스테인 구동 모드로 구동하는 부기 26에 기재된 플라즈마 디스플레이 장치.
(부기 29)
또한, 상기 X 전극 구동 회로 및 상기 Y 전극 구동 회로로 공급하는 전류 또는 전력을 검출하고, 해당 전류 또는 전력이 소정값 이하로 되도록 상기 X 전극 구동 회로 및 상기 Y 전극 구동 회로가 생성하는 방전 펄스의 펄스 수를 제어하기 위한 펄스 수 제어 수단을 포함하는 부기 1에 기재된 플라즈마 디스플레이 장치.
(부기 30)
주위의 밝기를 검출하기 위한 주위 광 검출 수단과,
입력 영상 신호를 검출하는 영상 신호 검출 수단을 더 포함하고,
상기 검출된 주위의 밝기 및/또는 입력 영상 신호에 따라, 상기 제1 서스테인 구동 모드 및 상기 제2 서스테인 구동 모드를 전환하는 부기 1에 기재된 플라즈마 디스플레이 장치.
이상 설명한 바와 같이, 제2 서스테인 구동 모드에서는 유지 방전을 행하는 X 전극 및 Y 전극 상의 전하가 인접 전극으로 확산하는 것을 방지할 수 있기 때문에, 에러 표시를 없애, 고화질 표시를 행할 수 있다. 제1 서스테인 구동 모드에서는 제2 서스테인 구동 모드와 동일한 방전 펄스 수로 구동하면 저전력 표시를 행할 수 있고, 제2 서스테인 구동 모드와 동일한 소비 전력으로 구동하면, 방전 펄스 수가 증가하여, 고휘도 표시를 행할 수 있다.

Claims (11)

  1. 복수의 X 전극과,
    상기 복수의 X 전극에 인접하여 배치되고, 상기 복수의 X 전극과의 사이에 유지 방전을 발생시키기 위한 복수의 Y 전극과,
    상기 복수의 X 전극에 유지 방전 전압을 인가하기 위한 X 전극 구동 회로와,
    상기 복수의 Y 전극에 유지 방전 전압을 인가하기 위한 Y 전극 구동 회로를 갖는 플라즈마 디스플레이 장치로서,
    상기 X 전극 구동 회로 및 상기 Y 전극 구동 회로는, 모드 전환 수단(切替 手段)을 포함하여 구성되고,
    소정의 인접 전극의 방전 펄스가 동시에 같은 방향으로 상승 또는 하강하는 제1 서스테인 구동 모드와,
    모든 인접하는 X 전극과 Y 전극 사이에, 한쪽의 전극에 인가하는 방전 펄스와 다른 쪽의 전극에 인가하는 방전 펄스가 서로 다른 타이밍에서 상승 또는 하강하는 제2 서스테인 구동 모드 중 어느 하나의 모드로 구동하도록 구성되는 플라즈마 디스플레이 장치.
  2. 제1항에 있어서,
    상기 X 전극 구동 회로는,
    상기 복수의 X 전극 중의 홀수 전극에 유지 방전 전압을 인가하기 위한 홀수 X 전극 구동 회로와,
    상기 복수의 X 전극 중의 짝수 전극에 유지 방전 전압을 인가하기 위한 짝수 X 전극 구동 회로를 갖고,
    상기 Y 전극 구동 회로는,
    상기 복수의 Y 전극 중의 홀수 전극에 유지 방전 전압을 인가하기 위한 홀수 Y 전극 구동 회로와,
    상기 복수의 Y 전극 중의 짝수 전극에 유지 방전 전압을 인가하기 위한 짝수 Y 전극 구동 회로를 갖는 플라즈마 디스플레이 장치.
  3. 제2항에 있어서,
    상기 제1 서스테인 구동 모드에서는, 상기 홀수 X 전극 구동 회로로부터 출력되는 방전 펄스가 상승함과 동시에 상기 짝수 Y 전극 구동 회로로부터 출력되는 방전 펄스가 상승하고, 그 후 상기 짝수 X 전극 구동 회로로부터 출력되는 방전 펄스가 상승함과 동시에 상기 홀수 Y 전극 구동 회로로부터 출력되는 방전 펄스가 상승하는 플라즈마 디스플레이 장치.
  4. 제2항에 있어서,
    상기 제1 서스테인 구동 모드에서는, 상기 홀수 X 전극 구동 회로로부터 출력되는 방전 펄스가 하강함과 동시에 상기 짝수 Y 전극 구동 회로로부터 출력되는 방전 펄스가 하강하고, 그 후 상기 짝수 X 전극 구동 회로로부터 출력되는 방전 펄스가 하강함과 동시에 상기 홀수 Y 전극 구동 회로로부터 출력되는 방전 펄스가 하강하는 플라즈마 디스플레이 장치.
  5. 삭제
  6. 제1항에 있어서,
    주위의 밝기를 검출하기 위한 주위 광 검출 수단을 더 포함하고,
    상기 모드 전환 수단은, 주위의 밝기가 밝을 때에는 상기 제1 서스테인 구동 모드로 구동하고, 주위의 밝기가 어두울 때에는 상기 제2 서스테인 구동 모드로 구동하도록 전환되는 플라즈마 디스플레이 장치.
  7. 제1항에 있어서,
    입력 영상 신호의 휘도 레벨을 검출하는 수단을 더 포함하고,
    상기 모드 전환 수단은, 고휘도 레벨의 경우에는 상기 제1 서스테인 구동 모드로 구동하고, 저휘도 레벨의 경우에는 상기 제2 서스테인 구동 모드로 구동하도록 전환하는 플라즈마 디스플레이 장치.
  8. 삭제
  9. 제1항에 있어서,
    입력 영상 신호의 주파수 성분을 검출하는 수단을 더 포함하고,
    상기 모드 전환 수단은, 검출된 고주파 성분 중, 고주파 성분이 사전결정된 임계값 이상인 경우에는 상기 제2 서스테인 구동 모드로 구동하고, 고주파 성분이 상기 임계값보다 작은 경우에는 상기 제1 서스테인 구동 모드로 구동하도록 전환되는 플라즈마 디스플레이 장치.
  10. 제1항에 있어서,
    입력 영상 신호의 해상도를 검출하는 수단을 더 포함하고,
    상기 모드 전환 수단은, 검출된 해상도가, 저해상도인 경우에는 상기 제1 서스테인 구동 모드로 구동하고, 고해상도인 경우에는 상기 제2 서스테인 구동 모드로 구동하도록 전환되는 플라즈마 디스플레이 장치.
  11. 삭제
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