KR20020019385A - 디스플레이 및 이미지 디스플레이방법 - Google Patents

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Abstract

본 발명의 서브필드 시스템에 의해 계조표현을 확실하게 하는 디스플레이 및 이미지 디스플레이방법은 하위 서브필드를 제외한 소정서브필드에서 표시해상도 정보를 제한하여 어드레스 콘트롤구간을 단축시킨다. 게다가, 에러확산에 기인한 도트 노이즈는 최하위 서브필드를 독립적으로 콘트롤하여 도트별로 완화시켜준다. 이것은 디스플레이된 이미지의 해상도 정보양을 제한하여 전체적인 화질을 개선한다.

Description

디스플레이 및 이미지 디스플레이방법{DISAPLAY AND IMPAGE DISPLAYING METHOD}
본 발명은 디스플레이 및 이미지 디스플레이방법에 관한 것으로서, 보다 구체적으로는 서브필드시스템에 의해 계조표현(gradation expression)을 수행하고, 각 서브필드의 라인별로 데이터를 순차적으로 출력하여 디스플레이하는 디스플레이 및 이미지 디스플레이방법에 관한 것이다.
최근, 액정 또는 플라즈마를 사용하고, 스크린왜곡이 적으며, 지자기(geomagnetism)에 대한 영향이 적은 평면 광패널 디스플레이가 대중화되고 있으며, 통상적인 브라운관(CRT) 디스플레이를 대체하고 있다. 특히, 비디오 이미지용 디스플레이로서, 상대적으로 대면적 패널의 설계가 용이한 플라즈마 디스플레이가 주목받고 있다.
일반적으로, 플라즈마 디스플레이는 방출 및 비방출사이의 중간계조레벨을 표시하는 데 어려움이 있기 때문에, 중간계조레벨이 소위 서브필드 시스템을 이용하여 표시된다. 서브필드시스템은 한 필드의 시간간격을 복수의 서브필드로 분할하고, 서브필드에 특정한 방출웨이트(specific emission weight)를 할당하며, 각 서브필드의 방출과 비방출을 콘트롤함으로써, 한 필드의 휘도의 계조레벨을 표시하게 된다.
오늘날, 플라즈마 디스플레이의 주요 시스템인 어드레스-유지 분할 시스템에서, 하나의 서브 필드는 방전셀의 상태를 초기화시키기 위한 리세트구간(reset period), 방전셀의 온/오프를 제어하기 위한 어드레스 콘트롤구간(address control period) 및 방출량을 결정하기 위한 유지구간(sustain period)으로 구성된다. 이러한 구간들은 콘트롤펄스에 의해 콘트롤된다. 이러한 콘트롤펄스의 시간간격은 안정한 방출콘트롤을 실현하기 위한 소정시간구간보다 짧을 수 없다.
어드레스 콘트롤구간에서, 라인별 방전셀의 온/오프를 제어하는 데이터에 근거하여 어드레싱을 수행할 때, 고해상도 패널은 스캐닝될 많은 라인수에 의해 긴 어드레싱시간이 필요하다. 이것은 한 필드구간에서 제공할 수 있는 서브필드의 수가 제한되거나 또는 충분한 휘도를 얻을 수 없는 문제점을 야기시킨다. 1000 라인의 수직해상도를 갖는 고선명패널을 어드레스 콘트롤 프로세스시 라인별 2㎲가 필요한 디스플레이패널을 사용하여 구성하는 경우, 예를 들면 서브필드마다 2㎳의 어드레스 콘트롤구간(=2㎲x1000라인)이 필요하다. 일반적으로, 열화없이 비디오신호를 디스플레이하기 위해서는 약 256계조레벨(8비트)의 계조가 필요하다. 만약 8개의 서브필드가 약 16.6㎳의 한 필드구간에서 제공된다면, 유지구간에 할당될 시간은 거의 남아있지 않다. 한 필드구간이 대부분 각 서브필드의 어드레스 콘트롤구간에 할당되기 때문에, 패널의 방출에 기여하는 충분한 유지구간을 확보하는 것이 불가능하다.
일본특허 공개공보 제1999-24628호는 하위비트에 대응하는 서브필드의 스킵스캐닝(skip scanning)에 의해 어드레스 콘트롤기간을 단축시키는 구조와 스킵스캐닝 대신에 두 스캔전극을 동시에 선택하여 기입동작을 수행하는 시스템을 개시하였다. 그러나, 이특허는 특정신호의 발생구조를 제시하지 못하였다.
각 라인의 비디오신호는 한 화면의 수직방향으로 샘플링된 데이터이다. 스킵스캐닝시 샘플링데이타를 씨닝할 때, 주기적인 간섭(cyclic interference)을 피하기 위하여 먼저 수직해상도를 1/2로 감소시켜야한다. 이것은 수직해상도를 1/2로 낮추어, 해상도가 저하된 이미지를 제공한다.
먼저, 수직 해상도를 저하시키지 않고 샘플링 데이터를 씨닝할 때, 고주파성분의 신호가 주기적인 간섭에 의해 DC신호 또는 저주파수신호로 변환되어 화질이 상당히 저하되는 것은 이미 알려져 있다.
고휘도를 얻기 위하여 서브필드의 수가 예를 들면 64계조레벨의 6서브필드로 제한될 때, 계조는 충분히 표시될 수 없어 고화질의 디스플레이를 실현하는데 어려움이 있다.
CRT디스플레이와는 달리, 감마특성을 갖지 않는 통상적인 플라즈마 디스플레이는 저휘도쪽에서 디스플레이 계조가 보다 러프하게 되는 경향이 있다. 흑레벨 근처에서의 계조를 CRT 디스플레이수준으로 개선하려면 10비트(1024계조레벨)부터 12비트(4096계조레벨)까지의 계조범위가 필요하다. 그러므로, 낮은 수직해상도(적은 라인수)를 갖는 패널의 경우, 통상적인 디스플레이는 부족한 표시계조의 레벨수를 보충하기 위하여 디터링 또는 에러확산프로세스 등에 의해 표시하기전 의사형태로 표시계조레벨의 수를 증가시키는 구조를 사용한다.
디터링 또는 에러확산 프로세스와 같은 의사형태로 표시계조레벨수를 증가시킨 후 이미지를 디스플레이하는 시스템은 최소계조레벨을 인에이블 또는 디스에이블시킴으로써 평균휘도의 의사표시를 확실하게 한다. 최소계조레벨의 수가 "1"일 때, 예를 들어 0.5계조레벨은 최소계조레벨을 교대로 인에이블 또는 디스에이블시킴으로써 의사형태로 표현하고, 선명한 중간계조레벨은 인에이블 및 디스에이블의 비율을 변경함으로써 등가적으로 표현할 수 있다.
의사중간계조의 사용은 의사형태의 실제 계조레벨보다 계조레벨의 수가 더 큰 반면, 최소계조레벨의 인에이블 및 디스에이블 패턴은 도트 노이즈로서 뚜렸해진다.
서브필드 시스템에 근거한 계조표시에서, 최소계조레벨의 계조는 최하위 서브필드의 방출량과 등가이다. 상기한 바와같이, CRT 와는 달리 감마특성을 갖지 않는 통상적인 플라즈마 디스플레이는 표시계조가 저휘도쪽에서 보다 러프해지는 경향이 있다. 따라서, 의사중간계조가 적용되는 경우, 흑레벨과 최하위 서브필드가 인에이블될 때의 최소계조레벨간의 계조가 의사형태로 표현될 때 발생되는 도트 노이즈에 기인한 간섭은 뚜렸해질 것이다.
일본특허 공개공보 제1999-24628호에 개시된 시스템에서 최하위서브필드의 데이터가 상측 및 하측라인간에 동일하게 만들어진 경우, 도트 노이즈의 도트영역은 2배로 증가하여, 상당한 화질저하를 초래하게 된다.
따라서, 본 발명의 목적은 필요한 휘도에 따라 어드레스 콘트롤구간을 단축시키고, 휘도, 계조 및 의사윤곽(pseudo contour)과 같은 화질개선에 생성된 잉여시간을 할당할 수 있는 디스플레이기술을 제공하는 데 있다.
본 발명의 다른 목적은 고휘도 또는 우수한 계조특성을 갖으며, 통상적인 의사윤곽간섭의 억제효과를 유지하면서 어드레스 콘트롤구간을 단축시킬 수 있는 디스플레이기술을 제공하는 데 있다.
본 발명의 목적은 화질의 열화를 감소시키는 방법으로 하위서브필드에서 공통으로 만들어지는 복수 라인의 신호를 참조하여 서브필드 데이터를 처리하기 위한 신호처리회로를 제공하고, 인간의 시각특성 또는 비디오 이미지의 통계학적 특성을 전적으로 이용하여 필요에 따라 디스플레이된 이미지의 해상도 정보량을 제한함으로써, 전체적인 화질을 개선할 수 있는 디스플레이 및 이미지 디스플레이방법을 제공하는 데 있다.
본 발명의 목적은 흑레벨근처에서의 도트노이즈에 기인한 에러확산을 종래기술에 의해 제공된 레벨로 설정할 수 있는 디스플레이 및 이미지 디스플레이방법을 제공하는 데 있다.
도 1 은 AC3 전극타입 플라즈마 디스플레이의 방전셀 및 전극의 레이아웃을 보여주는 예시도,
도 2 는 종래기술에 따른 어드레스 콘트롤기간에서 Y 유지전극 및 어드레스전극에 인가될 전압을 나타내는 도면,
도 3 은 종래기술에 따른 하나의 필드가 3서브필드로 구성되는 필드구조를 나타내는 도면,
도 4 는 본 발명의 제1실시예에 따른 최하위서브필드의 수가 증가하고, 최하위 서브필드를 제외한 하위서브필드의 어드레스 콘트롤기간이 1/2로 감소하는 필드구조를 나타내는 도면,
도 5 는 본 발명의 제2실시예에 따른 최하위 서브필드의 수가 증가하고, 최하위 서브필드를 제외한 하위서브필드의 어드레스 콘트롤기간이 1/2로 감소하며, 하위서브필드의 유지기간에서의 방출율이 서로 같게 되는 필드구조를 나타내는 도면,
도 6 은 본 발명의 제1실시예에 따른 어드레스 콘트롤기간에서 Y 유지전극과 어드레스전극에 인가될 전압을 나타내는 도면,
도 7 은 본 발명의 각 실시예에 따른 서브필드구조가 적용되는 디스플레이의 구조를 도시한 블럭도,
도 8 은 도 7에 도시된 콘트롤-비트 평활 및 에러확산회로의 구조를 설명하기 위한 블럭도,
도 9 은 도 8에 도시된 처리회로(202)의 구조를 예시한 블럭도,
도 10 은 도 9에 도시된 에러확산처리회로(210)의 구조를 예시한 블럭도,
도 11 은 도 10에 도시된 표시에러처리회로(215)의 구조를 예시한 블럭도,
<도면의 주요부분에 대한 부호의 설명>
2 : 서브필드변환기 3 : 시퀀셜 변환기
4 : 드라이버 5 : 디스플레이 패널
6 : 콘트롤회로 101-103 : A/D 변환기
201, 203 : 라인 메모리 200 : 콘트롤비트 평활 및 에러확산회로
202 : 처리회로 204, 224 : 스위치회로
205, 208 : 가산기 206, 209 : 감산기
207 : 양자화회로 210 : 에러확산처리회로
215 : 표시에러처리회로 216-219 : 딜레이회로
220-223 : 계수회로 225 : 로직 인버터
226, 227 : 앤드 게이트
상기 목적을 달성하기 위하여 본 발명은 다음과 같은 수단을 이용한다.
본 발명은 최하위 서브필드를 제외한 하위서브필드의 데이터를 복수라인의 신호를 참조하여 처리함으로써 소정 서브필드의 데이터를 동일하게 만들어주는 신호처리회로를 이용한다.
또한, 의사중간 계조표시시의 도트 노이즈에 기인한 간섭은 도트별 최하위 서브필드를 콘트롤함으로써 종래기술에 의해 제공된 레벨과 동일하게 설정되어진다.
게다가, 복수라인의 평균값 f0은 계산되고, 평균값 f0 에 근거한 에러확산처리가 수행되어진다.
특히, 평균값 f0는 표시유효비트(f0M)와 비표시 하위비트(f0L)로 분할되고,비표시 하위비트는 이용가능한 표시화소로 표시될 없는 잔여에러성분(f0E')에 가산된다. 가산된 값이 표시유효비트와 등가인 진폭에 도달할 때, 표시유효비트는 증가되어 표시불가능한 잔여 에러성분을 업데이트한다.
본 발명에 따르면, 기준라인의 최소계조레벨의 결합에 의해 표시가능한 평균휘도레벨이 잔여에러성분(f0E)내에 존재하는 지의 여부를 판단하고, 그러한 평균휘도레벨이 존재하는 것으로 판단되면 기준라인의 최소계조레벨은 중간계조표시를 확실히 하기 위하여 변경된다. 잔여에러성분은 이 중간계조표시에 의해 업데이트된다.
표시유효비트(f0')의 최하위비트(LSB) 데이터가 "0" 일때만, 중간계조레벨이 기준라인의 최하위비트레벨의 결합에 의해 표시된다.
게다가, 잔여에러성분은 표시화면상의 인접한 화소로 확산되어진다.
이하, 본 발명의 실시예를 첨부도면을 참조하여 설명한다.
도 1은 통상적인 AC3 전극 타입의 플라즈마 디스플레이의 방전셀과 전극의 레이아웃을 보여주는 예시도이다.
도 1에서, "5101", "5102", "5103" 및 "5104" 는 X 유지전극을 나타내고, "5201", "5202", "5203" 및 "5204" 는 Y 유지전극을 나타내며, "5300" 및 "5301" 은 어드레스 콘트롤전극을 나타낸다. 어드레스전극(5300, 5301)은 배면판(back plate)에 형성되고, X 유지전극(5101-5104) 및 Y 유지전극(5201-5204)는 전면판(front plate)에 형성된다. 화소는 어드레스전극(5300, 5301)과 X 유지전극(5101-5104) 및 Y 유지전극(5201-5204)의 전극쌍의 교차점에 형성된다. 이들 전극들사이의 방전은 도 1에 도시된 바와같이 패널상에 화소(5410, 5411, 5420, 5421, 5430, 5431, 5440, 5441)을 형성한다.
도 2는 어드레스 콘트롤구간에서 Y 유지전극과 어드레스 전극에 인가될 전압파형도를 보여주는 도면이다. 도 2에 도시된 바와같이, 스캔펄스는 순차적으로 Y1 유지전극(5201), Y2 유지전극(5202), Y3 유지전극(5203) 및 Y4 유지전극(5204)에 인가된다. 온/오프를 제어하는 어드레스펄스는 라인마다 A0 어드레스전극(5300)과 A1 어드레스전극(5301)에 인가된다.
스캔펄스가 시간(T1)에서 Y1 유지전극(5201)에 인가될 때, 제1라인의 화소(5410, 5411)의 온/오프가 제어된다. 이 예에서, 어드레스전압이 A0 어드레스전극(5300)과 A1 어드레스전극(5301)에 모두 인가되므로, 어드레스방전이 A0 어드레스전극과 Y1 유지전극사이 그리고 A1 어드레스전극과 Y1 유지전극사이에서 일어나고, 장벽전하(barrier charges)가 다음 유지구간에서 방출을 확실히 하기 위한 방식으로 형성된다. 그후, 제2라인의 화소(5420, 5421)의 온/오프를 콘트롤하는 어드레싱은 시간(T2)에서 수행되고, 제3라인의 화소(5430, 5431)의 온/오프를 콘트롤하는 어드레싱은 시간(T3)에서 수행되며, 제4라인의 화소(5440, 5441)의 온/오프를 콘트롤하는 어드레싱은 시간(T4)에서 수행된다. 이러한 라인별 어드레싱은 필요한 셀에 장벽전하를 형성하여, 그다음 유지구간에서의 방출을 콘트롤한다.
도 3은 종래기술에 따른, 하나의 필드가 3개의 서브필드(SF1, SF2, SF3)로 구성되는 필드구조를 나타내는 도면이다. 도 3에서, "10"은 각 서브필드에서 방전셀의 상태를 초기화시키기 위한 리세트구간이고, "20"은 각 서브필드에서 각 화소의 온/오프를 콘트롤하기 위한 어드레스 콘트롤구간이며, "31", "32" 및 "33"은 각각의 서브필드에서의 방출량을 결정하기 위한 유지구간이다. 유지구간(31-33)에서, 스캔펄스의 수에 따른 방출은 어드레스콘트롤구간(20)에서 방출을 확실히 하도록 장벽전하기 형성된 방전셀에서 실행된다. 서브필드시스템에서, 각 서브필드(SF1-SF3)에 방출웨이트가 할당되어 계조표시를 실현한다. 이 예에서, 서프 필드(SF1-SF3)의 유지구간(31-33)에서의 유지펄스의 수는 대략 4:2:1 의 방출 웨이트 비가 제공되도록 설계된다. 이것은 모든 서브필드(SF1-SF3)가 광을 방출하지 않는 계조 0부터 모든 서브필드(SF1-SF3)가 광을 방출하는 계조 7(=4+2+1)까지 계조레벨표시를 허용할 수 있다. 표시가능한 최대휘도(계조 7)은 유지구간(31-33)의 총 스캔펄스의 수에 의해 결정된다. 한 필드의 어드레스 콘트롤구간(20)과 같이 방출에 기여하지 않은 시간이 길어지면, 휘도를 충분히 확보할 수 없으므로 고화질을 얻을 수 없다. 어드레스 콘트롤구간(20)은 디스플레이 라인수에 비례한 시간을 필요로 하고, 하나의 서브필드에 하나의 어드레스 콘트롤구간이 필요하다. 그러므로, 고해상도 디스플레이패널을 실현하기 위한 충분한 필드수를 확보할 수 없어 표시계조레벨의 수가 불충분하거나 또는 휘도가 낮아져 화질을 저하시킨다.
도 4는 본 발명의 일실시예에 따른, 하나의 필드가 다수의 서브필드로 구성되는 필드구조를 보여주는 예시도이다. 도 3에 도시된 종래의 필드구조와 비교하면, 도 4에 도시된 필드구조에서는 서브필드(SF4)가 추가되고, 서브필드(SF1-SF4)중 최하위 서브필드(SF4)를 제외한 하위서브필드(SF2, SF3)의 어드레스 콘트롤구간이 1/2로 감소한다.
도 4에서, "21"은 도 3의 서브필드(SF2 또는 SF3)의 어드레스 콘트롤구간이 1/2로 감소된 어드레스 콘트롤구간이고, "34"는 추가된 서브필드(SF4)의 유지구간이며, "32a"와 "33a"는 서브필드(SF2, SF3)의 유지구간이다. 유지구간(32a, 33a, 34)의 방출 웨이트는 유지구간(32a, 33a, 34)의 순으로 작아지도록 설계된다. 다른 부분의 구조는 동일한 부호를 갖는 도 3의 구조에 대응한다.
도 4에 도시된 바와같이, 서브필드(SF1, SF4)에서의 어드레싱은 도 3에 도시된 예에서 처럼 모든 라인에서 수행되고, 서브필드(SF2, SF3)에서의 어드레싱은 동일한 데이터로 2라인마다 수행된다.
이 실시예에 따르면, 서브필드(SF2, SF3)의 어드레스 콘트롤구간(21)이 노말 어드레스 콘트롤구간(20)의 1/2이고, 한 필드구간에서 총 어드레스 콘트롤구간은 도 3에 도시된 종래의 3-서브필드구조와 거의 동일하다. 그러므로, 종래 기술의 휘도와 거의 동일한 휘도를 유지하면서 표시계조레벨의 수를 증가시킬 수 있다.
잉여 시간이 2라인을 동일한 데이터로 최하위서브필드(SF4)를 콘트롤함으로써 한 필드내에서 생성되고, 유지펄스의 수를 증가시켜 휘도를 개선하거나 또는 서브필드의 수를 증가시켜 표시계조레벨의 수를 증가시킬 수 있다. 그러나, 이런 경우 하위서브필드는 2라인이 동일 데이터로 콘트롤되므로, 역시 디터링 또는 에러확산처리(error diffusion process)에 의해 얻어진 의사중간계조표시(pseudo intermediate gradation display)가 사용될 때, 도트노이즈의 크기가 2배로 커져서 상당히 화질을 저하시킨다. 그러나, 이 실시예에 따르면, 최하위 서브필드(SF4)가 도트별로 콘트롤되므로, 도트노이즈에 의한 간섭은 대략 종래기술과 동일한 레벨로억제될 수 있다.
도 5는 본 발명의 다른 실시예에 따른, 하나의 필드가 복수의 서브필드로 구성된 필드구조를 보여주는 예시도이다. 도 3에 도시된 종래의 필드구조와 비교하면, 도 5에 도시된 필드구조에서는, 서브필드(SF4)가 추가되고, 서브필드(SF1-SF4)중 최하위서브필드(SF4)를 제외한 하위서브필드(SF2, SF3)의 어드레스 콘트롤구간은 1/2로 감소하고, 유지구간(32b, 33b)의 방출율은 서로 동일하게 설정된다.
도 5에서, "21"은 제1위상에서 서브필드(SF2)의 인트라-데이타 씨닝(intra-data thinning)을 수행하여 짧아진 어드레스 콘트롤구간이다. "22"는 제2위상에서 서브필드(SF3)의 인트라-데이타 씨닝을 수행하여 짧아진 어드레스 콘트롤구간이다. "32b" 와 "33b"는 동일한 방출율을 갖는 서브필드(SF2, SF3)의 유지구간이고, "34"는 서브필드(SF4)의 유지구간이다. 다른 구조는 도 3과 동일하다.
이 실시예에서, 서브필드(SF1-SF4)의 방출율은 1:2:4: ... 와 같이 2의 제곱이 되도록 설계되는 것이 아니라, 서브필드(SF2)의 방출량과 서브필드(SF3)의 방출량이 같게 되도록 설계된다. 특별히, 예를 들면 4:2:2:1의 방출 웨이트가 주어진다. 2의 제곱과 다른 방출율의 설계는 동일 서브필드수로 표시할 수 있는 계조레벨의 수가 감소하지만, 서브필드시스템에 규정된(specific) 의사윤곽간섭을 감소시킬 수 있다.
이 실시예에서, 어드레스 콘트롤구간(21)과 (22)는 같은 방출 웨이트를 갖는 2 서브필드(SF2, SF3)에 대하여 단축되고, 데이터는 서브필드(SF2, SF3)사이의 다른 위상에서 얇아진다(thin).
동일한 2라인쌍이 다른 실시예에서와 같이 동일한 데이터로 항상 처리되는 시스템에서는, 2라인 데이터는 라인쌍(line pairing)이라 불리는 간섭을 일으킬 유사값(Quasi value)으로 될 것이다. 그러나, 실시예에 따르면 동일 데이터로 처리된 2라인쌍이 있어서 라인쌍을 보다 완화시킨다.
최하위서브필드(SF4)가 도트별로 콘트롤될 때, 디터링 또는 에러확산처리에 의해 얻어진 의사중간계조표시가 역시 사용되어, 종래기술에서와 동일하게 설정될 수 있다.
상기로부터 알 수 있는 바와같이, 실시예에 따르면, 어드레스 콘트롤구간은 통상적인 의사윤곽간섭을 감소시키는 효과를 유지하면서 단축되어질 수 있다. 이 실시예는 그러므로 고휘도 또는 우수한 계조특성을 갖는 디스플레이를 제공할 수 있다. 또한, 어드레스 콘트롤구간을 단축시켜 생성된 시간을 사용하여 서브필드 수를 증가시킴으로써 의사윤곽간섭을 감소시키는 것도 가능하다.
그러한 라인쌍을 억제하기 위하여, 씨닝될 라인 위상은 제1실시예에서처럼 다른 방출 웨이트를 갖는 서브필드의 경우조차 서로 달라질 수 있다. 게다가, 씨닝될 라인위상은 필드마다 변경될 수 있다. 예를 들면, 쌍을 이루는 라인은 기수필드와 우수필드간에 변경될 수 있다.
도 6은 어드레스 콘트롤구간에서 Y 유지전극과 어드레스전극에 인가될 전압의 일예를 보여주는 파형도이다. 특히, 도 6은 어드레스 콘트롤구간에서 Y 유지전극(5201-5204)와 어드레스전극(5300, 5301)에 인가될 전압을 보여준다.
도 6에 도시된 바와같이, 스캔펄스가 동시에 Y1 유지전극(5201)과 Y2 유지전극(5202)에 인가될 때, 2라인은 동시에 동일한 데이터로 어드레싱된다. Y1 유지전극(5201)과 Y2 유지전극(5202)의 어드레싱에 이어서, Y3 유지전극(5203)과 Y4 유지전극(5204)이 동일시간에 어드레싱된다. 매2라인마다 스캔펄스를 동시에 인가하는 어드레싱처리의 실행은 한 화면의 총 라인수를 스캔하는 데 필요한 시간을 1/2로 단축시킬 수 있다.
도 5에 도시된 실시예에서는 2라인이 동시에 어드레싱되지만, 동시에 어드레싱될 라인 수는 2로 제한되는 것은 아니다. 예를 들면, 3라인 또는 4라인이 동시에 어드레싱되어, 어드레싱에 필요한 시간을 1/3 또는 1/4로 단축시킬 수 있다. 어드레싱시간을 단축시키는 처리타겟(process target)이 도 4 및 도 5의 서브필드(SF1-SF4)중 최하위 서브필드(SF4)를 제외한 하위서브필드(SF2, SF3)에 제한되는 것은 아니고, 서브필드(SF2) 또는 서브필드(SF3) 하나만이 프로세스 타겟이 될 수도 있다. 이 구조는 2라인을 동시에 어드레싱하여 서브필드(SF2)의 어드레싱구간을 1/3로 단축시키고 3개의 라인을 동시에 어드레싱하여 서브필드(SF3)의 어드레싱구간을 1/3로 단축시키는 방식으로 구조를 변경할 수도 있다. 작은 방출 웨이트를 갖는 하위서브필드의 수직해상도정보가 이러한 처리를 통해 손실되지만, 영상의 평평한 부분을 아무 문제없이 부드럽게 표시할 수 있으며, 에지부분의 신호들이 큰 방출 웨이트를 갖는 상위서브필드에 의해 재생될 수 있다. 그러므로, 화질의 저하가 거의 발생되지 않아, 고휘도 이미지 디스플레이를 확실히 할 수 있다.
동일한 데이터로 동시에 어드레싱될 라인쌍이 도 5의 실시예에서 필드마다 변경되거나 또는 서브필드마다 변경되는 경우에, 스캔펄스는 한 필드 또는 한 서브필드에서 Y1 유지전극(5201) 및 Y2 유지전극(5202) 그리고 Y3 유지전극(5203) 및 Y4 유지전극(5204)에 동시에 인가되어야 한다. 스캔펄스는 다음 필드 또는 다음 서브필드에서 Y2 유지전극(5202) 및 Y3 유지전극(5203) 그리고 Y4 유지전극(5204) 및 Y5 유지전극(도시되지 않음)에 동시에 인가되어야 한다.
도 7을 참조하여 도 4 및 도 5에 도시된 각 실시예에 따른 서브필드구조가 적용된 디스플레이구조를 설명한다.
도 7은 본 발명의 일실시예에 따른 디스플레이구조를 도시한 도면이다. 도 7에서, 디스플레이는 A/D 변환기(101), (102), (103), 콘트롤-비트 평활 및 에러확산회로(control-bit smoothing and error diffusion circuit, 200)를 구비한 서브필드 변환기(2)와, 프레임 메모리(301)를 구비한 서브필드 시퀀셜변환기(3), 드라이버(4), 디스플레이 패널(5) 및 콘트롤회로(6)를 포함한다. A/D 변환기(101), (102), (103)는 각각 R, G, B 아날로그 비디오신호를 디지털 신호로 변환한다. 서브필드 변환기(2)는 바이너리 디지털을 서브필드의 방출/비방출을 나타내는 서브필드 데이터로 변환한다. 콘트롤비트 평활 및 에러확산회로(200)는 어드레스 콘트롤구간이 단축될 서브필드에 대응되는 콘트롤비트에 대한 평활처리 및 에러확산처리를 수행한다. 서브필드 시퀀셜변환기(3)는 화소별로 표현될 서브필드 데이터를 각 서브필드의 시퀀셜평면(sequential plane) 형태로 변환한다. 프레임 메모리(301)는 비트별로 플레인 시퀀스를 수행하는 데 사용된다. 드라이버(4)는 구동에 필요한 펄스를 서브필드 플레인별 시퀀셜형태로 변환된 신호에 부가적으로 삽입하여, 디스플레이소자를 구동하기 위한 전압(또는 전류)를 발생한다. 디스플레이 패널(5)은 서브필드 시스템에 근거한 계조표시를 제공한다. 콘트롤회로(6)는 도트클럭(CK), 수평동기신호(H) 및 수직동기신호(V)와 같은 입력비디오신호의 시간정보로부터 각 블록에 필요한 콘트롤신호를 발생한다.
R, G, B 신호입력은 A/D 변환기(101, 102, 103)에 의해 디지털신호로 변환된다. 디지털신호는 통상적인 2진표기법에 따르고, 각 비트는 2 제곱의 웨이트를 갖는다. 특히, 8비트 b0, b1, ..., b6 및 b7로 구성된 디지털신호를 양자화할 때, 최하위비트 b0는 1의 웨이트를 갖고, b1는 2의 웨이트를 갖으며, b2는 4의 웨이트를 갖고, b3의 8의 웨이트를 갖으며, ..., b7은 128의 웨이트를 갖는다.서브필드 변환기(2)는 이러한 디지털신호를 서브필드의 방출 및 비방출을 나타내는 서브필드 데이터로 변환한다.
서브필드 데이터는 표시될 서브필드수에 대응하는 비트수의 정보로 구성된다. 6개의 서브필드로 이미지를 표시하는 경우, 서브필드 데이터는 6비트 신호 S0, S1, ..., S5로 구성된다. 비트 S0는 타겟화소가 상위서브필드(SF1)의 방출구간에서 광을 방출하는 지를 나타낸다. 이와 마찬가지로, 비트 S1, S2, 등은 서브필드(SF2, SF3) 등에서의 방출/비방출을 나타낸다. 콘트롤비트 평활 및 에러확산회로(200)는 어드레스 콘트롤구간이 단축될 서브필드에 대응하는 콘트롤비트에 대한 평활처리와 에러확산처리를 수행한다. 콘트롤비트에 대한 평활처리는 쌍을 이루는 2라인중 상위라인에 대한 서브필드 데이터의 콘트롤비트와 하위라인에 대한 서브필드 데이터의 콘트롤비트가 동일 데이터가 되는 데이터 변환이다. 에러확산처리는 최하위 계조레벨을 인에이블 또는 디스에이블시킴으로써 의사중간계조를 확실히 하여 뚜렷한표시계조레벨의 수를 증가시킨다. 서브필드 콘트롤비트 평활처리 및 에러확산처리에 대한 상세한 설명은 후술될 것이다.
다음, 서브필드 데이터는 서브필드 시퀀셜 변환기(3)로 입력되고, 변환기(3)에 제공된 프레임 메모리(301)에 화소별로 기입된다. 플레인 시퀀셜 방식으로 서브필드별로 프레임 메모리(301)로부터 데이터가 독출된다. 특히, 서브필드(SF1)의 방출/비방출을 나타내는 한 필드의 비트 S0가 독출된 후, 서브필드(SF2)에 대한 방출/비방출을 나타내는 비트(S1)의 독출에 이어 비트(S2, S3, ..., S5)가 순차적으로 독출되고, 이들 비트들은 어드레스 데이터로서 출력되어, 각 서브필드를 구성한다. 이때, 어드레스 콘트롤구간이 단축될 서브필드에서, 한 라인이 매 2라인마다 씨닝되어 1/2 라인의 데이터가 어드레스 데이터로서 독출된다. 다음, 드라이버(4)는 디스플레이소자를 구동하는 데 필요한 신호변환과 펄스삽입을 수행하고, 매트릭스 디스플레이패널(5)을 구동한다.
어드레스 콘트롤구간에서 동일시간에 어드레스 데이터와 함께 출력되는 스캔펄스는 노말모드에서는 라인별로 어드레스되는 서브필드에서는 도 2에 도시된 시간에서 출력되지만, 어드레스 콘트롤구간을 단축시키기 위하여 2라인이 어드레스되는 서브필드에서는 도 6에 도시된 시간에 출력된다. 한편, 스캔펄스는 도 6의 동일한 스캔펄스가 인가되는 라인쌍이 1라인씩 시프트되는 시간에 출력된다.
상기한 바와 같은, 구조는 소정 서브필드의 어드레스콘트롤구간을 단축시킬 수 있으며, 종래기술과 비교하여 고휘도 또는 고화질을 갖는 디스플레이를 실현할 수 있다.
실시예의 구조는 프레임 메모리(301)에 모든 데이터를 기입하고 독출위상에서 어드레스 콘트롤구간을 단축시키는 시간에 매 2라인마다 1라인을 씨닝하였지만(thinning), 데이터를 기입할 때 라인들이 씨닝될 수도 있다. 이 구조는 필요한 메모리용량을 감소시킬 수 있으며, 동일한 용량을 갖는 메모리로 고해상도 또는 많은 계조레벨수를 확보할 수 있다.
서브필드의 수를 증가시키거나 또는 2제곱의 다른 방출 웨이트를 할당함으로써 의사윤곽간섭을 감소시키는 처리를 수행하는 경우, 서브필드변환기(2)는 입력비디오신호의 레벨을 서브필드 방출패턴으로 변환한다. 8-비트 입력비디오신호가 10 서브필드로 표시되는 경우, 예를 들면 8비트입력의 10비트 서브필드 데이타로의 변환은 룩업 테이블 또는 로직회로의 결합에 의해 실행된다.
콘트롤비트 평활 및 에러확산회로(200)의 구조를 도 8을 참조하여 설명하면 다음과 같다.
도 8은 본 발명의 일실시예에 따른 콘트롤비트 평활 및 에러확산회로(200)의 구조를 도시한 도면이다. 도 8을 참조하면, 콘트롤비트 평활 및 에러확산회로(200)는 1라인씩 서브필드 데이터를 딜레이시키는 라인 메모리(201)와, 콘트롤신호(CB)에 의해 지정된 두 비트데이타를 동일하게 하는 방식으로 두 입력(P1, P2)을 처리하여 출력(O1, O2)으로 제공하는 처리회로(processing circuit, 202)와, 1라인씩 처리회로(202)의 출력(O1)을 딜레이시키는 라인 메모리(203)와, 두 입력(a, b)을 라인별로 한 입력에서 다른 입력으로 스위치시켜 선택된 입력을 출력(D)으로 출력하는 스위치회로(204)를 구비한다.
비트데이타에 연관된 각 서브필드의 방출/비방출을 갖는 서브필드 데이터(S)는 라인 메모리(201)와 처리회로(202)의 입력(P1)으로 입력된다. 라인 메모리(201)에서 1라인씩 딜레이된 서브필드 데이터는 처리회로(202)이 입력(P2)으로 입력된다. 입력(P1)의 서브필드 데이터와 입력(P2)의 1라인 딜레이된 서브필드 데이터에 근거하여, 처리회로(202)는 소정의 비트 데이터를 동일하게 만들어주는 방식으로 현재 라인에서 수직하게 이웃하는 화소의 서브필드 데이타에 대한 변환 및 이전라인에서 이웃한 상위 및 하위화소의 서브필드 데이터에 대한 변환을 수행한다. 또한 에러확산처리는 동일계조표시가 입력(P1, P2)의 비트보다 작은 비트로 의사형태(pseudo fashion)로 제공될 수 있도록 수행된다.
그러한 변환을 거친 서브필드 데이터는 처리회로(202)로부터 출력(O1, O2)으로 출력된다. 처리회로(202)의 출력(O1, O2)은 화면에서 수직하게 이웃하는 화소의 서브필드 데이터이기 때문에, 서브필드 데이터는 그의 소정 데이터가 라인 메모리(203)에서 1라인씩 출력(O1)을 딜레이시키고 라인별로 스위칭회로(204)의 입력을 스위칭시켜 시퀀셜 형태로 2신호라인을 2라인을 만들어줌으로써 동일 값을 부여한 서브필드 데이터로 변환될 수 있다.
처리회로(202)에서 같은 비트 데이터를 갖도록 처리된 비트의 위치는 콘트롤신호(CB)에 의해 결정되어, 어드레스 콘트롤구간이 단출될 서브필드를 설정하는 것이 가능하다. 어드레스 콘트롤구간이 전혀 단축되지 않는 경우의 설정은 역시 콘트롤신호(CB)에 의해 행해진다, 이 경우, 처리회로(202)는 입력(P1)을 직접 출력(O1)으로 출력하고, 입력(P2)을 직접 출력(O2)으로 출력한다.
콘트롤신호(CB)는 에러확산처리에 의해 의사중간계조레벨로 표시되는 하위비트의 수를 또한 설정한다. 256 계조레벨을 제공하는 8비트(=k+m)신호가 에러확산처리를 통해 6비트로 표현될 때, 하위 2비트(m=8-6)는 의사중간계조레벨로 표시되는 비트(비표시하위비트 m)이다.
처리회로(20)의 콘트롤비트 평활처리를 위한 가장 간단한 구조는 입력(P1)의 소정의 비트 데이타를 동일비트위치에서 입력(P2)의 비트 데이터로 직접 출력하는 것이다. 이것은 두 비트 데이터가 동일하게 될 수도 있다. 한편, 입력(P2)의 소정의 비트 데이터는 동일 비트위치에서 입력(P1)의 비트 데이터로 직접 출력될 수도 있다.
화면상에서 수직하게 이웃하는 하위 비트의 데이터를 무조건 동일하게 만드는 경우에는, 표시데이타는 상당히 변경되어, 현저한 화질저하를 초래한다. 이 경우, 이러한 문제를 극복하기 위한 약간의 처리가 필요하다. 이웃하는 2화소데이타중 상위화소데이타가 16레벨을 갖고 하위화소 데이터가 15레벨을 가질 때, 예들 들면 2제곱의 방출웨이트에 근거한 서브필드표현은 레벨 16을 [1,0,0,0]로 표현하고 레벨15는 [0,1,1,1]로 표현한다(상위 SF부터 하위 SF 순으로, "1"은 방출SF를 나타내고, "0"은 비방출SF를 나타낸다). 이때, 하위 3비트에 상응한 서브필드는 스킵 프로세스(skipping process)에 따라 2라인마다 1라인을 씨닝하는 프로세스에 따른다고 가정한다. 이 경우, 하위화소 15[0,1,1,1]중 하위 3비트 서브필드[1,1,1]는 상위화소 16[1,0,0,0]중 하위 3비트 서브필드와 대체된다. 그 결과, 표시될 레벨은 [0,0,0,0]으로 되고, 원래 레벨 15를 갖는 화소의 레벨은 레벨 0으로 된다.
한편, 상위화소16[1,0,0,0]중 하위 3비트 서브필드[0,0,0]가 하위화소 15[0,1,1,1]의 하위 3비트 서브필드로 대체되면, 원래 레벨16을 갖는 상위화소의 레벨은 레벨 31[1,1,1,1]로 된다. 반면, 하위화소의 레벨은 레벨 15[0,1,1,1]로 남아있는다. 이것은 이들 2화소간의 레벨차를 증가시킨다.
문제점을 극복하고 도트별 에러확산을 확실히 하도록 설계된 도 8의 처리회로(202)의 특정 구조예 및 처리회로(202)의 동작을 도 9를 참조하여 설명하면 다음과 같다.
도 9는 본 발명의 일실시예에 따른 처리회로(202)를 보여주는 블록도이다. 처리회로(202)는 가산기(205, 208), 감산기(206, 209), 외부 콘트롤신호(CB)에 의해 그의 특성이 변경되는 양자화회로(207) (도 9에는 "Q"로 약술됨), 에러확산 처리회로(210) (도 9에는 "ED"로 약술됨) 및 가산기(211, 212)를 포함한다.
처리회로(202)에 입력되는 수직하게 이웃한 화소(P1, P2)는 가산기(205)와 감산기(206)에 입력된다. 가산기(205)는 P1과 P2를 가산하여 하기의 수학식(1)에 따라 에러확산 처리회로(210)의 입력신호의 평균값 f0 를 계산한다.
f0 = (P1+P2)/2
감산기(206)는 P1과 P2의 차에 근거한 값 f1 을 하기의 수학식(2)에 의해 계산한다.
f1 = (P1-P2)/2
감산기(206)에 의해 계산된 값 f1 은 양자화회로(207)로 입력되어 f1'로 변환된다. 양자화회로(207)는 콘트롤신호(CB)에 의해 지정된 하위 n 비트를 "0"으로 만들어주는 프로세스를 수행한다.
가산기(205)에 의해 계산된 평균값 f0(k+m의 비트폭) 은 에러확산처리회로(210)로 입력되어 에러확산처리를 통해 그의 표시유효비트가 m 비트(m≤n)만큼 단축되는 신호 f0'(k의 비트폭)로서 출력된다. 즉, 하위 m 비트에 상응한 계조가 의사형태로 표현되고, 하위 m 비트는 0 데이터와 등가이다.
에러확산처리회로(210)는 하위 m 비트가 화소 데이터 P1과 P2의 평균값 f0 으로부터 삭제되어 k 비트가 남더라도 의사계조표시가 가능한 방식으로 동작한다. 노말 에러확산처리시 두 화소의 평균값이 아닌 화소데이타가 직접 처리되지만, 본 발명의 실시예에서는 두 화소의 평균값이 처리된다. 본 발명의 실시예에서 이웃하는 두 화소의 평균값에 대해 수행된 에러확산처리는 노말 화소별 에러확산처리와는 다르지만, 휘도가 점차적으로 변화하는 영역은 일반적으로 불충분한 휘도에 의해 화질이 열화되는 영역이기 때문에, 실시예의 에러확산처리는 불충분한 휘도에 기인하여 휘도가 완만하게 변경되는 영역에서 계단같은(step-like) 또는 윤곽같은(contour-like) 간섭을 억제하는 효과를 갖는다.
에러확산처리회로(210)의 동작을 상세하게 후술하겠지만, 출력 O1 또는 O2 에 의해 표현가능한 미계조(微階調, slight gradation) 레벨은 삭제되어 1비트 정정신호 B1 또는 B2 이 에러확산처리회로(210)로부터 출력된다, 각 에러정정신호 B1와 B2 는 그의 비트가 에러확산에 의해 k 비트로 감소하는 신호의 최하위비트(LSB)의 레벨신호로서, 미정정(微訂正, slight correction)이 요구되는 경우 f0' 의 유효 LSB 가 0 일 때 출력된다.
그의 원하는 하위비트 n이 콘트롤신호(CB)에 의해 "0"으로 변환되는 신호f1' 는 에러확산처리가 행하여진 신호 f0' 에 가산기(208)에 의해 가산되고, 정정신호 B1 는 가산기(211)에 의해 가산기(208)의 출력에 더하여져, 하기의 수학식(3)에 따라 변환된 출력 O1 을 계산된다.
O1 = f0'+f1'+B1
f1'는 감산기(209)에 의해 f0'로부터 감산되고 정정신호(B2)는 가산기(212)에 의해 감산기(209)의 출력에 더해져서, 하기의 수학식(4)로 표현되는 변환된 출력(O2)을 발생한다.
O2=f0'-f1'+B2
B1과 B2의 미정정이 무시되는 경우, f1의 하위 n 비트는 "0" 으로 되어, f1'을 f0'에 대해 감산 또는 가산함으로써 얻어진 O1 또는 O2의 하위 n 비트는 변하지 않은 f0 의 하위 n비트로 출력된다. 이때, 유효비트의 수는 에러확산처리를 통해 m 비트만큼 감소하고, O1과 O2의 하위 [m-n] 비트의 데이터가 동일하게 만들어진다. 정확하게, 하위비트의 올림(carry) 또는 빌림(borrow)없이, 가산 및 감산이 같은 계산결과(나숫수 2로 동작)를 제공하여, O1과 O2의 하위 [m-n+1]의 데이터는 동일하게 변환될 수 있다. 이때, 출력(O1, O2)의 평균값 (O1+O2)/2 은 항상 대략적으로입력(P1, P2)의 평균값(f0)와 같으므로, 이웃하는 두 라인의 평균신호레벨은 항상 동일하게 유지될 수 있다.
각 정정신호(B1, B2)는 그의 비트가 에러확산에 의해 m 비트만큼 감산된 비트의 LSB 신호이며, 상기한 바와같이 f0'의 유효 LSB 가 "0"이고 미정정이 필요한 때 출력되므로, 정정 데이터가 B1 또는 B2 로 발생될 때 "0"에서 "1"로 변경된다. B1 또는 B2 의 가산전에 f0'의 유효 LSB 가 "0"이면, O1 또는 O2의 유효 LSB 는 "0"이고 이것은 B1 또는 B2의 가산에 의해서만(올림 발생없이) 변경되는 유효 LSB 이다.
상기 설명한 처리가 다른 B1 또는 B2에 의해서 서로 무관하게 O1 및 O2 데이터의 유효 LSB를 만들지만, 유효 LSB를 제외한 하위 [m-n+1] 비트는 O1 및 O2에서 서로 같게 만들어질 수 있다.
흑레벨 근처에서, f0'=0이고 B1과 B2에 대한 도트별 에러확산처리가 수행되어, 흑레벨 근처에서의 현저한 도트 노이즈를 종래기술의 도트별 레벨로 억제하는 것이 가능하고, 단축된 어드레스 콘트롤구간에 의해 휘도 또는 표시계조레벨의 수를 증가시키는 것이 가능하다. 표시계조레벨 수의 증가는 최하위 서브필드의 방출웨이트를 약 1/2로 감소시켜 도트 노이즈를 현저하게 감소시킨다.
하위비트를 삭제하여 행하여질 수 있는, 비트수를 1/2로 감소하는 계산은 특별히 설명되지 않았지만, 수학식(1)과 (2)에 나타낸 바와같이 가산기(205)와 감산기(206)의 출력을 배열함으로써 수행될 수 있다. 계산시 라운딩에러를 감소시키기 위하여, 가산기(208)와 감산기(209)의 출력은 1/2 출력을 제공하도록 설계될 수 있다. 양자화회로(207)의 양자화특성은 콘트롤신호(CB)에 의해 콘트롤되므로, 공통으로 설정되어야 하는 하위비트는 콘트롤신호(CB)의 외부 설정에 의해 콘트롤될 수 있다.
2라인의 평균신호레벨 f0는 이미지의 수직방향에서 저주파성분으로 간주될 수 있으며, 두 라인의 차에 근거한 값 f1은 수직방향에서 고주파성분으로 간주될 수도 있다. 양자화회로(207)의 동작을 통해 하위비트에 상응한 서브필드의 수직고주파성분 f1 은 "0"이 되어, 이 서브필드는 저주파성분 f0 으로만 구성된다. 그 결과, 서브필드의 수직해상도는 저주파성부 f0 에 의해서만 제한되고, 어드레스 콘트롤구간에서 데이터 피스의 수는 표시전보다 씨닝되어질 수 있다(동일 데이터 동시 어드레싱).
상기한 바와같이, 실시예의 특징은 원하는 비트에 상응한 특정 서브필드의 해상도 정보를 어드레스 콘트롤구간을 단축시키도록 서브필드를 복수개의 수직주파수성분으로 분할하고 양자화수단을 통해 가산 또는 감산될 비트를 선택하며 선택된 비트를 재결합시킴으로써 제한시킬 수 있다.
표시비트의 수가 어드레스콘트롤구간을 단축시키는 구조의 사용으로 에러확산을 통해 감소되는 경우, 흑레벨 근처의 현저한 도트 노이즈를 도트별로 유효 LSB 에 상응한 서브필드를 독립적으로 콘트롤함으로써 종래기술의 레벨로 억제할 수 있다. 또한, 어드레스 콘트롤구간의 단축은 고휘도 및 고계조 디스플레이를 실현시킬 수 있다.
도 9에 도시된 에러처리회로(210)의 특정 구조예를 도 10을 참조하여 설명하면 다음과 같다.
도 10은 본 발명의 일실시예에 따른 에러확산처리회로를 보여주는 블록도이다. 도 10을 참조하면, 에러확산처리회로(210)는 가산기(213, 214), 표시에러처리회로(215), 딜레이회로(216-219) 및 계수 K1, K2, K3, K4를 각각 갖는 계수회로(220-223)을 포함한다.
이웃하는 두 화소의 신호의 평균값 f0(k+m의 비트폭)은 표시유효비트 f0M(k의 비트폭)과 비표시 하위비트 f0L(m의 비트폭)으로 분할된다. 표시유효비트 f0M은 가산기(213)로 입력되어 가산기(214)로부터의 캐리신호에 가산되며, 얻어진 데이타는 그의 비트폭이 k로 감소된 평균값(f0')으로 출력된다. 비표시 하위비트 f0L(m의 비트폭)은 가산기(214)로 입력되어 계수회로(220-223)의 출력에 가산되고, m-비트가산결과는 표시에러처리회로(210)에 잔유에러 f0E로서 입력된다. 가산기(214)로부터 m 비트를 넘는 캐리신호는 가산기(213)로 전송되어 표시유효비트 f0M에 가산되고, 결과는 그의 비트가 k 비트로 감소되는 평균값 f0'로 출력된다. 표시에러처리회로(215)는 가산기(214)로부터 입력된 잔유에러 f0E와 그의 비트가 k로 감소하는 평균값 f0'의 LSB인 f0'LSB 로부터 미정정신호(B1, B2)를 발생하고, 상기 미정정신호(B1, B2) 그리고 상기 미정정신호(B1, B2)에 의해 업데이트된 잔유에러신호(f0E'(m의 비트폭))를 출력한다. 업데이트된 잔류에러신호(f0E')는 딜레이회로(216-219)로 입력된다. 딜레이회로(216)의 출력은 계수회로(220)에서 계수 K1만큼 곱하여지고 그 결과는 가산기(214)로 입력된다. 딜레이회로(217)의 출력은 계수회로(221)에서 계수 K2만큼 곱하여져 그 결과가 가산기(214)로 입력된다. 이와마찬가지로, 딜레이회로(218)의 출력은 계수회로(222)에서 계수 K3만큼 곱하여져 그 결과가 가산기(214)로 입력된다. 또한, 딜레이회로(219)의 출력은 계수회로(223)에서 계수 K4와 곱하여지고 그 결과가 가산기(214)로 입력된다.
딜레이회로(216-219)는 이웃하는 화소에 표시될 수 없는 잔유에러성분을 확산시키는 역할을 한다. 예를 들면, 딜레이회로(216)는 하나의 화소에 상응하는 딜레이 타임을 갖도록 설정되고, 딜레이회로(217)는 한 화소에 의한 1수평스캔구간보다 짧은 구간에 상응하는 딜레이타임을 갖도록 설정된다. 딜레이회로(218)는 1수평스캔구간에 상응하는 딜레이타임을 갖도록 설정되고, 딜레이회로(219)는 한화소에 의한 1수평스캔구간보다 긴 딜레이타임을 갖도록 설정된다. 즉, 계수 K1는 우측으로 이웃하는 화소에 대한 잔유에러의 확산계수이고, 계수 K2는 하위좌측화소의 잔유에러의 확산계수이며, 계수 K3은 바로 하부화소에 대한 잔유에러의 확산계수이고, 계수 K4는 하위우측화소에 대한 잔유에러의 확산계수이며, K1+K2+K3+K4는 1.0 또는 그이상으로 설정된다. 설정의 특정예로서, K1=7/16, K2=3/16, K3=5/16, K4=1/16이다.
가산기(214), 표시에러처리회로(215), 가산기(216-219) 및 계수회로(220-223)는 디스플레이에 의해 직접적으로 표시될 수 없는 비표시하위비트 f0L와 표시될 수 없는 다른 주변화소의 잔유에러를 누진시켜 가산하도록 설계된 루프를 형성한다. 이러한 누진(accumulation)동안 잔유에러가 표시유효비트의 크기에 도달할 때, 잔유에러는 가산기(214)로부터 캐리로 출력되고 표시유효비트 f0M의 레벨은 "1"만큼 증가된다.
잔유에러가 표시유효비트의 크기에 도달하지 않았을 때에는, 계조표시가 미정정신호(B1, B2)에 의해 만들어질 수 있으면, 신호는 B1 또는 B2로 보내져서 잔유에러를 그 신호에 상응하는 레벨로 정정한다. 미정정신호(B1, B2)는 2라인쌍중 한 라인의 LSB를 "1"로 설정하여 레벨 0.5의 등가표현을 확실히한다. 어드레스 콘트롤구간을 단축시키기 위하여 2라인에 동일한 데이터를 갖는 소정비트에서 발생된 캐리에 기인하는 동일 데이터를 사용하는 조건이 불충분하게 되는 것을 방지하기 위하여, B1 과 B2중 하나가 "1"로 설정되어 f0'LSB 가 "0"일 때 레벨 0.5의 등가표현을 확실하게 하고, 잔유에러는 0.5 또는 그이상이 된다.
표시유효비트의 수 k 와 에러확산처리가 인에블되거나 또는 디스에이블되는 것이 콘트롤신호(CB)에 의해 제어됨을 주목하라.
상기 구조에서, 미정정신호(B1, B2)와 독립적으로 콘트롤가능한 LSB를 콘트롤함으로써, 어드레스 콘트롤구간을 단축시키기 위하여 동일한 데이터로 처리된 신호에 대해서도 도트별 에러확산이 동일데이타의 사용조건을 불충분하게 하는 것을 방해함없이 얻어질 수 있다.
이것은 소정의 비트에 대응하는 서브필드의 어드레스 콘트롤구간이 2라인 데이터로 하여 1/2로 감소될 때 에러확산처리를 달성하기 위한 구조이다. 이러한 구조는 2라인에 제한되는 것이 아니라 소정비트에 대응하는 서브필드의 어드레스 콘트롤구간이 3라인 데이터 또는 4라인 데이터로 하여 1/3 또는 1/4로 감소되는 경우에도 적용할 수 있다. 이 경우, 그의 레벨이 3라인 또는 4라인의 최소스텝의 결합에 의해 표현가능하고 그의 f0'LSB가 "0" 인 잔유에러성분(f0E)의 LSB 는 미계조의정정을 확실히 하도록 정정된다.
도 10에 도시된 표시에러처리회로(215)의 특정구조예를 도 11을 참조하여 설명하면 다음과 같다.
도 11은 본 발명의 일실시예에 따른 표시에러 처리회로(215)를 보여주는 블록도이다. 도 11을 참조하면, 표시에러 처리회로(215)는 스위치회로(224), 로직 인버터(225) 및 앤드 게이트(226, 227)을 구비한다. m 비트의 잔유에러 f0E의 최상위비트는 앤드 게이트(227)와 앤드 게이트(226)로 입력된다. f0'LSB는 앤드 게이트(227)의 다른 입력으로 입력되고, f0'LSB 의 로직 반전에 의해 얻어진 신호는 앤드 게이트(226)로 입력된다. f0'LSB 가 "1"이면 f0E는 직접 f0E'로서 출력되고, f0E'의 MSB 는 "0"으로 되어 f0E'의 MSB 데이터는 앤드 게이트(226) 및 스위치회로(224)를 통해 B1 또는 B2로 출력된다. 따라서, f0'LSB 가 "0"이고 잔유에러 f0E가 0.5(MSB="1")과 같거나 큰 경우에, "1"이 B1 또는 B2중 하나로부터 출력되어 2라인쌍중 하나는 "1"이 되고 다른 하나는 "0"이 된다 즉, 레벨 0.5를 표현한다. 이때, f0E'의 MSB 는 "0"이 되어 잔유에러는 표시된 레벨 0.5에 따라서 업데이트된다.
B1 또는 B2를 선택하는 것은 오로지 타겟화소의 위치에 따라서 특별히 결정되어야 한다; 예를 들어 우수화소인 경우 B1을 선택하고 기수화소인 경우 B2를 선택한다. 한편, 이러한 선택은 기수필드와 우수필드간의 반전될 수도 있다. 그러한 구조는 흑레벨근처에서의 도트 노이즈를 랜덤화하여 도트 노이즈를 보다 완화시켜준다.
도 9에 도시된 양자화회로(207)에서 f1에서 f'로 변경되는 시점에서 f1>f1' 인 경우 B1이 선택되거나, f1<f1' 인 때에 B2가 선택되어질 수 있다. 이것은 정정을 확실히하여 원래 신호에 유사한 신호를 제공하고 고화질 디스플레이를 제공할 수 있다.
상기한 구조는 이웃하는 라인간의 동일한 값을 갖는 서브필드에 대응하는 비트 데이터를 유지하면서 도트별 에러확산을 확실하게 할 수 있다.
정확하게, LSB 서브필드(1의 웨이트)만이 도트별로 독립적으로 콘트롤되고 그다음 작은 웨이트 2를 갖는 서브필드의 2라인이 동일한 어드레스로 표시될 때, 계조레벨 0과 계조레벨 1사이의 중간계조레벨은 도트별 에러확산패턴이 되고, 계조레벨 1과 계조레벨 2사이의 중간계조레벨은 f0'LSB가 "1"이기 때문에 2도트단위의 에러확산패턴이 된다. 그러나, 가장 뚜렷할 것 같은 흑레벨근처에서의 도트 노이즈가 도트별로 나타나므로, 통상적인 에러확산 시스템에 의해 얻어질 수 있는 실제 화질과 동등하게 될 수가 있다. 그러므로, 개선된 휘도와 증가된 표시계조레벨의 수와 같은 특성이 대체로 우수한 고화질의 디스플레이를 가능하게 한다.
본 발명은 필요한 휘도에 따라 어드레스 콘트롤구간을 단축시키고 발생된 잉여시간을 휘도, 계조레벨 및 의사윤곽과 같은 화질개선에 할당할 수 있다.
가장 작은 방출 웨이트를 갖는 서브필드를 제외한 하위서브필드의 데이터피스의 수를 씨닝하고 얻어진 결과 데이터를 표시하는 구조는 에러확산처리를 통해 종래기술과 동일한 레벨의 의사중간계조표시를 확실하게 할 수 있다.
게다가, 입력비디오신호가 수직의 주파수성분으로 분할되고 표시해상도 정보가 제한되어 인에이블될 화소를 콘트롤하기 위한 시간이 단축시킴으로써, 열화가 심하지 않은 화질의 이미지를 표시하는 것이 가능하다.
간단히, 본 발명은 어드레스 콘트롤구간을 단축시켜 생성된 잉여시간을 휘도, 계조레벨 및 의사윤곽과 같은 화질개선에 할당할 수 있다.

Claims (20)

  1. 표시부의 화소들을 턴온시켜 이미지를 표시하기 위한 디스플레이에 있어서,
    상기 표시부의 최소계조레벨을 콘트롤하여 중간계조의 의사표현을 확실히 하기 위한 중간계조처리회로와;
    상기 최소계조레벨을 제외한 선택된 계조레벨의 표시 해상도 정보를 제한하여 턴온될 상기 계조레벨의 화소를 선택하는 시간을 단축시키기 위한 해상도 제한회로를 포함하며,
    상기 중간계조 처리회로와 상기 해상도 제한회로의 출력에 근거하여 상기 표시부의 상기 화소들이 구동되는 것을 특징으로 하는 디스플레이.
  2. 표시부의 화소들을 턴온시켜 이미지를 표시하기 위한 디스플레이에 있어서,
    상기 표시부의 최소계조레벨을 콘트롤하여 중간계조의 의사표현을 확실히 하기 위한 중간계조처리회로와;
    상기 최소계조레벨을 제외한 선택된 계조레벨의 표시 해상도 정보를 제한하여 턴온될 상기 계조레벨의 화소를 선택하는 시간을 단축시키기 위한 해상도 제한회로와;
    상기 중간계조 처리회로와 상기 해상도 제한회로를 콘트롤하여 상기 표시부에 표시될 이미지의 표시 해상도 정보를 콘트롤하는 콘트롤회로와;
    상기 중간계조 처리회로, 상기 해상도 제한회로 및 콘트롤회로의 출력에 근거하여 상기 표시부를 구동하는 구동회로를 포함하는 것을 특징으로 하는 디스플레이.
  3. 청구항 2에 있어서,
    상기 콘트롤회로는 상기 표시해상도 정보로부터 분할된 복수개의 주파수성분을 선택적으로 결합하는 방식으로 상기 중간계조 처리회로와 상기 해상도 제한회로를 콘트롤하는 것을 특징으로 하는 디스플레이.
  4. 청구항 1 또는 2에 있어서,
    상기 중간계조 처리회로는 그의 입력신호를 표시유효계조 및 비표시 하위계조로 분할하고 상기 비표시 하위계조를 누적시키며, 상기 누적된 비표시 하위계조가 상기 표시유효계조에 도달할 때 상기 표시유효계조를 증가시켜 상기 비표시 하위계조를 업데이트시키는 것을 특징으로 하는 디스플레이.
  5. 표시부의 어드레스된 화소들을 턴온시켜 이미지를 표시하기 위한 서브필드타입의 디스플레이에 있어서,
    상기 표시부의 최하위 서브필드를 콘트롤하여 중간계조의 의사표현을 확실히 하기 위한 중간계조처리회로와;
    최소방출 웨이트를 갖는 상기 최하위 서브필드를 제외한 적어도 하나의 하위 서브필드의 표시 해상도 정보를 제한하여 턴온될 상기 계조레벨의 화소가 선택되는어드레스 콘트롤구간을 단축시키기 위한 표시해상도 제한회로를 구비한 이미지신호 처리회로와;
    상기 이미지신호 처리회로를 콘트롤하여 상기 표시부에 표시될 이미지의 표시해상도 정보를 콘트롤하는 콘트롤회로와;
    상기 이미지신호 처리회로와 콘트롤회로의 출력에 근거하여 상기 표시부의 상기 화소들을 어드레싱 및 턴온시키는 구동회로를 포함하는 것을 특징으로 하는 디스플레이.
  6. 청구항 5에 있어서,
    상기 콘트롤회로는 상기 표시해상도 정보로부터 분할된 복수개의 주파수성분을 선택적으로 결합하는 방식으로 상기 이미지신호 처리회로와 상기 해상도 제한회로를 콘트롤하는 것을 특징으로 하는 디스플레이.
  7. 청구항 5에 있어서,
    상기 중간계조 처리회로는 그의 입력신호를 표시유효계조 및 비표시 하위계조로 분할하고 상기 비표시 하위계조를 누적시키며, 상기 누적된 비표시 하위계조가 상기 표시유효계조에 도달할 때 상기 표시유효계조를 증가시켜 상기 비표시 하위계조를 업데이트시키는 것을 특징으로 하는 디스플레이.
  8. 표시부의 어드레스된 화소들을 턴온시켜 이미지를 표시하기 위한 서브필드타입의 디스플레이에 있어서,
    복수개의 라인에 배열된 상기 화소를 구비한 상기 표시부와;
    최하위 서브필드를 콘트롤하여 중간계조의 의사표현을 확실히 하기 위한 중간계조처리회로와;
    상기 최하위 서브필드를 제외한 상기 표시부의 복수개의 라인의 소정 서브필드의 서브필드 데이터의 데이터 비트를 정렬하여 상기 소정 서브필드의 어드레스 콘트롤구간을 제한하는 평활회로와;
    입력 이미지신호를 각 서브필드의 온/오프를 나타내는 서브필드 데이터로 변환하는 이미지신호 처리회로와;
    비트데이타가 정렬될 이들 서브필드의 어드레스 콘트롤구간을 콘트롤하여 상기 표시부에 표시될 이미지의 표시해상도 정보를 콘트롤하는 콘트롤회로와;
    상기 이미지신호 처리회로와 콘트롤회로의 출력에 근거하여 상기 표시부의 상기 화소들을 어드레싱 및 턴온시키는 구동회로를 포함하는 것을 특징으로 하는 디스플레이.
  9. 청구항 8에 있어서,
    상기 복수개의 라인의 결합은 필드별 또는 프레임별로 변하는 것을 특징으로 하는 디스플레이.
  10. 청구항 8에 있어서,
    상기 복수개의 라인의 결합은 한 필드에서 서브필드별로 다른 것을 특징으로 하는 디스플레이.
  11. 청구항 8에 있어서,
    상기 어드레스 콘트롤구간이 콘트롤되는 서브필드들의 양은 상기 디스플레이 외부에서 콘트롤되는 것을 특징으로 하는 디스플레이.
  12. 청구항 8에 있어서,
    상기 평활회로에서 상기 복수개의 라인의 신호처리는 서브필드 데이터를 복수개의 수직 주파수성분으로 분할하고 선택처리후 상기 수직주파수성분을 결합하는 신호처리인 것을 특징으로 하는 디스플레이.
  13. 청구항 8에 있어서,
    상기 중간계조 처리회로는 그의 입력신호를 표시유효계조 및 비표시 하위계조로 분할하고 상기 비표시 하위계조를 누적시키며, 상기 누적된 비표시 하위계조가 상기 표시유효계조에 도달할 때 상기 표시유효계조를 증가시켜 상기 비표시 하위계조를 업데이트시키는 것을 특징으로 하는 디스플레이.
  14. 표시부의 화소들을 턴온시켜 이미지를 표시하는 이미지 디스플레이방법에 있어서,
    상기 표시부의 최소계조레벨을 콘트롤하여 중간계조의 의사표현을 확실히 하는 중간계조처리단계와;
    상기 최소계조레벨을 제외한 선택된 계조레벨의 표시 해상도 정보를 제한하여 턴온될 상기 계조레벨의 화소를 선택하는 시간을 단축시키는 해상도 제한단계와;
    상기 중간계조 처리단계와 상기 해상도 제한단계에서 얻어진 출력에 근거하여 상기 표시부의 상기 화소들을 구동하는 구동단계를 포함하는 것을 특징으로 하는 이미지 디스플레이방법.
  15. 표시부의 화소들을 턴온시켜 이미지를 표시하는 이미지 디스플레이방법에 있어서,
    상기 표시부의 최소계조레벨을 콘트롤하여 중간계조의 의사표현을 확실히 하는 중간계조처리단계와;
    상기 최소계조레벨을 제외한 선택된 계조레벨의 표시 해상도 정보를 제한하여 턴온될 상기 계조레벨의 화소를 선택하는 시간을 단축시키는 해상도 제한단계와;
    상기 중간계조 처리단계와 상기 해상도 제한단계를 콘트롤하여 상기 표시부에 표시될 이미지의 표시 해상도 정보를 콘트롤하는 콘트롤단계와;
    상기 중간계조 처리단계, 상기 해상도 제한단계 및 콘트롤단계에서 얻어진 출력에 근거하여 상기 표시부를 구동하는 구동단계를 포함하는 것을 특징으로 하는이미지 디스플레이방법.
  16. 표시부의 어드레스된 화소들을 턴온시켜 이미지를 표시하기 위한 서브필드타입의 이미지 디스플레이방법에 있어서,
    상기 표시부의 최하위 서브필드를 콘트롤하여 중간계조의 의사표현을 확실히 하는 중간계조처리단계와;
    최소방출 웨이트를 갖는 상기 최하위 서브필드를 제외한 적어도 하나의 하위서브필드의 표시 해상도 정보를 제한하여 턴온될 상기 계조레벨의 화소가 선택되는 어드레스 콘트롤구간을 단축시키는 표시 해상도 제한단계와;
    상기 중간계조 처리단계와 상기 표시 해상도 제한단계를 콘트롤하여 상기 표시부에 표시될 이미지의 표시 해상도 정보를 콘트롤하는 콘트롤단계와;
    상기 중간계조 처리단계, 상기 표시해상도 제한단계 및 콘트롤단계에서 얻어진 출력에 근거하여 상기 표시부의 상기 화소들을 어드레싱하고 턴온시키는 구동단계를 포함하는 것을 특징으로 하는 이미지 디스플레이방법.
  17. 복수개의 라인에 배열된 표시부의 화소들을 어드레싱하고 턴온시켜 이미지를 표시하기 위한 서브필드타입의 이미지 디스플레이방법에 있어서,
    최하위 서브필드를 콘트롤하여 중간계조의 의사표현을 확실하게 하는 중간계조처리단계와;
    상기 최하위 서브필드를 제외한 상기 표시부의 복수개의 라인의 소정 서브필드의 서브필드 데이터의 데이터 비트를 정렬하여 상기 소정 서브필드의 어드레스 콘트롤구간을 제한하는 평활단계와;
    입력 이미지신호를 각 서브필드의 온/오프를 나타내는 서브필드 데이터로 변환하는 이미지신호 처리단계와;
    비트데이타가 정렬될 이들 서브필드의 어드레스 콘트롤구간을 콘트롤하여 상기 표시부에 표시될 이미지의 표시 해상도 정보를 콘트롤하는 콘트롤단계와;
    상기 이미지신호 처리단계와 콘트롤단계에서 얻어진 출력에 근거하여 상기 표시부의 상기 화소들을 어드레싱하고 턴온시키는 구동단계를 포함하는 것을 특징으로 하는 이미지 디스플레이방법.
  18. 청구항 17에 있어서,
    상기 복수개의 라인의 결합은 필드별 또는 프레임별로 변하는 것을 특징으로 하는 이미지 디스플레이방법.
  19. 청구항 17에 있어서,
    상기 복수개의 라인의 결합은 한 필드에서 서브필드별로 다른 것을 특징으로 하는 이미지 디스플레이방법.
  20. 청구항 17에 있어서,
    상기 평활단계에서, 상기 복수개의 라인의 신호처리는 비트 데이터를 복수개의 수직 주파수성분으로 분할하고 상기 수직주파수성분을 선택적으로 결합하는 방식으로 수행되는 것을 특징으로 하는 디스플레이.
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