KR100493619B1

KR100493619B1 - 플라즈마 디스플레이 패널의 구동방법 및 장치

Info

Publication number: KR100493619B1
Application number: KR10-2003-0008547A
Authority: KR
Inventors: 이준학
Original assignee: 엘지전자 주식회사
Priority date: 2003-02-11
Filing date: 2003-02-11
Publication date: 2005-06-10
Also published as: KR20040072889A

Abstract

본 발명은 화질저하와 휘도저하없이 화상을 표시하도록 한 플라즈마 디스플레이 패널의 구동방법 및 장치에 관한 것이다.

이 플라즈마 디스플레이 패널의 구동방법은 한 화면을 표시하기 위한 다수의 서브필드를 결정하는 단계와; 준기간의 한 프레임기간을 지시하는 수직 동기신호를 변환하여 상기 표준기간보다 긴 N(단, N은 양의 정수) 번째 프레임의 수직 동기신호와 상기 N 번째 프레임의 수직 동기신호보다 짧은 N+1 번째 수직 동기신호를 발생하는 단계와; 상기 N 번째 프레임의 수직 동기신호에 맞추어 상기 표준기간보다 긴 N 번째 프레임시간 동안 한 화면을 표시하기 위한 다수의 서브필드를 할당하는 단계와; 상기 N+1 번째 프레임의 수직 동기신호에 맞추어 상기 N 번째 프레임시간보다 짧은 N+1 번째 프레임시간 동안 상기 N 번째 프레임시간 동안 할당된 서브필드 개수보다 작은 개수의 서브필드들을 할당하는 단계를 포함한다.

Description

플라즈마 디스플레이 패널의 구동방법 및 장치{METHOD AND APPARATUS FOR DRIVING PLASMA DISPLAY PANEL}

본 발명은 플라즈마 디스플레이 패널에 관한 것으로, 특히 화질저하와 휘도저하없이 화상을 표시하도록 한 플라즈마 디스플레이 패널의 구동방법 및 장치에 관한 것이다.

플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 He+Xe, Ne+Xe, He+Xe+Ne 등의 불활성 혼합가스가 방전할 때 발생하는 자외선이 형광체를 발광시킴으로써 화상을 표시하게 된다. 이러한 PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 화질이 향상되고 있다. 최근에는 유전체에 쌓은 벽전하를 이용하여 구동전압을 낮추는 3 전극 교류 면방전형 PDP가 개발 및 시판되고 있다.

도 1을 참조하면, 종래의 3 전극 교류 면방전형 PDP는 n 개의 스캔전극들(Y1 내지 Yn) 및 n 개의 공통서스테인전극들(Z)이 방전공간을 사이에 두고 m 개의 데이터전극들(X1 내지 Xm)에 교차되며, 그 교차부에 m×n 개의 셀들(1)이 형성된다. 인접한 데이터전극들(X1 내지 Xm) 사이에는 수평으로 인접한 셀들(1) 사이의 전기적, 광학적 혼신을 차단하기 위한 격벽(2)이 형성된다.

스캔전극들(Y1 내지 Yn)은 스캔신호가 순차적으로 인가되어 스캔라인을 선택한 후에, 서스테인펄스가 공통으로 인가되어 선택된 셀에 대하여 서스테인방전을 일으킨다. 공통서스테인전극들(Z)은 스캔전극들(Y1 내지 Yn)에 공급되는 서스테인펄스와 교번하는 서스테인펄스가 인가되어 선택된 셀에 대하여 서스테인방전을 일으킨다. 데이터전극들(X1 내지 Xm)은 스캔신호와 동기되는 데이터펄스가 인가되어 셀(1)을 선택하게 된다.

PDP는 화상의 계조를 구현하기 위하여, 한 필드기간(NTSC 방식 : 16.67ms)을 발광횟수가 다른 여러 서브필드로 나누어 시분할 구동하게 된다. 각 서브필드는 전화면을 초기화시키기 위한 리셋기간, 스캔라인을 선택하고 선택된 스캔라인에서 셀을 선택하기 위한 어드레스기간 및 방전횟수에 따라 계조를 표현하는 서스테인기간(또는 표시기간)으로 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 1/60 초에 해당하는 프레임 기간(16.67ms)은 도 2와 같이 8개의 서브필드들(SF1 내지SF8)로 나누어지게 된다. 8개의 서브 필드들(SF1 내지 SF8) 각각은 전술한 바와 같이, 리셋기간, 스캔기간 및 표시기간으로 나누어지게 된다. 여기서, 각 서브필드의 리셋기간과 어드레스기간은 각 서브필드마다 동일한 반면에 표시기간은 각 서브필드에서 2ⁿ(n=0,1,2,3,4,5,6,7)의 비율로 증가된다.

도 3은 종래의 싱글뱅크 방식의 PDP 장치를 개략적으로 나타낸 것이다.

도 3을 참조하면, 종래의 싱글뱅크 방식의 PDP 장치는 PDP(30)의 데이터전극들(X1 내지 Xm)에 비디오 데이터를 공급하기 위한 데이터 구동회로(31)와, 스캔전극들(Y1 내지 Yn)에 초기화신호와 스캔펄스 및 서스테인펄스를 공급하기 위한 스캔 구동회로(32)와, 공통 서스테인전극(Z)에 서스테인펄스를 공급하기 위한 서스테인 구동회로(33)를 구비한다.

PDP(30)는 데이터전극들(X1 내지 Xm)이 하판 상에 형성된다. 또한, PDP(30)에는 데이터전극들(X1 내지 Xm)과 교차하도록 스캔전극들(Y1 내지 Yn)과 공통 서스테인전극(Z)이 상판 상에 형성된다.

데이터 구동회로(31)는 스캔전극들(Y1 내지 Yn)에 순차적으로 공급되는 스캔펄스에 동기되도록 데이터전극들(X1 내지 Xm)에 비디오 데이터를 공급한다.

스캔 구동회로(32)는 리셋기간 동안 전화면을 초기화하기 위한 상승 램프파형(Ramp-up)과 하강 램프파형(Ramp-down)을 스캔전극들(Y1 내지 Yn)에 동시에 공급한다. 그리고 스캔 구동회로(32)는 어드레스기간 동안 스캔펄스를 스캔전극들(Y1 내지 Yn)에 순차적으로 스캔펄스를 공급한다.

서스테인기간 동안, 스캔 구동회로(32)와 서스테인 구동회로(33)는 서로 교번적으로 동작하여 스캔전극들(Y1 내지 Yn)과 공통 서스테인전극(Z)에 서스테인펄스를 공급한다.

도 4는 도 3에 도시된 구동회로로부터 발생되는 PDP의 구동파형을 나타낸다.

도 4를 참조하면, 리셋기간에는 모든 스캔전극들(Y)에 상승 램프파형(Ramp-up)과 하강 램프파형(Ramp-down)이 동시에 인가된다. 상승 램프파형(Ramp-up)에 의해 전화면의 셀들 내에는 미약한 방전이 일어나게 되고, 그 결과 전화면의 셀들 내에 벽전하가 생성된다. 하강 램프파형(Ramp-down)은 셀들 내에 미약한 소거방전을 일으킴으로써 셋업방전에 의해 생성된 벽전하 및 공간전하 중 불필요하게 과다한 전하를 소거시켜 전화면의 셀들 내에 어드레스 방전에 필요한 벽전하를 균일하게 잔류시키게 된다.

어드레스기간에는 부극성의 스캔펄스(-scn)가 스캔전극들(Y)에 순차적으로 인가됨과 동시에 데이터전극들(X)에 스캔펄스(-scn)와 동기되도록 정극성의 데이터펄스(data)가 인가된다. 스캔펄스(-scn)와 데이터펄스(data)의 전압차와 리셋기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다.

한편, 하강 램프파형(Ramp-down)이 공급되는 기간과 어드레스기간 동안, 공통서스테인전극(Z)에는 정극성의 직류전압(Zdc)이 공급된다.

서스테인기간에는 스캔전극들(Y)과 공통서스테인전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 매 서스테인펄스(sus)가 인가될 때 마다 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)의 전압이 더해지면서 스캔전극(Y)과 공통서스테인전극(Z) 사이에 면방전 형태로 서스테인방전이 일어나게 된다. 서스테인기간의 종료시점에는 서스테인방전을 소거시키기 위한 램프파형 형태의 소거신호가 공급될 수 있다.

그런데 종래의 PDP는 라인수와 셀 수의 증가를 수반하는 해상도가 증대되거나 동영상에서 의사윤곽 노이즈(Contour noise)를 줄이기 위하여 서브필드를 추가하는 경우에 서스테인기간을 충분히 확보하기가 곤란한 문제점이 있다.

예를 들어, VGA(640×480)급의 해상도에 있어서 하나의 서브필드에서 필요한 어드레스기간은 3μs(1라인 스캔에 필요한 스캔펄스의 폭)×480=1.44ms이 소요된다. 각 서브필드에서 필요한 리셋기간은 대략 300∼600μs이다. 한 필드기간(16.67ms) 내에 도 2와 같이 8 개의 서브필드(SF1 내지 SF8)가 포함되어 있다고 가정하면 VGA급의 해상도에서 한 프레임기간 내에서 필요한 총 리셋기간과 어드레스기간은 (1.44ms×8) + ((0.3∼0.6ms) ×8) = 13.92∼16.32ms이다. 이러한 리셋기간과 어드레스기간을 제외한 서스테인기간은 16.67ms(프레임기간) - (13.92∼16.32ms) = 0.35∼2.75ms이므로 한 프레임기간의 2.09∼16.5%에 불과하다. 따라서, VGA급의 해상도에서 한 프레임기간 내에 8 개의 서브필드가 할당되면 서스테인기간의 절대 부족으로 휘도가 낮을 수 밖에 없음은 물론, 서브필드의 수를 더 추가하게 되면 한 프레임기간 내에 서스테인기간이 할당될 수 없다.

해상도가 XGA(1024×768)급으로 높아지면, 하나의 서브필드에서 필요한 어드레스기간은 3μs(1라인 스캔에 필요한 스캔펄스의 폭) × 768=2.3ms이 소요된다. 또한, 하나의 서브필드에서 필요한 리셋기간은 대략 300∼600μs이다. XGA의 해상도에서 8 개의 서브필드(SF1 내지 SF8)가 포함되어 있다고 가정하면 한 프레임기간 내에서의 총 리셋기간과 어드레스기간은 (2.3ms×8)+((0.3∼0.6ms)×8)=20.8∼23.2ms이다. XGA급의 해상도에서 8 개의 서브필드들을 포함하고 있다면 한 프레임기간 내에서 리셋기간과 어드레스기간을 제외한 서스테인기간은 16.67ms(프레임기간)-(20.8∼23.2ms)=-6.53∼-4.13ms이다. 따라서, XGA급에서 한 프레임 내에 8 개의 서브필드가 할당되면 1 라인의 스캔시간을 줄이지 않는 한 표시기간 즉, 서스테인기간이 할당될 수 없으므로 XGA 이상의 해상도를 구현할 수 없다.

이러한 구동시간의 부족 문제를 해결하기 위하여, 도 5와 같이 PDP(40)를 상반부와 하반부로 나누고 상반부와 하반부를 동시에 스캔하는 소위 '더블 뱅크 방식의 듀얼스캔'이 제안되어 일부 제조업체에서 적용되고 있다. 도 6은 더블 뱅크 방식의 듀얼 스캔 구동파형을 나타낸다.

도 5 및 도 6을 참조하면, 종래의 더블뱅크 방식의 PDP 장치는 PDP(40)의 상반부에 형성된 데이터전극들(Xt1 내지 Xtm)에 비디오 데이터를 공급하기 위한 제1 데이터 구동회로(41A)와, PDP(40)의 하반부에 형성된 데이터전극들(Xb1 내지 Xbm)에 비디오 데이터를 공급하기 위한 제2 데이터 구동회로(41A)와, 스캔전극들(Y1 내지 Yn)에 초기화신호와 스캔펄스 및 서스테인펄스를 공급하기 위한 스캔 구동회로(42)와, 공통 서스테인전극(Z)에 서스테인펄스를 공급하기 위한 서스테인 구동회로(43)를 구비한다.

PDP(40)는 상반부와 하반부에 별도의 데이터가 동시에 공급될 수 있도록 중앙부에서 분리된 데이터전극들(Xt1 내지 Xtm, Xb1 내지 Xbm)이 하판 상에 형성된다. 또한, PDP(40)에는 데이터전극들(Xt1 내지 Xtm, Xb1 내지 Xbm)과 교차하도록 스캔전극들(Y1 내지 Yn)과 공통 서스테인전극(Z)이 상판 상에 형성된다.

제1 데이터 구동회로(41A)는 제 1 내지 제 n/2 스캔전극들(Y1 내지 Y2/n)에 순차적으로 공급되는 스캔펄스(scn)에 동기되도록 상부 데이터전극들(Xt1 내지 Xtm)에 비디오 데이터를 공급한다.

제2 데이터 구동회로(41B)는 제 n/2+1 내지 제 n 스캔전극들(Yn/2+1 내지 Yn)에 순차적으로 공급되는 스캔펄스(scn)에 동기되도록 하부 데이터전극들(Xb1 내지 Xbm)에 비디오 데이터를 공급한다.

스캔 구동회로(42)는 리셋기간 동안 전화면을 초기화하기 위한 상승 램프파형(Ramp-up)과 하강 램프파형(Ramp-down)을 스캔전극들(Y1 내지 Yn)에 동시에 공급한다. 그리고 스캔 구동회로(42)는 어드레스기간 동안 PDP(40)의 상반부와 하반부을 동시에 스캔한다. 이 때, PDP(40)의 상반부에 존재하는 하나의 스캔전극과 하반부에 존재하는 하나의 스캔전극에 스캔펄스(-scn)가 동시에 공급된다.

서스테인기간 동안, 스캔 구동회로(42)와 서스테인 구동회로(43)는 서로 교번적으로 동작하여 스캔전극들(Y1 내지 Yn)과 공통 서스테인전극(Z)에 서스테인펄스(SUS)를 공급한다.

그런데 종래의 더블뱅크 방식의 듀얼스캔은 동일한 해상도의 싱글 뱅크 방식에 비하여 어드레스기간을 대략 2/1 정도로 줄일 수 있지만, 상반부의 데이터전극들을 구동하기 위한 데이터 구동회로(41A)와 하반부의 데이터전극들을 구동하기 위한 데이터 구동회로(41B)가 필요하므로 데이터 구동회로의 집적회로들의 수가 증대하는 문제점이 있다.

한편, 상기한 PDP의 서브필드 방식으로 동화상을 표시하면 계조에 따라 움직이는 물체 주위에 눈에 거슬리는 윤곽들이 나타나게 되어 표시품질이 떨어지는 문제점이 있다. 이러한 의사 윤곽 노이즈(Pseudo contour noise)는 '폴스 콘터(false contour)'라고도 불리운다. 의사 윤곽 노이즈는 육안이 화면 상에서 움직이는 물체를 추종하는 성향과, 육안이 1 프레임 기간 동안 망막의 고정된 위치에서 움직이는 물체를 추종하는 성향 그리고 1 프레임 기간 동안 망막의 고정된 위치에서 움직이는 물체 주변에 인접하는 픽셀들의 밝기까지 함께 누적되어 실제 밝기와 다른 밝기를 사람이 인지하는 데에 그 원인이 있다.

이러한 의사 윤곽 노이즈를 줄이기 위하여 서브필드의 순서를 바꾸는 방법, 최상위 서브필드(MSB)에 해당하는 서브필드를 분할하는 방법, 서브필드의 가중치를 다중화하는 멀티-레벨 서브필드 방법, 구동펄스에 등화펄스(Equalizing pulse)를 삽입하는 방법, 움직임 벡터(Motion Vector)를 이용한 움직임 보상방법(Motion compensation) 등이 제안된 바 있다. 이러한 방법들 중에서 최상위 서브필드(MSB)를 분할하여 서브필드를 12 개 이상으로 구성하는 방법이 효과면에서 우수하고 가장 일반적으로 적용되고 있는데, 서브필드의 수가 늘어나는 만큼 어드레스기간이 증가하고 서스테인기간이 더 부족하게 되는 문제점이 있다.

이에 따라, 의사윤곽 노이즈와 같은 화질저하와 휘도 저하를 최소화할 수 있는 방안이 요구되고 있다.

또한, 종래의 서브 필드 구성은 매 프레임마다 발광중심이 동일한 시점에 나타나게 되므로 프레임 단위로 화면이 깜박깜박하게 보이는 플리커 현상이 나타나는 문제점이 있다.

따라서, 본 발명의 목적은 화질저하와 휘도저하없이 화상을 표시하도록 한 PDP의 구동방법 및 장치를 제공함에 있다.

상기 목적을 달성하기 위하여, 본 발명의 제1 실시예에 따른 PDP의 구동방법은 한 화면을 표시하기 위한 다수의 서브필드를 결정하는 단계와; 준기간의 한 프레임기간을 지시하는 수직 동기신호를 변환하여 상기 표준기간보다 긴 N(단, N은 양의 정수) 번째 프레임의 수직 동기신호와 상기 N 번째 프레임의 수직 동기신호보다 짧은 N+1 번째 수직 동기신호를 발생하는 단계와; 상기 N 번째 프레임의 수직 동기신호에 맞추어 상기 표준기간보다 긴 N 번째 프레임시간 동안 한 화면을 표시하기 위한 다수의 서브필드를 할당하는 단계와; 상기 N+1 번째 프레임의 수직 동기신호에 맞추어 상기 N 번째 프레임시간보다 짧은 N+1 번째 프레임시간 동안 상기 N 번째 프레임시간 동안 할당된 서브필드 개수보다 작은 개수의 서브필드들을 할당하는 단계를 포함한다.

본 발명의 제2 실시예에 따른 PDP의 구동방법은 한 화면을 표시하기 위한 다수의 서브필드를 결정하는 단계와; 한 프레임기간을 지시하는 수직 동기신호를 변환하여 각각 표준기간의 한 프레임기간보다 짧은 두 개 이상의 프레임 기간을 지시하는 변환 수직 동기신호를 발생하는 단계와; 상기 변환 수직 동기신호에 의해 각각 표준기간의 한 프레임기간보다 짧은 두 개 이상의 프레임 기간에 상기 다수의 서브필드를 분산시켜 할당하는 단계를 포함한다.

본 발명의 제1 실시예에 따른 PDP의 구동장치는 표준기간의 한 프레임기간을 지시하는 수직 동기신호를 변환하여 상기 표준기간보다 긴 N(단, N은 양의 정수) 번째 프레임의 수직 동기신호와 상기 N 번째 프레임의 수직 동기신호보다 짧은 N+1 번째 수직 동기신호를 발생하는 동기신호 변환부와; 상기 N 번째 프레임의 수직 동기신호에 맞추어 상기 표준기간보다 긴 N 번째 프레임시간 동안 한 화면을 표시하기 위한 다수의 서브필드를 할당하고, 상기 N+1 번째 프레임의 수직 동기신호에 맞추어 상기 N 번째 프레임시간보다 짧은 N+1 번째 프레임시간 동안 상기 N 번째 프레임시간 동안 할당된 서브필드 개수보다 작은 개수의 서브필드들을 할당하고 상기 서브필드들에 데이터를 맵핑하여 화상을 표시하기 위한 구동부를 구비한다.

상기 동기신호 변환부는 표준 수직 동기신호를 증감시켜 변환 수직 동기신호를 출력하는 제1 변환부와; 변환 수직 동기신호를 기준으로 표준 수평 동기신호를 증감시켜 변환 수평 동기신호를 출력하는 제2 변환부를 구비한다.

상기 구동부는 변환 동기신호에 따라 표준기간의 한 프레임기간보다 길어진 프레임 기간 내에 다수의 서브필드를 할당하는 것을 특징으로 한다.

상기 구동부는 변환 동기신호에 따라 표준기간의 한 프레임기간보다 짧아진 두 개 이상의 프레임 기간들에 다수의 서브필드를 분산시켜 할당하는 것을 특징으로 한다.

상기 다수의 서브필드들은 12 개 이상의 서브필드를 포함하는 것을 특징으로 한다.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조한 실시예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다.

이하, 도 7 내지 도 9를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.

도 7을 참조하면, 본 발명의 실시예에 따른 PDP의 구동 장치는 수직/수평 동기신호(V,H)를 변환하기 위한 동기신호 변환부(70)와, 변환된 동기신호(H',V')에 따라 PDP(79)의 구동부(76,77,78)를 제어하기 위한 타이밍 콘트롤러(71)와, 타이밍 콘트롤러(71)와, 데이터 구동부(76) 사이에 접속된 프레임 메모리(72), 감마 & 게인 조정부(73), 오차 확산 & 디더링 처리부(73) 및 서브필드 맵핑부(75)를 구비한다.

이 PDP(79)는 스캔전극과 서스테인전극을 포함하는 서스테인전극쌍과, 그 서스테인전극쌍에 교차되는 어드레스전극을 구비한다. 서스테인전극쌍들과 어드레스전극들 사이에는 방전셀이 매트릭스 형태로 배치된다.

동기신호 변환부(70)는 위상고정루프(PLL)을 이용하여 수직 동기신호(V)를 체배 또는 분주하여 한 화면이 표시되는 한 프레임기간을 증감시켜 변환 수직 동기신호(V')를 출력한다. 또한, 동기신호 변환부(70)는 변환 수직 동기신호(V')를 PDP의 수평라인×2로 나누어 변환 수평 동기신호(H')를 출력한다.

감마 & 게인 조정부(73)는 프레임 메모리(72)로부터의 디지털 비디오 데이터(RGB)를 역 감마 보정함과 아울러 디지털 비디오 데이터(RGB)의 게인을 보정한다.

오차확산 & 디더링 처리부(74)는 오차확산필터를 이용하여 감마 & 게인 조정부(73)로부터 입력되는 디지털 비디오 데이터(RGB)의 양자화 오차성분을 인접한 픽셀에 확산시켜 양자화 오차를 보상한다. 또한, 오차확산 & 디더링 처리부(74)는 각각의 픽셀에 대응하여 문턱치가 설정된 디더 마스크(또는 디더행렬)로 입력 데이터를 임계화한다.

서브필드 맵핑부(75)는 오차확산 & 디더링 처리부(74)로부터의 데이터(RGB)를 12 개의 서브필드로 구성된 서브필드 패턴에 맵핑시킨다.

데이터 구동부(76)는 타이밍 콘트롤러(71)의 제어 하에 서브필드 맵핑부(75)로부터의 데이터(RGB)를 래치하고 래치된 데이터를 변환 수평동기신호(H')에 따라 1 수평기간마다 1 라인분씩 PDP(79)의 어드레스전극들에 공급한다.

스캔 구동부(77)는 타이밍 콘트롤러(71)의 제어 하에 리셋기간의 리셋펄스, 어드레스기간의 스캔펄스, 서스테인 기간의 서스테인펄스 그리고 소거신호를 PDP(79)의 스캔전극에 공급한다.

서스테인 구동부(78)는 타이밍 콘트롤러(71)의 제어 하에 스캔 구동부(77)와 교대로 동작하여 PDP(79)의 서스테인전극에 서스테인펄스를 공급한다.

타이밍 콘트롤러(71)는 변환 수직/수평 동기신호(71)에 동기시켜 디지털 비디오 데이터(RGB)를 프레임 메모리(72)에 저장한다. 또한, 타이밍 콘트롤러(71)는 데이터 구동부(76)를 제어하기 위한 제어신호(Cdic), 스캔 구동부(77)를 제어하기 위한 제어신호(Cscic), 서스테인 구동부(78)를 제어하기 위한 제어신호(Csus)를 발생한다.

도 8은 동기신호 변환부(70)의 구성을 나타낸다.

도 8을 참조하면, 동기신호 변환부(70)는 수직 동기신호(V)를 변환하기 위한 제1 변환부(81)와, 변환 수직 동기신호(V')에 따라 수평 동기신호(V)를 변환하기 위한 제2 변환부(82)를 구비한다.

제1 변환부(81)는 위상고정루프(PLL)을 이용하여 수직 동기신호(V)를 체배 또는 분주하여 수직 동기신호(V)의 폭을 증감하여 변환 수직 동기신호(V')를 출력한다.

제2 변환부(82)는 제1 변환부(81)로부터 입력되는 변환 수직 동신호(V')를 PDP의 수평라인×2로 나누어 변환 수평 동기신호(H')를 출력한다. 또한, 제2 변환부(82)는 클럭신호(CLK)를 계수하여 수평 동기신호(H')의 펄스폭을 원하는 펄스폭으로 조절할 수도 있다.

도 9는 2 프레임기간의 서브필드 구성을 종래 기술과 본 발명을 비교하여 나타낸 것이다.

도 9를 참조하면, 종래에는 표준기간의 1 프레임기간(≒16.67ms)에 맞추어 256 계조로 한 화면을 표시하기 위한 8 개의 서브필드가 할당된다. 이 경우, 의사 윤곽 노이즈 저감을 목적으로 서브필드를 더 추가하면 서스테인기간(표시기간)이 줄어 들기 때문에 그 만큼 휘도가 저하될 수 밖에 없다.

이에 비하여, 본 발명의 실시예에 따른 PDP의 구동방법은 256 계조로 한 화면을 표시하기 위한 서브필드를 아래의 표 1과 같이 12 개의 서브필드로 구성한다. 표 1의 서브필드 패턴은 2 비트의 최상위 비트(MSB)가 가중치 '32'의 서브필드 6 개로 분할되고 최대 가중치 '32'의 서브필드가 분산되므로 의사 윤곽 노이즈 저감에 효과적이다.

서브필드	SF1	SF2	SF3	SF4	SF5	SF6	SF7	SF8	SF9	SF10	SF11	SF12
가중치	1	4	16	32	32	32	2	8	32	32	32	32

이러한 12 개의 서브필드들로 표시되는 N(단, N은 양의 정수) 번째 프레임 데이터는 표준기간의 한 프레임기간보다 시간이 길어진 첫 번째 프레임 기간 내에 할당된다. 여기서, 첫 번째 프레임기간은 표준 수직 동기신호(V)보다 시간이 길어진 변환 수직 동기신호(V')로 정해진다.

두 번째 프레임 기간에는 N+1 번째 프레임 중에서 n(단, n은 2 이상의 양의 정수) 개, 바람직하게는 4∼5 개의 서브필드가 할당된다. 이 두 번째 프레임기간은 표준 수직 동기신호(V)보다 시간이 짧아진 변환 수직 동기신호(V')로 정해진다. 그리고 N+1 번째 프레임의 나머지 서브필드들은 도시하지 않은 세 번째 프레임기간에 할당된다. 이렇게 한 프레임의 서브필드들이 두 개의 프레임기간으로 분리되면 발광중심이 분산되므로 플리커 현상이 줄어들게 된다.

한편, 본 발명은 도 7 및 도 8과 같은 동기신호 변환부 이외의 공지의 동기신호 변환회로를 이용할 수 있다. 또한, 본 발명은 표 1과 같은 12 개의 서브필드이외에 12 개 이상의 서브필드를 표준기간보다 긴 프레임기간 내에 할당할 수도 있다.

상술한 바와 같이, 본 발명에 따른 PDP의 구동방법 및 장치는 표준기간의 한 프레임기간보다 긴 기간 동안에 12 개의 서브필드들을 할당하여 N 번째 프레임 데이터를 표시하고 두 프레임기간 동안 서브필드들을 분산시켜 N+1 프레임 데이터를 표시하게 된다. 그 결과, 본 발명에 따른 PDP의 구동방법 및 장치는 서브필드 수 제한으로 인한 화질저하와 휘도저하를 최소화할 수 있다. 나아가, 본 발명에 따른 PDP의 구동방법 및 장치는 프레임기간의 제약이 없으므로 고해상도의 PDP도 싱글 스캔으로 구동할 수 있게 되어 더블 스캔의 더블 뱅크 방식에 비하여 구동 집적회로(IC)의 개수를 1/2 이하로 줄일 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

도 1은 종래의 3 전극 교류 면방전형 플라즈마 디스플레이 패널의 전극 배치를 나타내는 평면도이다.

도 2는 종래의 플라즈마 디스플레이 패널의 한 프레임 구성을 나타내는 도면이다.

도 3은 종래의 싱글 뱅크 방식 플라즈마 디스플레이 패널 장치를 개략적으로 나타내는 블록도이다.

도 4는 종래의 싱글 뱅크 방식 플라즈마 디스플레이 패널의 구동 파형을 나타내는 파형도이다.

도 5는 종래의 더블 뱅크 방식 플라즈마 디스플레이 패널 장치를 개략적으로 나타내는 블록도이다.

도 6은 종래의 더블 뱅크 방식 플라즈마 디스플레이 패널의 구동 파형을 나타내는 파형도이다.

도 7은 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 구동장치를 나타내는 블록도이다.

도 8은 도 7에 도시된 동기신호 변환부의 구성을 나타내는 블록도이다.

도 9는 종래와 본 발명의 서브필드 패턴과 프레임기간을 비교하여 나타내는 도면이다.

< 도면의 주요 부분에 대한 부호의 설명 >

1 : 셀 2 : 격벽

70 : 동기신호 변환부 71 : 타이밍 콘트롤러

72 : 프레임 메모리 73 : 감마 & 게인 조정부

74 : 오차 확산 & 디더링 처리부 75 : 서브필드 맵핑부

76 : 데이터 구동부 77 : 스캔 구동부

78 : 서스테인 구동부 79 : 플라즈마 디스플레이 패널

81 : 제1 변환부 82 : 제2 변환부

Claims

한 화면을 표시하기 위한 다수의 서브필드를 결정하는 단계와;

표준기간의 한 프레임기간을 지시하는 수직 동기신호를 변환하여 상기 표준기간보다 긴 N(단, N은 양의 정수) 번째 프레임의 수직 동기신호와 상기 N 번째 프레임의 수직 동기신호보다 짧은 N+1 번째 수직 동기신호를 발생하는 단계와;

상기 N 번째 프레임의 수직 동기신호에 맞추어 상기 표준기간보다 긴 N 번째 프레임시간 동안 한 화면을 표시하기 위한 다수의 서브필드를 할당하는 단계와;

상기 N+1 번째 프레임의 수직 동기신호에 맞추어 상기 N 번째 프레임시간보다 짧은 N+1 번째 프레임시간 동안 상기 N 번째 프레임시간 동안 할당된 서브필드 개수보다 작은 개수의 서브필드들을 할당하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
제 1 항에 있어서,

상기 N 번째 프레임시간 동안 할당된 상기 다수의 서브필드들은 12 개 이상의 서브필드를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
한 화면을 표시하기 위한 다수의 서브필드를 결정하는 단계와;

표준기간의 한 프레임기간을 지시하는 수직 동기신호를 변환하여 각각 표준기간의 한 프레임기간보다 짧은 두 개 이상의 프레임 기간을 지시하는 변환 수직 동기신호를 발생하는 단계와;

상기 변환 수직 동기신호에 의해 각각 표준기간의 한 프레임기간보다 짧은 두 개 이상의 프레임 기간에 상기 다수의 서브필드를 분산시켜 할당하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
제 3 항에 있어서,

상기 다수의 서브필드들은 12 개 이상의 서브필드를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
표준기간의 한 프레임기간을 지시하는 수직 동기신호를 변환하여 상기 표준기간보다 긴 N(단, N은 양의 정수) 번째 프레임의 수직 동기신호와 상기 N 번째 프레임의 수직 동기신호보다 짧은 N+1 번째 수직 동기신호를 발생하는 동기신호 변환부와;

상기 N 번째 프레임의 수직 동기신호에 맞추어 상기 표준기간보다 긴 N 번째 프레임시간 동안 한 화면을 표시하기 위한 다수의 서브필드를 할당하고, 상기 N+1 번째 프레임의 수직 동기신호에 맞추어 상기 N 번째 프레임시간보다 짧은 N+1 번째 프레임시간 동안 상기 N 번째 프레임시간 동안 할당된 서브필드 개수보다 작은 개수의 서브필드들을 할당하고 상기 서브필드들에 데이터를 맵핑하여 화상을 표시하기 위한 구동부를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
제 5 항에 있어서,

상기 동기신호 변환부는,

표준 수직 동기신호를 증감시켜 상기 N 번째 프레임의 수직 동기신호와 상기 N+1 번째 프레임의 수직 동기신호를 출력하는 제1 변환부와;

상기 상기 N 번째 프레임의 수직 동기신호와 상기 N+1 번째 프레임의 수직 동기신호 각각을 기준으로 표준 수평 동기신호를 증감시켜 변환된 수평 동기신호를 출력하는 제2 변환부를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
제 5 항에 있어서,

상기 구동부는,

상기 동기신호 변환부로부터 출력된 동기신호에 따라 상기 표준기간의 한 프레임기간보다 길어진 프레임 기간 내에 상기 다수의 서브필드를 할당하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
제 5 항에 있어서,

상기 구동부는,

상기 동기신호 변환부로부터 출력된 동기신호에 따라 상기 표준기간의 한 프레임기간보다 짧아진 두 개 이상의 프레임 기간들에 상기 다수의 서브필드를 분산시켜 할당하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
제 5 항에 있어서,

상기 다수의 서브필드들은 12 개 이상의 서브필드를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.