KR20020017244A

KR20020017244A - 반도체 메모리 구조

Info

Publication number: KR20020017244A
Application number: KR1020000050452A
Authority: KR
Inventors: 김동석
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 2000-08-29
Filing date: 2000-08-29
Publication date: 2002-03-07

Abstract

본 발명은 반도체 메모리 구조에 관한 것으로, 종래 반도체 메모리 구조는 4개의 메모리셀부를 배치하고, 그 메모리셀부의 사이 또는 외곽부분에 패드를 위치시켜 반도체 메모리의 용량이 증가할수록 반도체 메모리셀부의 크기가 커지고 그에 따른 입출력라인의 길이 증가 및 그 수가 증가하여 데이터의 전송속도가 저하되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 종래 4개의 메모리셀부 각각을 다시 4개의 메모리셀부로 분할하고, 각 분할된 메모리셀부의 횡방향 중앙부분에 패드를 위치시켜, 메모리셀부의 입출력라인의 길이와 수를 상대적으로 줄임으로써, 반도체 메모리의 용량이 증가하는 경우에도 데이터의 입출력속도가 저하되는 것을 방지하는 효과가 있다.

Description

반도체 메모리 구조{ARCHITECTURE FOR SEMICONDUCTOR MEMORY}

본 발명은 반도체 메모리 구조에 관한 것으로, 특히 입출력패드의 위치를 변경하여 입출력라인의 길이를 줄임으로써, 고속동작에 적당하도록한 반도체 메모리 구조에 관한 것이다.

도1은 종래 반도체 메모리 구조의 일실시예 블록도로서, 이에 도시한 바와 같이 입출력패드(1)를 횡방향의 중앙으로 하고, 그 입출력패드(1)로 부터 소정거리 이격되어 상호 대칭적인 구조로 위치하는 4개의 메모리셀부(2~5)와; 상기 메모리셀부(1~4)의 입출력패드(1)와 인접한 영역에 접하여 위치하는 주변회로부(6~9)로 구성된다.

또한, 도2는 종래 반도체 메모리 구조의 다른 실시예 블록도로서, 이에 도시한 바와 같이 4개의 메모리셀부(2~5)를 2×2구조로 배치하고, 그 메모리셀부(2~5)의 외곽에 위치하는 입출력패드(1)와; 메모리셀부(2~5)의 상부와 하부측에 위치하는 입출력패드(1)에 인접한 메모리셀부(2~5)의 일면에 접하도록 위치하는 주변회로부(6~9)로 이루어진다.

상기 주변회로부(6~9)는 입출력데이터를 증폭하는 회로를 포함하며, 반도체 메모리의 용량이 증가할수록 메모리셀부(2~5)의 크기는 커지게 된다.

즉 메모리셀부(2~5)의 종방향길이(A)가 반도체 메모리의 용량 증가에 기인하여 길어지게 되며, 이에 따라 메모리셀부(2~5)에 포함된 다수의 메모리셀과 주변회로영역(6~9)을 연결하는 입출력라인(B)의 길이가 길어지게 된다.

이와 같이 입출력라인(B)의 길이가 길어지면 신호의 전송속도가 저하되어 전체적으로 반도체 메모리의 동작속도가 저하된다.

상기한 바와 같이 종래 반도체 메모리 구조는 반도체 메모리의 용량이 증가할수록 반도체 메모리셀부의 크기가 커지고 그에 따른 입출력라인의 길이 증가 및 그 수가 증가하여 데이터의 전송속도가 저하되는 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 반도체 메모리의 용량이 증가하는 경우에도 입출력라인의 길이가 길어지는 것을 방지할 수 있는 반도체 메모리 구조를 제공함에 그 목적이 있다.

도1은 종래 반도체 메모리 구조의 일실시 블록도.

도2는 종래 반도체 메모리 구조의 다른 실시 블록도.

도3은 본 발명 반도체 메모리 구조를 보인 블록도.

*도면의 주요 부분에 대한 부호의 설명*

M1~M16:메모리셀부 R1~R16:주변회로부

PAD:패드

상기와 같은 목적은 종래 4개의 반도체 메모리셀부 각각을 4개의 영역으로 분할하고, 그 분할된 메모리셀부의 중앙부에 패드를 배치시킴으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도3은 본 발명 반도체 메모리 구조를 보인 블록도로서, 이에 도시한 바와 같이 중앙에 상호 접하도록 2×2의 형상으로 위치하는 4개의 메모리셀부(M1~M4)와; 상기 메모리셀부(M1~M4)의 좌우측으로 소정거리 이격된 위치에서 상하측으로 접한 2개의 메모리셀부(M5,M6),(M7,M8)와; 상기 메모리셀부(M1,M2,M5,M7)의 상부측과 상기 메모리셀부(M3,M4,M6,M8)의 하부측에 위치하는 입출력패드(PAD)와; 상기 메모리셀부(M1,M2,M5,M7)의 상부측에 위치하는 입출력패드(PAD)를 기준으로 상기 메모리셀부(M1,M2,M5,M7)와 대칭으로 위치하는 메모리셀부(M9~M12)와; 상기 메모리셀부(M3,M4,M6,M8)의 하부측에 위치하는 입출력패드(PAD)를 기준으로 상기 메모리셀부(M3,M4,M6,M8)와 대칭으로 위치하는 메모리셀부(M13~M16)와; 상기 메모리셀부(M1~M16)에서 패드(PAD)와 인접한 면에 접하도록 위치하는 주변회로부(R1~R16)으로 구성된다.

이하, 상기와 같이 구성된 본 발명 반도체 메모리 구조를 좀 더 상세히 설명하면 다음과 같다.

반도체 메모리의 용량이 증가하면 현재의 4개의 메모리셀부의 구조에서 각각의 메모리셀을 4개의 영역으로 분할하여 총 16개의 분할영역을 만들고, 그 분할영역 각각이 상호 소정거리 이격되도록 2×2형태로 배치한다.

또한, 각 분할영역에서 주변회로영역(R1~R16)에 접하지 않는 면은 그 메모리셀부(M1~M16)간에 접해도 관계없으므로, 면적을 최소화하기 위해 중앙부에 4개의 메모리셀(M1~M4)을 접하도록 배치한다.

상기와 같이 메모리셀부를 다수의 영역으로 분할하면 메모리셀부(1)의 종방향 길이가 종래에 비해 줄어들게 되며, 따라서 입출력라인(B)의 수와 길이도 줄어들게 된다.

상기한 바와 같이 본 발명은 반도체 메모리셀부를 4개의 영역으로 다시 분할하고, 그 분할된 메모리셀부의 중앙부분에 횡방향으로 입출력 패드를 배치시켜 메모리셀부의 입출력라인의 길이와 수를 상대적으로 줄임으로써, 반도체 메모리의 용량이 증가하는 경우에도 데이터의 입출력속도가 저하되는 것을 방지하는 효과가 있다.

Claims

중앙에 상호 접하도록 2×2의 형상으로 위치하는 4개의 메모리셀부(M1~M4)와; 상기 메모리셀부(M1~M4)의 좌우측으로 소정거리 이격된 위치에서 상하측으로 접한 2개의 메모리셀부(M5,M6),(M7,M8)와; 상기 메모리셀부(M1,M2,M5,M7)의 상부측과 상기 메모리셀부(M3,M4,M6,M8)의 하부측에 위치하는 입출력패드(PAD)와; 상기 메모리셀부(M1,M2,M5,M7)의 상부측에 위치하는 입출력패드(PAD)를 기준으로 상기 메모리셀부(M1,M2,M5,M7)와 대칭으로 위치하는 메모리셀부(M9~M12)와; 상기 메모리셀부(M3,M4,M6,M8)의 하부측에 위치하는 입출력패드(PAD)를 기준으로 상기 메모리셀부(M3,M4,M6,M8)와 대칭으로 위치하는 메모리셀부(M13~M16)와; 상기 메모리셀(M1~M16)에서 패드(PAD)와 인접한 면에 접하도록 위치하는 주변회로부(R1~R16)로 구성하여 된 것을 특징으로 하는 반도체 메모리 구조.