KR20020014096A - 엘리베이티드 소스/드레인을 갖는 반도체 소자 제조방법 - Google Patents

엘리베이티드 소스/드레인을 갖는 반도체 소자 제조방법 Download PDF

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Abstract

본발명은 반도체 소자의 제조방법에 관한 것으로, 특히 펀치 쓰루를 억제하기 위한 효과적인 구조인 엘리베이티드 소스/드레인을 갖는 반도체 소자의 제조방법을 제공하는 것을 그 목적으로 한다.
본 발명은 반도체 기판의 상면에 제1 포토레지스트막을 형성하는 공정과, 상기 제1 포토레지스트막 위에 제2 포토레지스트막을 형성하는 공정과, 상기 제2 포토레지스트막을 제1광으로 노광한 후 현상하여, 제1 개구부와 제2 개구부를 갖는 제2 포토레지스트막 패턴을 형성하는 공정과, 상기 제1 포토레지스트막을 제2광으로 노광한 후 현상하여, 상기 필드 영역에 상응하는 부위에 제3 개구부를 갖도록 제1 포토레지스트막 패턴을 형성하는 공정과, 상기 제1 포토레지스트막 패턴과 제2 포토레지스트막 패턴을 마스크로하여 상기 반도체 기판을 식각하여 상기 반도체 기판에 상기 제1 개구부 위치에 제1 트렌치를 상기 제2 개구부 위치에 제2 트렌치를 형성하는 공정과, 상기 제1트렌치와 제2 트렌치에 산화막을 채우는 공정과, 상기 제2 트렌치내의 산화막을 제거하는 공정과, 상기 트렌치 내벽면 및 반도체 기판의 상면에 게이트 산화막을 형성하는 공정과, 상기 게이트 산화막의 상면에 도전층을 형성한 후 패터닝하여 상기 제2 트렌치의 상면에 게이트 전극을 형성하는 공정과, 상기 게이트 전극의 양측 반도체 기판내에 불순물 이온을 주입하여 소스 정션과 드레인 정션을 형성하는 공정을 포함하는 엘리베이티드 소스/드레인을 갖는 반도체 소자의 제조방법을 제공한다.

Description

엘리베이티드 소스/드레인을 갖는 반도체 소자 제조방법{METHOD FOR FABRICATING A SEMICONDUCTOR HAVING AN ELEVATED SOURCE/DRAIN SCHEME}
본발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 엘리베이티드(elevated) 소스/드레인을 갖는 반도체 소자의 제조방법에 관한 것이다.
최근 반도체 소자의 집적도가 증가되면서, 게이트 길이가 매우 짧아졌다. 그로인하여, 단채널 효과(short channel effect)라고 불리는 여러 가지 문제점들이 발생 하고 있는데 특히 펀치·쓰루 현상이 심각한 문제이다. 따라서 소자의 집적도를 높이고 동시에 펀치 쓰루 현상의 발생을 억제할 수 있는 방안에 대한 관심이 높다.
그와 같은 요구를 만족시키기 위해 고안된 것이 엘리베이티드 소스/드레인을 갖는 반도체 소자이다.
종래 일반적인(normal) 반도체 소자는, 반도체 기판의 상면에 형성된 게이트 전극과, 게이트 전극의 양측 반도체 기판내에 형성된 소스/드레인 정션과, 소스 정션과 드레인 정션 사이의 채널 영역으로 구성되어 있다. 즉, 소스와 드레인 정션의 상면이 채널 영역의 상면과 같은 평면상에 위치하는 구조로 되어 있다. 그러나 엘리베이티드 소스/드레인을 갖는 반도체 소자에 있어서는, 채널은 종래와 같이 게이트 전극 아래의 반도체 기판의 표면부근에 형성되는데 비해, 소스와 드레인은 반도체 기판의 상면에 에피택셜 실리콘층을 선택적으로 성장하여 형성함으로써, 소스/드레인의 상면이 채널의 상면 보다 높게 형성된다.
엘리베이티드 소스/드레인을 갖는 반도체 소자의 구조에 대해 첨부된 도1을 참조하여 설명하면 다음과 같다.
반도체 기판(10)내의 소정부위에는 액티브 영역을 정의하기 위해 필드 산화막(20)이 형성되어 있다. 즉 상기 필드 산화막(20)이 형성되어 있지 않은 부분이 액티브 영역이다. 상기 반도체 기판(10)의 상면에는 게이트 산화막(11)이 형성되어 있고, 상기 게이트산화막(11)의 상면에는 게이트 전극(12)이 형성되어 있다. 또한 상기 게이트 전극(12)의 측면에는 사이드월 스페이서(13)가 형성되어 있다. 또한,
상기 게이트 전극(12)의 양측 반도체 기판(10)의 상면에는 소스 돌출부(14a)와 드레인 돌출부(15a)가 형성되어 있다. 상기 소스 돌출부(14a) 하방의 상기 반도체 기판(10)내에는 소스 정션(14b)이, 상기 드레인 돌출부(15a) 하방의 상기 반도체 기판(10) 내에는 드레인 정션(15b)이 각각 형성되어 있다. 상기 소스 정션(14b)과 드레인 정션(15b) 사이의 반도체 기판(10)내에 채널(16)이 형성된다.
즉 도1의 반도체 소자에서 소스(14)는 소스 돌출부(14a)와 소스 정션(14b)을 합한 것이며, 드레인(15)은 드레인 돌출부(15a)와 드레인 정션(15b)을 합한 것이다. 이와 같은 구조를 만듦으로써 소스 정션(14b) 및 드레인 정션(15b)의 깊이는 종래의 일반적인 반도체 소자에 비해 매우 얕아지는 장점이 있다.
그러나 상기와 같은 종래 엘리베이티드 소스/드레인의 구조를 갖는 반도체 소자는 그 제조방법에 있어서, 다음과 같은 문제점이 있었다. 즉 상기 소스 돌출부(14a)와 드레인 돌출부(15a)는 일반적으로 에피택셜 증착법으로 형성한다. 그런데 에피택셜 증착법으로 형성한 소스 돌출부(14a)와 드레인 돌출부(15a)는 각각 그 가장자리 부분에 깍은면(facet)(17)을 갖고 있다. 즉 가장자리 부위가 중앙부에 비해 두께가 얇게 형성이 된다. 그로인하여, 소스/드레인 정션(14b)(15b)을 형성하기 위한 이온 주입시, 상기 불순물 이온이 깍은면(16) 아래에서 깊게 주입된다. 즉, 게이트 전극(12) 근방의 상기 반도체 기판(10)내에 깊은 정션이 형성되어 펀치 쓰루 방지에 효과적이지 못한 문제점이 있었다.
본발명은 상기와 같은 문제점에 비추어 안출된 것으로, 에피택셜 성장법을 이용하지 않는 엘리베이티드 소스/드레인을 갖는 반도체 소자의 제조방법을 제공하는 것을 그 목적으로 한다.
본 발명은 또한 ArF용 포토레지스트와 KrF용 포토레지스트의 이중 포토레지스트 공정을 이용하여 종래의 공정에 큰 변형을 가하지 않는 방법으로 엘리베이티드 소스/드레인을 갖는 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명은 반도체 기판의 상면에 제1 포토레지스트막을 형성하는 공정과, 상기 제1 포토레지스트막 위에 제2 포토레지스트막을 형성하는 공정과, 상기 제2 포토레지스트막을 형성하는 공정과, 상기 제2 포토레지스트막을 제1광으로 노광한 후 현상하여, 필드영역에 상응하는 부위에는 제1개구부를 게이트 전극이 형성될 영역에는 제2 개구부를 갖도록 제2 포토레지스트막 패턴을 형성하는 공정과, 상기 제1 포토레지스트막을 제2광으로 노광한 후 현상하여, 상기 필드 영역에 상응하는 부위에 제3 개구부를 갖도록 제1 포토레지스트막 패턴을 형성하는 공정과, 상기 제1 포토레지스트막 패턴과 제2 포토레지스트막 패턴을 마스크로하여 상기 반도체 기판을 식각하여 상기 반도체 기판에 상기 제1 개구부 위치에 제1 트렌치를 상기 제2 개구부 위치에 제2 트렌치를 형성하는 공정과, 상기 제1트렌치와 제2 트렌치에 산화막을 채우는 공정과, 상기 제2 트렌치내의 산화막을 제거하는 공정과, 상기 트렌치 내벽면 및 반도체 기판의 상면에 게이트 산화막을 형성하는 공정과, 상기 게이트 산화막의 상면에 도전층을 형성한 후 패터닝하여 상기 제2 트렌치의 상면에 게이트 전극을 형성하는 공정과, 상기 게이트 전극의 양측 반도체 기판내에 불순물 이온을 주입하여 소스 정션과 드레인 정션을 형성하는 공정을 포함하는 엘리베이티드 소스/드레인을 갖는 반도체 소자의 제조방법을 제공한다.
상기 목적을 달성하기 위하여, 본 발명은 상기 제1 트렌치의 깊이는 제2 트렌치의 깊이 보다 깊은 것을 특징으로 하는 엘리베이티드 소스/드레인을 갖는 반도체 소자의 제조방법을 제공한다.
또한 상기 목적을 달성하기 위하여, 본 발명은 상기 제1 트렌치는 필드영역이 되는 것을 특징으로 하는 엘리베이티드 소스/드레인을 갖는 반도체 소자의 제조방법을 제공한다.
또한 상기 목적을 달성하기 위하여, 본 발명은 상기 제1광은 ArF광이고, 상기 제2 광은 KrF광인 것을 특징으로 하는 엘리베이티드 소스/드레인을 갖는 반도체 소자의 제조방법을 제공한다.
또한 상기 목적을 달성하기 위하여, 본 발명은 상기 제1 포토레지스트막은 KrF광에 노광되어 반응을 일으키는 물질이고, 제2 포토레지스트막은 ArF광에 노광되어 반응을 일으키는 물질인 것을 특징으로 하는 엘리베이티드 소스/드레인을 갖는 반도체소자의 제조방법을 제공한다.
도1은 종래 엘리베이티드 소스/드레인 구조를 갖는 반도체 소자의 단면도이다.
도2a 내지 도2i는 본 발명에 따른 엘리베이티드 소스/드레인을 갖는 반도체 소자의 제조공정 순서를 도시한 것이다.
***** 도면부호의 설명 *****
10 : 반도체 기판 11 : 게이트 산화막
12 : 게이트 전극 13 : 사이드월 스페이서
14 : 소스 14a : 소스 돌출부
14b : 소스 정션 15 : 드레인
15a : 드레인 돌출부 15b : 드레인 정션
16 : 채널 17 : 깍은면
20 : 필드 산화막
100 : 반도체 기판 102 : 패드산화막
104 : 질화막 106 : 제1 포토레지스트막
106a : 제1 포토레지스트막 패턴 108 : 제2 포토레지스트막
108a : 제2 포토레지스트막 패턴 110 : 제1 마스크
110a : 차광 패턴 112 : 제1 개구부
114 : 제2 개구부 116 : 제2 마스크
116a : 차광 패턴 120 : 제1 트렌치
122 : 제2 트렌치 124 : 실리콘 산화막
126 : 게이트 산화막 128 : 도전층
128a : 게이트 전극 130 : 소스/드레인 정션
132 : 채널 영역
본 발명에 따른 엘리베이티드 소스/드레인 구조를 갖는 반도체 소자의 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
먼저 도2a에 도시된 바와 같이, 반도체 기판(100)의 상면에 패드 산화막(102)과 질화막(104)을 순차적으로 형성한다. 다음으로 상기 질화막(104)의 상면에 제1 포토레지스트막(106)을 형성한다. 상기 제1 포토레지스트막(106)은 현재 시판되고 있는 KrF 노광용 포토레지스트를 이용한다. 다음으로, 상기 제1 포토레지스트막(106)의 상면에 제2 포토레지스트막(108)을 형성한다. 상기 제2 포토레지스트막(108)은 시판되고 있는 ArF 노광용 포토레지스트를 이용한다.
다음으로 필드 영역과 게이트 전극이 형성될 영역에 차광 패턴(110a)을 갖는 제1 마스크(110)를 상기 반도체 기판(100)의 상부에 설치한다.
다음으로, 상기 제2 포토레지스트막(108)을 ArF로 노광한 후 현상함으로써, 도2b에 도시된 바와 같이, 필드 영역에 상응하는 위치에 제1개구부(112) 및 게이트 전극의 형상에 상응하는 제2 개구부(114)를 갖는 제2 포토레지스트 패턴(108a)를 형성한다.
다음으로 도2c에 도시된 바와 같이 상기 도2b의 구조위에 필드영역에 상응하는 부위에만 차광 패턴(116a)을 갖는 제2 마스크(116)를 설치하고, KrF로 노광을 실시한다.
KrF 노광후 현상하면 상기 필드영역에 상응하는 부위에 제3개구부(118)를 갖는 제1포토레지스트 패턴(106a)이 형성된다. 이때, 상기 제1 개구부(112)와 제3개구부(118)는 동일한 위치에 중첩(overlap)된다.
다음으로, 상기 제1 포토레지스트 패턴(106a) 및 제2 포토레지스트 패턴(108a)을 식각마스크로하여 상기 반도체 기판(100)을 이방성 식각하여 도2d의 구조를 만든다. 즉, 상기 제1 개구부(112) 부분에서 상기 반도체 기판(100)이 D1의 깊이 만큼 식각되어 제1 트렌치(120)가 형성된다. 한편 제1 개구부(112)에서는 반도체 기판(100)이 D1의 깊이만큼 식각되는데 비해, 제2 개구부(114)에서는 제1 포토레지스트막의 두께로 인하여, D1 보다 작은 D2 만큼 식각이 되어 제1 트렌치(120) 보다 깊이가 얕은 제2 트렌치(122)가 형성된다.
다음으로, 도2d의 구조에 실리콘산화막을 형성한 후, 화학기계연마(CMP; Chemical Mechanical Polishing)공정을 이용하여 평탄화 함으로써 도2e와 같이, 상기 제1 트렌치(120) 및 제2 트렌치(122)내에만 상기 실리콘 산화막(124)을 형성한다. 여기서 상기 제1트렌치(120)는 반도체 소자의 분리영역 즉 필드영역이다. 또한 상기 제2 트렌치(122)는 게이트 전극이 형성될 영역이다.
다음으로, 도2f와 같이 상기 패드산화막(102) 및 상기 제2 트렌치(122)내의 산화막(124)을 습식 식각법으로 제거한다.
다음으로, 도2g에 도시한 바와 같이, 상기 반도체 기판(100)의 상면에 게이트 산화막(126)을 열산화법으로 형성한 후, 상기 게이트 산화막(126)의 상면에 폴리실리콘층과 같은 도전층(128)을 형성한다.
다음으로 도2h에 도시한 바와 같이, 상기 도전층(128)을 패터닝하여 상기 제2트렌치(122)내에 게이트 전극(128a)을 형성한다.
다음으로, 도2i에 도시한 바와 같이, 상기 반도체 기판(100)내에 불순물 이온을 주입함으로써 게이트 전극(128a)의 양측 반도체 기판내에 소스/드레인 정션(130)을 형성함으로써 본 발명에 따른 반도체 소자의 제조공정을 완료한다.
즉 도시된 바와 같이 게이트 전극 아래의 채널영역(132)이 소스/드레인 정션(130)의 상면보다 낮은 엘리베이티드 소스/드레인을 갖는 반도체 소자가 제조된다.
본 발명에 따른 엘리베이티드 소스/드레인을 갖는 반도체소자의 제조방법은, 에피택셜 증착법을 이용하지 않기 때문에 공정이 용이하며, 게이트 전극 근방에서 깊은 정션이 형성될 우려가 없으므로 펀치 쓰루 억제 효과가 높다. 또한 소자 분리용 트렌치 식각 공정과 동시에 엘리베이티드 게이트 전극 형성부위를 식각하므로 종래의 공정에 새로운 공정 단계가 추가되지 않으므로, 소자의 제조공정이 번잡해지지 않는 다는 장점이 있다.

Claims (5)

  1. 반도체 기판의 상면에 제1 포토레지스트막을 형성하는 공정과,
    상기 제1 포토레지스트막 위에 제2 포토레지스트막을 형성하는 공정과,
    상기 제2 포토레지스트막을 형성하는 공정과,
    상기 제2 포토레지스트막을 제1광으로 노광한 후 현상하여, 필드영역에 상응하는 부위에는 제1개구부를 게이트 전극이 형성될 영역에는 제2 개구부를 갖도록 제2 포토레지스트막 패턴을 형성하는 공정과,
    상기 제1 포토레지스트막을 제2광으로 노광한 후 현상하여, 상기 필드 영역에 상응하는 부위에 제3 개구부를 갖도록 제1 포토레지스트막 패턴을 형성하는 공정과,
    상기 제1 포토레지스트막 패턴과 제2 포토레지스트막 패턴을 마스크로하여 상기 반도체 기판을 식각하여 상기 반도체 기판에 상기 제1 개구부 위치에 제1 트렌치를 상기 제2 개구부 위치에 제2 트렌치를 형성하는 공정과,
    상기 제1트렌치와 제2 트렌치에 산화막을 채우는 공정과,
    상기 제2 트렌치내의 산화막을 제거하는 공정과,
    상기 트렌치 내벽면 및 반도체 기판의 상면에 게이트 산화막을 형성하는 공정과,
    상기 게이트 산화막의 상면에 도전층을 형성한 후 패터닝하여 상기 제2 트렌치의 상면에 게이트 전극을 형성하는 공정과,
    상기 게이트 전극의 양측 반도체 기판내에 불순물 이온을 주입하여 소스 정션과 드레인 정션을 형성하는 공정을 포함하는 엘리베이티드 소스/드레인을 갖는 반도체소자의 제조방법.
  2. 제1항에 있어서, 상기 제1 트렌치의 깊이는 제2 트렌치의 깊이 보다 깊은 것을 특징으로 하는 엘리베이티드 소스/드레인을 갖는 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 제1 트렌치는 필드영역인 것을 특징으로 하는 엘리베이티드 소스/드레인을 갖는 반도체 소자의 제조방법.
  4. 제1항에 있어서, 상기 제1광은 ArF광이고, 상기 제2 광은 KrF광인 것을 특징으로 하는 엘리베이티드 소스/드레인을 갖는 반도체 소자의 제조방법.
  5. 제1항에 있어서, 상기 제1 포토레지스트막은 KrF광에 노광되어 반응을 일으키는 물질이고, 제2 포토레지스트막은 ArF광에 노광되어 반응을 일으키는 물질인 것을 특징으로 하는 엘리베이티드 소스/드레인을 갖는 반도체 소자의 제조방법.
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