KR20020011910A - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR20020011910A
KR20020011910A KR1020010046794A KR20010046794A KR20020011910A KR 20020011910 A KR20020011910 A KR 20020011910A KR 1020010046794 A KR1020010046794 A KR 1020010046794A KR 20010046794 A KR20010046794 A KR 20010046794A KR 20020011910 A KR20020011910 A KR 20020011910A
Authority
KR
South Korea
Prior art keywords
semiconductor device
semiconductor
substrate
semiconductor chip
semiconductor devices
Prior art date
Application number
KR1020010046794A
Other languages
English (en)
Other versions
KR100616052B1 (ko
Inventor
이께따니고지
Original Assignee
다카노 야스아키
산요 덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다카노 야스아키, 산요 덴키 가부시키가이샤 filed Critical 다카노 야스아키
Publication of KR20020011910A publication Critical patent/KR20020011910A/ko
Application granted granted Critical
Publication of KR100616052B1 publication Critical patent/KR100616052B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H01L2221/68331—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding of passive members, e.g. die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Dicing (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Measuring Leads Or Probes (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

종래의 트랜스퍼 몰드에 의해 개별의 반도체 장치를 제조하는 방법으로는, 트랜스퍼 몰드 후에 개개의 반도체 장치로 분리되어 따로따로 되기 때문에, 각 반도체 장치를 일정한 방향으로 가지런히 하여 개별로 특성 측정을 행할 필요가 있어, 필요 이상의 공정으로 시간을 낭비한다는 결점이 있었다.
본 발명은, 점착 시트에 접착된 상태에서 개개의 반도체 장치(40)의 특성이 측정된다. 이 때, 개개의 반도체 장치(40)는 일정하게 가지런히 하여 나열하고, 또한 반도체 장치(40a)를 카메라 시야(53)로 파악하여 위치 인식하고, 반도체 장치(40a)에 인접하는 반도체 장치(40b, 40c, 40d, 40e)의 위치 인식의 공정은 생략되어 특성의 측정만 행해진다. 작업 시간이 대폭 단축되어, 생산성의 향상으로 연결되는 것에 특징을 갖는다.

Description

반도체 장치의 제조 방법{METHOD OF FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 리드리스에 의해패키지 외형을 축소하여 실장 면적을 저감시켜, 대폭적인 비용 절감이 가능한 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 제조에서는, 웨이퍼 상에 형성된 하나하나의 반도체 칩의 양부가 판정되며, 웨이퍼로부터 다이싱하여 분리한 양품의 반도체 칩을 리드 프레임에 고착하고, 금형과 수지 주입에 의한 트랜스퍼 몰드에 의해 리드 프레임 상에 고착된 반도체 칩을 밀봉하고, 밀봉된 반도체 칩을 개개의 반도체 장치마다 분리한다고 하는 공정이 행해지고 있다. 이 리드 프레임에는 단책(短冊)형 혹은 후프형의 프레임이 이용되고 있으며, 어떤 경우든 1회의 밀봉 공정으로 여러 반도체 장치가 동시에 밀봉된다.
도 13은, 웨이퍼 상에 형성된 반도체 칩의 체크 공정을 나타낸다. 이 공정에서는, 웨이퍼 상에 형성된 하나하나의 반도체 칩(1)이 양품인지 불량인지 판정된다. 우선, 웨이퍼의 위치 인식이 되어, 프로브의 침(14)이 칩 사이즈만큼 전송되어 각 반도체 칩(1)의 전극 패드에 접촉한다. 그리고, 이 상태에서 사전에 프로그램되어 있는 입력 신호 파형을 입력 전극 패드로부터 입력하고, 출력 단자로부터 일정한 신호 파형이 출력되며, 이것을 테스터가 판독하여 양품인지 불량인지 판정이 된다. 여기서, 불량의 판정이 된 반도체 칩(1)은 마킹이 되고, 반도체 칩(1)이 리드 프레임에 고착될 때는 인식용 카메라가 이 마킹을 인식하여 불량한 반도체 칩(1)은 제외된다.
도 14는, 트랜스퍼 몰드 공정을 나타낸다. 트랜스퍼 몰드 공정에서는, 다이 본드, 와이어 본드에 의해 반도체 칩(1)이 고착된 리드 프레임(2)을, 상하금형(3A, 3B)으로 형성한 캐비티(4)의 내부에 설치하며, 캐비티(4) 내에 에폭시 수지를 주입함으로써, 반도체 칩(1)의 밀봉이 행해진다. 이러한 트랜스퍼 몰드 공정 후, 리드 프레임(2)을 각 반도체 칩(1)마다 절단하며, 개별의 반도체 장치가 제조된다(예를 들면 특개평05-129473호).
이 때, 도 15에 도시된 바와 같이, 금형(3B)의 표면에는 다수개의 캐비티(4a∼4f)와, 수지를 주입하기 위한 수지원(5)과, 러너(6), 및 러너(6)로부터 각 캐비티(4a∼4f)에 수지를 유입시키기 위한 게이트(7)가 설치되어 있다. 이것은 모두 금형(3B) 표면에 설치한 홈이다. 단책형의 리드 프레임이면, 하나의 리드 프레임에 예를 들면 10개의 반도체 칩(1)이 탑재되어 있으며, 하나의 리드 프레임에 대응하여, 10개의 캐비티(4)와 10개의 게이트(7), 및 하나의 러너(6)가 설치된다. 그리고, 금형(3) 표면에는 예를 들면 리드 프레임 20개분의 캐비티(4)가 설치된다.
트랜스퍼 몰드 후에 각 반도체 칩(1)은 리드 프레임으로부터 분리되고, 개개의 반도체 장치로 분리된다. 이 개개의 반도체 장치는, 또한 측정 공정으로 특성별(hfe 등급별)로 분류되고 테이핑되어 출하된다.
도 16은, 상기된 트랜스퍼 몰드에 의해 제조한 반도체 장치를 나타낸다. 트랜지스터 등의 소자가 형성된 반도체 칩(1)이 리드 프레임의 아일런드(8) 상에 땜납 등의 납재(9)에 의해 고착 실장되며, 반도체 칩(1)의 전극 패드와 리드(10)가 와이어(11)로 접속되며, 반도체 칩(1)의 주변 부분이 상기 캐비티의 형상으로 합치한 수지(12)로 피복되고, 수지(12) 외부에 리드 단자(10)의 선단 부분이 도출된 것이다.
종래의 트랜스퍼 몰드에 의해 개별 반도체 장치를 제조하는 방법으로는, 트랜스퍼 몰드 후에 개개의 반도체 장치로 분리되어 따로따로 되기 때문에, 각 반도체 장치를 일정한 방향으로 가지런히 하여 개별로 특성의 측정을 행할 필요가 있어, 필요이상의 공정으로 시간을 낭비한다는 결점이 있었다.
도 1은 본 발명의 제조 방법을 설명하기 위한 사시도.
도 2의 (a)는 본 발명의 제조 방법을 설명하기 위한 평면도이며, 도 2의 (b)는 단면도.
도 3은 본 발명의 제조 방법을 설명하기 위한 평면도.
도 4는 본 발명의 제조 방법을 설명하기 위한 단면도.
도 5의 (a)는 본 발명의 제조 방법을 설명하기 위한 단면도이며, 도 5의 (b)는 단면도.
도 6의 (a)는 본 발명의 제조 방법을 설명하기 위한 단면도이며, 도 6의 (b)는 평면도.
도 7의 (a)는 본 발명의 제조 방법을 설명하기 위한 단면도이며, 도 7의 (b)는 평면도.
도 8의 (a)는 본 발명의 제조 방법을 설명하기 위한 단면도이며, 도 8의 (b)는 평면도.
도 9의 (a)는 본 발명의 제조 방법을 설명하기 위한 평면도이며, 도 9의 (b)는 단면도.
도 10의 (a)는 본 발명의 제조 방법을 설명하기 위한 단면도이며, 도 10의(b)는 평면도.
도 11의 (a)는 본 발명의 제조 방법을 설명하기 위한 평면도이고, 도 11의 (b), (c)는 단면도.
도 12의 (a)는 본 발명의 제조 방법을 설명하기 위한 사시도이며, 도 12의 (b)는 사시도.
도 13은 종래예를 설명하기 위한 평면도.
도 14는 종래예를 설명하기 위한 단면도.
도 15는 종래예를 설명하기 위한 평면도.
도 16은 종래예를 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
20: 탑재부
21: 기판
40, 40a - 40e: 반도체 장치
52: 프로브 침
53: 카메라 시야
54: 카메라
본 발명은, 상술된 사정에 감안하여 이루어진 것으로, 복수의 반도체 칩을 탑재한 세라믹이나 유리 에폭시 등을 포함하는 절연 기판을 점착 시트에 접착된 상태에서, 다이싱한 후에 개별 반도체 장치로 분리하지 않고, 인식용 카메라로 하나의 반도체 장치의 기판 전극을 위치 인식하며, 상기 위치 인식한 반도체 장치 및 그 주위에 위치하는 여러개의 반도체 장치를 위치 인식하지 않고 특성(hfe 등급별)의 판정을 행하는 것에 특징을 갖는다.
또한 본 발명에서는, 세라믹이나 유리 에폭시 등을 포함하는 절연 기판을 사용하기 때문에, 종래의 실리콘 기판보다도 신축율이 커져 기판 사이의 간격도 미묘하게 어긋나게 되므로 인식용 카메라의 시야를 마스킹에 의해 반도체 장치 1개분으로 함으로써, 보다 위치 인식의 정밀도를 향상시킨다. 또한, 그 뿐아니라, 위치 인식의 면적을 작게 함으로써 위치 인식 시간의 단축을 달성하는 것에 특징을 갖는다.
또한 본 발명에서는, 반도체 장치의 측정을 행할 때에 사용하는 인식용 카메라와 프로브의 침의 위치를 고정하고, 반도체 장치가 형성된 기판을 이동시킨다.그것으로, 위치 인식의 정밀도를 향상시키고, 작업 스피드도 향상되므로, 매우 용이하게 대량으로 반도체 장치의 특성 측정을 행할 수 있다. 또한, 하나의 반도체 칩의 전극 패드를 인식하고, 목표 위치로부터의 편차량을 화상 처리 장치로부터 수신하여 그 편차분을 포함하여 다음 반도체 칩을 이동시킴으로써 위치의 편차를 항상 수정하면서 위치 인식을 행하는 것에 특징을 갖는다.
<발명의 실시 형태>
이하에 본 발명의 실시 형태를 상세히 설명한다.
본 발명의 제1 공정은, 도 1로부터 도 3에 도시된 바와 같이 복수의 탑재부를 구비한 기판을 준비하는 것이다.
우선 도 1에 도시된 바와 같이, 하나의 반도체 장치에 대응하는 탑재부(20)를 여러개분, 예를 들면 100 갯수분을 10 행 10 열로 종횡으로 배치한 큰 기판(21)을 준비한다. 기판(21)은, 세라믹이나 유리 에폭시 등을 포함하는 절연 기판으로서, 이들이 1매 혹은 수매 중첩되어, 합계의 판 두께가 200∼350㎛로 제조 공정에서의 기계적 강도를 유지할 수 있는 판 두께를 갖고 있다.
기판(21)의 각 탑재부(20)의 표면에는 텅스텐 등의 금속 페이스트의 인쇄와 금의 전해 도금에 의한 도전 패턴이 형성되어 있다. 또한, 기판(21) 이면측에는 외부 접속 전극으로서의 전극 패턴이 형성되어 있다.
도 2의 (a)는 기판(21)의 표면에 형성한 도전 패턴을 나타내는 평면도, 도 2의 (b)는 기판(21)의 단면도이다.
점선으로 된 각 탑재부(20)는, 예를 들면 긴 변×짧은 변이 1.0㎜×0.8㎜의직사각형 형상을 갖고 있으며, 이들은 상호 20∼50㎛의 간격을 사이에 두고 종횡으로 배치되어 있다. 상기 간격은 후속 공정에서의 다이싱 라인(24)이 된다. 도전 패턴은, 각 탑재부(20) 내에서 아일런드부(25)와 리드부(26)를 형성하고, 이들의 패턴은 각 탑재부(20) 내에서 동일 형상이다. 아일런드부(25)는 반도체 칩을 탑재하는 곳이고, 리드부(26)는 반도체 칩의 전극 패드와 와이어 접속하는 곳이다. 아일런드부(25)로부터는 2개의 제1 연결부(27)가 연속한 패턴으로 연장된다. 이들의 선 폭은 아일런드부(25)보다도 좁은 선 폭으로, 예를 들면 0.1㎜의 선 폭으로 연장한다. 제1 연결부(27)는 다이싱 라인(24)을 넘어 이웃한 탑재부(20)의 리드부(26)에 연결한다. 또한, 리드부(26)로부터는 각각 제2 연결부(28)가, 제1 연결부(27)와는 직행하는 방향으로 연장하고, 다이싱 라인(24)을 넘어 이웃한 탑재부(20)의 리드부(24)에 연결한다. 제2 연결부(28)는 또한, 탑재부(20)군의 주위를 둘러싼 공통 연결부(29)에 연결한다. 이와 같이 제1과 제2 연결부(27, 28)가 연장함으로써, 각 탑재부(20)의 아일런드부(25)와 리드부(26)를 전기적으로 공통 접속한다. 이것은 금 등의 전해 도금을 행할 때에, 공통 전극으로 하기 위해서이다.
도 2의 (b)를 참조하여, 절연 기판(21)에는 각 탑재부(20)마다 관통 홀(30)이 설치되어 있다. 관통 홀(30)의 내부는 텅스텐 등의 도전 재료에 의해 매설되어 있다. 그리고, 각 관통 홀(30)에 대응하여, 이면측에 외부 전극(31)을 형성한다.
도 3은, 기판(21)을 이면측으로부터 관측하여 외부 전극(31a∼31d)의 패턴을 나타낸 평면도이다. 이들의 외부 전극(31a, 31b, 31c, 31d)은 탑재부(20)의 끝으로부터 0.05∼0.1㎜ 정도 후퇴되고, 또한 각각이 독립한 패턴으로 형성되어 있다.그럼에도 불구하고, 전기적으로는 각 관통 홀(30)을 통해 공통 연결부(29)에 접속된다. 이에 따라, 도전 패턴을 한쪽 전극으로 하는 전해 도금법으로 모든 도전 패턴 상에 금 도금층을 형성하는 것이 가능해진다. 또한, 다이싱 라인(24)을 횡단하는 것은 선 폭이 좁은 제1과 제2 연결부(27, 28)만으로 할 수 있다.
본 발명의 제2 공정은, 도 4에 도시된 바와 같이 탑재부 각각에 반도체 칩을 고착하고, 와이어 본딩하는 것이다.
금 도금층을 형성한 기판(21)의 각 탑재부(20)마다 반도체 칩(33)을 다이 본드, 와이어 본드한다. 반도체 칩(33)은 아일런드부(25) 표면에 Ag 페이스트 등의 접착제에 의해 고정하고, 반도체 칩(33)의 전극 패드와 리드부(32a, 32b)를 각각 와이어(34)로 접속한다. 반도체 칩(33)으로는, 바이폴라 트랜지스터, 파워 MOSFET 등의 3 단자의 능동 소자를 형성하고 있다. 바이폴라 소자를 탑재한 경우에는 아일런드부(25)에 접속된 외부 전극(31a, 31b)이 콜렉터 단자이고, 리드부(26)에 각각 접속된 외부 전극(31c, 31d)이 베이스 에미터 전극이 된다.
이어서, 본 발명의 제3 공정은, 도 5에 도시된 바와 같이 기판 상을 수지층으로 피복하고, 각 탑재부에 고착한 반도체 칩의 각각을 공통의 수지층으로 피복하는 것이다.
도 5의 (a)에 도시된 바와 같이, 기판(21)의 상측으로 이송한 디스펜서(도시하지 않음)로부터 소정량의 에폭시계 액체 수지를 적하(포팅)하고, 모든 반도체 칩(33)을 공통의 수지층(35)으로 피복한다. 예를 들면 한 장의 기판(21)에 100개의 반도체 칩(33)을 탑재한 경우에는, 100개 모든 반도체 칩(33)을 일괄하여 피복한다. 상기 액체 수지로서 예를 들면 CV576AN(마쓰시타 전공 제조)을 이용하였다. 적하한 액체 수지는 비교적 점성이 높아, 표면 장력을 갖고 있으므로, 그 표면이 만곡한다.
계속해서 도 5의 (b)에 도시된 바와 같이, 적하한 수지층(35)을 100∼200도, 수 시간의 열 처리(경화)로써 경화시킨 후에, 만곡면을 연삭함으로써 수지층(35)의 표면을 평탄면으로 가공한다. 연삭에는 다이싱 장치를 이용하고, 다이싱블레이드(36)에 의해 수지층(35) 표면이 기판(21)으로부터 일정한 높이가 되도록 수지층(35) 표면을 깎는다. 이 공정에서는, 수지층(35)의 막 두께를 0.3∼1.0㎜로 성형한다. 평탄면은, 적어도 가장 외측에 위치하는 반도체 칩(33)을 개별 반도체 장치로 분리했을 때에, 규격화한 패키지 사이즈의 수지 외형을 구성할 수 있도록, 그 단부까지 확장한다. 상기 블레이드에는 여러 판 두께의 것이 준비되어 있으며, 비교적 두꺼운 블레이드를 이용하여, 절삭을 복수회 반복함으로써 전체를 평탄면으로 형성한다.
또한, 적하한 수지층(35)을 경화하기 전에, 수지층(35) 표면에 평탄한 성형 부재를 억압하여 평탄 또는 수평한 면으로 성형하고, 나중에 경화시키는 수법도 생각할 수 있다.
이어서, 본 발명의 제4 공정은, 도 6에 도시된 바와 같이 기판(21)을 수지층(35)을 접촉시켜 점착 시트(50)를 접착하는 것이다.
도 6의 (a)에 도시된 바와 같이, 기판(21)을 반전하고, 수지층(35) 표면에 점착 시트(50)(예를 들면, 상품명 : UV 시트, 린텍 주식회사 제조)를 접착한다.앞 공정에서 수지층(35) 표면을 평탄 또한 기판(21) 표면에 대해 수평한 면으로 가공함에 따라, 수지층(35)측에 접착해도 기판(21)이 기울지 않고, 그 수평 수직의 정밀도를 유지할 수 있다.
도 6의 (b)에 도시된 바와 같이, 스테인레스제의 링형의 금속 프레임(51)에 점착 시트(50)의 주변을 접착하고, 점착 시트(50)의 중앙 부분에는 6개의 기판(21)이 간격을 두고 접착된다.
이어서, 본 발명의 제5 공정은 도 7에 도시된 바와 같이 기판의 이면측으로부터 탑재부마다 기판과 수지층을 다이싱하여, 개개의 반도체 장치로 분리하는 것이다.
도 7의 (a)에 도시된 바와 같이, 탑재부(20)마다 기판 및 수지층(35)을 절단하여 각각의 반도체 장치로 분리한다. 절단에는 다이싱 장치의 다이싱블레이드(36)를 이용하고, 다이싱 라인(24)을 따라 수지층(35)과 기판(21)을 동시에 다이싱함으로써, 탑재부(20)마다 분할한 반도체 장치를 형성한다. 다이싱 공정에서는 상기 다이싱블레이드(36)가 다이싱 시트(50)의 표면에 도달하는 절삭 깊이로 절단한다. 이 때에는, 기판(21)의 이면측으로부터도 관측 가능한 정합 마크(예를 들면, 기판(21)의 주변 부분에 형성한 관통 홀이나, 금 도금층의 일부)를 다이싱 장치측에서 자동 인식하고, 이것을 위치 기준으로서 이용하여 다이싱한다. 또한, 전극 패턴(31a, 31b, 31c, 31d)이나 아일런드부(25)가 다이싱블레이드(36)에 접하지 않은 패턴 설계로 한다. 이것은, 금 도금층의 절단성이 비교적 나쁘기 때문에, 금 도금층의 버어가 생기는 것을 적극적으로 방지하는 것을 목적으로 한 것이다. 따라서, 다이싱블레이드(36)와 금 도금층이 접촉하는 것은 전기적 도통을 목적으로 한 제1과 제2 접속부(27, 28)뿐이다.
도 7의 (b)에 도시된 바와 같이 금속 프레임(51)에 주변을 접착한 점착 시트(50)에 접착된 복수매의 기판(21)은 1매씩 다이싱 라인(24)을 인식하여, 다이싱 장치로 세로 방향의 각 다이싱 라인(24)을 따라 분리되며, 계속해서 금속 프레임(51)을 90도 회전시켜 가로 방향의 각 다이싱 라인(24)을 따라 분리한다. 다이싱에 의해 분리된 각 반도체 장치는 점착제로 점착 시트(50)에 그 상태에서 지시되어 있고, 개별로 따로 분리되지 않는다.
이어서, 본 발명의 제6 공정은 본 발명이 특징으로 하는 공정으로서, 도 8의 (a), (b)에 도시된 바와 같이 점착 시트(50)에 일체로 지지된 다이싱 후의 각 반도체 장치 특성의 측정이 행해진다.
도 8의 (a)에 도시된 바와 같이, 점착 시트(50)에 일체로 지지된 각 반도체 장치의 기판(21)을 이면측에 노출한 외부 전극(31a∼31d)에 프로브의 침(52)을 접촉시켜, 각 반도체 장치의 특성 파라미터 등을 개별로 측정하여 양품과 불량 및 특성별(hfe 등급별) 판정을 행한다. 기판(21)은 세라믹이나 유리 에폭시 등을 포함하는 절연 기판을 이용하므로, 제조 공정에서의 신축에 의한 기판 크기의 변동이나 점착 시트(50)로 지지하기 위한 미소한 위치 편차를 고려하여, 외부 전극(31a∼31d)의 위치 편차를 검출하여 위치 보정을 하면서 프로브의 침(52)을 외부 전극(31a∼31d)에 접촉시켜 측정을 행한다.
도 8의 (b)에 도시된 바와 같이, 금속 프레임(51)에는 복수매의 기판(21)이접착되고, 다이싱 공정 상태에서 개별 반도체 장치를 지지하므로, 반도체 장치의 표리의 판별 및 외부 전극의 에미터, 베이스, 콜렉터 등의 종별이나 방향의 판별도 불필요하게 할 수 있다. 이 측정은 각 기판(21)마다 화살표 방향으로 1 행씩 순차 행해지며, 단부까지 오면 원래대로 돌아가 다음 행으로 이동한다. 금속 프레임(51)은 하나의 반도체 장치의 사이즈만큼 위치 보정을 하면서 행 방향으로 피치 전송을 하고, 단부까지 오면 열 방향으로 이동하여 다시 행 방향으로 피치 전송을 함으로써, 매우 용이하게 대량으로 행할 수 있다.
구체적으로는, 도 9의 (a) 및 (b)에 도시된 바와 같이 인식용 카메라(54)는 반도체 장치(40a)를 카메라 시야(53)의 센터에 취해 위치 인식을 행한다. 이 때, 카메라 시야(53)는 여러개의 반도체 장치(40a) 외에 그 주변의 반도체 장치(40b, 40e) 등도 동시에 취한다. 그러나, 이 인식용 카메라(54)의 렌즈에는 카메라 시야(53)의 센터에 반도체 장치 1개분의 시야가 되도록 마스킹이 실시되고 있다. 그것으로, 카메라 시야(53)는 확실하게 반도체 장치(40a)를 취할 수 있으며, 위치 인식의 정밀도를 보다 향상시킬 수 있다. 특히, 반도체 장치(40)의 크기는 작아 밀집하여 형성되므로, 위치 인식이 조금 어긋나는 것으로, 주위의 반도체 장치와의 동시 측정시에 간섭을 생기게 하므로, 위치 인식의 정밀도는 중요하다.
그리고, 우선 반도체 장치(40c)의 위치 인식이 되어 위치 보정한 후에, 인접하는 반도체 장치(40b, 40c, 40d, 40e)의 전극 패드에 프로브의 침(52)이 접촉되며, 이들 반도체 장치의 특성이 측정된다. 이 때, 주변의 반도체 장치(40b, 40d, 40e)의 위치 인식은 허용 범위 내의 위치 편차에 있다고 간주하여 생략되며, 특성의 측정만 행해지므로 생산성의 향상으로 연결된다.
이어서, 반도체 장치(40b, 40c, 40d, 40e)의 측정 중에 다음 측정을 행하는 반도체 장치(40a)가 위치 인식되어 미소한 위치 편차를 검출한다. 이 위치 편차를 보정하여 다음 반도체 장치(40a)를 포함하는 그 주위에 인접하는 복수의 반도체 장치의 전극 패드에 프로브의 침(52)이 접촉되며, 이들의 반도체 장치의 특성이 측정된다. 이 작업을 1 열 반복한 후, 이번에는 1 열 건너뛰어 다음 열에서 동일한 작업이 행해진다. 이 작업의 반복으로 하나의 기판(21)의 모든 반도체 장치(40)의 특성이 측정된다. 반도체 장치(40)의 측정 결과는 테스터의 메모리에 기억되어 있고, 이 측정 결과는 플로피 디스크에 옮겨져 다음 공정에서의 작업에 이용된다.
이 반도체 장치(40)의 특성을 측정하는 작업으로는, 인식용 카메라(54) 및 프로브의 침(52)의 위치는 고정되어 있다. 그리고, 반도체 장치(40)가 고정되어 있는 금속 프레임(51)이 이동함으로써, 이 작업이 행해진다. 그리고, 위치 인식 작업에 있어서, 하나의 반도체 장치(40)의 전극 패드를 인식하고, 목표 위치로부터의 편차량을 화상 처리 장치로부터 수신하여 그 편차분을 포함하여 다음 반도체 장치(40)를 이동시킨다.
여기서는, 하나의 반도체 장치를 위치 인식하고, 상기 반도체 장치에 인접하는 4개의 반도체 장치의 특성 측정을 행하는 경우에 대해 진술했지만, 특별히 4개여야하는 것은 아니며, 최대 10개의 반도체 장치의 특성 측정을 위치 인식없이 행할 수 있다.
또한, 본 발명의 제7 공정은, 도 9에 도시된 바와 같이 점착 시트(50)에 일체로 지지된 각 반도체 장치를 직접 캐리어 테이프(41)에 수납하는 것이다.
도 10의 (a)에 도시된 바와 같이, 점착 시트(50)에 일체로 지지된 측정 완료한 각 반도체 장치는 측정 데이터를 식별하여 캐리어 테이프(41)의 수납 홀에 흡착 콜릿(53)에 의해 점착 시트로부터 이탈시켜 수납한다.
도 10의 (b)에 도시된 바와 같이, 금속 프레임(51)에는 복수매의 기판(21)이 접착되고, 다이싱 공정 상태에서 개별의 반도체 장치를 지지하고 있으므로, 캐리어 테이프(41)에 수납하기 위해서는 금속 프레임(51)을 필요로 하는 반도체 장치(40)의 부분에만 이동시키면 되며 필요 최저한의 움직임으로 행할 수 있기 때문에, 매우 용이하게 대량으로 행할 수 있다.
도 11의 (a)는 본 공정에서 이용하는 캐리어 테이프의 평면도, 도 11의 (b)는 AA 선 단면도, 도 11의 (c)는 BB 선 단면도를 나타낸다. 테이프 본체(41)는 막 두께가 0.5∼1.0㎜, 폭이 6∼15㎜, 길이가 수십 m나 미치는 띠형상의 부재로서, 소재는 골판지와 같은 종이이다. 테이프 본체(41)에는 일정 간격으로 관통 홀(42)이 형성된다. 또한, 테이프 본체(41)를 일정 간격으로 전송하기 위한 전송 홀(43)이 형성되고 있다. 그 관통 홀(42)과 전송 홀(43)은 금형 등의 펀칭 가공에 의해 형성된다. 테이프 본체(41)의 막 두께와 관통 홀(42)의 치수는 포장해야 할 반도체 장치(40)를 수납할 수 있는 크기로 설계된다.
테이프 본체(41)의 이면측에는, 투명한 필름형의 제1 테이프(44)가 접착되어 관통 홀(42)의 저부를 막고 있다. 테이프 본체(41)의 표면측에는, 마찬가지로 투명한 필름형의 제2 테이프(45)가 접착되어 관통 홀(43)의 상부를 막고 있다. 제2테이프(45)는 측부 근방의 접착부(46)로 테이프 본체(41)와 접착되어 있다. 또한, 제1 테이프(44)도 제2 테이프(45)와 동일한 곳에서 테이프 본체(41)에 접착되어 있다. 이들의 접착은, 필름 상부로부터 접착부(46)에 대응하는 가열부를 갖는 부재로 열압착함으로써 행해지고 있으며, 양자 모두 필름을 잡아뗌으로써 박리 가능한 상태의 접착이다.
마지막으로 도 12는, 상술된 공정에 따라 완성된 각 반도체 장치를 나타내는 사시도이다. 패키지 주위 4 측면은, 수지층(35)과 기판(21)의 절단면으로 형성되며, 패키지의 상면은 평탄화한 수지층(35) 표면으로 형성되고, 패키지의 하면은 절연 기판(21)의 이면측으로 형성된다.
이 반도체 장치는 세로×가로×높이가, 예를 들면 1.0㎜×0.6㎜×0.5㎜ 정도의 크기를 갖고 있다. 기판(21) 위에는 0.5㎜ 정도의 수지층(35)이 피복하여 반도체 칩(33)을 밀봉하고 있다. 반도체 칩(33)은 약 150㎛ 정도의 두께를 갖는다. 아일런드부(25)와 리드부(26)는 패키지의 단부면으로부터 후퇴되고, 제1과 제2 접속부(27, 28)의 절단 부분만이 패키지 측면에 노출한다.
외부 전극(31a∼31d)은 기판(21)의 4 코너에, 0.2×0.3㎜ 정도의 크기로 배치되어 있고, 패키지 외형의 중심선에 대해 좌우(상하) 대칭이 된 패턴으로 배치되어 있다. 이와 같은 대칭 배치에서는 전극의 극성 판별이 곤란해지므로, 수지층(35)의 표면측에 오목부를 형성하던지 인쇄를 하여, 극성을 표시하는 마크를 각인하는 것이 바람직하다.
상술된 제조 방법에 의해 형성된 반도체 장치는, 다수개의 소자를 통합하여수지로 패키징하므로, 개개로 패키징하는 경우에 비해 낭비되는 수지 재료를 적게 할 수 있어, 재료비의 저감으로 연결된다. 또한, 리드 프레임을 이용하지 않으므로, 종래의 트랜스퍼 몰드 수법에 비교하여, 패키지 외형을 대폭 소형화할 수 있다. 또한, 외부 접속용의 단자가 기판(21)의 이면에 형성되고, 패키지의 외형으로부터 돌출하지 않으므로, 장치의 실장 면적을 대폭 소형화할 수 있는 것이다.
또한, 상기된 제조 방법은 기판(21)측이 아니고 수지층(35)측에 점착 시트(50)를 접착하여 다이싱을 행하고 있다. 예를 들면 기판(21)측에 접착한 경우에는, 소자를 박리했을 때에 점착 시트(50)의 점착제가 전극 패턴(31a∼31d) 표면에 부착한다. 이러한 점착제가 남은 상태에서 소자를 자동 실장 장치에 투입하면, 실장 시의 전극 패턴(31a∼31d)의 납땜 성질을 열화시킬 우려가 있다. 또한, 전극 패턴(31a∼31d) 표면에 먼지가 부착함에 따른 폐해도 우려된다. 본 발명에 따르면, 수지층(35)측에 접착함에 따라 이들의 폐해를 해소하고 있다.
또한, 수지층(35)측에 점착 시트(50)를 접착함에 있어서, 수지층(35)의 표면을 수평 또는 평탄면으로 가공함으로써, 기판(21)측에 점착 시트(50)를 접착한 경우와 동일한 수직 수평 정밀도를 유지할 수 있다.
또한, 상기 실시예는 3 단자 소자를 밀봉하여 4개의 외부 전극을 형성한 예로 설명했지만, 예를 들면 2개의 반도체 칩을 밀봉한 경우나, 집적 회로를 밀봉한 경우도 마찬가지로 하여 실시하는 것이 가능하다.
본 발명에 따르면, 첫째 반도체 장치의 특성의 측정 작업에 있어서, 우선 인식용 카메라로 반도체 장치 하나를 인식하고, 상기 반도체 장치에 인접하는 복수의 반도체 장치를 위치 인식하지 않고 반도체 장치의 특성을 측정하는 것에 특징을 갖는다. 그것으로, 반도체 장치의 위치 인식에 있어서의 작업 시간을 단축할 수 있어, 매우 양산성이 풍부한 반도체 장치의 제조 방법을 실현할 수 있다.
둘째, 인식용 카메라는 반도체 장치의 전극 패드로써 위치 인식을 행하지만, 인식용 카메라의 시야는 마스킹에 의해 반도체 장치 1개분으로 좁혀진 상태에서 위치 인식을 행하므로, 반도체 장치의 위치 인식 정밀도를 보다 향상시킨 반도체 장치의 제조 방법을 실현할 수 있다.
셋째, 반도체 장치의 특성을 측정하는 작업으로는, 인식용 카메라 및 프로브 침의 위치는 고정되며, 반도체 장치가 고정되는 금속 프레임이 이동함으로써, 이 작업이 행해진다. 그것으로, 위치 인식 작업에 있어서, 하나의 반도체 장치의 전극 패드를 인식하고, 목표 위치로부터의 편차량을 화상 처리 장치로부터 수신하여 그 편차분을 포함하여 다음 반도체 장치를 이동시키므로, 반도체 장치의 위치 인식 정밀도를 보다 향상시킨 반도체 장치의 제조 방법을 실현할 수 있다.

Claims (4)

  1. 복수의 탑재부를 구비한 기판의 탑재부 각각에 반도체 칩을 고착하고, 상기 각 탑재부에 고착한 상기 반도체 칩 각각을 공통의 수지층으로 피복한 후에, 상기 수지층을 접촉시켜 상기 기판을 점착 시트에 접착하고, 상기 점착 시트에 접착된 상태에서 다이싱 및 측정을 행하는 반도체 장치의 제조 방법에 있어서,
    상기 반도체 칩 중 하나의 상기 기판의 외부 전극을 위치인식하여, 위치인식한 상기 반도체 칩 및 그 주위에 위치하는 복수의 반도체 칩을 위치인식하지 않고서 측정하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 반도체 칩은, 위치인식한 상기 반도체 칩 및 그 주위에 위치하는 4개의 상기 반도체 칩을 위치 인식하지 않고서 측정하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 반도체 칩을 측정할 때, 인식용 카메라 및 프로브 침은 위치를 고정하여, 상기 반도체 칩을 이동하여 측정하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 인식용 카메라는, 상기 반도체 칩의 상기 기판의 전극에서 위치 인식을 행할 때에, 상기 인식용 카메라의 시야는 마스킹에 의해 상기 반도체 칩 1개분으로 좁혀진 상태에서 위치 인식을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020010046794A 2000-08-03 2001-08-02 반도체 장치의 제조 방법 KR100616052B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000236023A JP3738176B2 (ja) 2000-08-03 2000-08-03 半導体装置の製造方法
JPJP-P-2000-00236023 2000-08-03

Publications (2)

Publication Number Publication Date
KR20020011910A true KR20020011910A (ko) 2002-02-09
KR100616052B1 KR100616052B1 (ko) 2006-08-28

Family

ID=18728138

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010046794A KR100616052B1 (ko) 2000-08-03 2001-08-02 반도체 장치의 제조 방법

Country Status (5)

Country Link
US (1) US6495379B2 (ko)
JP (1) JP3738176B2 (ko)
KR (1) KR100616052B1 (ko)
CN (1) CN1184680C (ko)
TW (1) TW493255B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101109894B1 (ko) * 2004-02-25 2012-01-31 닛토덴코 가부시키가이샤 기판 처리 장치의 제진 부재

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3610887B2 (ja) * 2000-07-03 2005-01-19 富士通株式会社 ウエハレベル半導体装置の製造方法及び半導体装置
JP2002026182A (ja) * 2000-07-07 2002-01-25 Sanyo Electric Co Ltd 半導体装置の製造方法
JP3619773B2 (ja) * 2000-12-20 2005-02-16 株式会社ルネサステクノロジ 半導体装置の製造方法
JP3958532B2 (ja) * 2001-04-16 2007-08-15 ローム株式会社 チップ抵抗器の製造方法
US6884663B2 (en) * 2002-01-07 2005-04-26 Delphon Industries, Llc Method for reconstructing an integrated circuit package using lapping
US6905891B2 (en) * 2002-02-28 2005-06-14 Frrescale Semiconductor, Inc. Method for processing multiple semiconductor devices for test
US20030209847A1 (en) * 2002-05-10 2003-11-13 Allison Claudia Leigh Handling device comprising multiple immobilization segments
US20110005667A1 (en) * 2002-05-10 2011-01-13 Delphon Industries LLC Multiple segment vacuum release handling device
US6983872B2 (en) * 2003-06-03 2006-01-10 Asm Assembly Automation Ltd. Substrate alignment method and apparatus
US7507638B2 (en) * 2004-06-30 2009-03-24 Freescale Semiconductor, Inc. Ultra-thin die and method of fabricating same
JP2007096196A (ja) * 2005-09-30 2007-04-12 Renesas Technology Corp 半導体装置の製造方法
CN101101882A (zh) * 2006-07-05 2008-01-09 阎跃军 基板树脂封装方法
CN103000768A (zh) * 2011-09-09 2013-03-27 展晶科技(深圳)有限公司 发光二极管封装结构的制造方法
US8710859B2 (en) * 2011-09-23 2014-04-29 Powertech Technology Inc. Method for testing multi-chip stacked packages
DE102011056706B4 (de) * 2011-12-20 2016-12-15 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung von optoelektronischen Halbleiterbauteilen, Anordnung und optoelektronisches Halbleiterbauteil
US10105927B1 (en) 2013-03-15 2018-10-23 Delphon Industries, Llc Silicone-free thermoplastic elastomer (TPE) materials for use in carrier devices
TW201445644A (zh) * 2013-05-24 2014-12-01 矽品精密工業股份有限公司 半導體封裝件之製法
US10535812B2 (en) * 2017-09-04 2020-01-14 Rohm Co., Ltd. Semiconductor device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5541525A (en) * 1991-06-04 1996-07-30 Micron Technology, Inc. Carrier for testing an unpackaged semiconductor die
JPH05142296A (ja) * 1991-07-01 1993-06-08 Inter Tec:Kk 半導体素子検査方法及び半導体素子検査装置
JPH05129473A (ja) 1991-11-06 1993-05-25 Sony Corp 樹脂封止表面実装型半導体装置
US6048750A (en) * 1997-11-24 2000-04-11 Micron Technology, Inc. Method for aligning and connecting semiconductor components to substrates
JP3819574B2 (ja) * 1997-12-25 2006-09-13 三洋電機株式会社 半導体装置の製造方法
JP2000114204A (ja) * 1998-10-01 2000-04-21 Mitsubishi Electric Corp ウエハシート及びこれを用いた半導体装置の製造方法並びに半導体製造装置
JP3710942B2 (ja) * 1998-10-20 2005-10-26 三洋電機株式会社 半導体装置の製造方法
JP3877454B2 (ja) * 1998-11-27 2007-02-07 三洋電機株式会社 半導体装置の製造方法
JP2000162275A (ja) * 1998-12-01 2000-06-16 Fujitsu Ltd 半導体試験方法及び半導体試験装置
JP4803855B2 (ja) * 1999-02-09 2011-10-26 三洋電機株式会社 半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101109894B1 (ko) * 2004-02-25 2012-01-31 닛토덴코 가부시키가이샤 기판 처리 장치의 제진 부재
US8108960B2 (en) 2004-02-25 2012-02-07 Nitto Denko Corporation Particle removing member of substrate processing equipment
US8230542B2 (en) 2004-02-25 2012-07-31 Nitto Denko Corporation Particle removing member of substrate processing equipment

Also Published As

Publication number Publication date
CN1337739A (zh) 2002-02-27
US20020016013A1 (en) 2002-02-07
JP2002050591A (ja) 2002-02-15
TW493255B (en) 2002-07-01
JP3738176B2 (ja) 2006-01-25
KR100616052B1 (ko) 2006-08-28
CN1184680C (zh) 2005-01-12
US6495379B2 (en) 2002-12-17

Similar Documents

Publication Publication Date Title
KR100616052B1 (ko) 반도체 장치의 제조 방법
KR100662690B1 (ko) 반도체 장치의 제조 방법
US6737285B2 (en) Semiconductor device manufacturing method
KR100715749B1 (ko) 회로 장치의 제조 방법
KR100348955B1 (ko) 반도체 장치의 제조 방법
KR20030004072A (ko) 인식 장치, 본딩 장치 및 회로 장치의 제조 방법
KR20030019082A (ko) 회로 장치의 제조 방법
KR100369203B1 (ko) 반도체 장치의 제조 방법
KR100369205B1 (ko) 반도체 장치의 제조 방법
JP3639509B2 (ja) 半導体装置の製造方法
JP2002050590A (ja) 半導体装置の製造方法
JP5121807B2 (ja) 半導体装置の製造方法
JP2003188333A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120727

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130729

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee