DE102011056706B4 - Verfahren zur Herstellung von optoelektronischen Halbleiterbauteilen, Anordnung und optoelektronisches Halbleiterbauteil - Google Patents

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Abstract

Verfahren zur Herstellung von optoelektronischen Halbleiterbauteilen (1) mit den Schritten: – Bereitstellen eines Leiterrahmenverbunds (2) mit einer Vielzahl von Leiterrahmen (3) für die Halbleiterbauteile (1), wobei die Leiterrahmen (3) je mindestens zwei Leiterrahmenteile (34, 38) umfassen, wobei die Leiterrahmen (3) und mindestens ein Teil der Leiterrahmenteile (34, 38) in dem Leiterrahmenverbund (2) durch Verbindungsstege (6) elektrisch miteinander verbunden sind, – Aufbringen des Leiterrahmenverbunds (2) auf einen Zwischenträger (12), – Entfernen und/oder Unterbrechen mindestens eines Teils der Verbindungsstege (6), – Anbringen von zusätzlichen elektrischen Verbindungsmitteln (4) zwischen benachbarten Leiterrahmen (3) und/oder Leiterrahmenteilen (34, 38), – Erstellen eines Vergusskörpers (50) für Gehäusekörper (5) der einzelnen Halbleiterbauteile (1), wobei der Vergusskörper (50) die Leiterrahmenteile (34, 38) der einzelnen Leiterrahmen (3) mechanisch miteinander verbindet, und – Vereinzeln zu den Halbleiterbauteilen (1).

Description

  • Es wird ein Verfahren zur Herstellung von optoelektronischen Halbleiterbauteilen angegeben. Darüber hinaus wird eine Anordnung mit einem Zwischenträger und mit einem Leiterrahmenverbund zur Herstellung von optoelektronischen Halbleiterbauteilen angegeben. Ferner wird ein mit dem Verfahren hergestelltes optoelektronisches Halbleiterbauteil angegeben.
  • In der Druckschrift US 8 076 181 B1 ist ein Verfahren zur Beschichtung und Vereinzelung von Leiterrahmen für Halbleiterchips angegeben.
  • Die Druckschrift US 2006/0055012 A1 betrifft eine auf einem Leiterrahmen basierende LED-Bauform mit einer Zener-Diode.
  • Ein LED-Bauteil mit einer Leiterplatte und ein Herstellungsverfahren hierfür sind in der Druckschrift US 2002/0016013 A1 beschrieben.
  • Eine zu lösende Aufgabe besteht darin, ein Verfahren zur Herstellung optoelektronischer Halbleiterbauteile anzugeben, wobei mit dem Verfahren eine hohe Ausbeute erzielbar ist.
  • Das Verfahren beinhaltet den Schritt des Bereitstellens eines Leiterrahmenverbunds. Der Leiterrahmenverbund beinhaltet eine Vielzahl von Leiterrahmen. Bevorzugt ist jeder der Leiterrahmen des Leiterrahmenverbunds für eines der herzustellenden Halbleiterbauteile vorgesehen.
  • Es weist jeder der Leiterrahmen mindestens zwei oder genau zwei oder mindestens drei oder genau drei Leiterrahmenteile auf. Über die einzelnen Leiterrahmenteile des Leiterrahmens ist das optoelektronische Halbleiterbauteil, für das der entsprechende Leiterrahmen bestimmt ist, elektrisch kontaktierbar und verschaltbar.
  • Es sind die Leiterrahmen und mindestens ein Teil der Leiterrahmenteile mindestens zum Teil über Verbindungsstege des Leiterrahmenverbunds elektrisch und zumindest zeitweise mechanisch miteinander verbunden. Die Verbindungsstege sind bevorzugt aus dem gleichen Material gebildet wie die Leiterrahmen und die Leiterrahmenteile. Insbesondere sind die Verbindungsstege einstückig mit den Leiterrahmen und Leiterrahmenteilen aus demselben Metallblech gefertigt. Die Verbindungsstege haben in dem fertig hergestellten Halbleiterbauteil bevorzugt keine elektrische und mechanische Funktion mehr.
  • Es umfasst das Verfahren den Schritt des Anbringens des Leiterrahmenverbunds auf einem Zwischenträger. Bei dem Zwischenträger handelt es sich insbesondere um eine Folie, bevorzugt aus Mylar. Der Zwischenträger befindet sich insbesondere nur zeitweise an dem Leiterrahmenverbund. Der Zwischenträger bildet besonders bevorzugt keinen Bestandteil des fertig hergestellten Halbleiterbauteils.
  • Es beinhaltet das Verfahren den Schritt des Entfernens und/oder Unterbrechens mindestens eines Teils der Verbindungsstege. Das Entfernen und/oder Unterbrechen der Verbindungsstege erfolgt bevorzugt durch eine Wegnahme von Material des Leiterrahmenverbunds. Beispielsweise geschieht dies durch Ätzen, Sägen, Schleifen und/oder Materialabtrag durch Strahlung wie Laserablation oder Laserschneiden. Auch kann das Unterbrechen der Verbindungsstege durch ein Stanzen oder ein Biegen und/oder Abreißen, zum Beispiel mittels eines Meißels, erfolgen. Es ist möglich, dass alle Verbindungsstege unterbrochen oder entfernt werden. Bevorzugt wird jedoch lediglich ein Teil der Verbindungsstege unterbrochen oder entfernt.
  • Es weist das Verfahren den Schritt des Anbringens von zusätzlichen elektrischen Verbindungsmitteln zwischen benachbarten Leiterrahmen und/oder zwischen benachbarten Leiterrahmenteilen und/oder zwischen benachbarten Verbindungsstegen auf. Bei den Verbindungsmitteln handelt es sich beispielsweise um elektrisch leitende Bänder, elektrisch leitende Brücken oder, besonders bevorzugt, um Bonddrähte. Die Verbindungsmittel sind von dem Leiterrahmenverbund verschieden und nicht einstückig mit diesem hergestellt. Insbesondere sind die Verbindungsmittel nicht aus demselben Werkstoff geformt wie der Leiterrahmenverbund.
  • Das Verfahren beinhaltet den Schritt des Erstellens eines Vergusskörpers für Gehäusekörper der einzelnen Halbleiterbauteile. Insbesondere wird der Vergusskörper über ein Spritzgießen, ein Spritzpressen, ein Gießen oder ein Pressen hergestellt. Insbesondere wird der Vergusskörper über so genanntes Transfer Molding erzeugt. Auch ist ein Erstellen des Vergusskörpers beispielsweise mittels Injection Molding, Liquid Transfer Molding oder Compression Molding möglich.
  • Es verbindet der Vergusskörper die einzelnen Leiterrahmenteile eines Leiterrahmens mechanisch miteinander. Ist der Leiterrahmenverbund sowie der Vergusskörper sodann zu den einzelnen Halbleiterbauteilen vereinzelt, so sind die Leiterrahmenteile dann mechanisch über den Gehäusekörper, insbesondere ausschließlich über den Gehäusekörper, mechanisch miteinander fest verbunden. Mit anderen Worten kann es sich bei dem Gehäusekörper um die das Halbleiterbauteil mechanisch stützende, tragende und zusammenhaltende Komponente handeln.
  • Es beinhaltet das Verfahren den Schritt des Vereinzelns des Leiterrahmenverbunds und/oder des Vergusskörpers zu den Halbleiterbauteilen. Das Vereinzeln erfolgt bevorzugt durch Sägen. Ebenso kann zum Vereinzeln ein Stanzen, ein Bohren, ein Biegen, ein Abreißen, ein Brechen oder auch Laserstrahlung Anwendung finden.
  • Erfindungsgemäß dient das Verfahren zur Herstellung von optoelektronischen Halbleiterbauteilen und umfasst mindestens die folgenden Schritte:
    • – Bereitstellen eines Leiterrahmenverbunds mit einer Vielzahl von Leiterrahmen für die Halbleiterbauteile, wobei die Leiterrahmen je mindestens zwei Leiterrahmenteile umfassen und die Leiterrahmen und mindestens ein Teil der Leiterrahmenteile in dem Leiterrahmenverbund durch Verbindungsstege elektrisch miteinander verbunden sind,
    • – Anbringen des Leiterrahmenverbunds auf einem Zwischenträger,
    • – Entfernen und/oder Unterbrechen mindestens eines Teils der Verbindungsstege,
    • – Anbringen von zusätzlichen elektrischen Verbindungsmitteln zwischen benachbarten Leiterrahmen und/oder Leiterrahmenteilen,
    • – Erstellen eines Vergusskörpers für Gehäusekörper der einzelnen Halbleiterbauteile, wobei der Vergusskörper die Leiterrahmenteile der einzelnen Leiterrahmen mechanisch miteinander verbindet, und
    • – Vereinzeln zu den Halbleiterbauteilen.
  • Bevorzugt werden die einzelnen Verfahrensschritte in der angegebenen Reihenfolge durchgeführt. Alternativ hierzu ist eine hiervon abweichende Reihenfolge ebenso möglich.
  • Gemäß zumindest einer Ausführungsform handelt es sich bei dem hergestellten optoelektronischen Halbleiterbauteil um ein QFN-Bauteil, wobei QFN für Quad Flat No Leads steht. Solche Bauteile sind oberflächenmontierbar.
  • Gemäß zumindest einer Ausführungsform sind die Leiterrahmen matrixartig oder array-artig in dem Leiterrahmenverbund angeordnet. Ein solches Design des Leiterrahmenverbunds wird auch als MAP-Design bezeichnet.
  • Bei QFN-Halbleiterbauteilen wie QFN-LEDs wird oft ein halb geätzter Leiterrahmen oder Leiterrahmenverbund verwendet. Im Leiterrahmenverbund sind die Leiterrahmen für die Halbleiterbauteile mit ihrem jeweiligen Nachbarn elektrisch leitend über Verbindungsstege verbunden. Nachdem optoelektronische Halbleiterchips wie Leuchtdiodenchips an den einzelnen Leiterrahmen montiert und elektrisch kontaktiert sind, sind diese dann kurzgeschlossen. Ein Funktionstest oder eine Verschaltung der Bauteile vor einem Vereinzeln ist daher nicht möglich.
  • Dadurch, dass benachbarte Leiterrahmen und/oder Leiterrahmenteile durch Verbindungsstege elektrisch miteinander verbunden sind, separate Verbindungsmittel eingesetzt werden und die Verbindungsstege nachfolgend mindestens zum Teil unterbrochen oder entfernt werden, sind benachbarte Leiterrahmen für die einzelnen Halbleiterbauteile elektrisch voneinander isolierbar und somit auch, insbesondere von einer Rückseite her, unabhängig voneinander elektrisch messbar. Insbesondere ist eine Matrixschaltung in Form von einzelnen Zeilen und Spalten erzeugbar. Durch die Verwendung des Zwischenträgers ist auch ein Testen bereits vor dem Erstellen des Vergusskörpers und vor dem Vereinzeln möglich, so dass Fehler wie schlechte elektrische Kontakte oder schadhafte Bauteile noch behoben werden können.
  • Da das Testen und die Charakterisierung im Leiterrahmenverbund erfolgt, ist eine Handhabung der Einzelbauteile nicht nötig. Auch lässt sich eine Helligkeit der einzelnen Halbleiterbauteile und deren Farbort bereits im Leiterrahmenverbund messen. Hierdurch kann ein Farbort der emittierten Strahlung nachträglich noch, im Leiterrahmenverbund oder auch nach dem Vereinzeln, korrigiert und/oder modifiziert werden. Ebenso ist eine Thermografie, insbesondere zur Kontrolle des Schritts eines Anbringens der Leuchtdiodenchips, ohne Nadelkontaktierung jedes einzelnen Leuchtdiodenchips möglich.
  • Gemäß zumindest einer Ausführungsform des Verfahrens erfolgt der Schritt des Anbringens der Verbindungsmittel nach dem Schritt des Entfernens und/oder Unterbrechens von mindestens einem Teil der Verbindungsstege. Insbesondere erfolgt dieser Schritt des Anbringens der Verbindungsmittel, nachdem der Leiterrahmenverbund in einstückigem Zustand auf dem Zwischenträger aufgebracht ist.
  • Gemäß zumindest einer Ausführungsform des Verfahrens erfolgt das Anbringen der Verbindungsmittel vor dem Schritt des Erstellens des Vergusskörpers. Insbesondere werden die Verbindungsmittel in den Vergusskörper eingebettet und/oder von dem Vergusskörper überdeckt.
  • Gemäß zumindest einer Ausführungsform des Verfahrens wird ein Teil der Verbindungsmittel oder werden alle Verbindungsmittel beim Vereinzeln zu den Halbleiterbauteilen jeweils teilweise oder vollständig entfernt. Geschieht das Vereinzeln etwa durch ein Sägen, so wird mindestens ein Teil der Verbindungsmittel durchsägt oder die Verbindungsmittel befinden sich komplett in einer Sägespur und werden vollständig entfernt.
  • Gemäß zumindest einer Ausführungsform des Verfahrens erfolgt das Entfernen des Zwischenträgers nach dem Erstellen des Vergusskörpers, insbesondere unmittelbar nach dem Erstellen des Vergusskörpers. Der Leiterrahmenverbund kann durch den Vergusskörper mechanisch stabilisiert werden, so dass der Zwischenträger nicht mehr zu einem mechanischen Zusammenhalten des Leiterrahmenverbunds für weitere Verfahrensschritte benötigt wird. Ferner bevorzugt erfolgt das Entfernen des Zwischenträgers vor dem Vereinzeln zu den Halbleiterbauteilen. Es ist also möglich, dass der Zwischenträger nicht mit vereinzelt wird und dass der Zwischenträger als Ganzes und zusammenhängend von dem Leiterrahmenverbund und von dem Vergusskörper entfernt wird.
  • Gemäß zumindest einer Ausführungsform des Verfahrens weist dieses den Schritt des Testens der noch nicht vereinzelten Halbleiterbauteile auf. Bei dem Testen wird insbesondere eine Funktionstüchtigkeit von Bauteilen wie Schutzdioden oder Leuchtdiodenchips überprüft. Hierbei sind die Leuchtdiodenchips oder die Schutzdioden bevorzugt zeilenweise und spaltenweise einzeln und unabhängig voneinander bestrombar. Bei dem Testen kann es sich um eine Vierleitermessung handeln, englisch four-terminal sensing. In diesem Fall befindet sich bevorzugt sowohl an einem Anfang und an einem Ende jeder der Spalten und Zeilen ein Testkontakt. Die Halbleiterbauteile können also in dem Leiterrahmenverbund elektrisch, thermisch und/oder optisch getestet werden.
  • Gemäß zumindest einer Ausführungsform des Verfahrens stehen, nach dem Schritt des Entfernens oder Unterbrechens mindestens eines Teils der Verbindungsstege, die Leiterrahmenteile innerhalb eines Leiterrahmens nicht mehr in unmittelbarem elektrischem Kontakt miteinander. Dies kann bedeuten, dass zwischen den einzelnen Leiterrahmenteilen keine einstückige, elektrisch leitende Materialverbindung besteht. Beispielsweise sind die Leiterrahmenteile innerhalb der Leiterrahmen jeweils nur über elektrische Bauteile wie die optoelektronischen Halbleiterchips mittelbar elektrisch miteinander verbunden. Insbesondere ist entlang einer Stromflussrichtung zwischen den Leiterrahmenteilen innerhalb eines Leiterrahmens mindestens ein pn-Übergang angeordnet.
  • Gemäß zumindest einer Ausführungsform des Verfahrens sind erste der Leiterrahmenteile elektrisch zu Spalten und zweite der Leiterrahmenteile elektrisch zu Zeilen verschaltet. Beispielsweise sind die optoelektronischen Halbleiterchips jeweils auf den ersten Leiterrahmenteilen angebracht. Die Schutzdioden können auf den zweiten Leiterrahmenteilen angebracht sein. Bevorzugt ist jeder der Leiterrahmen genau einer der Spalten und genau einer der Zeilen eineindeutig zugeordnet. Benachbarte Zeilen sind bevorzugt voneinander elektrisch isoliert, ebenso wie benachbarte Spalten. Durch Kontaktieren einer der Zeilen und einer der Spalten ist dann ein Halbleiterchip an einem Kreuzungspunkt zwischen dieser Zeile und dieser Spalte elektrisch betreibbar.
  • Gemäß zumindest einer Ausführungsform umfasst das Verfahren den Schritt des Anbringens von optoelektronischen Halbleiterchips wie Leuchtdiodenchips je auf einem der Leiterrahmenteile oder je auf mehreren der Leiterrahmenteile von einem der Leiterrahmen. Beispielsweise werden die Halbleiterchips auf ein erstes der Leiterrahmenteile aufgeklebt oder aufgelötet und dann insbesondere mit Hilfe eines Bonddrahts elektrisch mit einem zweiten der Leiterrahmenteile verbunden. Alternativ hierzu kann es sich bei den Halbleiterchips um so genannte Flip-Chips handeln. Eine elektrische Verbindung zwischen den beiden Leiterrahmenteilen erfolgt dann bevorzugt über den Halbleiterchip selbst.
  • Gemäß zumindest einer Ausführungsform des Verfahrens erfolgt der Schritt des Anbringens der Halbleiterchips nach dem Erstellen des Vergusskörpers und vor dem Vereinzeln zu den Halbleiterbauteilen. Insbesondere werden die Halbleiterchips in bevorzugt kegelstumpfförmige oder pyramidenstumpfförmige Ausnehmungen des Vergusskörpers montiert.
  • Gemäß zumindest einer Ausführungsform erfolgt das Testen vollständig oder mindestens zum Teil bereits vor dem Erstellen des Vergusskörpers. Beispielsweise werden vor dem Testen oder diesem Teil des Testens die Verbindungsmittel und/oder Schutzdioden gegen Schäden vor elektrostatischen Entladungen aufgebracht, die nachfolgend von dem Vergusskörper überdeckt oder in den Vergusskörper eingebettet werden. Durch das Testen vor dem Erstellen des Vergusskörpers können Fehler beim Anbringen insbesondere der Schutzdioden behoben oder defekte Schutzdioden können ersetzt werden oder entsprechende Leiterrahmen werden nachfolgend nicht mit zusätzlichen Komponenten bestückt.
  • Gemäß zumindest einer Ausführungsform des Verfahrens sind die Leiterrahmen und/oder die Leiterrahmenteile mindestens zum Teil jeweils mit den Testkontakten in dem Leiterrahmenverbund durch die Verbindungsstege elektrisch miteinander verbunden. Insbesondere ist jeder der Testkontakte mit genau einem der Leiterrahmenteile oder mit genau einem der Verbindungsstege unmittelbar elektrisch verbunden. Die unmittelbare elektrische Verbindung kann durch ein Material des Leiterrahmenverbunds selbst erfolgen oder auch durch ein elektrisches Verbindungsmittel wie einem Bonddraht.
  • Gemäß zumindest einer Ausführungsform des Verfahrens umfasst jede der Zeilen und jede der Spalten mindestens einen der Testkontakte. Bevorzugt umfasst jede der Zeilen und jede der Spalten genau einen oder genau zwei der Testkontakte, wobei sich die Testkontakte besonders bevorzugt jeweils an einem Ende und an einem Beginn jeder der Zeilen und jeder der Spalten befinden. Die Testkontakte können mit einem ersten und einem letzten der Leiterrahmenteile und/oder der Verbindungsstege der jeweiligen Zeilen und Spalten unmittelbar elektrisch verbunden sein.
  • Gemäß zumindest einer Ausführungsform des Verfahrens beinhaltet dieses den Schritt des Entfernens der Testkontakte nach dem Testen. Insbesondere werden bei dem Vereinzeln zu den Halbleiterbauteilen die Testkontakte von den Halbleiterbauteilen abgetrennt, beispielsweise mittels Sägen.
  • Gemäß zumindest einer Ausführungsform des Verfahrens weist der Leiterrahmenverbund mehrere Testkontakte auf. Die Testkontakte sind an einer Oberseite des Leiterrahmenverbunds frei zugänglich. Die Oberseite liegt hierbei einer Unterseite des Leiterrahmenverbunds gegenüber. Die Unterseite ist insbesondere diejenige Seite des Leiterrahmenverbunds, die bei dem fertig hergestellten Halbleiterbauteil zu einer Oberflächenmontage eingerichtet ist. Es steht die Unterseite bevorzugt zeitweise in direktem Kontakt mit dem Zwischenträger. Die Oberseite gelangt während des Verfahrens bevorzugt nicht in Kontakt mit dem Zwischenträger.
  • Darüber hinaus wird eine Anordnung mit einem Zwischenträger und mit einem Leiterrahmenverbund angegeben. Die Anordnung wird bei der Durchführung eines Verfahrens, wie in Verbindung mit mindestens einer der oben genannten Ausführungsformen beschrieben, eingesetzt. Merkmale für das Verfahren sind daher auch für die Anordnung offenbart und umgekehrt.
  • Erfindungsgemäß umfasst die Anordnung einen Zwischenträger und mindestens einen Leiterrahmenverbund. Der Leiterrahmenverbund ist für optoelektronische Halbleiterbauteile vorgesehen und umfasst eine Vielzahl von einzelnen Leiterrahmen. Der Leiterrahmenverbund ist bevorzugt einstückig ausgebildet. Die einzelnen Leiterrahmen sind in Form einer Matrix angeordnet. Jeder der Leiterrahmen ist für eines der Halbleiterbauteile vorgesehen und umfasst je mindestens ein erstes Leiterrahmenteil und mindestens ein zweites Leiterrahmenteil. Mindestens die ersten Leiterrahmenteile sind dazu vorgesehen, dass darauf ein Leuchtdiodenchip angebracht wird.
  • Die Leiterrahmen sind mindestens zum Teil elektrisch miteinander über Verbindungsstege verbunden, insbesondere sind alle Leiterrahmenteile über die Verbindungsstege miteinander verbunden. Der Leiterrahmenverbund ist mit einer Unterseite auf dem Zwischenträger reversibel angebracht, wobei es sich bei dem Zwischenträger um eine Folie handelt.
  • Darüber hinaus wird ein optoelektronisches Halbleiterbauteil angegeben, das mit einem Verfahren, wie in Verbindung mit mindestens einer der oben genannten Ausführungsformen beschrieben, mit einem Leiterrahmenverbund hergestellt ist. Merkmale des Verfahrens und des Leiterrahmenverbunds sind auch für das Halbleiterbauteil offenbart und umgekehrt.
  • Erfindungsgemäß weist das Halbleiterbauteil einen Leiterrahmen mit mindestens einem ersten und mit mindestens einem zweiten Leiterrahmenteil auf. Ebenso beinhaltet das Halbleiterbauteil einen oder mehrere optoelektronische Halbleiterchips wie Leuchtdiodenchips. Der Halbleiterchip ist wenigstens auf dem ersten Leiterrahmenteil mechanisch befestigt. Ein Gehäusekörper verbindet die Leiterrahmenteile mechanisch miteinander und weist eine Ausnehmung auf, in der der Halbleiterchip angebracht ist. Es umfasst das Halbleiterbauteil ein oder mehrere elektrische Verbindungsmittel in Form von Bonddrähten. Das elektrische Verbindungsmittel steht mit dem Halbleiterchip höchstens in mittelbarem elektrischem Kontakt. Insbesondere stehen der Halbleiterchip und das Verbindungsmittel nicht in einem unmittelbaren Kontakt zueinander und berühren sich nicht.
  • Gemäß zumindest einer Ausführungsform des Halbleiterbauteils weist dieses eine Montageseite auf, die zur Montage des Halbleiterbauteils vorgesehen ist. Die Leiterrahmenteile sind ausschließlich an der Montageseite zur Montage zugänglich. Insbesondere ragen die Halbleiterbauteile nur an der Montageseite aus dem Gehäusekörper heraus oder schließen nur an der Montageseite bündig mit dem Gehäusekörper ab.
  • Gemäß zumindest einer Ausführungsform des Halbleiterbauteils ist das Verbindungsmittel an einer oder an mehreren, insbesondere gegenüberliegenden Seitenflächen des Gehäusekörpers frei zugänglich. Bevorzugt liegt an mindestens einer Seitenfläche ein Material des Verbindungsmittels frei und ist nicht von einem Material des Gehäusekörpers bedeckt.
  • Gemäß zumindest einer Ausführungsform ist, in Draufsicht auf die Seitenfläche gesehen, das freiliegende Verbindungsmittel ringsum von einem Material des Gehäusekörpers umgeben. Mit anderen Worten befindet sich das Verbindungsmittel nicht an einem Rand sondern innerhalb der Seitenfläche.
  • Nachfolgend wird ein hier beschriebenes Verfahren sowie ein hier beschriebener Leiterrahmenverbund und ein hier beschriebenes Halbleiterbauteil unter Bezugnahme auf die Zeichnung anhand von Ausführungsbeispielen näher erläutert. Gleiche Bezugszeichen geben dabei gleiche Elemente in den einzelnen Figuren an. Es sind dabei keine maßstäblichen Bezüge dargestellt, vielmehr können einzelne Elemente zum besseren Verständnis übertrieben groß dargestellt sein.
  • Es zeigen:
  • 1 eine schematische Darstellung eines Ausführungsbeispiels eines hier beschriebenen Verfahrens zur Herstellung eines hier beschriebenen optoelektronischen Halbleiterbauteils,
  • 2 bis 4 schematische Darstellungen von Ausführungsbeispielen von Leiterrahmen für hier beschriebene Verfahren und Halbleiterbauteile, und
  • 5 und 6 schematische Darstellungen von Ausführungsbeispielen von hier beschriebenen optoelektronischen Halbleiterbauteilen.
  • In 1A ist in einer Draufsicht ein Leiterrahmenverbund 2 schematisch dargestellt. Der Leiterrahmenverbund 2 umfasst eine Vielzahl einzelner Leiterrahmen 3, die matrixartig angeordnet sind. Jeder der Leiterrahmen 3 umfasst zwei Leiterrahmenteile 34, 38. Benachbarte Leiterrahmen 3 sind über Verbindungsstege 6b entlang von Spalten C und über Verbindungsstege 6c entlang von Zeilen R einstückig miteinander verbunden. Zwischen den Leiterrahmenteilen 34, 38 innerhalb eines Leiterrahmens 3 liegen keine Verbindungsstege vor. Optional sind zu einer besseren mechanischen Stabilisierung entlang der Spalten C zusätzliche Verbindungsstege 6a angebracht.
  • Der Leiterrahmenverbund 2 ist beispielsweise aus einem Kupferblech oder einem Blech aus einer Kupferlegierung geformt. Zum Beispiel weist der Leiterrahmenverbund 2 laterale Abmessungen von ungefähr 70 mm × 250 mm auf. Der Leiterrahmenverbund 2 kann an der Oberseite 25 und/oder an der Unterseite 20 teilweise oder ganzflächig mit Nickel, Palladium, Gold und/oder Silber, auch mehrlagig, beschichtet sein. Eine Dicke des Leiterrahmenverbunds 2, senkrecht zu der Oberseite 25, liegt bevorzugt zwischen einschließlich 150 μm und 400 μm, insbesondere bei ungefähr 200 μm.
  • In 1B sind weitere Verfahrensschritte zur Herstellung von optoelektronischen Halbleiterbauteilen 1 aus dem Leiterrahmenverbund 2 heraus dargestellt. Zuerst wird der einstückige Leiterrahmenverbund 2 auf einem Zwischenträger 12, insbesondere einer Mylar-Folie, reversibel angebracht, beispielsweise über eine Klebeverbindung.
  • Nachfolgend werden die Verbindungsstege 6b, 6c entlang von Vereinzelungsbereichen 10 unterbrochen. Das Unterbrechen der Verbindungsstege geschieht beispielsweise über ein Sägen, ein Biegen, ein Brechen, ein Reißen, ein Ritzen und/oder ein Ätzen. Es ist möglich, dass insbesondere bei einem Sägen der Zwischenträger 12 angeritzt wird. Jedoch wird eine mechanische Integrität des Zwischenträgers 12 durch ein solches Anritzen nicht oder nicht wesentlich beeinträchtigt. Mit anderen Worten wird bei dem Unterbrechen der Verbindungsstege der Zwischenträger 12 nicht zerteilt. Die optionalen Verbindungsstege 6a werden bei der Ausführungsform gemäß 1B vollständig entfernt.
  • In einem nachfolgenden Verfahrensschritt, siehe 1C, werden auf die kleineren, zweiten Leiterrahmenteile 34 jeweils Schutzdioden 7 zum Schutz vor Schäden durch elektrostatische Entladungen aufgebracht. Nachfolgend werden entlang der Spalten C die Verbindungsmittel 4b, die durch Bonddrähte gebildet sind, aufgebracht. Die Verbindungsmittel 4b sind jeweils mit einem Ende an dem größeren, ersten Leiterrahmenteil 38 angebracht und jeweils mit einem zweiten Ende an einer dem Leiterrahmenteil 34 abgewandten Oberseite der Schutzdioden 7. Ein elektrischer Kontakt zwischen dem Leiterrahmenteil 34 und den Verbindungsmitteln 4b ist also nur mittelbar über die Schutzdioden 7 hergestellt.
  • Entlang der Zeilen R werden die kleineren Leiterrahmenteile 34 unmittelbar elektrisch über die Verbindungsmittel 4a miteinander verbunden. Es ist möglich, dass die Verbindungsmittel 4a auf verbleibenden Teilen der Verbindungsstege 6c angebracht sind.
  • Optional befinden sich am Rand der matrixartig angeordneten Leiterrahmen 3 Testkontakte 29. Die Testkontakte 29 sind zur Vereinfachung der Darstellung nur in 1C gezeigt. Über die Testkontakte 29 ist, insbesondere von einer Oberseite 25 her, der Leiterrahmenverbund nach dem Anbringen der Schutzdioden 7 und nach dem Anbringen der Verbindungsmittel 4a, 4b elektrisch und thermisch testbar. Anders als gezeichnet können sich solche Testkontakte 29 an einem Anfang und an einem Ende der Zeilen R und der Spalten C befinden.
  • In einem darauffolgenden Verfahrensschritt, siehe 1D, wird ein Vergusskörper 50 erstellt, beispielsweise über ein Spritzgießen oder ein Spritzpressen, insbesondere ein so genanntes Transfer molding. Durch den Vergusskörper 50 sind benachbarte Leiterrahmen 3 und die Leiterrahmenteile 34, 38 innerhalb der jeweiligen Leiterrahmen 3 mechanisch miteinander verbunden. In den Vergusskörper 50 sind optional die Schutzdioden 7 sowie alle oder ein Teil der Verbindungsmittel 4a, 4b eingebettet.
  • Zur Vereinfachung der Darstellung ist der Vergusskörper 50 in 1D optisch transparent dargestellt. Bevorzugt ist der Vergusskörper 50 jedoch aus einem opaken, für sichtbares Licht undurchlässigen und/oder für sichtbares Licht reflektierenden Material gefertigt.
  • In einem weiteren Verfahrensschritt werden auf den Leiterrahmenteilen 38 optoelektronische Halbleiterbauteile 8 wie Leuchtdiodenchips angebracht, beispielsweise angeklebt oder angelötet, siehe ebenfalls 1D. Über Bonddrähte 9 werden die Leuchtdiodenchips 8 dann mit den Leiterrahmenteilen 34 elektrisch verbunden. Anders als dargestellt kann es sich bei den Leuchtdiodenchips 8 auch um so genannte Flip-Chips handeln. Dann werden die Leuchtdiodenchips 8 bevorzugt unmittelbar sowohl auf dem Leiterrahmenteil 38 als auch auf dem Leiterrahmenteil 34 aufgebracht.
  • Im Verfahrensschritt gemäß 1E werden der Leiterrahmenverbund 2 sowie der Vergusskörper 50 entlang der Vereinzelungsbereiche 10 zu den einzelnen Halbleiterbauteilen 1 vereinzelt. Bei dem Vereinzeln werden die Verbindungsmittel 4a, 4b durchtrennt und teilweise entfernt.
  • In 2 ist in schematischen Draufsichten ein weiterer Leiterrahmenverbund 2 für ein Ausführungsbeispiel eines Herstellungsverfahrens angegeben. Der Leiterrahmenverbund 2 umfasst Verbindungsstege 6d, die entlang der Zeilen R die größeren Leiterrahmenteile 38 miteinander verbinden. Die Verbindungsstege 6d laufen bevorzugt U-förmig oder V-förmig, siehe 2A. Optional können auch längs der Spalten C zusätzliche Verbindungsstege vorhanden sein, vergleiche 1A.
  • Gemäß 2B wird der Leiterrahmenverbund 2 auf dem Zwischenträger 12 angebracht und entlang der Zeilen R werden die Verbindungsstege 6b, 6d teilweise entfernt und somit auch unterbrochen. Die Verbindungsstege 6e verbleiben und bilden eine einstückige, durchgehende elektrische Verbindung entlang der jeweiligen Zeilen R mit den Leiterrahmenteilen 34.
  • In 2C ist gezeigt, dass die Schutzdioden 7 und die Verbindungsmittel 4 entlang der Spalten C angebracht werden. Die weiteren Verfahrensschritte können analog zu 1D und 1E erfolgen.
  • Ein weiterer Leiterrahmenverbund 2 für ein hier beschriebenes Verfahren sind in den 3A und 3B in perspektivischen Draufsichten gezeigt. Der Leiterrahmenverbund 2 weist zwischen benachbarten Leiterrahmen 3 entlang der Spalten C die Verbindungsstege 6a auf, die über die Verbindungsmittel 4 elektrisch in Serie geschaltet werden. Der Leiterrahmenverbund 2 wird dann auf den nicht gezeichneten Zwischenträger 12 aufgebracht. Nachfolgend werden die Verbindungsstege 6b, 6d, 6c mindestens teilweise entfernt, siehe 3A. Eine elektrische Verbindung entlang der Spalten C ist somit über die Verbindungsstege 6a und die Verbindungsmittel 4 realisiert.
  • In 4 ist eine Schnittdarstellung entlang einer der Zeilen R illustriert. Die Vereinzelungsbereiche 10 sind durch Strich-Linien angedeutet. Wie auch in allen anderen Ausführungsbeispielen kann der Leiterrahmenverbund 2 die Testkontakte 29 aufweisen, über der die elektrisch unabhängig voneinander bestrombaren Zeilen und Spalten elektrisch kontaktierbar sind, insbesondere von der Oberseite 25 her. Die Testkontakte 29 können bei dem Vereinzeln zu den Halbleiterbauteilen 1 entfernt werden, so dass die Testkontakte 29 kein Bestandteil der fertig hergestellten Halbleiterbauteile 1 sind.
  • Ausführungsbeispiele der fertig hergestellten Halbleiterbauteile 1 sind in einer perspektivischen Draufsicht in 5A und in einer perspektivischen Unteransicht in 5B gezeigt. Die Leiterrahmenteile 34, 38 sind an der Unterseite 20, die eine Montageseite des Halbeiterbauteils ist, jeweils ringsum von einem Material des Gehäusekörpers 5 umgeben. Mit der Unterseite 20 ist das Halbleiterbauteil 1 oberflächenmontierbar. Der Leuchtdiodenchip 8 befindet sich bevorzugt mittig in der Ausnehmung 58. Anders als dargestellt können Seitenwände der Ausnehmung 58 mit einem reflektierenden Material und/oder mit einem Material der Leiterrahmenteile 34, 38 bedeckt sein.
  • An einer Seitenfläche 54 des Gehäusekörpers 5 liegt das Verbindungsmittel 4 frei und ist ringsum von einem Material des Gehäusekörpers 5 umgeben, in Draufsicht auf die Seitenfläche 54 gesehen. Das Verbindungsmittel 4 ist bevorzugt ein Relikt der Verschaltung zu den Spalten C und zu den Zeilen R während des Testens. In den fertigen Halbleiterbauteilen 1 üben die Verbindungsmittel 4 keine elektrische oder mechanische Funktion mehr aus. An der Unterseite 20 des Halbleiterbauteils 1 sind mehrere Auskerbungen erkennbar, die an die Seitenfläche 54 reichen. Diese Auskerbungen sind Hohlräume, die vor dem Entfernen von den Verbindungsstegen 6b, 6c, 6d ausgefüllt waren.
  • In 6 sind weitere Ausführungsbeispiele der optoelektronischen Halbleiterbauteile 1 in Schnittdarstellungen gezeigt. Die Leiterrahmen sind von der Unterseite 20 und von der Oberseite 25 her bearbeitet, zum Beispiel geätzt oder gestanzt. Gemäß 6A ist der Gehäusekörper 5 an der Unterseite 20 von den Leiterrahmenteile 34, 38 überragt. Gemäß 6B schließen die Leiterrahmenteile 34, 38 an der Unterseite 20 mit dem Gehäusekörper 5 bündig ab. Die Leiterrahmenteile 34, 38 sind über den Bonddraht 9 und nicht über Verbindungsstege elektrisch miteinander verbunden, siehe auch die 1A bis 1C.
  • Gemäß der 5 und 6 weisen die Leiterrahmenteile 34, 38 und der Gehäusekörper 5 an der Unterseite 20 teilweise schräge Seitenflächen und/oder Einkerbungen auf. Anders als gezeichnet, können die Seitenflächen der Leiterrahmenteile 34, 38 und des Gehäusekörpers 5 auch glatt und senkrecht zu der Unterseite 20 orientiert sein.
  • Optional ist auf dem Leuchtdiodenchips 8 ein Wellenlängenkonversionselement 82 angebracht. Über das Wellenlängenkonversionselement 82 ist eine von den Leuchtdiodenchips 8 erzeugte Strahlung teilweise oder vollständig in eine Strahlung einer anderen Wellenlänge umwandelbar. Die Ausnehmung 58 ist optional mit einer Füllung 85 teilweise oder vollständig ausgefüllt. Über die Füllung 85 können optische Eigenschaften des Halbleiterbauteils 1 einstellbar sein. Beispielsweise umfasst die Füllung 85 Streupartikel. Anders als dargestellt kann die Füllung 85 auch linsenförmig geformt sein. Derartige Konversionselemente 82 und/oder Füllungen 85 können auch in allen anderen Ausführungsbeispielen vorhanden sein.
  • Die hier beschriebene Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele beschränkt.

Claims (14)

  1. Verfahren zur Herstellung von optoelektronischen Halbleiterbauteilen (1) mit den Schritten: – Bereitstellen eines Leiterrahmenverbunds (2) mit einer Vielzahl von Leiterrahmen (3) für die Halbleiterbauteile (1), wobei die Leiterrahmen (3) je mindestens zwei Leiterrahmenteile (34, 38) umfassen, wobei die Leiterrahmen (3) und mindestens ein Teil der Leiterrahmenteile (34, 38) in dem Leiterrahmenverbund (2) durch Verbindungsstege (6) elektrisch miteinander verbunden sind, – Aufbringen des Leiterrahmenverbunds (2) auf einen Zwischenträger (12), – Entfernen und/oder Unterbrechen mindestens eines Teils der Verbindungsstege (6), – Anbringen von zusätzlichen elektrischen Verbindungsmitteln (4) zwischen benachbarten Leiterrahmen (3) und/oder Leiterrahmenteilen (34, 38), – Erstellen eines Vergusskörpers (50) für Gehäusekörper (5) der einzelnen Halbleiterbauteile (1), wobei der Vergusskörper (50) die Leiterrahmenteile (34, 38) der einzelnen Leiterrahmen (3) mechanisch miteinander verbindet, und – Vereinzeln zu den Halbleiterbauteilen (1).
  2. Verfahren nach dem vorhergehenden Anspruch, bei dem der Schritt des Anbringens der Verbindungsmittel (4) nach dem Schritt des Entfernens und/oder Unterbrechens mindestens eines Teils der Verbindungsstege (6) und vor dem Schritt des Erstellens des Vergusskörpers (50) erfolgt.
  3. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Verbindungsmittel (4) Bonddrähte sind, wobei mindestens ein Teil der Verbindungsmittel (4) beim Vereinzeln teilweise oder vollständig entfernt wird.
  4. Verfahren nach einem der vorhergehenden Ansprüche, das zusätzlich die folgenden Schritte umfasst: – Entfernen des Zwischenträgers (12) nach dem Erstellen des Vergusskörpers (50) und vor dem Vereinzeln.
  5. Verfahren nach einem der vorhergehenden Ansprüche, das zusätzlich die folgenden Schritte umfasst: – elektrisches Testen der Halbleiterbauteile (1), wobei das Testen vor dem Vereinzeln und mindestens zum Teil vor dem Erstellen des Vergusskörpers (50) erfolgt.
  6. Verfahren nach einem der vorhergehenden Ansprüche, bei dem, nach dem teilweisen Entfernen und/oder Unterbrechen der Verbindungsstege (4), die Leiterrahmenteile (34, 38) innerhalb der jeweiligen Leiterrahmen (3) nicht in unmittelbarem elektrischem Kontakt zueinander stehen, wobei erste der Leiterrahmenteile (38) elektrisch zu Spalten (C) und zweite der Leiterrahmenteile (34) elektrisch zu Zeilen (R) verschaltet werden, und wobei benachbarte Zeilen (R) und benachbarte Spalten (C) jeweils elektrisch voneinander isoliert sind.
  7. Verfahren nach einem der vorhergehenden Ansprüche, das zusätzlich den folgenden Schritt umfasst: – Anbringen von Leuchtdiodenchips (8) je auf einem der Leiterrahmenteile (38) oder je auf zwei der Leiterrahmenteile (34, 38) von einem der Leiterrahmen (3), wobei dieser Schritt nach dem Erstellen des Vergusskörpers (50) durchgeführt wird.
  8. Verfahren nach einem der vorhergehenden Ansprüche, das zusätzlich den folgenden Schritt umfasst: – Anbringen von Schutzdioden (7) gegen Schäden durch elektrostatische Entladungen, wobei dieser Schritt vor dem Erstellen des Vergusskörpers (50) erfolgt und die Schutzdioden (7) nachfolgend von dem Vergusskörper (50) überdeckt werden.
  9. Verfahren nach dem vorhergehenden Anspruch, wobei die Schutzdioden (7) entlang der Spalten (C) auf jedem zweiten der Leiterrahmenteile (34) angebracht werden und die Verbindungsmittel (4), die entlang dieser Spalten (C) verlaufen, nicht in unmittelbarem elektrischem Kontakt mit diesen Leiterrahmenteilen (34) gebracht werden.
  10. Verfahren nach den Ansprüchen 7 bis 9, bei dem beim Testen die Leuchtdiodenchips (8) und/oder die Schutzdioden (7) zeilenweise und spaltenweise unabhängig voneinander bestromt werden, wobei das Testen eine Vierleitermessung umfasst oder ist.
  11. Verfahren nach dem Anspruch 6 oder 10, wobei – jede der Zeilen (R) und jede der Spalten (C) mindestens einen elektrischen Testkontakt (29) umfasst, – jeweils eines der Leiterrahmenteile (34, 38) an einer jeder der Zeilen (R) und einer jeder der Spalten (C) mit einem der Testkontakte (29) unmittelbar elektrisch verbunden ist, – die Testkontakte (29) an einer Oberseite (25) des Leiterrahmenverbunds (2) frei zugänglich sind und die Oberseite (25) einer zu einer Oberflächenmontage der Halbleiterbauteile (1) eingerichteten Unterseite (20) gegenüber liegt, und – die Testkontakte (29) vor oder mit dem Schritt des Vereinzelns entfernt werden.
  12. Verfahren nach dem vorhergehenden Anspruch, wobei die Leiterrahmenteile (34, 38), in Draufsicht auf die Unterseite (20) gesehen, nach dem Vereinzeln jeweils ringsum von einem Material des Vergusskörpers (50) umgeben sind.
  13. Anordnung mit einem Zwischenträger (12) und mit einem Leiterrahmenverbund (2), wobei – der Leiterrahmenverbund (2) für optoelektronische Halbleiterbauteile (1) vorgesehen ist und eine Vielzahl von Leiterrahmen (3) umfasst, – der Leiterrahmenverbund (2) einstückig ist, – die Leiterrahmen (3) in dem Leiterrahmenverbund (2) in Form einer Matrix angeordnet sind, – jeder der Leiterrahmen (3) für eines der Halbleiterbauteile (1) vorgesehen ist, – die Leiterrahmen (3) je mindestens ein erstes Leiterrahmenteil (38) und mindestens ein zweites Leiterrahmenteil (34) umfassen, – mindestens die ersten Leiterrahmenteile (38) dazu vorgesehen sind, dass darauf ein Leuchtdiodenchip (8) angebracht wird, – die Leiterrahmen (3) mindestens zum Teil elektrisch miteinander über Verbindungsstege (6) verbunden sind, – der Leiterrahmenverbund (2) auf dem Zwischenträger (12) reversibel angebracht ist, und – der Zwischenträger (12) eine Folie ist.
  14. Optoelektronisches Halbleiterbauteil (1) mit – einem Leitrahmen (3) mit mindestens einem ersten (38) und mindestens einem zweiten Leiterrahmenteil (32), – mindestens einem Leuchtdiodenchip (8), der wenigstens auf dem ersten Leiterrahmenteil (38) befestigt ist, – einem Gehäusekörper (5), der die Leiterrahmenteile (32, 38) mechanisch miteinander verbindet und der eine Ausnehmung (58) aufweist, in der sich der Leuchtdiodenchip (8) befindet, und – mindestens einem elektrischen Verbindungsmittel (4), das ein Bonddraht ist, wobei die Leiterrahmenteile (32, 38) ausschließlich an einer Montageseite (20), die zur Montage des Halbleiterbauteils (1) vorgesehen ist, aus dem Gehäusekörper (5) herausragen oder bündig mit dem Gehäusekörper (5) abschließen, und das Verbindungsmittel (4) an mindestens einer Seitenfläche (54) des Gehäusekörpers (5) frei zugänglich ist und, in Draufsicht auf diese Seitenfläche (54) gesehen, ringsum von einem Material der Gehäusekörpers (5) umgeben ist.
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US14/346,673 US9780271B2 (en) 2011-12-20 2012-12-11 Method for producing optoelectronic semiconductor components, arrangement and optoelectronic semiconductor component
PCT/EP2012/075100 WO2013092308A1 (de) 2011-12-20 2012-12-11 Verfahren zur herstellung von optoelektronischen halbleiterbauteilen, anordnung und optoelektronisches halbleiterbauteil

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102244163B1 (ko) 2015-11-30 2021-04-23 콘티넨탈 테베스 아게 운트 코. 오하게 연결 구성요소의 생산 방법, 연결 구성요소, 및 센서 장치

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102012104882B4 (de) 2012-06-05 2017-06-08 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung von optoelektronischen Halbleiterbauteilen und damit hergestelltes optoelektronisches Halbleiterbauteil
DE102012109159A1 (de) * 2012-09-27 2014-03-27 Osram Opto Semiconductors Gmbh Leiterrahmenverbund, Gehäuseverbund, Baugruppenverbund und Verfahren zum Ermitteln mindestens eines Messwerts einer Messgröße einer elektronischen Baugruppe
JP6603982B2 (ja) * 2013-07-31 2019-11-13 日亜化学工業株式会社 リードフレーム、樹脂付きリードフレーム、樹脂パッケージ、発光装置及び樹脂パッケージの製造方法
JP6548066B2 (ja) * 2013-12-26 2019-07-24 大日本印刷株式会社 Ｌｅｄ素子搭載用リードフレーム、ｌｅｄ素子搭載用樹脂付きリードフレーム及び半導体装置
JP6314493B2 (ja) * 2014-01-20 2018-04-25 株式会社カネカ 発光素子実装用リードフレーム、発光素子実装用樹脂成型体、表面実装型発光装置、及び表面実装型発光装置の製造方法
JP6318644B2 (ja) * 2014-01-24 2018-05-09 株式会社カネカ 光半導体用リードフレーム、光半導体用樹脂成形体及びその製造方法、並びに光半導体パッケージ
DE102015100262A1 (de) 2015-01-09 2016-07-14 Osram Opto Semiconductors Gmbh Leiterrahmen und Verfahren zum Herstellen eines Chipgehäuses sowie Verfahren zum Herstellen eines optoelektronischen Bauelements
US10763417B2 (en) 2016-05-02 2020-09-01 Lumileds Llc Thermal block assembly, LED arrangement with the same, and method of manufacturing said thermal assembly
US10892211B2 (en) * 2017-08-09 2021-01-12 Semtech Corporation Side-solderable leadless package
DE102018101813A1 (de) * 2018-01-26 2019-08-01 Osram Opto Semiconductors Gmbh Optoelektronisches halbleiterbauteil und verfahren zur herstellung von optoelektronischen halbleiterbauteilen
KR102479762B1 (ko) * 2018-03-06 2022-12-21 삼성전자주식회사 전기 소자용 기판 및 그 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020016013A1 (en) * 2000-08-03 2002-02-07 Koji Iketani Semiconductor device manufacturing method
US20060055012A1 (en) * 2004-09-16 2006-03-16 Chen-Lun Hsin Chen LED package with zener diode protection circuit
US8076181B1 (en) * 2010-10-22 2011-12-13 Linear Technology Corporation Lead plating technique for singulated IC packages

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4755474A (en) * 1986-12-22 1988-07-05 Motorola Inc. Method of assembling an optocoupler
JP2002314143A (ja) * 2001-04-09 2002-10-25 Toshiba Corp 発光装置
JP2003086750A (ja) * 2001-09-11 2003-03-20 Rohm Co Ltd 電子部品の製造方法
US6905891B2 (en) * 2002-02-28 2005-06-14 Frrescale Semiconductor, Inc. Method for processing multiple semiconductor devices for test
JP4773048B2 (ja) * 2003-09-30 2011-09-14 シチズン電子株式会社 発光ダイオード
GB2413698B (en) 2004-04-27 2006-04-05 Lingsen Precision Ind Ltd Led package and the process making the same
US7064353B2 (en) * 2004-05-26 2006-06-20 Philips Lumileds Lighting Company, Llc LED chip with integrated fast switching diode for ESD protection
JP4966199B2 (ja) 2005-09-20 2012-07-04 ルネサスエレクトロニクス株式会社 Ｌｅｄ光源
TWI471995B (zh) * 2008-11-07 2015-02-01 Toppan Printing Co Ltd 導線架及其製造方法、以及使用該導線架之半導體發光裝置
US8071427B2 (en) * 2009-01-29 2011-12-06 Semiconductor Components Industries, Llc Method for manufacturing a semiconductor component and structure therefor
DE102009032253B4 (de) 2009-07-08 2022-11-17 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Elektronisches Bauteil
TW201128812A (en) 2009-12-01 2011-08-16 Lg Innotek Co Ltd Light emitting device
KR101182584B1 (ko) * 2010-11-16 2012-09-18 삼성전자주식회사 Ｌｅｄ 패키지의 제조 장치 및 제조 방법
DE102011056700A1 (de) * 2011-12-20 2013-06-20 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung von optoelektronischen Halbleiterbauteilen, Leiterrahmenverbund und optoelektronisches Halbleiterbauteil

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020016013A1 (en) * 2000-08-03 2002-02-07 Koji Iketani Semiconductor device manufacturing method
US20060055012A1 (en) * 2004-09-16 2006-03-16 Chen-Lun Hsin Chen LED package with zener diode protection circuit
US8076181B1 (en) * 2010-10-22 2011-12-13 Linear Technology Corporation Lead plating technique for singulated IC packages

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102244163B1 (ko) 2015-11-30 2021-04-23 콘티넨탈 테베스 아게 운트 코. 오하게 연결 구성요소의 생산 방법, 연결 구성요소, 및 센서 장치

Also Published As

Publication number Publication date
US9780271B2 (en) 2017-10-03
DE102011056706A1 (de) 2013-06-20
US20150076549A1 (en) 2015-03-19
WO2013092308A1 (de) 2013-06-27

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