DE10306557A1 - Verfahren zum Herstellen eines elektrischen Leiterrahmens, Verfahren zum Herstellen eines oberflächenmontierbaren Halbleiterbauelements und Leiterrahmenstreifen - Google Patents
Verfahren zum Herstellen eines elektrischen Leiterrahmens, Verfahren zum Herstellen eines oberflächenmontierbaren Halbleiterbauelements und Leiterrahmenstreifen Download PDFInfo
- Publication number
- DE10306557A1 DE10306557A1 DE10306557A DE10306557A DE10306557A1 DE 10306557 A1 DE10306557 A1 DE 10306557A1 DE 10306557 A DE10306557 A DE 10306557A DE 10306557 A DE10306557 A DE 10306557A DE 10306557 A1 DE10306557 A1 DE 10306557A1
- Authority
- DE
- Germany
- Prior art keywords
- layer
- areas
- window
- chip
- conductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/565—Moulds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68377—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support with parts of the auxiliary support remaining in the finished device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
- H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
- H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/85399—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
- H01L23/49586—Insulating layers on lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01074—Tungsten [W]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12041—LED
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12042—LASER
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12043—Photo diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49169—Assembling electrical component directly to terminal or elongated conductor
- Y10T29/49171—Assembling electrical component directly to terminal or elongated conductor with encapsulating
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T436/00—Chemistry: analytical and immunological testing
- Y10T436/17—Nitrogen containing
- Y10T436/173076—Nitrite or nitrate
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T436/00—Chemistry: analytical and immunological testing
- Y10T436/18—Sulfur containing
- Y10T436/188—Total or elemental sulfur
Abstract
Die Erfindung betrifft ein Verfahren zum Herstellen eines elektrischen Leiterrahmens (10), insbesondere für ein Leuchtdiodenbauelement, mit mindestens einem ersten (2) und einem zweiten elektrischen Anschlussleiter (3). Das Verfahren weist folgende Verfahrensschritte auf: DOLLAR A a) Herstellen eines Schichtverbundes aus einer elektrisch isolierenden Trägerschicht (101) und einer elektrisch leitenden Anschlußleiterschicht (102); DOLLAR A b) Strukturieren der Trägerschicht (101), derart, dass in ihr mindestens ein Kontaktierungsfenster (7) zur Anschlussleiterschicht (102) hin erzeugt wird; DOLLAR A c) Strukturieren der Anschlussleiterschicht (102), derart, dass der erste (2) und der zweite elektrische Anschlussleiter (3) erzeugt werden, von denen mindestens einer durch das Kontaktierungsfenster (7) hindurch elektrisch anschließbar ist. Die Erfindung bezieht sich weiterhin auf einen Leiterrahmenstreifen mit einer Anschlussleiterschicht und einer Anschlussträgerschicht, auf dem ein Feld mit einer Vielzahl von Bauelementbereichen ausgebildet ist, wobei die Anschlussleiterschicht entlang von Trennlinien zwischen zwei benachbarten Bauelementbereichen zumindest teilweise entfernt ist.
Description
- Die Erfindung betrifft ein Verfahren zum Herstellen eines elektrischen Leiterrahmens, insbesondere für ein oberflächenmontierbares Halbleiterbauelement mit einem Halbleiterchip, mindestens zwei externen elektrischen Anschlüssen, die mit mindestens zwei elektrischen Kontakten des Halbleiterchips elektrisch leitend verbunden sind, und einer Chipumhüllung. Sie betrifft weiterhin einen Leiterrahmenstreifen und ein Verfahren zum Herstellen eines oberflächenmontierbaren Halbleiterbauelements.
- Zur Erweiterung der Einsatzgebiete und zur Reduzierung der Herstellungskosten wird versucht, Halbleiterbauelemente in immer kleineren Baugrößen herzustellen. Für die Hintergrundbeleuchtung der Tasten von Mobiltelefonen zum Beispiel sind sehr kleine Lumineszenzdioden erforderlich.
- Inzwischen sind Lumineszenzdioden-Gehäuse mit einer Stellfläche der Abmessung 0402 (dies entspricht 0,5 mm × 1,0 mm) und einer Bauteilhöhe von 400 μm – 600 μm verfügbar. Siehe Datenblatt von FAIRCHILD SEMICONDUCTOR® zur Bauform QTLP690C-x. Das entsprechende Bauteilkonzept ist in der Druckschrift
US 4,843,280 beschrieben. - Eine weitere Verminderung der Bauteilhöhe ist wünschenswert, gestaltet sich mit den herkömmlich verfügbaren Gehäusekonzepten aber als äußerst schwierig.
- Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein Konzept für ein oberflächenmontierbares Halbleiterbauelement, insbesondere für oberflächenmontierbare Miniatur-Lumineszenzdioden- und/oder Photodiodenbauelemente zur Verfügung zu stellen, das eine weitergehende Verringerung der Baugröße, insbesondere der Bauhöhe erlaubt.
- Diese Aufgabe wird durch ein Verfahren mit den Merkmalen des Patentanspruches 1 gelöst. Ein Verfahren zum Herstellen eines oberflächenmontierbaren Halbleiterbauelements ist im Anspruch 18 bzw. im Anspruch 20 angegeben. Eine grundsätzlich vorteilhafte Ausgestaltung eines Leiterrahmens ist im Anspruch 36 angegeben.
- Vorteilhafte Weiterbildungen und Ausgestaltungen der Verfahren und des Leiterrahmens gehen aus den Unteransprüchen hervor.
- Bei dem Verfahren wird zunächst ein Laminat mit einer elektrisch isolierenden Trägerschicht und einer elektrisch leitenden Anschlußleiterschicht hergestellt. Dieses Laminat besteht vorzugsweise allein aus diesen beiden Schichten. Sie können beispielsweise mittels einer Klebeschicht miteinander verbunden werden und können zudem völlig unstrukturiert sein. In einem nachfolgenden Verfahrensabschnitt wird in jedem Bauelementabschnitt des Laminats in der Trägerschicht mindestens ein Kontaktierungsfenster zur Anschlußleiterschicht hin erzeugt und in der Anschlußleiterschicht mindestens eine erste und eine zweite elektrische Anschlußbahn ausgebildet, von denen mindestens eine durch das Kontaktierungsfenster hindurch elektrisch anschließbar ist.
- Dieser elektrische Leiterrahmen eignet sich vorzugsweise für Leuchtdiodenbauelemente mit im Verhältnis zur Höhe des Leuchtdiodenchips extrem geringer Bauhöhe des Bauelementgehäuses. Dieser Leiterrahmen ermöglicht vorzugsweise eine sehr gute Wärmeableitung vom Leuchtdiodenchip, wenn dieser in einem Kontaktierungsfenster der Trägerschicht mittels eines wärmeleitenden Verbindungsmittels wie Leitkleber oder metallisches Lot unmittelbar auf eine Anschlußbahn montiert wird.
- Die Strukturierung der Trägerschicht erfolgt vorzugsweise vor der Strukturierung der Anschlußleiterschicht. Diese Abfolge kann aber auch umgedreht werden.
- Die Trägerschicht ist bevorzugt eine mittels Maskierungs- und Ätztechniken strukturierbare Kunststoffschicht, insbesondere eine Kunststoff-Folie, besonders bevorzugt eine Polyimidfolie. Die Anschlußleiterschicht ist ebenfalls vorzugsweise eine mittels Maskierungs- und Ätztechniken strukturierbare elektrisch leitende Folie, besonders bevorzugt eine Metallfolie. Die Dicken der Trägerschicht und der Anschlußleiterschicht betragen vorzugsweise weniger als 80 μm und liegen insbesondere zwischen einschließlich 30 μm und einschließlich 60 μm. Diese Maßgaben gelten auch für sämtliche im Folgenden dargelegten bevorzugten Ausführungsformen, Weiterbildungen und Verwendungen des Verfahrens.
- Besonders bevorzugt werden in der Trägerschicht ein erstes Kontaktierungsfenster, beispielsweise ein Chipmontagefenster, zur ersten Anschlußbahn und ein zweites Kontaktierungsfenster, beispielsweise ein Drahtanschlußfenster, zur zweiten Anschlußbahn ausgebildet.
- Bei einer besonders bevorzugten Ausgestaltung des Verfahrens besteht die Trägerschicht zunächst zumindest in den zu struk turierenden Bereichen vorzugsweise aus einer lösbaren Kunststoffschicht. Diese wird bis auf die Flächen der Kontaktierungsfenster und ggf. übriger nachfolgend wieder zu entfernender Bereiche vorzugsweise durch An- oder Aushärten unlöslich gemacht. Das bedeutet, dass sie dann in diesen Bereichen gegenüber dem Lösungsmittel für die Kunststoffschicht resistent ist. Die Kontaktierungsfenster und ggf. übrigen freizulegenden Bereiche werden nachfolgend freigeätzt.
- Zum Strukturieren der Kunststoffschicht wird zunächst auf diese eine Maskenschicht, insbesondere eine Photolackschicht, aufgebracht. Diese wird derart strukturiert oder strukturiert aufgebracht, dass die Bereiche der Kontaktierungsfenster und andere nachfolgend zu entfernende Bereiche von der Maskenschicht bedeckt sind. Nachfolgend wird die Kunststoffschicht in den nicht abgedeckten Bereichen, die auf der Anschlußleiterschicht verbleiben sollen, gehärtet, bevor dann zumindest in den Bereichen der Kontaktierungsfenster die Photolackschicht und die darunterliegende Kunststoffschicht von der Anschlußleiterschicht entfernt werden. Die nicht gehärtete Kunststoffschicht wird bevorzugt mittels Lösen von der Anschlußleiterschicht entfernt.
- Bei einer anderen vorteilhaften Ausführungsform des Verfahrens wird zum Strukturieren der Kunststoffschicht zunächst über oder auf dieser eine Photomaske plaziert, die die Bereiche der Kontaktierungsfenster abschattet. Die Kunststoffschicht wird dann in nicht abgeschatteten Bereichen, die auf der Anschlußleiterschicht verbleiben sollen, an- oder ausgehärtet. Die Kunststoffschicht ist hierzu vorzugsweise mittels UV-Strahlung härtbar. Bevorzugt eignet sich hierzu Polyimid-Monomer enthaltendes Material. Alternativ kann eine mittels Wärmestrahlung härtbare Kunststoffschicht verwendet werden.
- Nachfolgend wird die Photomaskenschicht abgehoben und die Kunststoffschicht in den Bereichen der Kontaktierungsfenster von der Anschlußleiterschicht entfernt. Dies erfolgt vorzugsweise wiederum mittels naßchemischem Lösen. Alternativ ist die Verwendung eines Plasmaveraschungsverfahrens denkbar.
- Die Anschlußleiterschicht wird ebenfalls bevorzugt mittels einer Maske und einem naßchemischen Ätzverfahren strukturiert. Derartige Strukturierungsverfahren beispielsweise für Metallschichten sind aus der Leiterplattentechnik bekannt und vorliegend prinzipiell geeignet. Sie werden von daher an dieser Stelle nicht näher erläutert.
- Die geschilderten Strukturierungsmethoden lassen sich vorteilhafterweise auf einfache Weise in bestehende Herstellverfahren für Halbleiterbauelemente einbinden und können sogar zumindest teilweise bereits bestehende und vielfach in der Herstellung von Halbleiterbauelementen verwendete Techniken nutzen.
- Bei einem Verfahren zum Herstellen eines Leiterrahmenstreifens mit einer Vielzahl von Bauelementabschnitten werden in einen Laminatstreifen, der vorzugsweise aus einer Metallfolie als Anschlußleiterschicht und einer Polyimidfolie als Trägerschicht besteht, mittels eines Verfahrens, wie es oben beschrieben ist, eine Vielzahl von Kontaktierungsfenster und eine Vielzahl von diesen Kontaktierungsfenstern zugeordneten elektrischen Anschlußbahnen hergestellt. Die Kontaktierungsfenster reichen bis auf die Anschlußbahnen. Jeweils eine Gruppe aus Kontaktierungsfenster und zugeordneten Anschlußbahnen befindet sich in einem Bauelementabschnitt innerhalb eines Feldes aus einer Vielzahl von nebeneinander angeordneten Bauelementabschnitten auf dem Laminatstreifen.
- Bei einer besonders bevorzugten Ausführungsform wird die Anschlußleiterschicht entlang von Trennlinien zwischen jeweils zwei benachbarten Bauelementbereichen zumindest teilweise entfernt. Diese Maßnahme erleichtert vorteilhafterweise das Durchtrennen des Laminatstreifens entlang der Trennlinien, was beispielsweise durch Sägen oder Stanzen erfolgt.
- Das erfindungsgemäße Verfahren eignet sich besonders bevorzugt zum Herstellen von oberflächenmontierbaren Halbleiterbauelementen mit jeweils mindestens einem Halbleiterchip, mindestens zwei externen elektrischen Anschlußleitern, die mit mindestens zwei elektrischen Kontakten des Halbleiterchips verbunden sind, und mit einem Kunststoffgehäuse, das den Halbleiterchip umhüllt.
- Hierbei wird bei einer ersten Ausführungsform zunächst auf eine elektrisch leitende Anschlußleiterschicht eine elektrisch isolierende Trägerschicht aufgebracht. Nachfolgend werden in der Trägerschicht mindestens ein Chipfenster und mindestens ein Drahtanschlußfenster und in der Anschlußleiterschicht mindestens zwei externe elektrische Anschlußleiter ausgebildet. In das Chipfenster wird später der Halbleiterchip montiert und mindestens ein elektrischer Kontakt des Halbleiterchips wird mittels eines Bonddrahtes durch das Drahtanschlußfenster hindurch mit einem Anschlußleiter elektrisch verbunden. Der Verbund aus strukturierter Anschlußleiterschicht, strukturierter Trägerschicht, Halbleiterchip und Bonddraht wird dann in eine Spritzform gelegt, in der dann der Halbleiterchip einschließlich Bonddraht mit einem Umhüllmaterial umspritzt wird, das nachfolgend zumindest teilweise an- oder ausgehärtet wird.
- Bei einem solchen Verfahren zum gleichzeitigen Herstellen einer Vielzahl von Halbleiterbauelementen werden in einem Laminatstreifen mit einer Anschlußleiterschicht und einer Trägerschicht Felder mit jeweils einer Vielzahl von Bauelementbereichen erzeugt, in denen jeder Bauelementbereich mindestens ein Chipfenster, mindestens ein Drahtanschlußfenster und mindestens zwei externe elektrische Anschlußleiter aufweist. In die Vielzahl von Chipfenster wird eine Vielzahl von Halbleiterchips montiert. Danach werden mittels Bonddrähten durch die Drahtanschlußfenstern hindurch die elektrischen Kontakte der Halbleiterchips mit den externen elektrischen Anschlußleitern verbunden. Die Felder werden nachfolgend einzeln oder gruppenweise nacheinander in eine Spritzform gelegt, die für jeweils ein Feld eine einzige, sämtliche Bauelementbereiche des Feldes überspannende und dort im wesentlichen ausschließlich auf der Seite der Halbleiterchips hohlraumbildenden Kavität aufweist. In die Kavität wird dann Umhüllmaterial eingespritzt, das dort zumindest teilweise gehärtet wird. Nachfolgend wird das Feld aus der Spritzform herausgenommen und unter Durchtrennen des Umhüllmaterials, der Trägerschicht und, falls noch erforderlich, der Anschlußleiterschicht in voneinander getrennte Halbleiterbauelemente vereinzelt.
- Bei einer zweiten Ausführungsform wird ebenfalls zunächst auf eine elektrisch leitende Anschlußleiterschicht eine elektrisch isolierende Trägerschicht aufgebracht. Nachfolgend werden in der Trägerschicht mindestens ein Chipfenster und in der Anschlußleiterschicht mindestens zwei externe elektrische Anschlußleiter ausgebildet, die mit dem Chipfenster teilweise überlappen. Diese Struktur ist beispielsweise für Halbleiterchips geeignet, bei denen mindestens zwei elektrische Kontakte auf derselben Seite angeordnet sind. Ein solcher Chip wird im Chipfenster mit den Kontakten auf die externen elektri schen Anschlußleiter montiert und elektrisch verbunden. Dieser Verbund aus strukturierter Anschlußleiterschicht, strukturierter Trägerschicht und Halbleiterchip wird nachfolgend in eine Spritzform gelegt, in der dann der Halbleiterchip mit einem Umhüllmaterial umspritzt wird, das nachfolgend zumindest teilweise an- oder ausgehärtet wird.
- Bei einem solchen Verfahren zum gleichzeitigen Herstellen einer Vielzahl von Halbleiterbauelementen werden in einem Laminatstreifen mit einer Anschlußleiterschicht und einer Trägerschicht Felder mit jeweils einer Vielzahl von Bauelementbereichen erzeugt, in denen jeder Bauelementbereich mindestens ein Chipfenstern und mindestens zwei externe elektrische Anschlußleiter aufweist. In die Chipfenster wird jeweils mindestens ein Halbleiterchip wie oben beschrieben montiert. Das Umhüllen und Vereinzeln der Felder erfolgt auf gleiche Weise wie weiter oben bereits beschrieben.
- Das Verfahren gemäß der Erfindung eignet sich ganz besonders zur Herstellung von Leuchtdiodenbauelementen, bei denen Leuchtdiodenchips auf den Leiterrahmen montiert werden.
- Bei einem Leiterrahmenstreifen mit einer Anschlußleiterschicht (bevorzugt aus einer strukturierten Metallfolie) und einer Trägerschicht (bevorzugt eine strukturierte Kunststoff-Folie insbesondere aus Polyimidmaterial); auf dem ein Feld mit einer Vielzahl von Bauelementbereichen ausgebildet ist, ist die Anschlußleiterschicht entlang von Trennlinien zwischen zwei benachbarten Bauelementbereichen zumindest teilweise entfernt. Dies erleichtert vorteilhafterweise das Durchtrennen des Leiterrahmens nach dem Umhüllen des Feldes von Halbleiterbauelementen.
- Die Kontaktierungsfenster ermöglichen eine besonders einfache Überwachung der Justage der Chipmontage- und der Drahtbondanlage. Eine unzulässig große Dejustage der Chipmontageanlage und/oder Drahtmontageanlage ist schnell erkennbar, weil die Halbleiterchips bzw. Anschlußdrähte nach deren Montage auf der Folie nicht haften, wenn sie auf den Rand der Kontaktierungsfenster aufsetzen. Dies ist um so mehr von Bedeutung je kleiner die Bauform ist, denn erstens wird die Zuverlässigkeit der Bauelemente von einer Dejustage der Chipmontage um so mehr beeinträchtigt, je geringer das Volumen der Chipumhüllung ist und zweitens ist die Ausschußmenge bei einer nicht sofort erkannten Dejustage aufgrund der hohen Packungsdichte der Bauelemente und der damit verbundenen großen Menge an Bauelementen pro Längeneinheit auf einem Leiterrahmenband sehr hoch.
- Weitere Vorteile und vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den im Folgenden in Verbindung mit den
1 bis5b näher erläuterten Ausführungsbeispielen. - Es zeigen:
-
1 eine schematische Schnittdarstellung eines ersten Ausführungsbeispieles für ein nach dem erfindungsgemäßen Verfahren hergestellten Halbleiterbauelement; -
2 eine schematische Schnittdarstellung eines zweiten Ausführungsbeispieles für ein nach dem erfindungsgemäßen Verfahren hergestellten Halbleiterbauelement; -
3a bis3f eine schematische Darstellung eines ersten Ausführungsbeispieles für einen Verfahrensablauf gemäß der Erfindung; -
4a bis4e eine schematische Darstellung eines zweiten Ausführungsbeispieles für einen Verfahrensablauf gemäß der Erfindung; -
5a und5b eine schematische Draufsicht von unten bzw. eine schematische Draufsicht von oben auf einen Leiterrahmen gemäß der Erfindung; und -
6a und6b eine ausschnittsweise schematische Darstellung einer Draufsicht von oben auf einen Leiterrahmenstreifen mit umhüllten Halbleiterchips bzw. eine ausschnittsweise schematische Darstellung einer Draufsicht von unten auf den Leiterrahmenstreifen; -
7 eine ausschnittsweise schematische Darstellung einer Schnittansicht einer Spritzform mit eingelegtem Leiterrahmenstreifen; und -
8 eine ausschnittsweise schematische Darstellung einer Schnittansicht eines Leiterrahmenstreifens mit umhüllten Halbleiterchips. - In den Figuren sind gleiche und gleichwirkende Bestandteile der Ausführungsbeispiele jeweils mit den gleichen Bezugszeichen versehen.
- Ein Verfahren zum Herstellen eines Leiterrahmens
10 für ein oberflächenmontierbares Halbleiterbauelement gemäß1 oder2 , welches im Ausführungsbeispiel ein Licht emittierendes Halbleiterbauelement ist, weist ganz allgemein folgende Schritte auf: - a) Herstellen eines Schichtverbundes aus einer elektrisch
isolierenden Trägerschicht
101 und einer elektrisch leitenden Anschlußleiterschicht102 (geeignete Materialien hierzu sind beispielsweise Kupfer und Kupferbasislegierungen) – die Trägerschicht ist bevorzugt eine aus Polyimid oder aus einem Polyimid enthaltenden Material bestehende Kunststoff-Folie (3a und4a ); - b) Strukturieren der Trägerschicht
101 mittels Maskieren und Ätzen, derart, dass in ihr ein erstes7 und ein zweites Kontaktierungsfenster8 ausgebildet werden, die zum späteren ersten Anschlußleiter2 bzw. zum zweiten Anschlußleiter3 führen (3b –3d und4b –4c ); - c) Strukturieren der Anschlußleiterschicht
102 mittels Maskieren und Ätzen, derart, dass der erste elektrische Anschlußleiter2 und der zweite elektrische Anschlußleiter3 erzeugt werden, die durch das erste Kontaktierungsfenster7 bzw. durch das zweite Kontaktierungsfenster8 hindurch elektrisch anschließbar sind (3e –3f und4d –4e ). - Der Schritt c) kann alternativ vor dem Schritt b) erfolgen. Die Dicke der Anschlußträgerschicht
101 liegt zwischen einschließlich 30 μm und einschließlich 60 μm. Das gleiche gilt für die Dicke der Anschlußleiterschicht102 . - Die Trägerschicht
101 ist vor dem Strukturieren zumindest in den zu strukturierenden Bereichen noch nicht ausgehärtet und mittels eines geeigneten Lösungsmittels entfernbar und wird bis auf die Flächen der Kontaktierungsfenster7 und8 und ggf. übriger nachfolgend wieder zu entfernender Bereiche vor dem Lösen gehärtet. Die nicht gehärteten Bereiche der Trägerschicht werden nachfolgend entfernt. - Zum Strukturieren der Kunststoffschicht wird zunächst auf diese eine Photolackschicht
103 , aufgebracht (3b ), die mittels bekannter Verfahren derart strukturiert wird, dass die Bereiche70 und80 der Kontaktierungsfenster7 ,8 von der Photolackschicht103 bedeckt sind (3c ). Die Kunststoffschicht wird in den nicht bedeckten Bereichen vorzugsweise mittels UV-Bestrahlung105 gehärtet (3c ). Nachfolgend werden in den Bereichen70 und80 die Photolackschicht103 und die darunterliegende Kunststoffschicht von der Anschlußleiterschicht102 entfernt. Geeignete Lösungsmittel sind hierzu beispielsweise IPA (Isopropanol) und Aceton. - Alternativ wird zum Strukturieren der Kunststoffschicht zunächst über oder auf dieser eine Photomaske
104 angeordnet, die die Bereiche70 ,80 der Kontaktierungsfenster7 ,8 abschattet (4b ). Die Kunststoffschicht wird dann in den Bereichen, die auf der Anschlußleiterschicht102 verbleiben sollen, vorzugsweise mittels W-Strahlung105 an- oder ausgehärtet (4b ). Nachfolgend wird die Photomaskenschicht104 entfernt und danach in den Bereichen70 ,80 der Kontaktierungsfenster7 ,8 die Kunststoffschicht mittels eines geeigneten Lösungsmittels106 von der Anschlußleiterschicht102 geätzt (4c ). - Bei einem Verfahren zum Herstellen eines Leiterrahmenstreifens
200 mit einer Vielzahl von Bauelementbereichen werden in jedem Bauelementbereich mittels eines der vorhergehend beschriebenen Verfahren mindestens ein Kontaktierungsfenster7 und mindestens zwei Anschlußleiter2 ,3 ausgebildet. - Entlang von Trennlinien
110 zwischen jeweils zwei benachbarten Bauelementbereichen weist die Anschlußleiterschicht vorzugsweise Ausnehmungen111 und112 auf, in denen die Anschlußleiterschicht entfernt ist (5a und6b ). - Bei einem beispielhaften Verfahren zum Herstellen eines oberflächenmontierbaren Licht emittierenden Bauelements gemäß
1 mit mindestens einem Leuchtdioden- oder Laserdiodenchip1 , mindestens zwei Anschlußleitern2 ,3 , die mit mindestens zwei elektrischen Kontakten4 ,5 des Halbleiterchips1 verbunden sind, und mit einem Chipgehäuse11 , das einen Anschlußträger9 und eine Chipumhüllung6 aufweist, wird im Speziellen: - a) auf die Anschlußleiterschicht
102 die Trägerschicht101 aufgebracht und nachfolgend in der Trägerschicht101 mindestens ein Chipfenster7 und mindestens ein Drahtanschlußfenster8 und in der Anschlußleiterschicht102 die externen elektrischen Anschlußleiter2 ,3 strukturiert (vgl.3a –3f ,4a –4e und6a –6b ); - b) der Halbleiterchip
1 in das Chipfenster7 montiert; - c) mindestens ein elektrischer Kontakt
5 des Halbleiterchips1 mittels eines Bonddrahtes50 durch das Drahtanschlußfenster8 hindurch mit einem Anschlußleiter3 elektrisch verbunden; - d) der Verbund aus strukturierter Anschlußleiterschicht
102 , strukturierter Trägerschicht101 , Halbleiterchip1 und Bonddraht50 in eine Spritzform gelegt wird; und - e) der Halbleiterchip
1 einschließlich Bonddraht50 mit Umhüllmaterial6 umspritzt, das nachfolgend zumindest teilweise gehärtet wird. - Zur Massenfertigung solcher Bauelemente werden in einem Laminatstreifen aus Anschlußleiterschicht
102 und Trägerschicht101 Felder201 mit jeweils einer Vielzahl von Bauelementbereichen202 mit jeweils mindestens einem Chipfenster7 , mindestens einem Drahtanschlußfenster8 und mindestens zwei Anschlußleitern2 ,3 hergestellt (vgl.6a und6b ). Nach der Montage von Halbleiterchips1 in die Chipfenster7 und elektrischem Verbinden der Halbleiterchips1 mit den Anschlußleitern2 ,3 wird jedes Feld in eine Spritzform500 (7 ) eingelegt, in der für jeweils ein gesamtes Feld201 eine einzige sämtliche Bauelementbereiche202 des Feldes201 überspannende und dort im wesentlichen ausschließlich auf der Seite der Halbleiterchips1 hohlraumbildenden Kavität501 vorgesehen ist. Nach dem Einspritzen von Umhüllmaterial60 in die Kavität501 und dessen zumindest teilweisem Aushärten wird das Feld201 aus der Spritzform500 herausgenommen und unter Durchtrennen des Umhüllmaterials60 und der Anschlußträgerschicht101 in voneinander getrennte Halbleiterbauelemente vereinzelt. - Ein beispielhaftes Verfahren zum Herstellen eines oberflächenmontierbaren Licht emittierenden Bauelements gemäß
2 mit mindestens einem Leuchtdioden- oder Laserdiodenchip1 , mindestens zwei Anschlußleitern2 ,3 , die mit mindestens zwei elektrischen Kontakten4 ,5 des Halbleiterchips1 verbunden sind, und mit einem Chipgehäuse11 , das einen Anschlußträger9 und eine Chipumhüllung6 aufweist, unterscheidet sich von dem gerade beschriebenen Verfahren lediglich dadurch, dass jeder Bauelementbereich nur ein Chipfenster und kein Drahtanschlußfenster aufweist und dass der Chip1 im Chipfenster7 umgedreht mit seiner lichterzeugenden Epitaxieschicht zu den Anschlußleitern2 und3 hin gewandt auf diese montiert ist. Beide elektrischen Kontakte4 und5 befinden sich auf derselben Seite des Chips1 . Der Kontakt4 liegt auf dem Anschlußleiter2 und der Kontakt5 auf dem Anschlußleiter3 auf. - Die Trägerschicht ist, wie oben erwähnt, vorzugsweise mittels UV-Strahlung an- oder aushärtbar. Alternativ kann sie mittels Wärmestrahlung an- oder aushärtbar sein. Sie besteht vorzugsweise aus Polyimid-Monomer.
- Das erfindungsgemäße Verfahren eignet sich besonders bevorzugt zur Herstellung von elektromagnetische Strahlung emit tierenden und/oder empfangenden Bauelementen mit einem oder mehreren elektromagnetische Strahlung emittierenden und/oder empfangenden Halbleiterchips. Es eignet sich insbesondere zum Herstellen von Lumineszenzdioden-Bauelementen mit einer Gehäuse-Stellfläche der Abmessung 0402 (entsprechend 0,5 mm × 1,0 mm) oder kleiner und einer Bauteilhöhe von unter 400 μm, insbesondere unter 350 μm.
- Bei optoelektronischen Bauelementen wird eine Chipumhüllung aus einem elektromagnetische Strahlung durchlässigen, bei Lichtemittern insbesondere transparenten oder transluzenten Material verwendet. Eine bevorzugte Umhüllmasse ist diesbezüglich ungefülltes klares Kunststoffmaterial. Solche Materialien sind bekannt und werden von daher an dieser Stelle nicht näher erläutert.
- Um ein mischfarbiges Licht abstrahlendes Lumineszenzdioden-Bauelement herzustellen, kann die Chipumhüllung mit einem Leuchtstoff versetzt sein, der zumindest einen Teil der vom Lumineszenzdiodenchip ausgesandten elektromagnetischen Strahlung absorbiert und elektromagnetische Strahlung einer anderen Wellenlänge und Farbe als die absorbierte Strahlung emittiert.
- Das oben geschilderte Einspritzen von Umhüllmaterial in die Kavität erfolgt vorzugsweise von der Seite und insbesondere über Filmanguß. Nachdem das Umhüllmaterial zumindest teilweise an- oder ausgehärtet ist wird das Feld aus der Spritzform herausgenommen und mittels Durchtrennen des Chipumhüllungsmaterials und des Leiterrahmens zwischen den Bauelementbereichen in einzelne Halbleiterbauelemente vereinzelt.
- Die Chipumhüllung wird vorzugsweise in einem Mittenbereich über dem Halbleiterchip und ggf. einem oder mehreren Bonddrähten zum Halbleiterchip, senkrecht zum Leiterrahmen mit einer größeren Dicke ausgestattet als in einem den Mittenbereich umlaufenden Randbereich. Dazu weist die Kavität
501 eine Vielzahl von Ausnehmungen502 auf, die jeweils einen oder mehrere Halbleiterchips1 überspannt. Auf diese Weise wird das Volumen an Umhüllmaterial reduziert, indem die Dicke des Umhüllmaterials in Bereichen, wo dies zulässig ist, gegenüber der Dicke im Bereich von Halbleiterchips1 und ggf. einem oder mehreren Bonddrähten50 zum Halbleiterchip1 verringert ist. Dadurch kann einer Wölbung des Bauelement-Feldes während des Herstellverfahrens aufgrund von unterschiedlichen thermischen Ausdehnungen von Leiterrahmen-Laminat und Chipumhüllung entgegengewirkt werden. - Vorzugsweise ist über jedem Halbleiterchip des Feldes eine separate Ausnehmung
502 vorgesehen, derart, dass das Umhüllmaterial nach dem Spritzprozess eine Vielzahl von nebeneinander angeordneten Erhebungen51 aufweist, insbesondere eine einer Schokoladentafel ähnliche Struktur besitzt (vgl.8 ). - Das Vereinzeln des Feldes erfolgt vorteilhafterweise mittels Durchtrennen des Umhüllmaterials und des Leiterrahmens in den Gräben
52 zwischen den Erhebungen51 . - Zweckmäßigerweise wird vor dem Einlegen des Feldes in die Spritzform
500 auf die Trägerschicht101 ein Haftvermittler aufgebracht, der die Haftung des Umhüllmaterials auf dem Leiterrahmen verbessert. Hierzu wird vorzugsweise ein PI-Decklack verwendet. - Hinsichtlich einer technisch einfachen Handhabung der Halbleiterbauelemente nach dem Vereinzeln kann der Leiterrahmen vor dem Einlegen in die Spritzform mit dessen Rückseite auf eine Hilfsfolie
400 auflaminiert werden. Diese Hilfsfolie schützt zum einen die Anschlußleiter2 ,3 vor mechanischer Beschädigung (z.B. Verkratzen) und zum anderen vor einer unerwünschten Bedeckung der Anschlußleiter mit Umhüllmaterial, das heißt vor einem sogenannten Flash auf der Rückseite des Leiterrahmenstreifens. - Die Hilfsfolie weist zweckmäßigerweise einen ähnlichen oder einen größeren thermischen Ausdehnungskoeffizienten auf wie das Umhüllmaterial, derart, dass sie einer Verwölbung des Feldes aufgrund einer gegenüber dem Leiterrahmen stärkeren Schrumpfung des Umhüllmaterials während dessen Aushärtung und/oder Abkühlung nach dem Umspritzen des Feldes weitestmöglich entgegenwirkt.
- Zum grundsätzlich gleichen Zweck kann der Laminatstreifen außerhalb der Felder Bohrungen, Durchbrüche und/oder Schlitze zur Verringerung von mechanischen Verspannungen aufgrund von unterschiedlichen thermischen Ausdehnungen und/oder Materialschrumpfungen aufweisen.
- Als weitere alternative oder zusätzliche Maßnahme kann eine bombierte Spritzform verwendet werden, in der das Feld während des Einspritzens der Umhüllmasse in die Kavität gesehen von der Seite, auf der sich später das Material mit dem größeren thermischen Ausdehnungskoeffizienten befindet, konvex gekrümmt ist.
- Um ein elektrisches und/oder optisches Testen der Halbleiterbauelemente zu ermöglichen, wird das Feld vor dem Vereinzeln mit der Umhüllungsseite auf eine Folie aufgebracht und nachfolgend ggf. die Hilfsfolie von der Rückseite des Leiterrahmens abgezogen. Für den Fall, dass eine optische Vermessung des Halbleiterbauelements erforderlich ist, ist diese Folie vorzugsweise für elektromagnetische Strahlung durchlässig und erfolgt die Messung durch die Folie hindurch.
- Bei allen oben geschilderten Verfahren erfolgt das Vereinzeln des Feldes vorzugsweise mittels Sägen, Lasertrennen und/oder Wasserstrahlschneiden.
- Die Erläuterung der Erfindung an Hand der Ausführungsbeispiele ist selbstverständlich nicht als Beschränkung der Erfindung hierauf zu verstehen. Vielmehr sind die im allgemeinen Teil der Beschreibung, in den Ausführungsbeispielen und in den Ansprüchen offenbarten Merkmale der Erfindung sowohl einzeln als auch in dem Fachmann als geeignet erscheinender Kombination für die Verwirklichung der Erfindung wesentlich.
Claims (41)
- Verfahren zum Herstellen eines elektrischen Leiterrahmens (
10 ), insbesondere für ein Leuchtdiodenbauelement, mit mindestens einem ersten (2 ) und einem zweiten elektrischen Anschlußleitern (3 ), das folgende Verfahrensschritte aufweist: a) Herstellen eines Schichtverbundes aus einer elektrisch isolierenden Trägerschicht (101 ) und einer elektrisch leitenden Anschlußleiterschicht (102 ); b) Strukturieren der Trägerschicht (101 ) derart, dass in ihr mindestens ein Kontaktierungsfenster (7 ) zur Anschlußleiterschicht (102 ) hin erzeugt wird; c) Strukturieren der Anschlußleiterschicht (102 ), derart, dass der erste (2 ) und der zweite elektrische Anschlußleiter (3 ) erzeugt werden, von denen mindestens einer durch das Kontaktierungsfenster (7 ) hindurch elektrisch anschließbar ist. - Verfahren nach Anspruch 1, bei dem der Schritt c) vor dem Schritt b) erfolgt.
- Verfahren nach Anspruch 1 oder 2, bei dem die Trägerschicht (
101 ) eine mittels Maskierungs- und Ätztechniken strukturierbare Kunststoffschicht ist. - Verfahren nach mindestens einem der vorangehenden Ansprüche, bei dem die Trägerschicht (
101 ) eine Kunststoff-Folie und die Anschlußleiterschicht (102 ) eine Folie ist, die im Wesentlichen aus Metall besteht. - Verfahren nach einem mindestens einem der vorangehenden Ansprüche, bei dem die Dicke der Trägerschicht (
101 ) weniger als 80 μm beträgt, insbesondere zwischen einschließlich 30 μm und einschließlich 60 μm liegt. - Verfahren nach mindestens einem der vorangehenden Ansprüche, bei dem die Dicke der Anschlußleiterschicht (
102 ) weniger als 80 μm beträgt, insbesondere zwischen einschließlich 30 μm und einschließlich 60 μm liegt. - Verfahren nach mindestens einem der vorangehenden Ansprüche, bei dem in der Trägerschicht (
101 ) ein erstes (7 ) und ein zweites Kontaktierungsfenster (8 ) ausgebildet werden, die zum ersten Anschlußleiter (2 ) bzw. zum zweiten Anschlußleiter (3 ) führen. - Verfahren nach mindestens einem der vorangehenden Ansprüche, bei dem die Trägerschicht (
101 ) vor dem Strukturieren zumindest in den zu strukturierenden Bereichen aus einer ungehärteten und ätzbaren Kunststoffschicht besteht und bis auf die Flächen der Kontaktierungsfenster (7 ,8 ) und ggf. übrige nachfolgend wieder zu entfernende Bereiche an- oder ausgehärtet wird und die nicht an- oder ausgehärteten Bereiche der Kontaktierungsfenster (7 ,8 ) nachfolgend entfernt werden. - Verfahren nach Anspruch 8, bei dem zum Strukturieren der Kunststoffschicht zunächst auf diese eine Maskenschicht (
103 ), insbesondere eine Photolackschicht, aufgebracht wird, die Maskenschicht (103 ) derart strukturiert wird oder strukturiert aufgebracht wird, dass die Bereiche (70 ,80 ) der Kontaktierungsfenster (7 ,8 ) von der Maskenschicht (103 ) bedeckt sind, die Kunststoffschicht in den Bereichen, die auf der Anschlußleiterschicht (102 ) verbleiben sollen, an- oder ausgehärtet wird und nachfolgend zumindest in den Bereichen (70 ,80 ) der Kontaktierungsfenster (7 ,8 ) die Photolackschicht und die darunterliegende Kunststoffschicht von der Anschluß leiterschicht (102 ) entfernt werden. - Verfahren nach Anspruch 8, bei dem zum Strukturieren der Kunststoffschicht zunächst über oder auf dieser eine Photomaske (
104 ) angeordnet wird, die die Bereiche (70 ,80 ) der Kontaktierungsfenster (7 ,8 ) abschattet, die Kunststoffschicht in den Bereichen, die auf der Anschlußleiterschicht (102 ) verbleiben sollen, an- oder ausgehärtet wird, nachfolgend die Photomaskenschicht (104 ) abgehoben wird und danach in den Bereichen (70 ,80 ) der Kontaktierungsfenster (7 ,8 ) die Kunststoffschicht von der Anschlußleiterschicht (102 ) entfernt wird. - Verfahren nach Anspruch 9 oder 10, bei dem die Kunststoffschicht mittels W-Strahlung (
105 ) an- oder aushärtbar ist. - Verfahren nach Anspruch 9 oder 10, bei dem die Kunststoffschicht mittels Wärmestrahlung an- oder aushärtbar ist.
- Verfahren nach mindestens einem der Ansprüche 9 bis 12, bei dem die Kunststoffschicht Polyimid-Monomer aufweist.
- Verfahren nach mindestens einem der Ansprüche 9 bis 13, bei dem die nicht an- oder ausgehärtete Kunststoffschicht mittels Ätzen (
106 ) von der Anschlußleiterschicht (102 ) entfernt wird. - Verfahren nach mindestens einem der Ansprüche 9 bis 14, bei dem die Anschlußleiterschicht (
102 ) mittels Ätzen strukturiert wird. - Verfahren zum Herstellen eines Leiterrahmenstreifens (
200 ) mit einer Vielzahl von Bauelementbereichen (202 ), wobei in jedem Bauelementbereich (202 ) mittels eines Verfahrens nach einem der vorangehenden Ansprüche mindestens ein Kontaktierungsfenster (7 ) und mindestens zwei elektrische Anschlußleiter (2 ,3 ) ausgebildet werden. - Verfahren nach Anspruch 16, bei dem die Anschlußleiterschicht (
102 ) entlang von Trennlinien (110 ) zwischen jeweils zwei benachbarten Bauelementbereichen zumindest teilweise entfernt wird. - Verfahren nach mindestens einem der vorangehenden Ansprüche, bei dem die Anschlußleiterschicht aus einer Metallfolie gefertigt wird.
- Verfahren zum Herstellen eines oberflächenmontierbaren Halbleiterbauelements mit mindestens einem Halbleiterchip (
1 ), mindestens zwei externen elektrischen Anschlußleitern (2 ,3 ), die mit mindestens zwei elektrischen Kontakten (4 ,5 ) des Halbleiterchips (1 ) verbunden sind, und mit einem Chipgehäuse (11 ), das einen Anschlußträger (9 ) und eine Chipumhüllung (6 ) aufweist, wobei: a) zunächst auf eine elektrisch leitende Anschlußleiterschicht (102 ) eine elektrisch isolierende Trägerschicht (101 ) aufgebracht wird und nachfolgend in der Trägerschicht (101 ) mindestens ein Chipfenster (7 ) und mindestens ein Drahtanschlußfenster (8 ) und in die Anschlußleiterschicht (102 ) die externen elektrischen Anschlußleiter (2 ,3 ) strukturiert werden; b) der Halbleiterchip (1 ) in das Chipfenster (7 ) montiert wird; c) mindestens ein elektrischer Kontakt (5 ) des Halbleiterchips (1 ) mittels eines Bonddrahtes (50 ) durch das Drahtanschlußfenster (8 ) hindurch mit einem Anschlußleiter (3 ) elektrisch verbunden wird; d) der Verbund aus strukturierter Anschlußleiterschicht (102 ), strukturierter Trägerschicht (101 ), Halbleiterchip (1 ) und Bonddraht (50 ) in eine Spritzform gelegt wird; und e) der Halbleiterchip (1 ) einschließlich Bonddraht (50 ) mit einem Umhüllmaterial (6 ) umspritzt wird, das nachfolgend zumindest teilweise ausgehärtet oder angehärtet wird. - Verfahren zum Herstellen eines oberflächenmontierbaren Halbleiterbauelements mit mindestens einem Halbleiterchip (
1 ), mindestens zwei externen elektrischen Anschlußleitern (2 ,3 ), die mit mindestens zwei elektrischen Kontakten (4 ,5 ) des Halbleiterchips (1 ) verbunden sind, und mit einem Chipgehäuse (11 ), das einen Anschlußträger (9 ) und eine Chipumhüllung (6 ) aufweist, wobei: a) zunächst auf eine elektrisch leitende Anschlußleiterschicht (102 ) eine elektrisch isolierende Trägerschicht (101 ) aufgebracht wird und nachfolgend in der Trägerschicht (101 ) mindestens ein Chipfenster (7 ) und in die Anschlußleiterschicht (102 ) die externen elektrischen Anschlußleiter (2 ,3 ) strukturiert werden, wobei beide Anschlußleiter (2 ,3 ) mit dem Chipfenster (7 ) teilweise überlappen; b) der Halbleiterchip im Chipfenster (7 ) auf die externen elektrischen Anschlußleiter (2 ,3 ) montiert wird, derart, dass ein erster Kontakt (4 ) und ein zweiter Kontakt (5 ) des Halbleiterchips (1 ) auf dem ersten (2 ) bzw. auf dem zweiten der beiden Anschlußleiter (3 ) aufliegt und mit diesen elektrisch verbunden wird; c) der Verbund aus strukturierter Anschlußleiterschicht (102 ), strukturierter Trägerschicht (101 ) und Halbleiterchip (1 ) in eine Spritzform (500 ) gelegt wird; und d) der Halbleiterchip (1 ) mit einem Umhüllmaterial (6 ) umspritzt wird, das nachfolgend zumindest teilweise ausgehärtet oder angehärtet wird. - Verfahren zum gleichzeitigen Herstellen einer Vielzahl von Halbleiterbauelementen unter Anwendung eines Verfahrens gemäß Anspruch 19, bei dem: – im Schritt a) in einem Verbund mit einer Anschlußleiterschicht (
102 ) und einer Trägerschicht (101 ) ein Feld (201 ) mit einer Vielzahl von Bauelementbereichen (202 ) mit jeweils mindestens einem Chipfenstern (7 ), mindestens einem Drahtanschlußfenstern (8 ) und mindestens zwei externen elektrischen Anschlußleitern (2 ,3 ) hergestellt wird; – in den Schritten b) und c) eine Vielzahl von Halbleiterchips (1 ) in die Chipfenster (7 ) montiert wird und elektrische Kontakte (5 ) der Halbleiterchips (1 ) mittels einer Vielzahl von Bonddrähten (50 ) mit externen elektrischen Anschlüssen (3 ) verbunden werden; – in Schritt d) das Feld in eine Spritzform (500 ) eingelegt wird, in der für das gesamte Feld (201 ) eine einzige sämtliche Bauelementbereiche (202 ) des Feldes (201 ) überspannende und dort im wesentlichen ausschließlich auf der Seite der Halbleiterchips (1 ) hohlraumbildenden Kavität (501 ) vorgesehen ist, – in Schritt e) Umhüllmaterial (60 ) in die Kavität (501 ) eingespritzt wird und dort zumindest teilweise aus- oder angehärtet wird, – nachfolgend das Feld (201 ) aus der Spritzform (500 ) herausgenommen und unter Durchtrennen des Umhüllmaterials (60 ) und der Trägerschicht (101 ) in voneinander getrennte Halbleiterbauelemente vereinzelt wird. - Verfahren zum gleichzeitigen Herstellen einer Vielzahl von Halbleiterbauelementen unter Anwendung eines Verfahrens gemäß Anspruch 20, bei dem: – im Schritt a) in einem Verbund mit einer Anschlußleiterschicht (
102 ) und einer Trägerschicht (101 ) ein Feld (201 ) mit einer Vielzahl von Bauelementbereichen (202 ) mit jeweils mindestens einem Chipfenstern (7 ) und mindestens zwei externen elektrischen Anschlußleitern (2 ,3 ) hergestellt wird; – im Schritt b) eine Vielzahl von Halbleiterchips (1 ) in die Chipfenster (7 ) montiert und mit den zugehörigen Anschlußleitern (2 ,3 ) verbunden wird; – im Schritt c) das Feld in eine Spritzform (500 ) eingelegt wird, in der für das gesamte Feld (201 ) eine einzige sämtliche Halbleiterchips (1 ) des Feldes (201 ) überspannende und dort im wesentlichen ausschließlich auf der Seite der Halbleiterchips (1 ) hohlraumbildenden Kavität (501 ) vorgesehen ist, – in Schritt d) Umhüllmaterial (60 ) in die Kavität (501 ) eingespritzt und dort zumindest teilweise aus- oder angehärtet wird, – nachfolgend das Feld (201 ) aus der Spritzform (500 ) herausgenommen und unter Durchtrennen des Umhüllmaterials (60 ) und der Trägerschicht (101 ) in voneinander getrennte Halbleiterbauelemente vereinzelt wird. - Verfahren nach mindestens einem der Ansprüche 19 bis 22, bei dem die Halbleiterchips (
1 ) Leuchtdiodenchips sind. - Verfahren nach Anspruch 23 unter Rückbezug auf Anspruch 20 oder 22, bei dem die Leuchtdiodenchips umgedreht mit ihrer lichterzeugenden Epitaxieschicht zu den externen elektrischen Anschlüssen gewandt auf diese montiert werden.
- Verfahren nach mindestens einem der Ansprüche 19 bis 24, bei dem die Trägerschicht (
101 ) eine mittels Maskierungs- und Ätztechniken strukturierbare Kunststoffschicht ist. - Verfahren nach mindestens einem der Ansprüche 19 bis 25, bei dem die Trägerschicht (
101 ) eine Kunststoff-Folie und die Anschlußleiterschicht (102 ) eine Folie ist, die im Wesentlichen aus Metall besteht. - Verfahren nach mindestens einem der Ansprüche 19 bis 26, bei dem die Dicke der Trägerschicht (
101 ) weniger als 80 μm beträgt, insbesondere zwischen einschließlich 30 μm und einschließlich 60 μm liegt. - Verfahren nach mindestens einem der Ansprüche 19 bis 27, bei dem die Dicke der Anschlußleiterschicht (
102 ) weniger als 80 μm beträgt, insbesondere zwischen einschließlich 30 μm und einschließlich 60 μm liegt. - Verfahren nach mindestens einem der Ansprüche 19, 21 und 23 bis 28, bei dem in der Trägerschicht (
101 ) ein erstes (7 ) und ein zweites Kontaktierungsfenster (8 ) ausgebildet werden, die zum ersten Anschlußleiter (2 ) bzw. zum zweiten Anschlußleiter (3 ) führen. - Verfahren nach mindestens einem der Ansprüche 19 bis 29, bei dem die Trägerschicht (
101 ) vor dem Strukturieren zumindest in den zu strukturierenden Bereichen aus einer ungehärteten und ätzbaren Kunststoffschicht besteht und bis auf die Flächen der Kontaktierungsfenster (7 ,8 ) und ggf. übrige nachfolgend wieder zu entfernende Bereiche an- oder ausgehärtet wird und die nicht an- oder ausgehärteten Bereiche der Kon taktierungsfenster (7 ,8 ) nachfolgend entfernt werden. - Verfahren nach Anspruch 30, bei dem zum Strukturieren der Kunststoffschicht zunächst auf diese eine Maskenschicht (
103 ), insbesondere eine Photolackschicht, aufgebracht wird, die Maskenschicht (103 ) derart strukturiert wird oder strukturiert aufgebracht wird, dass die Bereiche (70 ,80 ) der Kontaktierungsfenster (7 ,8 ) von der Maskenschicht (103 ) bedeckt sind, die Kunststoffschicht in den Bereichen, die auf der Anschlußleiterschicht (102 ) verbleiben sollen, an- oder ausgehärtet wird und nachfolgend zumindest in den Bereichen (70 ,80 ) der Kontaktierungsfenster (7 ,8 ) die Photolackschicht und die darunterliegende Kunststoffschicht von der Anschlußleiterschicht (102 ) entfernt werden. - Verfahren nach Anspruch 30, bei dem zum Strukturieren der Kunststoffschicht zunächst über oder auf dieser eine Photomaske (
104 ) angeordnet wird, die die Bereiche (70 ,80 ) der Kontaktierungsfenster (7 ,8 ) abschattet, die Kunststoffschicht in den Bereichen, die auf der Anschlußleiterschicht (102 ) verbleiben sollen, an- oder ausgehärtet wird, nachfolgend die Photomaske (104 ) abgehoben wird und danach in den Bereichen (70 ,80 ) der Kontaktierungsfenster (7 ,8 ) die Kunststoffschicht von der Anschlußleiterschicht (102 ) entfernt wird. - Verfahren nach Anspruch 31 oder 32, bei dem die Kunststoffschicht mittels UV-Strahlung (
105 ) an- oder aushärtbar ist. - Verfahren nach Anspruch 31 oder 32, bei dem die Kunststoffschicht mittels Wärmestrahlung an- oder aushärtbar ist.
- Verfahren nach mindestens einem der Ansprüche 31 bis 34, bei dem die Kunststoffschicht Polyimid-Monomer aufweist.
- Verfahren nach mindestens einem der Ansprüche 31 bis 35, bei dem die nicht an- oder ausgehärtete Kunststoffschicht mittels Ätzen (
106 ) von der Anschlußleiterschicht (102 ) entfernt wird. - Leiterrahmenstreifen (
200 ) mit einer Anschlußleiterschicht (102 ) und einer Trägerschicht (101 ), auf dem ein Feld (201 ) mit einer Vielzahl von Bauelementbereichen (202 ) ausgebildet ist, wobei die Anschlußleiterschicht (101 ) entlang von Trennlinien (110 ) zwischen zwei benachbarten Bauelementbereichen (202 ) zumindest teilweise entfernt ist. - Leiterrahmenstreifen nach Anspruch 37, bei dem die Anschlußleiterschicht (
102 ) aus einer strukturierten Metallfolie gefertigt ist. - Leiterrahmenstreifen nach Anspruch 37 oder 38, bei dem die Trägerschicht (
101 ) aus einer strukturierten Kunststoff-Folie gefertigt ist. - Leiterrahmenstreifen nach Anspruch 39, bei dem die Kunststoff-Folie Polyimidmaterial aufweist.
- Leiterrahmenstreifen nach Anspruch 40, bei dem die Kunststoff-Folie mittels Photolitographietechnik strukturiert ist.
Priority Applications (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CNB03818897XA CN100533723C (zh) | 2002-08-05 | 2003-07-25 | 电引线架的制造方法,表面安装的半导体器件的制造方法和引线架带 |
JP2004526605A JP4653484B2 (ja) | 2002-08-05 | 2003-07-25 | 電気的な基板フレームの製造のための方法、表面実装可能な半導体素子の製造のための方法及び半導体素子の製造のための方法 |
PCT/DE2003/002522 WO2004015769A1 (de) | 2002-08-05 | 2003-07-25 | Verfahren zum herstellen eines elektrischen leiterrahmens, verfahren zum herstellen eines oberflächenmontierbaren halbleiterbauelements und leiterrahmenstreifen |
EP03783921A EP1527479A1 (de) | 2002-08-05 | 2003-07-25 | VERFAHREN ZUM HERSTELLEN EINES ELEKTRISCHEN LEITERRAHMENS, VERFAHREN ZUM HERSTELLEN EINES OBERFLäCHENMONTIERBAREN HALBLEITERBAUELEMENTS UND LEITERRAHMENSTREIFEN |
TW092121128A TWI221027B (en) | 2002-08-05 | 2003-08-01 | Method for the manufacture of an electrical leadframe and a surface mountable semiconductor component |
US10/635,937 US6995029B2 (en) | 2002-08-05 | 2003-08-05 | Fabricating surface mountable semiconductor components with leadframe strips |
US11/318,034 US7695990B2 (en) | 2002-08-05 | 2005-12-23 | Fabricating surface mountable semiconductor components with leadframe strips |
JP2009238937A JP5436137B2 (ja) | 2002-08-05 | 2009-10-16 | 表面実装可能な発光性の半導体素子 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US40127302P | 2002-08-05 | 2002-08-05 | |
US60/401273 | 2002-08-05 |
Publications (1)
Publication Number | Publication Date |
---|---|
DE10306557A1 true DE10306557A1 (de) | 2004-02-26 |
Family
ID=30771237
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10237084A Withdrawn DE10237084A1 (de) | 2002-08-05 | 2002-08-09 | Verfahren zum Herstellen eines elektrischen Leiterrahmens und Verfahren zum Herstellen eines oberflächenmontierbaren Halbleiterbauelements |
DE10306557A Withdrawn DE10306557A1 (de) | 2002-08-05 | 2003-02-17 | Verfahren zum Herstellen eines elektrischen Leiterrahmens, Verfahren zum Herstellen eines oberflächenmontierbaren Halbleiterbauelements und Leiterrahmenstreifen |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10237084A Withdrawn DE10237084A1 (de) | 2002-08-05 | 2002-08-09 | Verfahren zum Herstellen eines elektrischen Leiterrahmens und Verfahren zum Herstellen eines oberflächenmontierbaren Halbleiterbauelements |
Country Status (3)
Country | Link |
---|---|
US (2) | US6995029B2 (de) |
JP (1) | JP5436137B2 (de) |
DE (2) | DE10237084A1 (de) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102007043183A1 (de) * | 2007-09-11 | 2009-04-09 | Osram Opto Semiconductors Gmbh | Optoelektronisches Bauelement und Verfahren zur Herstellung eines solchen |
DE102013110733A1 (de) * | 2013-09-27 | 2015-04-02 | Osram Opto Semiconductors Gmbh | Optoelektronisches Halbleiterbauelement und Verfahren zur Herstellung eines optoelektronischen Halbleiterbauelements |
US9018537B2 (en) | 2008-04-24 | 2015-04-28 | Vishay Semiconductor Gmbh | Surface-mountable electronic device |
Families Citing this family (41)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10250911B4 (de) * | 2002-10-31 | 2009-08-27 | Osram Opto Semiconductors Gmbh | Verfahren zur Herstellung einer Umhüllung und/oder zumindest eines Teiles eines Gehäuses eines optoelektronischen Bauelements |
US20040137656A1 (en) * | 2003-01-15 | 2004-07-15 | Gurbir Singh | Low thermal resistance light emitting diode package and a method of making the same |
US7915085B2 (en) | 2003-09-18 | 2011-03-29 | Cree, Inc. | Molded chip fabrication method |
TWI228304B (en) * | 2003-10-29 | 2005-02-21 | Advanced Semiconductor Eng | Method for manufacturing ball grid package |
US7217583B2 (en) | 2004-09-21 | 2007-05-15 | Cree, Inc. | Methods of coating semiconductor light emitting elements by evaporating solvent from a suspension |
US7635418B2 (en) | 2004-12-03 | 2009-12-22 | Nordson Corporation | Plasma processing apparatus and methods for removing extraneous material from selected areas on a substrate |
US7842223B2 (en) * | 2004-12-22 | 2010-11-30 | Nordson Corporation | Plasma process for removing excess molding material from a substrate |
US20060201910A1 (en) * | 2004-12-22 | 2006-09-14 | Nordson Corporation | Methods for removing extraneous amounts of molding material from a substrate |
DE102005061346A1 (de) * | 2005-09-30 | 2007-04-05 | Osram Opto Semiconductors Gmbh | Optoelektronischer Halbleiterchip |
WO2007075742A2 (en) | 2005-12-21 | 2007-07-05 | Cree Led Lighting Solutions, Inc. | Lighting device |
US8044412B2 (en) | 2006-01-20 | 2011-10-25 | Taiwan Semiconductor Manufacturing Company, Ltd | Package for a light emitting element |
US7943952B2 (en) | 2006-07-31 | 2011-05-17 | Cree, Inc. | Method of uniform phosphor chip coating and LED package fabricated using method |
DE102007021009A1 (de) * | 2006-09-27 | 2008-04-10 | Osram Opto Semiconductors Gmbh | Leuchtdiodenanordnung und Verfahren zur Herstellung einer solchen |
US10295147B2 (en) | 2006-11-09 | 2019-05-21 | Cree, Inc. | LED array and method for fabricating same |
US20080212625A1 (en) * | 2007-01-15 | 2008-09-04 | Kabusiki Kaisha Y.Y.L. | Semiconductor device |
US9024349B2 (en) | 2007-01-22 | 2015-05-05 | Cree, Inc. | Wafer level phosphor coating method and devices fabricated utilizing method |
US8232564B2 (en) | 2007-01-22 | 2012-07-31 | Cree, Inc. | Wafer level phosphor coating technique for warm light emitting diodes |
US9159888B2 (en) | 2007-01-22 | 2015-10-13 | Cree, Inc. | Wafer level phosphor coating method and devices fabricated utilizing method |
US10505083B2 (en) | 2007-07-11 | 2019-12-10 | Cree, Inc. | Coating method utilizing phosphor containment structure and devices fabricated using same |
US9041285B2 (en) | 2007-12-14 | 2015-05-26 | Cree, Inc. | Phosphor distribution in LED lamps using centrifugal force |
US8167674B2 (en) | 2007-12-14 | 2012-05-01 | Cree, Inc. | Phosphor distribution in LED lamps using centrifugal force |
US8637883B2 (en) | 2008-03-19 | 2014-01-28 | Cree, Inc. | Low index spacer layer in LED devices |
JP5217800B2 (ja) | 2008-09-03 | 2013-06-19 | 日亜化学工業株式会社 | 発光装置、樹脂パッケージ、樹脂成形体並びにこれらの製造方法 |
CN101499446B (zh) * | 2009-02-26 | 2013-10-16 | 光宝电子(广州)有限公司 | 导线架料片、封装结构以及发光二极管封装结构 |
DE102009023854B4 (de) * | 2009-06-04 | 2023-11-09 | OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung | Optoelektronisches Halbleiterbauelement |
KR101034054B1 (ko) * | 2009-10-22 | 2011-05-12 | 엘지이노텍 주식회사 | 발광소자 패키지 및 그 제조방법 |
DE102009060781A1 (de) * | 2009-12-22 | 2011-06-30 | Automotive Lighting Reutlingen GmbH, 72762 | Lichtmodul für eine Beleuchtungseinrichtung eines Kraftfahrzeugs sowie Beleuchtungseinrichtung mit einem solchen Lichtmodul |
DE102010024864B4 (de) | 2010-06-24 | 2021-01-21 | OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung | Optoelektronisches Halbleiterbauteil |
US10546846B2 (en) | 2010-07-23 | 2020-01-28 | Cree, Inc. | Light transmission control for masking appearance of solid state light sources |
WO2012066461A1 (en) | 2010-11-19 | 2012-05-24 | Koninklijke Philips Electronics N.V. | Islanded carrier for light emitting device |
US8803185B2 (en) * | 2012-02-21 | 2014-08-12 | Peiching Ling | Light emitting diode package and method of fabricating the same |
US9653656B2 (en) | 2012-03-16 | 2017-05-16 | Advanced Semiconductor Engineering, Inc. | LED packages and related methods |
US8637887B2 (en) | 2012-05-08 | 2014-01-28 | Advanced Semiconductor Engineering, Inc. | Thermally enhanced semiconductor packages and related methods |
US9059379B2 (en) | 2012-10-29 | 2015-06-16 | Advanced Semiconductor Engineering, Inc. | Light-emitting semiconductor packages and related methods |
DE102012110774A1 (de) * | 2012-11-09 | 2014-05-15 | Osram Opto Semiconductors Gmbh | Optoelektronisches Halbleiterbauteil |
US9618191B2 (en) | 2013-03-07 | 2017-04-11 | Advanced Semiconductor Engineering, Inc. | Light emitting package and LED bulb |
DE102014110719A1 (de) * | 2014-07-29 | 2016-02-04 | Osram Opto Semiconductors Gmbh | Halbleiterbauelement, Beleuchtungsvorrichtung und Verfahren zur Herstellung eines Halbleiterbauelements |
WO2017190974A1 (en) * | 2016-05-02 | 2017-11-09 | Lumileds Holding B.V. | Thermal block assembly, led arrangement with the same, and method of manufacturing said thermal assembly |
DE102017105235B4 (de) * | 2017-03-13 | 2022-06-02 | OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung | Bauelement mit Verstärkungsschicht und Verfahren zur Herstellung eines Bauelements |
US10994990B1 (en) | 2018-11-13 | 2021-05-04 | United States Of America As Represented By The Secretary Of The Air Force | Inline spectroscopy for monitoring chemical vapor deposition processes |
US11942738B2 (en) | 2021-01-12 | 2024-03-26 | Rockwell Collins, Inc. | Assembly for chassis electrical and mechanical right-angle connection |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11126803A (ja) * | 1997-10-24 | 1999-05-11 | Hitachi Cable Ltd | Tabテープの製造方法 |
US5976912A (en) * | 1994-03-18 | 1999-11-02 | Hitachi Chemical Company, Ltd. | Fabrication process of semiconductor package and semiconductor package |
JP2000049382A (ja) * | 1998-07-27 | 2000-02-18 | Matsushita Electron Corp | 半導体発光装置及びその製造方法 |
DE19640304C2 (de) * | 1996-09-30 | 2000-10-12 | Siemens Ag | Chipmodul insbesondere zur Implantation in einen Chipkartenkörper |
DE10008203A1 (de) * | 2000-02-23 | 2001-08-30 | Vishay Semiconductor Gmbh | Verfahren zum Herstellen elektronicher Halbleiterbauelemente |
DE10041328A1 (de) * | 2000-08-23 | 2002-03-14 | Osram Opto Semiconductors Gmbh | Verpackungseinheit für Halbleiterchips |
Family Cites Families (35)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2178231A (en) | 1985-07-22 | 1987-02-04 | Quick Turnaround Logic Limited | Tape automatic bonding or circuitry to an electrical component |
US4843280A (en) * | 1988-01-15 | 1989-06-27 | Siemens Corporate Research & Support, Inc. | A modular surface mount component for an electrical device or led's |
FR2645680B1 (fr) * | 1989-04-07 | 1994-04-29 | Thomson Microelectronics Sa Sg | Encapsulation de modules electroniques et procede de fabrication |
JP2663987B2 (ja) | 1989-08-28 | 1997-10-15 | 住友金属鉱山株式会社 | 二層フィルムキャリアの製造方法 |
JPH0437042A (ja) | 1990-06-01 | 1992-02-07 | Hitachi Ltd | フイルムキャリアおよびフィルムキャリアを使用した半導体装置とその製造方法 |
FR2673041A1 (fr) * | 1991-02-19 | 1992-08-21 | Gemplus Card Int | Procede de fabrication de micromodules de circuit integre et micromodule correspondant. |
US5156716A (en) * | 1991-04-26 | 1992-10-20 | Olin Corporation | Process for the manufacture of a three layer tape for tape automated bonding |
WO1994011902A1 (en) | 1992-11-17 | 1994-05-26 | Shinko Electric Industries Co., Ltd. | Lead frame and semiconductor device using same |
US5748658A (en) * | 1993-10-22 | 1998-05-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor laser device and optical pickup head |
JP3127195B2 (ja) * | 1994-12-06 | 2001-01-22 | シャープ株式会社 | 発光デバイスおよびその製造方法 |
JP3992301B2 (ja) | 1995-04-26 | 2007-10-17 | シチズン電子株式会社 | チップ型発光ダイオード |
JPH0982752A (ja) * | 1995-09-14 | 1997-03-28 | Sony Corp | 半導体装置 |
DE19621124A1 (de) * | 1996-05-24 | 1997-11-27 | Siemens Ag | Optoelektronischer Wandler und dessen Herstellungsverfahren |
US5861235A (en) | 1996-06-26 | 1999-01-19 | Dow Corning Asia, Ltd. | Ultraviolet-curable composition and method for patterning the cured product therefrom |
DE19632813C2 (de) * | 1996-08-14 | 2000-11-02 | Siemens Ag | Verfahren zur Herstellung eines Chipkarten-Moduls, unter Verwendung dieses Verfahrens hergestellter Chipkarten-Modul und diesen Chipkarten-Modul enthaltende Kombi-Chipkarte |
US6088901A (en) * | 1997-06-10 | 2000-07-18 | Siemens Aktiengesellschaft | Method for producing a carrier element for semiconductor chips |
CA2265845A1 (en) | 1997-07-18 | 1999-01-28 | Naoki Shimada | Ic module, ic card, sealing resin for ic module, and method for manufacturing ic module |
JPH11214435A (ja) * | 1998-01-26 | 1999-08-06 | Sharp Corp | 半導体装置およびその製造方法 |
US6184544B1 (en) * | 1998-01-29 | 2001-02-06 | Rohm Co., Ltd. | Semiconductor light emitting device with light reflective current diffusion layer |
WO1999060626A1 (en) * | 1998-05-20 | 1999-11-25 | Rohm Co., Ltd. | Semiconductor device |
JPH11354673A (ja) * | 1998-06-05 | 1999-12-24 | Toshiba Microelectronics Corp | 半導体装置 |
DE19829197C2 (de) * | 1998-06-30 | 2002-06-20 | Siemens Ag | Strahlungsaussendendes und/oder -empfangendes Bauelement |
JP3901427B2 (ja) | 1999-05-27 | 2007-04-04 | 松下電器産業株式会社 | 電子装置とその製造方法およびその製造装置 |
JP3593935B2 (ja) * | 1999-11-10 | 2004-11-24 | ソニーケミカル株式会社 | バンプ付き配線回路基板の製造方法及びバンプ形成方法 |
JP4649701B2 (ja) | 2000-04-24 | 2011-03-16 | 富士ゼロックス株式会社 | 自己走査型発光装置 |
JP2001354938A (ja) | 2000-06-12 | 2001-12-25 | Toray Ind Inc | 半導体装置用接着剤組成物およびそれを用いた接着剤シート、半導体接続用基板ならびに半導体装置 |
JP2002026192A (ja) | 2000-07-03 | 2002-01-25 | Dainippon Printing Co Ltd | リードフレーム |
US6586323B1 (en) * | 2000-09-18 | 2003-07-01 | Taiwan Semiconductor Manufacturing Company | Method for dual-layer polyimide processing on bumping technology |
JP4565727B2 (ja) * | 2000-10-10 | 2010-10-20 | 三洋電機株式会社 | 半導体装置の製造方法 |
JP2002176123A (ja) * | 2000-12-07 | 2002-06-21 | Sanyo Electric Co Ltd | 半導体装置 |
JP2002314143A (ja) * | 2001-04-09 | 2002-10-25 | Toshiba Corp | 発光装置 |
US20030057421A1 (en) * | 2001-09-27 | 2003-03-27 | Tzer-Perng Chen | High flux light emitting diode having flip-chip type light emitting diode chip with a transparent substrate |
US6634543B2 (en) * | 2002-01-07 | 2003-10-21 | International Business Machines Corporation | Method of forming metallic z-interconnects for laminate chip packages and boards |
DE10228634A1 (de) | 2002-06-26 | 2004-01-22 | Osram Opto Semiconductors Gmbh | Oberflächenmontierbare Miniatur-Lumineszenz-und/oder Photo-Diode und Verfahren zu deren Herstellung |
DE10234978A1 (de) | 2002-07-31 | 2004-02-12 | Osram Opto Semiconductors Gmbh | Oberflächenmontierbares Halbleiterbauelement und Verfahren zu dessen Herstellung |
-
2002
- 2002-08-09 DE DE10237084A patent/DE10237084A1/de not_active Withdrawn
-
2003
- 2003-02-17 DE DE10306557A patent/DE10306557A1/de not_active Withdrawn
- 2003-08-05 US US10/635,937 patent/US6995029B2/en not_active Expired - Lifetime
-
2005
- 2005-12-23 US US11/318,034 patent/US7695990B2/en not_active Expired - Fee Related
-
2009
- 2009-10-16 JP JP2009238937A patent/JP5436137B2/ja not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5976912A (en) * | 1994-03-18 | 1999-11-02 | Hitachi Chemical Company, Ltd. | Fabrication process of semiconductor package and semiconductor package |
DE19640304C2 (de) * | 1996-09-30 | 2000-10-12 | Siemens Ag | Chipmodul insbesondere zur Implantation in einen Chipkartenkörper |
JPH11126803A (ja) * | 1997-10-24 | 1999-05-11 | Hitachi Cable Ltd | Tabテープの製造方法 |
JP2000049382A (ja) * | 1998-07-27 | 2000-02-18 | Matsushita Electron Corp | 半導体発光装置及びその製造方法 |
DE10008203A1 (de) * | 2000-02-23 | 2001-08-30 | Vishay Semiconductor Gmbh | Verfahren zum Herstellen elektronicher Halbleiterbauelemente |
DE10041328A1 (de) * | 2000-08-23 | 2002-03-14 | Osram Opto Semiconductors Gmbh | Verpackungseinheit für Halbleiterchips |
Non-Patent Citations (2)
Title |
---|
JP 04037042 A, Patent Abstracts of Japan * |
JP 08298345 A, Patent Abstracts of Japan * |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102007043183A1 (de) * | 2007-09-11 | 2009-04-09 | Osram Opto Semiconductors Gmbh | Optoelektronisches Bauelement und Verfahren zur Herstellung eines solchen |
US9018537B2 (en) | 2008-04-24 | 2015-04-28 | Vishay Semiconductor Gmbh | Surface-mountable electronic device |
DE102013110733A1 (de) * | 2013-09-27 | 2015-04-02 | Osram Opto Semiconductors Gmbh | Optoelektronisches Halbleiterbauelement und Verfahren zur Herstellung eines optoelektronischen Halbleiterbauelements |
US9780269B2 (en) | 2013-09-27 | 2017-10-03 | Osram Opto Semiconductors Gmbh | Optoelectronic semiconductor component comprising an optoelectronic semiconductor chip being partly embedded in a shaped body serving as support and method for producing an optoelectronic semiconductor component comprising an optoelectronic semiconductor chip being partly embedded in a shaped body serving as support |
Also Published As
Publication number | Publication date |
---|---|
US20040106234A1 (en) | 2004-06-03 |
JP5436137B2 (ja) | 2014-03-05 |
US20060099741A1 (en) | 2006-05-11 |
JP2010021570A (ja) | 2010-01-28 |
DE10237084A1 (de) | 2004-02-19 |
US7695990B2 (en) | 2010-04-13 |
US6995029B2 (en) | 2006-02-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE10306557A1 (de) | Verfahren zum Herstellen eines elektrischen Leiterrahmens, Verfahren zum Herstellen eines oberflächenmontierbaren Halbleiterbauelements und Leiterrahmenstreifen | |
DE4242842C2 (de) | Lichtemittierendes Bauelement zur Oberflächenmontage und Verfahren zu dessen Herstellung | |
DE19746893B4 (de) | Optoelektronisches Bauelement mit Wärmesenke im Sockelteil und Verfahren zur Herstellung | |
EP1516372B1 (de) | Oberflächenmontierbare lumineszenz- und/oder photo-diode und verfahren zu deren herstellung | |
DE10008203B4 (de) | Verfahren zum Herstellen elektronischer Halbleiterbauelemente | |
WO2017032772A1 (de) | Laserbauelement und verfahren zu seiner herstellung | |
EP1527479A1 (de) | VERFAHREN ZUM HERSTELLEN EINES ELEKTRISCHEN LEITERRAHMENS, VERFAHREN ZUM HERSTELLEN EINES OBERFLäCHENMONTIERBAREN HALBLEITERBAUELEMENTS UND LEITERRAHMENSTREIFEN | |
DE19544980A1 (de) | Lichtemittierendes Bauelement und Herstellverfahren für dieses | |
DE102011056706B4 (de) | Verfahren zur Herstellung von optoelektronischen Halbleiterbauteilen, Anordnung und optoelektronisches Halbleiterbauteil | |
EP0783183A2 (de) | Halbleiter-Bauelement und Verfahren zur Herstellung eines Halbleiter-Bauelementes | |
WO2004017407A1 (de) | Oberflächenmontierbares halbleiterbauelement und verfahren zu dessen herstellung | |
DE102013215650B4 (de) | Optoelektronisches Bauelement und Verfahren zu seiner Herstellung | |
DE112017005112B4 (de) | Sensor und Verfahren zum Hertsellen von Sensoren | |
WO2019145350A1 (de) | Optoelektronisches halbleiterbauteil und verfahren zur herstellung von optoelektronischen halbleiterbauteilen | |
DE112017005097B4 (de) | Herstellung von sensoren | |
WO2016102474A1 (de) | Optoelektronisches bauelement und verfahren zu seiner herstellung | |
WO2016202794A1 (de) | Bauelement und verfahren zur herstellung eines bauelements | |
WO2017129698A1 (de) | Herstellung eines multichip-bauelements | |
DE10234978A1 (de) | Oberflächenmontierbares Halbleiterbauelement und Verfahren zu dessen Herstellung | |
WO2021224015A1 (de) | Optoelektronisches bauelment und verfahren zu dessen herstellung | |
DE102017114668A1 (de) | Optoelektronisches Halbleiterbauteil und Anordnung mit einem optoelektronischen Halbleiterbauteil | |
DE102013220960A1 (de) | Optoelektronisches Bauelement und Verfahren zu seiner Herstellung | |
DE10153615C1 (de) | Verfahren zur Herstellung von elektronischen Bauteilen | |
DE19640006B4 (de) | Verfahren zum Herstellen eines elektronischen Bauelements | |
WO2021122112A1 (de) | Verfahren zur herstellung von halbleiterbauelementen und halbleiterbauelement |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |