DE102015107232A1 - Verfahren zur Vereinzelung von Packages und Leadframe - Google Patents
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Abstract
Ein Verfahren zur Vereinzelung einer Matrixanordnung von Packages wird bereitgestellt, wobei das Verfahren das Bereitstellen einer Matrixanordnung von Packages, wobei die Matrixanordnung auf einem Leadframe gebildet wird; Schneiden vordefinierter Leads des Leadframes durch einen Stanzprozess; und Vereinzeln der Packages der Matrixanordnung von Packages durch einen Sägeprozess umfasst.
Description
- Technisches Gebiet
- Verschiedene Ausführungsformen beziehen sich auf Verfahren zur Vereinzelung von Packages und einen Leadframe.
- Hintergrund der Erfindung
- Halbleiterchips werden zum Fertigen von Elektronikmodulen hergestellt, geprüft und verpackt. Bei den herkömmlichen Verfahren zum Verpacken von Halbleitern in Kunststoff werden mehrere Chips gleichzeitig auf einem als Leadframe bezeichneten Träger verarbeitet, und eine sogenannte Matrixanordnung von Packages wird gebildet. Nachdem der Packvorgang abgeschlossen ist und Leads geschnitten und abschließend geformt (z.B. in eine gleiche Richtung gebogen, um eine Platinenmontage zu gestatten) worden sind, wird die Vereinzelung einer Vorrichtung oder eines Chippackage aus dem Leadframe wie folgt durchgeführt. Die Vorrichtung wird immer noch von Verbindungsstegen (die Teile des Leadframes sind) an einer äußeren Schiene (rail) des Leadframes gehalten. Während des herkömmlichen Vereinzelungsvorgangs wird die Vorrichtung von einer Stanze (punch) nach oben gedrückt, während die Schienen in Position gehalten werden, so dass die Verbindungsstege schließlich abbrechen. Die Verbindungsstege werden abgebrochen, indem das Material der Verbindungsstege in einer Kombination aus Biegen und normalen Stress während des Stanzvorgangs (punching process) nachgibt.
- Die abgeschnittenen oder abgebrochenen Verbindungsstege stehen typischerweise nach dem Stanzvorgang hervor, was zu möglichen Beschädigungen der Vergussmassen (mold compounds) der anderen Packages durch Stoßen und Zusammenprallen der hervorstehenden Verbindungsstege führt.
- Zusammenfassung
- Verschiedene Ausführungsformen stellen ein Verfahren zum Vereinzeln einer Matrixanordnung von Packages bereit, wobei das Verfahren das Bereitstellen einer Matrixanordnung von Packages umfasst, wobei die Matrixanordnung auf einem Leadframe gebildet ist; Schneiden von Leads des Leadframes durch einen Stanzprozess (punching process); und Vereinzeln der Packages der Matrixanordnung von Packages durch einen Sägeprozess.
- Ferner stellen verschiedene Ausführungsformen eine Matrixanordnung von Pakten bereit, wobei die Matrixanordnung von Packages einen Leadframe umfasst, der eine Mehrzahl von Chipaufnahmebereichen umfasst, die in einer Matrixanordnung mit Reihen und Spalten angeordnet sind; und ein Verkapselungsmaterial, das wenigstens einen Teil des Leadframes verkapselt, wobei das Verkapselungsmaterial einen vordefinierten Schnittbereich umfasst, der senkrecht zu Reihen der Matrixanordnung verläuft, wobei der vordefinierte Schnittbereich eine Breite von weniger als 0,5 mm aufweist.
- Weiterhin stellen verschiedene Ausführungsformen ein Verfahren zum Fertigen einer Mehrzahl von Chippackages bereit, wobei das Verfahren das Bereitstellen eines Leadframes umfasst, der eine Mehrzahl von Chipaufnahmebereichen umfasst; Montieren von wenigstens einem Elektronikchip auf jeden der Mehrzahl von Chipaufnahmebereichen; Bilden einer Mehrzahl von Packages durch Aufformen (molding onto) eines Verkapselungsmaterials auf die montierten Elektronikchips; Schneiden von Leads des Leadframes durch einen Stanzprozess; und Vereinzeln der Mehrzahl von Packages durch einen Sägeprozess.
- Kurze Beschreibung der Zeichnungen
- In den Zeichnungen beziehen sich gleiche Bezugszeichen in den verschiedenen Ansichten im Allgemeinen auf dieselben Teile. Die Zeichnungen sind nicht notwendigerweise maßstabsgetreu, stattdessen wird im Allgemeinen das Augenmerk auf die Darstellung der Prinzipien der Erfindung gelegt. In der nachstehenden Beschreibung werden verschiedene Ausführungsformen unter Bezugnahme auf die folgenden Zeichnungen beschrieben, wobei gilt:
-
1A und1B stellen schematisch einen Leadframe gemäß einer beispielhaften Ausführungsform dar; -
2A bis2C stellen schematisch einen Formpressprozess (compression molding process) dar; -
3A und3B stellen schematisch eine Matrixanordnung von Packages dar, die einen Leadframe aus1 nach dem Formpressprozess umfasst; -
4A und4B stellen schematisch die Matrixanordnung aus2 dar und veranschaulichen einen Stanzschritt; -
5 stellt schematisch eine Querschnittsansicht der Matrixanordnung aus4 dar, die einen Sägeprozess veranschaulicht; -
6 veranschaulicht schematisch ein Flussdiagramm eines Vereinzelungsverfahrens gemäß einer beispielhaften Ausführungsform; und -
7 veranschaulicht schematisch ein Verfahren zum Herstellen einer Mehrzahl von Chippackages. - Ausführliche Beschreibung
- Nachstehend werden weitere beispielhafte Ausführungsformen eines Verfahren zur Vereinzelung von Packages und eines Leadframe erläutert. Es wird darauf hingewiesen, dass die Beschreibung spezifischer Merkmale, die im Zusammenhang mit einer spezifischen beispielhaften Ausführungsform beschrieben werden, auch mit anderen beispielhaften Ausführungsformen kombiniert werden kann.
- Der Ausdruck „beispielhaft“ wird hier in der Bedeutung „als Beispiel, Fall oder zur Veranschaulichung dienend“ verwendet. Jede hier als „beispielhaft“ beschriebene Ausführungsform oder Ausgestaltung ist nicht unbedingt als bevorzugt oder vorteilhaft gegenüber anderen Ausführungsformen oder Ausgestaltungen zu betrachten.
- Verschiedene beispielhafte Ausführungsformen stellen einen Leadframe für eine Matrixanordnung von Packages bereit, wobei der Leadframe dafür ausgelegt ist, durch einen Sägeprozess geschnitten zu werden. Insbesondere kann der Leadframe zur Verwendung für eine Matrixanordnung von Packages ausgelegt sein, wobei die Vereinzelung in einer hybriden Weise, d.h. durch zwei verschiedene Trennschritte oder Unterschritte, durchgeführt wird. Zum Beispiel werden in einem ersten Schritt, der durch Stanzen erfolgt, vordefinierte Leads des Leadframes getrennt oder abgetrennt, während ein zweiter Schritt durch Sägen, z.B. entlang eines vordefinierten Schnittbereichs, der z.B. durch zwei Schnittlinien gebildet wird, des Leadframes und/oder eines Verkapselungsmaterials, das wenigstens teilweise den Leadframe verkapselt, durchgeführt wird, wobei der zweite Schritt die Packages vereinzelt oder voneinander trennt.
- Insbesondere können Packages zum Beispiel Dual-Flat No-lead(DFN)-Packages sein. Jedes Package kann wenigstens einen Elektronikchip, z.B. einen Transistor oder einen Leistungstransistor, umfassen. Der Leadframe kann ein Kupfer-Leadframe sein und/oder durch einen Stanzprozess hergestellt werden. Das Verkapselungsmaterial kann Vergussmasse oder Laminat (laminate) oder ein polymerbasiertes Material sein.
- Insbesondere kann der vordefinierte Schnittbereich eine Sollbruchstelle oder Sollbruchlinie sein. Das heißt, dass ein „vordefinierter Schnittbereich“ ein Teil oder ein Abschnitt des Leadframes sein kann, der später im Verfahren zum Trennen der gebildeten Packages geschnitten oder gebrochen werden soll. Weiterhin oder alternativ kann der vordefinierte Schnittbereich auf dem Leadframe oder in einem Verkapselungsmaterial ausgebildet sein, das auf dem Leadframe angeordnet ist oder wenigstens teilweise den Leadframe und optional auf dem Leadframe angeordnete Elektronikchips umschließt. Es sollte beachtet werden, dass der vordefinierte Schnittbereich die Trennung zwischen zwei Spalten der Matrixanordnung definieren oder bilden kann. Das heißt, dass der vordefinierte Schnittbereich senkrecht zu den Reihen oder Streifen der Matrixanordnung verläuft. Insbesondere wird die Breite des vordefinierten Schnittbereichs, die z.B. durch einen Abstand zwischen zwei Schnittlinien gebildet wird, in der Richtung definiert, die parallel zu der Reihe oder dem Streifen der Matrixanordnung verläuft. Insbesondere kann der Leadframe Kupfer, Aluminium oder jedes andere geeignete leitfähige Material umfassen oder daraus bestehen.
- Es sollte beachtet werden, dass es möglich sein kann, einen solchen schmalen vordefinierten Schnittbereich oder eine Schnittlinie zu verwenden, da das Trennen oder Vereinzeln der Packages der Matrixanordnung einer Einzelreihe anschließend durch einen Sägeprozess und nicht durch einen Stanzprozess durchgeführt werden mag. Wird ein Stanzprozess zum Trennen der Packages (wie bei allgemein bekannten Prozessen) herangezogen, müsste ein Abstand zwischen den Packages von mehr als 1 mm (z.B. zwischen 1,5 mm und 3,1 mm) eingehalten werden, um zu gewährleisten, dass die Packages durch den Stanzprozess nicht beschädigt werden.
- Somit wird in diesem Sinne ein Leadframe für eine Matrixanordnung von Packages bereitgestellt, wobei der Leadframe oder die gesamte Matrixanordnung von Packages zum Schneiden durch einen Sägeprozess ausgelegt ist. Insbesondere ist der Leiterahmen hinsichtlich des Trennens dafür ausgelegt, anschließend in einem Verfahren gemäß einer beispielhaften Ausführungsform verarbeitet zu werden.
- Es sollte beachtet werden, dass die Benennung oder Bestimmung von Reihen oder Spalten der Matrixanordnung im Prinzip natürlich austauschbar sind.
- Gemäß einem Verfahren zum Trennen einer Matrixanordnung von Packages gemäß einer beispielhaften Ausführungsform kann ein hybrider Schneide- oder Trennprozess bereitgestellt werden. Der Hybridprozess kann zu einem Packageumriss (package outline), der bekannten Prozessen ähnlich ist, führen, aber eine höhere Dichte von Packages in der Matrixanordnung und/oder ein robusteres Package ohne Verändern der Grundfläche oder Größe des Package ermöglichen.
- Nachfolgend werden weitere beispielhafte Ausführungsformen des Verfahrens zur Vereinzelung einer Matrixanordnung von Packages beschrieben. Die Merkmale und Elemente der beschriebenen Ausführungsformen können jedoch auch mit dem Leadframe oder der Matrixanordnung von Packages und dem Verfahren zur Herstellung einer Mehrzahl von ChipPackages gemäß einer beispielhaften Ausführungsform kombiniert werden.
- Gemäß einer beispielhaften Ausführungsform des Verfahrens wird der Stanzprozess durchgeführt, bevor der Sägeprozess durchgeführt wird.
- Durch Ausführen des Stanzprozesses oder des Stanzschrittes vor dem Sägeschritt kann es möglich sein, eine Mehrzahl von Packages, z.B. eine vollständige Reihe oder Spalte der Matrixanordnung, zu prüfen, während sie noch mechanisch miteinander verbunden sind. Insbesondere trennt der Stanzprozess die Packages voneinander durch Schneiden der Leads des Leadframes, während die Packages mechanisch noch miteinander verbunden sind.
- Gemäß einer beispielhaften Ausführungsform umfasst das Verfahren ferner das Prüfen von wenigstens einem Package der Matrixanordnung, bevor der Sägeprozess durchgeführt wird.
- Vorzugsweise erfolgt das Prüfen nach dem Stanzschritt zum Schneiden oder Trennen der Leads oder vordefinierten Leads des Leadframes in Bezug auf verschiedene Packages. Insbesondere kann das Prüfen ein streifenweises Prüfen sein, d.h. mehrere oder alle Packages eines Streifens oder einer Reihe von Packages können gleichzeitig geprüft werden. Somit kann es möglich sein, das Prüfen einer großen Zahl von Packages zu vereinfachen.
- Gemäß einer beispielhaften Ausführungsform des Verfahrens wird das Prüfen in Bezug auf eine Mehrzahl von Packages einer Reihe der Matrixanordnung von Packages gleichzeitig durchgeführt.
- Insbesondere können alle Packages einer Reihe gleichzeitig geprüft werden. Das Prüfen mehrerer oder aller Packages eines Streifens oder einer Reihe kann vor allem für Packages von Vorteil sein, die in Produkten verwendet werden, welche keine elektrische Isolierung einer enthaltenen Wärmesenke erfordern.
- Gemäß einer beispielhaften Ausführungsform umfasst das Verfahren das Markieren des wenigstens einen geprüften Packages.
- Insbesondere können alle geprüften Packages oder alle Packages eines Streifens oder einer Reihe markiert werden. Das Markieren kann einige Informationen bezüglich der Ergebnisse der Prüfung, z.B. ob einige Qualitätsforderungen oder -standards eingehalten oder nicht eingehalten werden, anzeigen. Das Markieren oder Kennzeichnen kann mit Hilfe eines jeden geeigneten Prozesses, z.B. Lasermarkieren, durchgeführt werden.
- Gemäß einer beispielhaften Ausführungsform umfasst das Verfahren ferner die Matrixanordnung von Packages durch Montieren einer Mehrzahl von Elektronikchips auf den Leadframe; und Ausbilden von Verkapselungsmaterial auf dem Leadframe durch Formpressen (compression molding).
- Insbesondere können die Elektronikchips auf dem Leadframe durch Oberflächenmontagetechnologie, durch einen Lötprozess, angeordnet werden, oder durch jeden anderen geeigneten Prozess auf den Leadframe geklebt bzw. darauf angeordnet werden. Zum Beispiel kann/können ein oder mehr Elektronikchip(s) für jedes Package der Matrixanordnung von Packages angeordnet werden.
- Zusätzliche Angussstutzen (cull) und Angusskanäle (runner) können durch das Verwenden des Formpressprozesses vermieden werden. Gemäß dieser Ausführungsform kann die Prüfung vor der Vereinzelung der Packages und wenn sie nach der Leiterisolierung noch miteinander verbunden sind durchgeführt werden. Somit kann sich ein erhöhter Produktionsertrag ergeben, da zusätzlicher Platz des Leadframes, der für das Anbringen der Angusskanäle und Angussstutzen genutzt wird, bei diesem Design eingespart werden kann. Weiterhin kann das Herstellen des Leadframes weniger Einschränkungen unterworfen sein, so dass der Leadframe leicht zu stanzen ist, was ebenfalls zu einer Kostenreduzierung führen kann.
- Gemäß einer beispielhaften Ausführungsform des Verfahrens wird das Verkapselungsmaterial als ein durchgehender Streifen auf dem Leadframe ausgebildet.
- Insbesondere kann eine Einheit von Packages nach dem Montageprozess in Streifenform vergossen werden. Diese Einheiten können Reihen der Matrixanordnung von Packages entsprechen, wobei die Reihen zum Beispiel durch vordefinierte Leads miteinander verbunden sind. Diese Streifen oder Reihen von Packages können dann durch den Stanzprozess getrennt werden. Insbesondere kann das Verkapselungsmaterial ein durchgehendes Band oder Element bilden, das sämtliche Elektronikchips, die auf einer Reihe des Leadframes angeordnet oder montiert sind, bedeckt.
- Durch Verwenden eines Verfahrens gemäß einer beispielhaften Ausführungsform kann es möglich sein, herausragende Verbindungsstege zu vermeiden, insbesondere in dem Fall dass das Trennen oder Vereinzeln der Packages durch einen Sägeprozess eines Streifens oder einer Reihe von Packages mit einem durchgehenden Vergussstreifen durchgeführt wird. Insbesondere kann eine „geglättete” Verkapselungsmaterialkante effizient einfach durch Sägen erzielt werden, und es können keine speziellen Entgratungswerkzeuge notwendig sind, um eine „geglättete“ Verkapselungsmaterialkante im Bereich der Verbindungsstege zu erhalten. Somit mögen keine asymmetrischen Verbindungsstege erforderlich sein, um ein Zusammenprallen von Verbindungsstegen benachbarter Packages zu vermeiden, wobei die Asymmetrie sonst zu direktem Kontakt mit einem Verkapselungsmaterial der anderen Packages (mögliches Absplittern der Vergussmasse) und einem asymmetrischen Verbindungssteg führen kann, wobei eine Asymmetrie zu einem Risiko für die Die-Pad-Stabilität führen kann.
- Im Folgenden werden weitere beispielhafte Ausführungsformen der Matrixanordnung von Packages beschrieben. Die Merkmale und Elemente der beschriebenen Ausführungsformen können jedoch auch mit dem Verfahren zur Vereinzelung einer Matrixanordnung von Packages und dem Verfahren zur Herstellung einer Mehrzahl von Packages gemäß einer beispielhaften Ausführungsform kombiniert werden.
- Gemäß einer beispielhaften Ausführungsform der Matrixanordnung von Packages umfasst der Leadframe vordefinierte Leads auf zwei gegenüberliegenden Seiten der Chipaufnahmebereiche, wobei die vordefinierten Leads die Chipaufnahmebereiche einer Spalte verbinden.
- Insbesondere in dem Fall, dass Leads nur auf zwei gegenüberliegenden Seiten des Packages, z.B. im Fall von Dual-Flat No-lead-Packages, vordefiniert sind, werden die Leads vorzugsweise auf den Seiten angeordnet, die Chipaufnahmebereiche einer Spalte verbinden.
- Der Ausdruck „vordefinierte Leads“ kann insbesondere Elemente oder Abschnitte des Leadframes bezeichnen, die, nach Montieren und Vereinzeln der Packages, die Leads oder Verbindungselemente des vereinzelten Package bilden sollen.
- Gemäß einer beispielhaften Ausführungsform der Matrixanordnung von Packages sind die vordefinierten Leads voneinander getrennt, und Verbindungsstege des Leadframes verbinden die Chipaufnahmebereiche einer Reihe.
- Das heißt, dass die Matrixanordnung getrennt sein kann, z.B. durch Stanzen, in Bezug auf die vordefinierten Leads (d.h. reihenweise), aber sie nicht entlang den vordefinierten Schnittbereichen oder Schnittlinien geschnitten sein mag. Somit können der Leadframe oder die Matrixanordnung von Packages Streifen, Reihen oder eindimensionale Anordnungen von Packages bilden, die zwar elektrisch voneinander getrennt, aber mechanisch noch miteinander verbunden sind. Dieser Streifen oder diese Reihe von Packages kann dann elektrisch geprüft werden. Insbesondere können alle Packages des Streifens gleichzeitig geprüft werden, z.B. hinsichtlich seiner elektrischen Eigenschaften geprüft werden.
- Gemäß einer beispielhaften Ausführungsform der Matrixanordnung von Packages werden Verbindungsstege des Leadframes entlang des vordefinierten Schnittbereichs abgeschnitten.
- Insbesondere können mehrere oder alle Verbindungsstege einer Reihe der Matrixanordnung oder der gesamten Matrixanordnung gleichzeitig oder nacheinander abgeschnitten werden. Das Schneiden der Verbindungsstege kann die Packages der Matrixanordnung trennen oder vereinzeln.
- Gemäß einer beispielhaften Ausführungsform der Matrixanordnung von Packages werden das Verkapselungsmaterial und der Leadframe entlang denselben Schnittkanten geschnitten.
- Insbesondere können das Verkapselungsmaterial und der Leadframe in einem einzigen Bearbeitungsschritt, z.B. entlang des vordefinierten Schnittbereichs, der durch vordefinierte Schnittlinien gebildet wird, geschnitten werden. Somit können die vereinzelten Packages eine einzige Schnittkante haben, die durch das Verkapselungsmaterial und den Leadframe verläuft.
- Gemäß einer beispielhaften Ausführungsform der Matrixanordnung von Packages wird der vordefinierte Schnittbereich des Verkapselungsmaterials durch vordefinierte Schnittlinien gebildet, und der Leadframe umfasst vordefinierte Schnittlinien, die mit den vordefinierten Schnittlinien des Verkapselungsmaterials zusammenfallen.
- Insbesondere können sowohl das Verkapselungsmaterial als auch der Leadframe vordefinierte Schnittlinien umfassen, die den vordefinierten Schnittbereich bilden, wobei in einer Draufsicht auf die Matrixanordnung die vordefinierten Schnittbereiche sich decken oder überlappen.
- Gemäß einer beispielhaften Ausführungsform der Matrixanordnung von Packages ist das Verkapselungsmaterial wenigstens ein Material aus der Gruppe bestehend aus Vergussmasse; Laminat; und polymerem Material.
- Die folgende ausführliche Beschreibung bezieht sich auf die beigefügten Zeichnungen, die zur Veranschaulichung spezifische Details und Ausführungsformen zeigen, durch die sich vorliegende Erfindung praktisch nutzen lässt.
-
1A und1B stellen schematisch einen Leadframe gemäß einer beispielhaften Ausführungsform dar. Insbesondere zeigt1A einen Leadframe100 , der eine Matrixanordnung von Chipaufnahmebereichen101 umfasst, die Reihen oder Streifen102 und Spalten103 bilden.1B , die ein Detail des Leadframes100 darstellt, das die Chipaufnahmebereiche101 zeigt, die vordefinierte Leads104 an der Oberseite und Unterseite aufweisen, d.h. die Chipaufnahmebereiche einer Spalte in der Ausrichtung aus1 verbinden. Ferner werden vordefinierte Schnittbereiche schematisch durch Linien105 angezeigt, die die Chipaufnahmebereiche101 einer jeden Reihe102 trennen. Die Breite dieser vordefinierten Schnittbereiche kann im Bereich von weniger als 0,75 mm, z.B. im Bereich zwischen 0,1 mm und 0,7 mm, vorzugsweise im Bereich zwischen 0,2 mm und 0,5 mm, wie 0,3 mm, liegen wie zum Beispiel in1B gezeigt. Dieser Bereich ist kleiner als bei üblichen Leadframe, die für Matrixanordnungen von Packages verwendet werden, die anschließend durch einen Stanzprozess vereinzelt werden. Der vordefinierte Schnittbereich105 kreuzt oder schneidet die Verbindungsstege106 . -
2A bis2C stellen schematisch ein Formpressverfahren dar. Insbesondere zeigt2A den Leadframe100 aus1A in verkleinertem Maßstab, auf dem die Elektronikchips angeordnet oder montiert sind.2B zeigt eine detaillierte Ansicht des Leadframes100 , auf dem Elektronikchips210 angeordnet sind, die elektrisch mit dem Leadframe verbunden sind, was durch die Drähte211 in2B angezeigt wird. Im unteren Teil von2B ist schematisch ein Verkapselungsmaterial212 dargestellt, das in einer Vertiefung eines Stempels oder einer Stanze213 angeordnet ist. Der Stempel213 wird dann auf den Leadframe100 gepresst, der für den Formpressvorgang auf einer Stützstruktur214 angeordnet ist. Weiterhin werden einige Distanzstücke215 in2B schematisch dargestellt, die gewährleisten, dass der Leadframe und/oder die montierten Elektronikchips nicht von dem Stempel213 beschädigt werden. Nach dem Vergießen werden vergossene Streifen220 auf dem Leadframe100 ausgebildet, die jeder eine Reihe oder einen Streifen von Packages umfassen, was schematisch in2C dargestellt ist. -
3A und3B stellen schematisch eine Matrixanordnung von Packages300 dar, die einen Leadframe aus1 nach dem Formpressvorgang umfassen. Insbesondere zeigt3A denselben Leadframe100 aus2C , einschließlich der gegossenen Streifen220 in einer größeren Ansicht, während3B eine detaillierte Ansicht des Leadframes100 aus3A darstellt. Es ist zu beachten, dass die vordefinierten Leads104 auch in3B zu sehen sind. Ein Verkapselungsmaterial330 ist in den3A und3B (und in den folgenden4A und4B ) durch die horizontalen Linien331 , die Ränder oder Begrenzungen des Verkapselungsmaterials oder der Gussverkapselung bilden, und durch Strichelung der entsprechenden Linien des Leadframes, der unter der Gussmasse angeordnet ist, dargestellt. -
4A und4B stellen schematisch die Matrixanordnung300 aus3 dar und veranschaulichen einen Stanzschritt. Insbesondere sind die vordefinierten Leads104 und die Verbindungsstege106 in4A sichtbar, die die Chipaufnahmebereiche101 oder Packages, die davon aus einer entsprechenden Spalte und einer entsprechenden Reihe gebildet werden, verbinden. Weiterhin zeigen die Linien440 Linien, entlang derer ein Stanzschritt ausgeführt wird, um die vordefinierten Leads104 einer Säule voneinander zu trennen. Es ist zu sehen, dass durch Stanzen entlang dieser Linien440 die Leads einer Säule der Matrixanordnung von Packages elektrisch voneinander getrennt werden.4B zeigt einen Überblick über4A , wobei ein größerer Teil der Matrixanordnung300 aus4A dargestellt ist. -
5 stellt schematisch eine Querschnittsansicht der Matrixanordnung300 aus4 dar, die das Verkapselungsmaterial330 , das auf dem Leadframe100 angeordnet ist, umfasst und einen Sägeprozess veranschaulicht. Insbesondere ist ein Sägeschritt durch einen Wasserstrahl551 schematisch dargestellt, der das Verkapselungsmaterial330 einer Reihe oder eines Streifens von Packages trennt. Der Sägeschritt kann jedoch durch mechanisches Sägen oder durch Lasersägen oder -schneiden durchgeführt werden. Ferner zeigt5 zwei vordefinierte Schnittlinien552 , die in dem Verkapselungsmaterial550 ausgebildet oder angeordnet sind und den vordefinierten Schnittbereich anzeigen. Der Abstand zwischen den zwei Schnittlinien liegt unter 0,50 mm, z.B. im Bereich zwischen 0,02 mm und 0,35 mm, spezieller im Bereich zwischen 0,05 mm und 0,25 mm, zum Beispiel 0,15 mm. -
6 stellt schematisch ein Ablaufdiagramm eines Vereinzelungsverfahrens600 gemäß einer beispielhaften Ausführungsform dar. Insbesondere umfasst das Verfahren zur Vereinzelung einer Matrixanordnung von Packages600 das Bereitstellen einer Matrixanordnung von Packages, wobei die Matrixanordnung auf einem Leadframe gebildet wird (Schritt601 ). In einem anschließenden Schritt602 werden die Leads des Leadframes durch einen Stanzprozess abgeschnitten. Weiterhin werden die Packages der Matrixanordnung von Packages durch einen Sägeprozess getrennt oder vereinzelt (Schritt602 ). Somit kann ein hybrider Prozess zur Vereinzelung von Chippackages, die auf einem Leadframe gebildet werden, bereitgestellt werden, wobei die Vereinzelung in zwei Unterschritten, einem Stanzschritt und einem Sägeschritt, durchgeführt wird. -
7 veranschaulicht schematisch ein Verfahren zum Herstellen einer Mehrzahl von Chippackages700 . In einem ersten Schritt (Schritt701 ) werden Vormontageschritte, wie Bereitstellen eines Leadframes, z.B. eines Leadframes wie in1 dargestellt, durchgeführt. An diesen Leadframe werden Halbleiter-Dies oder Elektronikchips befestigt (Schritt702 ) und elektrisch verbunden, z.B. durch Kleben (Schritt703 ). Danach kann wahlweises Plasmaätzen herangezogen werden, um einen Strukturierungsprozess durchzuführen, z.B. um Leitungswege zu und von den Halbleiter-Dies (Schritt704 ) zu bilden. Anschließend kann in einem nächsten optionalen Schritt ein Haftvermittler verwendet werden, um die Haftung der Vergussmasse (mold compound) zu verbessern (Schritt705 ). Anschließend wird ein Formprozess, z.B. ein Formpressprozess, in Schritt706 durchgeführt, der eine Verkapselung bildet, die die befestigten oder montierten Halbleiter-Dies umschließt. Zusätzlich können nach dem Formpressen Aushärtschritte (Schritt707 ) durchgeführt werden, an die sich Entgratungs- und/oder Metallisierungsprozesse (Schritt708 ) anschließen können. - Anschließend wird ein Stanzprozess durchgeführt (Schritt
709 ), der die vordefinierten Leads des Leadframes in der Weise trennt, dass Packages, die noch mechanisch in Reihen oder Spalten miteinander verbunden sind, elektrisch getrennt werden. Somit kann anschließend eine wahlweise Prüfung auf einer Streifenebene, d.h. bei Packages, die noch mechanisch verbunden sind und Streifen oder Reihen bilden, vorgenommen werden (Schritt710 ). Nach der Durchführung der Prüfung können die Packages des geprüften Streifens und/oder der gesamter Streifens zusammen markiert oder gekennzeichnet werden, z.B. durch Laser oder jedes andere geeignete Markierungsverfahren (Schritt711 ), um zum Beispiel Prüfergebnisse anzuzeigen. Danach werden die noch mechanisch verbundenen Packages durch einen zweiten Vereinzelungs-Unterschritt vereinzelt, der durch einen Sägeschritt, z.B. durch Laser, mechanisches Sägen oder Wasserstrahlschneiden, durchgeführt wird (Schritt712 ). Anschließend können die vereinzelten Packages auf Fehler gescannt und gepackt werden. - Auch wenn die vorliegende Erfindung hier besonders unter Bezugnahme auf spezifische Ausführungsformen gezeigt und beschrieben worden ist, sei an dieser Stelle für Fachleute darauf hingewiesen, dass verschiedene Änderungen hinsichtlich Form und Detail vorgenommen werden können, ohne vom Wesen und Schutzbereich der Erfindung abzuweichen, die durch die beigefügten Patentansprüche definiert sind. Der Schutzbereich der Erfindung ist somit durch die beigefügten Ansprüche angegeben und es sollen deswegen alle Änderungen, die in der Bedeutung und dem Entsprechungsbereich der Ansprüche liegen, mit eingeschlossen sein.
Claims (15)
- Verfahren zur Vereinzelung einer Matrixanordnung von Packages, wobei das Verfahren umfasst: Bereitstellen einer Matrixanordnung von Packages, wobei die Matrixanordnung auf einem Leadframe ausgebildet wird, Schneiden vordefinierter Leads des Leadframes mittels eines Stanzprozess; und Vereinzeln der Packages der Matrixanordnung von Packages mittels eines Sägeprozess.
- Verfahren gemäß Anspruch 1, wobei der Stanzprozess durchgeführt wird, bevor der Sägeprozess durchgeführt wird.
- Verfahren gemäß Anspruch 1 oder 2, ferner umfassend: Prüfen von wenigstens einem Package der Matrixanordnung, bevor der Sägeprozess durchgeführt wird.
- Verfahren gemäß Anspruch 3, wobei das Prüfen für eine Mehrzahl von Packages einer Reihe der Matrixanordnung von Packages gleichzeitig durchgeführt wird.
- Verfahren gemäß Anspruch 3 oder 4, ferner umfassend: Markieren des wenigstens einem geprüften Package.
- Verfahren gemäß einem der Ansprüche 1 bis 5, ferner umfassend: Ausbilden der Matrixanordnung von Packages durch Montieren einer Mehrzahl von Elektronikchips auf den Leadframe; und Ausbilden eines Verkapselungsmaterials auf dem Leadframe durch Formpressen.
- Verfahren gemäß Anspruch 6, wobei das Verkapselungsmaterial als ein durchgehender Streifen auf dem Leadframe ausgebildet wird.
- Matrixanordnung von Packages, wobei die Matrixanordnung von Packages umfasst: einen Leadframe, der eine Mehrzahl von Chipaufnahmebereichen, die in einer Matrixanordnung, welche Reihen und Spalten aufweist, angeordnet ist, umfasst; ein Verkapselungsmaterial, das wenigstens einen Teil des Leadframes verkapselt, wobei das Verkapselungsmaterial einen vordefinierten Schnittbereich umfasst, der senkrecht zu Reihen der Matrixanordnung verläuft, wobei der vordefinierte Schnittbereich eine Breite von weniger als 0,50 mm aufweist.
- Matrixanordnung von Packages gemäß Anspruch 8, wobei der Leadframe vordefinierte Leads auf zwei gegenüberliegenden Seiten der Chipaufnahmebereiche umfasst, wobei die vordefinierten Leads die Chipaufnahmebereiche einer Spalte verbinden.
- Matrixanordnung von Packages gemäß Anspruch 8 oder 9, wobei die vordefinierten Leads voneinander getrennt sind und Verbindungsstege des Leadframes Chipaufnahmebereiche einer Reihe verbinden.
- Matrixanordnung von Packages gemäß einem der Ansprüche 8 bis 10, wobei Verbindungsstege des Leadframes entlang des vordefinierten Schnittbereichs geschnitten sind.
- Matrixanordnung von Packages von Packages gemäß einem der Ansprüche 8 bis 11, wobei das Verkapselungsmaterial und der Leadframe entlang derselben Schnittkanten geschnitten sind.
- Matrixanordnung von Packages von Packages gemäß einem der Ansprüche 8 bis 12, wobei der vordefinierte Schnittbereich des Verkapselungsmaterials mittels vordefinierter Schnittlinien ausgebildet ist und der Leadframe vordefinierte Schnittlinien umfasst, die mit den vordefinierten Schnittlinien des Verkapselungsmaterials zusammenfallen.
- Matrixanordnung von Packages von Packages gemäß einem der Ansprüche 8 bis 13, wobei das Verkapselungsmaterial wenigstens ein Material ist aus der Gruppe bestehend aus: Vergussmasse; Laminat; und polymerbasiertes Material.
- Verfahren zur Herstellung einer Mehrzahl von Chippackages, wobei das Verfahren umfasst: Bereitstellen eines Leadframes, der eine Mehrzahl von Chipaufnahmebereichen umfasst; Montieren von wenigstens einem Elektronikchip auf jeden der Mehrzahl von Chipaufnahmebereichen; Bilden einer Mehrzahl von Packages durch Aufformen eines Verkapselungsmaterials auf die montierten Elektronikchips; Schneiden vordefinierter Leads des Leadframes durch einen Stanzprozess; und Vereinzeln der Mehrzahl von Packages durch einen Sägeprozess.
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US6717822B1 (en) * | 2002-09-20 | 2004-04-06 | Amkor Technology, Inc. | Lead-frame method and circuit module assembly including edge stiffener |
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US7125747B2 (en) * | 2004-06-23 | 2006-10-24 | Advanced Semiconductor Engineering, Inc. | Process for manufacturing leadless semiconductor packages including an electrical test in a matrix of a leadless leadframe |
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