KR20010100792A - 화상표시장치 및 그 장치용의 구동회로 - Google Patents

화상표시장치 및 그 장치용의 구동회로 Download PDF

Info

Publication number
KR20010100792A
KR20010100792A KR1020010008584A KR20010008584A KR20010100792A KR 20010100792 A KR20010100792 A KR 20010100792A KR 1020010008584 A KR1020010008584 A KR 1020010008584A KR 20010008584 A KR20010008584 A KR 20010008584A KR 20010100792 A KR20010100792 A KR 20010100792A
Authority
KR
South Korea
Prior art keywords
image display
circuit
signal line
signal
display device
Prior art date
Application number
KR1020010008584A
Other languages
English (en)
Other versions
KR100754974B1 (ko
Inventor
고야마준
아자미무네히로
Original Assignee
야마자끼 순페이
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 야마자끼 순페이, 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 야마자끼 순페이
Publication of KR20010100792A publication Critical patent/KR20010100792A/ko
Application granted granted Critical
Publication of KR100754974B1 publication Critical patent/KR100754974B1/ko

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0259—Details of the generation of driving signals with use of an analog or digital ramp generator in the column driver or in the pixel circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0297—Special arrangements with multiplexing or demultiplexing of display data in the drivers for data electrodes, in a pre-processing circuitry delivering display data to said drivers or in the matrix panel, e.g. multiplexing plural data signals to one D/A converter or demultiplexing the D/A converter output to multiple columns

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of El Displays (AREA)
  • Transforming Electric Information Into Light Information (AREA)

Abstract

본 발명은 화상표시장치의 신호선 구동회로의 점유 면적이 줄어들고, 디지털 영상신호의 입력 전송선의 기생 용량 및 저항이 감소하는, 디지털 영상신호의 입력에 응답하여 동작하는 화상표시장치를 제공한다. 상기 화상표시장치는 디지털 영상신호를 시프트 레지스터에 직접 입력하고 직렬/병렬 변환 동작을 수행하기 위한 유닛, 및 신호선 구동회로내에서 n개(n은 2보다 큰 자연수임)의 신호선으로 하여금 기억회로 및 D/A 변환회로를 공동으로 소유하도록 위한 유닛을 구비한다. 하나의 수평 주사 기간은 n개의 기간으로 분할되고, 상기 기억회로 및 D/A 변환회로는 분할된 각각의 기간에 서로 다른 신호선에 대한 처리 동작을 수행한다.

Description

화상표시장치 및 그 장치용의 구동회로{An image display device and driver circuit therefor}
본 발명은 디지털 영상신호가 입력되는 화상표시장치 및 그 화상표시장치용의 구동회로에 관한 것으로서, 보다 구체적으로는, 상기 구동회로의 점유 면적이 줄어들고 입력될 디지털 영상신호의 지연 및 그 파형 왜곡을 감소시킬 수 있는 화상표시장치용 구동회로에 관한 것이다.
최근, 반도체 박막이 유리 기판위에 형성되는 화상표시장치, 특히, 박막트랜지스터(이하, "TFT"라 한다)를 이용한 액티브 매트릭스 화상표시장치가 광범위하게 사용되고 있다. TFT를 이용한 상기 액티브 매트릭스 화상표시장치(이하, "화상표시장치"라 한다)는 각 화소의 전하를 제어하는 매트릭스 형태로 배열되는 수십만 내지 수백 만개의 TFT를 구비한다.
또한, 최신 기술로서, 화소들을 구성하는 화소 TFT이외에 화소 배열부의 외부에 있는 TFT를 사용하여 구동회로를 동시에 형성하기 위한 폴리 규소 TFT 기술이 개발되었다.
더욱이, 상기 구동회로로서, 아날로그 영상신호는 물론, 디지털 영상신호를 처리하기 위한 구동회로가 실현되고 있다.
도 25는 상기 화상표시장치의 구조로서, 액티브 매트릭스형 액정표시장치의 구조예를 도시한 도면이다. 도 25에 도시된 바와 같이, 이러한 액정표시장치는 신호선 구동회로(101), 주사선 구동회로(102), 화소 배열부(103), 신호선(104), 주사선(105), 화소 TFT(106), 액정(107)등으로 구성된다.
도 26은 디지털 영상신호를 처리하기 위한 종래의 (디지털 시스템) 신호선 구동회로의 구조의 상세 도면이다. 도 27은 도 26에 대응하는 종래의 디지털 시스템 신호선 구동회로의 동작 타이밍을 도시한 파형도이다. 여기서, k(수평)×l(수직) 화소를 갖는 화상표시장치의 일례를 설명하기로 한다. 비록, 설명의 용이성을 위해 3 비트를 갖는 디지털 영상신호의 경우가 예시되고 있지만, 실제 화상표시장치의 비트 수는 3으로 제한되지 않는다. 또한, 도 26 및 도 27은 k=640인 특정예를 도시하고 있다.
종래의 신호선 구동회로는 다음과 같은 구조를 갖는다. 이러한 구조는 클록 신호(CLK) 및 시동 펄스(SP)가 입력되고 상기 펄스를 순차적으로 이동시키는 시프트 레지스터, 그 시프트 레지스터의 출력에 의해 디지털 영상신호들을 순차적으로 저장하기 위한 제 1 기억회로(LAT 1), 래치 신호(LP)의 입력에 따라 상기 제 1 기억회로의 출력들을 저장하기 위한 제 2 기억회로, 및 그 제 2 기억회로의 출력들을 아날로그 신호로 변환하기 위한 D/A 변환회로(DAC)로 구성된다. 여기서, 상기 기억회로용으로서 래치 회로가 사용된다.
(도 26에 도시된 DFF의 수에 대응하는) 시프트 레지스터의 단(stage)의 수는 k+1이다. 상기 시프트 레지스터의 출력 신호들은 직접 또는 버퍼를 통해 상기 제 1 기억회로(LAT 1)의 제어신호들(SR-001 내지 SR-640)이 된다. 상기 제 1 기억회로(LAT 1)는 상기 제어신호들의 출력 타이밍에 따라 디지털 영상신호들(D0-D2)을 저장한다. 여기서, 상기 제 1 기억회로(LAT 1)용으로서, 3(비트수)×k(수평 주사선의 수)구조의 회로가 필요하게 된다. 또한, 상기 제 2 기억회로(LAT 2)용으로서도, 3 ×k 구조의 회로가 필요해 진다.
상기 시프트 레지스터의 클록 신호(CLK), 시동 펄스(SP), 디지털 영상신호(D0-D2), 및 래치 신호(LP)는 상기 신호선 구동회로에 입력된다. 우선, 상기 클록 신호(CLK) 및 시동 펄스(SP)가 상기 시프트 레지스터에 입력되고, 상기 시동 펄스가 순차적으로 이동된다. 상기 시프트 레지스터의 출력들(도 26의 SR-001 내지 SR-640)은 도 27에 도시된 바와 같이, 상기 클록 신호(CLK)가 일정 기간만큼 이동되는 펄스가 된다. 상기 제 1 기억회로(LAT 1)는 상기 시프트 레지스터의 출력 신호들에 의해 동작하고, 이 때 입력되는 상기 디지털 영상신호들을 저장한다. 상기 시프트 레지스터의 펄스는 하나의 선(line)에 대해 이동함으로써, 상기 한 선의 디지털 영상신호들은 상기 제 1 기억회로(LAT 1)에 저장된다.(그러나, 도 26의 L1-001 내지 L1-640은 도시의 단순화를 위해, 비트를 구별하지 않고 집합적으로 도시됨)
다음으로, 상기 래치 신호(LP)는 수평 귀선 기간(horizontal retrace period)으로 입력된다. 이러한 래치 신호에 의해, 상기 제 2 기억회로(LAT 2)가 동작하고, 상기 제 1 기억회로(LAT 1)에 저장된 상기 디지털 영상신호들(L1-001 내지 L1-640)가 상기 제 2 기억회로(LAT 2)에 저장된다. 상기 수평 귀선 기간이 완료되고 다음번 수평 주사 기간이 개시되면, 상기 시프트 레지스터는 동작을 재개한다. 반면, 상기 제 2 기억회로(LAT 2)에 저장된 상기 디지털 영상신호들(도 26 및 도 27의 L2-001 내지 L2-640)은 도시의 단순화를 위해, 비트를 구별하지 않고 집합적으로 도시됨)는 상기 D/A 변환회로(DAC)에 의해 아날로그 신호로 변환된다. 상기 변환된 아날로그 신호들은 상기 신호선(도 26의 S001 내지 S640)에 전송되고, 상기 주사선 구동회로에 의해 스위치 온되는 화소 TFT를 통해 해당 화소내에 다시 기입된다.
전술한 동작을 통해, 상기 화상표시장치는 상기 화상 신호들을 화소내에 기입하고 디스플레이 기능을 수행한다.
아날로그 시스템에 비해, 전술한 디지털 시스템 구동회로는 그 점유 면적이 매우 크다는 결점이 있다. 비록, 상기 디지털 시스템은 신호가 "하이(Hi)" 및 "로우(Lo)라는 두개의 값으로 표현될 수 있는 장점이 있지만, 그 대신 데이터의 양이 커지고, 이것은 화상표시장치 구조의 소형화 관점에서 볼 때 심각한 장애물이 된다. 상기 화상표시장치의 점유 면적의 증가로 인해, 그 제조 비용이 증가하고, 제조 회사의 수익률이 악화되는 문제점이 야기된다.
더욱이, 최근 들어, 신속하게 처리되어야 할 정보의 양이 증가함에 따라, 화소수를 증가시키고 화소의 선명도를 향상시키려는 시도가 이루어져 왔다. 그러나, 화소의 수가 증가함에 따라, 상기 구동회로의 크기크기 역시되고, 상기 구동회로의 면적의 감소가 요구되고 있다.
여기서, 일반적으로 사용되는 컴퓨터의 디스플레이 해상도에 대한 실례들이 이하에서 화소의 수와 표준명으로 구분하여 설명된다.
화소의 수 표준명
640 ×480 VGA
800 ×600 SVGA
1024 ×768 XGA
1280 ×1024 SXGA
1600 ×1200 UXGA
예를 들어, 상기 SXGA 표준이 한 예로서 인용되는 경우, 비트의 수가 8이면, 10,240개의 제 1 기억회로가 요구된다. 전술한 종래의 1280개의 신호선에 대한 구동회로의 경우, 10,240개의 제 1 기억회로 및 10,240개의 D/A 변환회로가 필요해진다. 더욱이, 하이비전 TV와 같은 고선명 텔레비전 수상기가 인기를 얻고 있고, 컴퓨터 분야는 물론, 오디오/비주얼(Audio/Visual) 분야를 위해 고선명 화상(high definition image)이 필요해 지고 있다. 미국에서는, 지상파 디지털 방송이 개시되었고, 일본에서도 역시, 디지털 방송의 시대가 도래하고 있다. 디지털 방송의 경우, 1920 ×1080의 화소수가 지배적이고, 상기 구동회로가 점유하는 면적의 즉각적인 감소가 요구되고 있다.
반면, 도 26에 도시된 바와 같이, 종래의 디지털 시스템 구동회로의 경우, 상기 디지털 영상신호(D0-D2)를 공급하기 위한 신호 전송 회선이 모든 제 1 기억회로(LAT 1)에 연결되어야 하기 때문에, 배선의 연장선이 매우 길어진다. 그 결과, 부하 용량 또는 저항과 같이 상기 신호 전송 회선에 걸리는 부하는 커지고, 상기 디지털 영상신호의 지연 및 그 파형 왜곡도 커진다. 이러한 경향은, 화소의 수가 증가하고 정확한 디지털 영상신호에 근거한 디스플레이 기능의 수행이 어려워지는 문제점이 발생할 때 현저히 커진다.
따라서, 본 발명은 전술한 문제점들을 해결하기 위한 관점에서 창안된 것으로서, 본 발명의 목적은 신호선 구동회로의 점유 면적을 줄이기 위한 기술을 제공함은 물론, 디지털 영상신호의 지연 및 그 파형 왜곡을 감소시키는데 있다.
도 1은 본 발명을 수행하기 위한 모드의 신호선 구동회로의 구조예를 도시한 도면.
도 2는 도 1의 신호선 구동회로의 동작 타이밍을 도시한 파형도.
도 3은 실시예 1의 신호선 구동회로의 구조를 도시한 도면.
도 4는 도 3의 신호선 구동회로의 동작 타이밍을 도시한 파형도.
도 5(A) 내지 (C)는 래치 회로의 실례들을 도시한 도면.
도 6은 실시예 2의 신호선 구동회로의 구조를 도시한 도면.
도 7은 도 6의 신호선 구동회로의 동작 타이밍을 도시한 파형도.
도 8은 비트 비교 펄스폭 변환회로(BPC)의 구조를 도시한 도면.
도 9는 램프 시스템 D/A 변환회로의 동작 타이밍을 도시한 파형도.
도 10은 실시예 3의 신호선 구동회로의 구조를 도시한 도면.
도 11은 도 10의 신호선 구동회로의 동작 타이밍을 도시한 파형도.
도 12(A) 내지 (C)는 TFT의 제작공정의 각 단계을 도시한 종단면도.
도 13(A) 내지 (C)는 TFT의 제작공정의 각 단계를 도시한 종단면도.
도 14는 액티브 매트릭스 기판의 단면도.
도 15는 액티브 매트릭스형 액정표시장치의 구조를 도시한 종단면도.
도 16(A) 및 (B)는 EL 표시장치의 제조예를 도시한 도면.
도 17(A) 및 (B)는 EL 표시장치의 제조예를 도시한 도면.
도 18은 EL 표시장치의 제조예를 도시한 도면.
도 19(A) 및 (B)는 EL 표시장치의 제조예를 도시한 도면.
도 20은 EL 표시장치의 제조예를 도시한 도면.
도 21(A) 내지 (C)는 EL 표시장치의 제조예를 도시한 도면.
도 22(A) 내지 (F)는 본 발명을 사용한 전자기기의 실례들을 도시한 도면.
도 23(A) 내지 (D)는 본 발명을 사용한 전자기기의 실례들을 도시한 도면.
도 24(A) 내지 (D)는 투사형 액정표시장치의 구조를 도시한 도면.
도 25는 액티브 매트릭스형 액정표시장치의 구조를 도시한 도면.
도 26은 종래의 디지털 시스템 신호선 구동회로의 구조를 도시한 도면.
도 27은 종래의 디지털 시스템 신호선 구동회로의 동작 타이밍을 도시한 파형도.
신호선 구동회로의 기억회로 및 D/A 변환회로는 각각 n(여기서, n은 2보다작은 자연수임)개의 신호선에 의해 공동으로 소유된다. 하나의 수평 주사 기간은 n개의 기간에 분할되고, 상기 기억회로 및 D/A 변환회로는 상기 분할된 각각의 기간에 서로 다른 신호선으로의 처리 기능을 수행함으로써, 모든 신호선들이 종래 기술과 동일하게 구동될 수 있다. 이러한 방식으로, 상기 기억회로의 개수 및 상기 신호선 구동회로의 D/A 변환회로의 개수를 종래 기술의 1/n으로 줄이는 것이 가능해진다. 부연하자면, 본 명세서에서, 화상을 디스플레이하기 위해 상기 신호선 또는 주사선에 대해 적절한 처리기능을 수행한다는 것은, "신호선을 구동시키는 것" 또는 "주사선을 구동시키는 것"으로 표현된다.
상기 디지털 영상신호는 시프트 레지스터에 직접 입력되고 그 시프트 레지스터에서 순차적으로 이동되며, 상기 디지털 영상신호가 원하는 위치에 도달하면, 클록 신호의 입력 동작이 중지되어 상기 디지털 영상신호의 이동이 중지되고, 상기 디지털 영상신호는 상기 중지 위치에 머물게 된다. 다음번 디지털 영상신호가 입력되기 전에 래치 신호가 입력되고, 클록 신호가 개시됨으로써, 상기 시프트 레지스터에서 유지되어 있던 상기 디지털 영상신호가 상기 기억회로로 전달되어, 종래 기술의 제 2 기억회로와 동일한 동작이 수행될 수 있다. 이와 같이, 상기 디지털 영상신호를 상기 시프트 레지스터에 직접 입력함으로써, 상기 디지털 영상신호를 공급하기 위한 신호 전송 회선의 길이가 단축되고, 연결될 게이트의 수가 수천 개가 됨으로써, 게이트 용량이 매우 작아지고, 저항 및 신호 전송 회선의 부하 용량을 줄일 수 있게 된다.
이하, 첨부 도면을 참조하여 본 발명이 설명될 것이다.
본 명세서에서는, 수평 방향 및 수직 방향의 화소수가 k 및 l로 구성되는 화상표시장치의 일례를 설명하기로 한다.
본 발명을 수행하기 위한 이 모드의 경우, 비록, 디지털 영상신호가 3 비트를 갖는다는 가정하에 설명될 것이지만, 본 발명에서 상기 디지털 영상신호의 비트수는 3으로 한정되지 않고 6 비트, 8비트 또는 상기 비트수와 다른 비트수인 경우에 효과적이 된다. 더욱이, 이하의 설명에서, 상기 수평 방향에서의 화소수 k가 n의 배수가 아닌 경우에 얼마나 많은 수의 신호선이 하나의 D/A 변환회로에 의해 구동되는지를 나타내는 파라미터로서 n이라는 문자가 사용되지만, 상기 화소수 k에 적절한 수를 더하여 얻어진 n의 배수가 k로서 새롭게 정의된다. 이 경우, 가산된 화소가 가상의 화소로서 취급되면, 실제 동작에서는 어떠한 문제점도 발생하지 않는다.
이하에서는, 이 모드의 구조가 설명되고, 그 다음으로, 이 모드의 동작이 설명될 것이다. 도 1은 상기 모드의 신호선 구동회로의 구조예를 도시한 것이고, 도 2는 도 1의 구동회로의 동작 타이밍의 파형도를 도시한 것이다. 도 1 및 도 2는 k=640인 특수예를 도시하고 있다. 이하에서, 비록, 일반적인 설명을 위해 k와 같은 문자가 사용되고 있기는 하지만, 도 1 및 도 2에 대응하는 특정 숫자가 대괄호 "[ ]"안에 표시된다. 주사선 구동회로의 구조 및 화소 배열부의 구조는 종래 기술의 그것과 동일하다.
본 발명의 모드의 신호선 구동회로는 지연형 플립-플롭(DFF)으로 구성되는 3개의 시프트 레지스터(제 1 내지 제 3 시프트 레지스터), 기억회로(LAT), D/A 변환회로(DAC), 및 신호선 선택회로(10a)를 포함한다. 종래 기술의 경우, 비록, 시동 펄스는 상기 시프트 레지스터에 입력되지만, 이 모드에 경우에는, 시동 펄스가 아닌 디지털 영상신호가 상기 시프트 레지스터에 입력된다. 더욱이, 상기 각각의 D/A 변환회로(DAC)는 n개의 신호선을 구동시키고, 상기 D/A 변환회로(DAC)의 출력은 상기 신호선 선택회로(10a)에 의해 적절한 신호선속에 기입된다. 도 1 및 도 2에서는, n=4인 특수예가 도시된다.
도 1에서 알 수 있는 바와 같이, 3 ×(k/n)+1) 단(stage)[즉, 483 단]의 DFFs, 3k/n[즉, 480] 기억회로(LAT), 및 k/n[즉, 160] D/A 변환회로(DAC)가 존재한다.
다음으로, 도 2를 참조하여 상기 신호선 구동회로의 동작이 설명될 것이다. 서로 다른 비트의 디지털 영상신호(D0-D2) 및 클록 신호(CLK)가 상기 각각의 시프트 레지스터에 입력된다. 한 행의 모든 신호선에 대응하는 디지털 영상신호들은 시간이 경과함에 따라 하나의 수평 주사 기간에 순차적으로 입력된다. 따라서, 상기 디지털 영상신호 D0, D1 및 D2는 각각 각 신호선에 대응하는 디지털 영상신호에 의해 구성된다. 시간이 경과함에 따라 하나의 수평 주사 기간에 순차적으로 입력되는 상기 디지털 영상신호의 배열 순서는 종래 기술과는 상이하고, 상기 배열 순서가 상기 대응 신호선의 개수로 표현될 때, 그 배열 순서는 「(k-n+1, k-2n+1, ..., n+1, 1), (k-n+2, k-2n+2, ..., n+2, 2), (k-n+3, k-2n+3, ..., n+3, 3),,)k, ..., (k,k-2n, ..., 2n, n)」[즉, (637, 633,..., 5, 1), (638, 634, ..., 6, 2), (639, 635, ..., 7, 3), (640, 636, ..., 8, 4)]이 된다. 여기서, 소괄호 "( )"는서브그룹을 나타낸 것이다. 상기 각 시프트 레지스터는 상기 입력받은 디지털 영상신호들(SR 001-SR 160으로 표시됨)을 상기 클록 신호(CLK)와 동기하여 순차적으로 이동시킨다.
상기 래치 신호(LP)는 하나의 수평 주사 기간에 상기 기억회로(LAT)에 n번에 걸쳐 입력된다. 본 실시예에서, 상기 래치 신호는 다음과 같은 타이밍으로 입력된다.
우선, 제 1 서브그룹의 신호선의 개수 k-n+1[즉, 637]에 대응하는 디지털 영상신호가 (k/n)번째 단[즉, 160번째 단] DFF로 부터 출력될 때, 상기 클록 신호는 일시적으로 중단되고, 상기 각 DFF로부터 발생되는 출력은 고정된다. 이때, 상기 제 1 래치 신호(LP)가 입력되고, 상기 시프트 레지시터의 각 DFF의 출력들이 상기 각 기억회로(LAT)내에 저장된다. 이러한 동작에 의해, 상기 신호선의 개수「1, n+1, 2n+1, ..., k-n+1」[즉, 「1, 5, 9, ..., 637」]에 대응하는 디지털 영상신호들이 상기 기억회로(LAT)로 전송된다.
그 다음, 제 2 서브그룹의 디지털 영상신호들 및 상기 클록 신호가 입력되고, 제 2 서브그룹의 신호선의 개수 k-n+2[즉, 638]에 대응하는 디지털 영상신호가 (k/n)번째 단[즉, 160번째 단] DFF로 부터 출력될 때, 상기 클록 신호는 일시적으로 중단되고, 상기 각 DFF로부터 발생되는 출력은 고정된다. 이때, 상기 제 2 래치 신호(LP)가 입력되고, 상기 시프트 레지시터의 각 DFF의 출력들이 상기 각 기억회로(LAT)내에 저장된다. 이러한 동작에 의해, 상기 신호선의 개수「2, n+2, 2n+2, ..., k-n+2」[즉, 「2, 6, 10, ..., 638」]에 대응하는 디지털 영상신호들이상기 기억회로(LAT)로 전송된다.
전술한 동작 이후에, 동일한 동작이 반복되고, 최종 n 서브그룹의 신호선의 개수 k[즉, 640]에 대응하는 디지털 영상신호가 (k/n)번째 단[즉, 160번째 단] DFF로 부터 출력될 때, 상기 클록 신호는 일시적으로 중단되고, 상기 각 DFF로부터 발생되는 출력은 고정된다. 이때, 상기 제 n(즉, 4) 래치 신호(LP)가 입력되고, 상기 시프트 레지시터의 각 DFF의 출력들이 상기 각 기억회로(LAT)내에 저장된다. 이러한 동작에 의해, 상기 신호선의 개수「2, 2n, 3n, ..., k」[즉, 「4, 8, 12, ..., 640」]에 대응하는 디지털 영상신호들이 상기 기억회로(LAT)로 전송된다.
전술한 래치 신호(LP)의 입력에 의해, 신호선의 하나의 열(row)에 대한 모든 디지털 영상신호들이 상기 기억회로(LAT)로 전송된다.
상기 기억회로(LAT)의 출력들은 상기 D/A 변환회로에 입력되고, 3-비트 디지털 신호들이 아날로그 신호로 변환된다. 상기 변환된 아날로그 신호들은 상기 신호선 선택회로(10a)를 통해 적절한 신호선속에 기입된다. 이러한 기입 타이밍 동작은 이하에서 설명될 것이다.
전술한 바와 같이, 상기 기억회로 역시 하나의 수평 주사 기간에 상기 저장 동작을 n번 반복한다. 따라서, 일정한 신호선들에 대응하는 디지털 영상신호들이 상기 기억회로(LAT)에 저장되는 기간에서, 상기 신호선들이 선택되어야 하고, 기입 동작이 완료되어야 한다.
우선, 상기 제 1 서브그룹인 상기 신호선의 개수「1, n+1, 2n+1, ..., k-n+1」[즉, 「1, 5, 9, ..., 637」]에 대응하는 디지털 영상신호들이 상기기억회로(LAT)에 저장되는 기간에서는, 제 1 제어신호(SS1)가 입력되고, 상기 각각의 신호선 선택회로(10a)가 「1, n+1, 2n+1, ..., k-n+1」[즉, 「1, 5, 9, ..., 637」]개의 신호선들을 선택한다.
다음으로, 상기 기억회로(LAT)의 데이터는 소거되고, 제 2 서브그룹인 상기 신호선의 개수「2, n+2, 2n+2, ..., k-n+2」[즉, 「2, 6, 10, ..., 638」]에 대응하는 디지털 영상신호들이 상기 기억회로(LAT)에 저장되면, 제 2 제어신호(SS2)가 입력되고, 상기 「2, n+2, 2n+2, ..., k-n+2」[즉, 「2, 6, 10, ..., 638」]개의 신호선들을 선택한다.
일반적으로, i가 자연수인 경우, 제 i 서브그룹(i번째 서브그룹)인 상기 신호선의 개수「i, n+i, 2n+i, ..., k-n+i」에 대응하는 디지털 영상신호들이 상기 기억회로(LAT)에 저장되는 기간에서, 제 i (i번째) 제어신호(SSi)가 입력되고, 상기 「i, n+i, 2n+i, ..., k-n+i」개의 신호선들을 선택한다.
이러한 방식으로, 상기 제어신호 펄스는 하나의 수평 주사 기간에 상기 신호선 선택회로(10a)에 n번에 걸쳐 입력됨으로써, 상기 D/A 변환회로의 출력을 적절한 신호선속에 기입할 수 있다.
부연하면, 상기 기억회로(LAT)의 출력과 상기 D/A 변환회로사이에, 버퍼 회로, 레벨 시프트 회로, 출력 기간을 제한하기 위한 인에이블 회로 등이 삽입 배치될 수도 있다. 그 밖에, 상기 디지털 영상신호의 입력 배열 순서는 전술한 순서로 한정되지 않는다. 이러한 배열 순서는 상기 신호선 선택회로의 동작 방법, 상기 시프트 레지스터의 동작 방향(상기 디지털 영상신호의 입력 연결 위치)등에 의해결정된다.
비록, 본 발명의 이 모드는 분할없이 3-비트 디지털 영상신호가 입력되는 경우를 예시하고 있지만, 입력될 상기 디지털 영상신호는 상기 시프트 레지스터의 동작 주파수를 낮추도록 분할될 수도 있다. 이 경우, 전체 3 비트×분할수를 위한 신호 전송선이 제공되고, 이와 동일한 수의 시프트 레지스터가 필요해 진다. 부연하면, 상기 각각의 시프트 레지스터에 포함되는 DFF의 수는 상기 분할수에 따라 감소된다.
본 발명의 전술한 모드의 경우, 상기 D/A 변환회로용으로서 램프 타입의 D/A 변환회로가 사용될 수도 있다. 이 경우, 상기 D/A 변환회로의 개수는 k/n으로 제한되지 않는다.
[실시예 1]
본 실시예에서는, 수평 방향의 화소수가 1024이고, 수직 방향의 화소수가 768인 XGA 표준의 화상표시장치가 설명될 것이다. 본 실시예에서, 비록, 디지털 영상신호가 3 비트를 갖는다는 가정하에 설명될 것이지만, 본 발명에서 상기 디지털 영상신호의 비트수는 3으로 한정되지 않고 6 비트, 8비트 또는 상기 비트수와 다른 비트수인 경우에 효과적이 된다. 더욱이, 하나의 D/A 변환회로가 4개의 신호선을 구동시키는 경우가 예시될 것이다.
그 이후에는, 본 실시예의 구조가 설명된 다음, 본 발명의 동작이 설명될 것이다.
도 3은 본 실시예에 따른 신호선 구동회로의 구조를 도시한 것이다. 주사선구동회로의 구조 및 화소 배열부의 구조는 종래 기술의 그것과 동일하기 때문에, 이들 주사선 구동회로 및 화소 배열부의 구조에 대한 설명은 생략하기로 한다. 본 실시예의 신호선 구동회로는 각각 257 단의 DFF로 구성되는 3 개의 시프트 레지스터(제 1 내지 제 3 시프트 레지스터), 256×3개 (비트수) 기억회로(LAT), 256개의 D/A 변환회로(DAC), 및 256개의 신호선 선택회로(10b)를 포함한다.
비록, 클록 신호(CKL)는 상기 각각의 시프트 레지스터에 공통으로 입력되지만, 제 1 비트의 디지털 영상신호(D0)는 상기 3 개의 시프트 레지스터중 제 1 시프트 레지스터에 입력되고, 제 2 비트의 디지털 영상신호(D1)는 상기 3 개의 시프트 레지스터중 제 2 시프트 레지스터에 입력되며, 제 3 비트의 디지털 영상신호(D2)는 상기 3 개의 시프트 레지스터중 제 3 시프트 레지스터에 입력된다. 래치 신호(LP)는 상기 기억회로(LAT)에 입력되고, 4개의 제어신호(SS1-SS4)는 상기 신호선 선택회로(10b)에 입력된다. 부연하면, 도 1의 경우와는 달리 본 실시예에서는, 상기 디지털 영상신호를 공급하기 위한 신호 전송선은 상기 신호선 구동회로의 우측상에 배치된다.
다음으로, 도 4를 참조하여 상기 신호선 구동회로의 동작이 설명될 것이다. 상기 해당 디지털 영상신호(Di(i=0, 1, 2)) 및 상기 클록 신호(CLK)는 상기 각각의 시프트 레지스터에 입력된다. 상기 각각의 시프트 레지스터는 상기 입력받은 디지털 영상신호를 순차적으로 우측에서 좌측으로 이동시킨다. 이러한 상태는 도 4에서 SR-256, SR-255, ..., SR-001에 의해 표시된다. 시간의 경과에 따라 입력되는 상기 디지털 영상신호의 배열 순서가 상기 대응 신호선의 개수로 표현될 때, 그 배열 순서는 「(1, 5, ..., 1017, 1021), (2, 6, ..., 1018, 1022), (3, 7, ..., 1019, 1023), ..., (4, 8, ..., 1020, 1024)」가 된다. 여기서, 소괄호 "( )"는 서브그룹을 나타낸 것이다. 도 1과는 달리 본 실시예에서는, 상기 디지털 영상신호들이 우측에서 좌측으로 이동하기 때문에, 상기 화상 신호들의 배열 순서 역시 도 2에 도시되 것과는 상이하고, 그 배열 순서는 상기 서브그룹에서 상승 순서가 된다.
상기 기억회로(LAT)에 입력될 상기 래치 신호(LP)는 하나의 수평 주사 기간에 상기 기억회로(LAT)에 4 번에 걸쳐 입력된다. 본 실시예에서, 상기 래치 신호는 다음과 같은 타이밍으로 입력된다.
우선, 제 1 서브그룹에서, 상기 신호선의 개수 「1」에 대응하는 디지털 영상신호가 첫 번째 단의 DFF(도 3에서, 최좌측 DFF는 0-번째 단의 DFF임)로 부터 출력될 때, 상기 클록 신호는 일시적으로 중단되고, 상기 각 DFF로부터 발생되는 출력은 고정된다. 이때, 제 1 래치 신호(LP)가 입력되고, 상기 시프트 레지스터의 각 DFF의 출력들이 상기 각 기억회로(LAT)내에 저장된다. 이러한 동작에 의해, 상기 신호선의 개수「1, 5, ..., 1017, 1021」에 대응하는 디지털 영상신호들이 상기 기억회로(LAT)로 전송되고, 이와 동시에, 이들 디지털 영상신호는 상기 D/A 변환회로로 출력된다.
그런 다음, 제 2 서브그룹의 디지털 영상신호들 및 상기 클록 신호가 입력되고, 상기 제 2 서브그룹의 신호선의 개수 「2」에 대응하는 디지털 영상신호가 상기 첫 번째 단의 DFF로 부터 출력될 때, 상기 클록 신호는 일시적으로 중단되고,상기 각 DFF로부터 발생되는 출력은 고정된다. 이때, 제 2 래치 신호(LP)가 입력되고, 상기 시프트 레지스터의 각 DFF의 출력들이 상기 각 기억회로(LAT)내에 저장된다. 이러한 동작에 의해, 상기 신호선의 개수「2, 6, ..., 1018, 1022」에 대응하는 디지털 영상신호들이 상기 기억회로(LAT)로 전송되고, 이와 동시에, 이들 디지털 영상신호는 상기 D/A 변환회로로 출력된다.
이어서, 제 3 서브그룹의 디지털 영상신호들 및 상기 클록 신호가 입력되고, 상기 제 3 서브그룹의 신호선의 개수 「3」에 대응하는 디지털 영상신호가 상기 첫 번째 단의 DFF로 부터 출력될 때, 상기 클록 신호는 일시적으로 중단되고, 상기 각 DFF로부터 발생되는 출력은 고정된다. 이때, 제 3 래치 신호(LP)가 입력되고, 상기 시프트 레지스터의 각 DFF의 출력들이 상기 각 기억회로(LAT)내에 저장된다. 이러한 동작에 의해, 상기 신호선의 개수「3, 7, ..., 1019, 1023」에 대응하는 디지털 영상신호들이 상기 기억회로(LAT)로 전송되고, 이와 동시에, 이들 디지털 영상신호는 상기 D/A 변환회로로 출력된다.
마지막으로, 제 4 서브그룹의 디지털 영상신호들 및 상기 클록 신호가 입력되고, 상기 제 4 서브그룹의 신호선의 개수 「4」에 대응하는 디지털 영상신호가 상기 첫 번째 단의 DFF로 부터 출력될 때, 상기 클록 신호는 일시적으로 중단되고, 상기 각 DFF로부터 발생되는 출력은 고정된다. 이때, 제 4 래치 신호(LP)가 입력되고, 상기 시프트 레지스터의 각 DFF의 출력들이 상기 각 기억회로(LAT)내에 저장된다. 이러한 동작에 의해, 상기 신호선의 개수「4, 8, ..., 1020, 1024」에 대응하는 디지털 영상신호들이 상기 기억회로(LAT)로 전송되고, 이와 동시에, 이들 디지털 영상신호는 상기 D/A 변환회로로 출력된다.
전술한 래치 신호(LP)의 입력에 의해, 신호선의 하나의 열(row)에 대한 모든 디지털 영상신호들이 상기 기억회로(LAT)로 전송된다.
상기 D/A 변환회로에 입력되는 3-비트 디지털 신호들은 아날로그 신호로 변환된다. 상기 변환된 아날로그 신호들은 상기 신호선 선택회로(10b)를 통해 적절한 신호선속에 기입된다. 이러한 기입 타이밍 동작은 이하에서 설명될 것이다.
상기 기억회로(LAT)는 하나의 수평 주사 기간에 상기 저장 동작을 4번 반복한다. 따라서, 일정한 신호선들에 대응하는 디지털 영상신호들이 상기 기억회로(LAT)에 저장되는 기간에서, 상기 해당 신호선들이 선택되어야 하고, 기입 동작이 완료되어야 한다.
우선, 상기 제 1 서브그룹인 상기 신호선의 개수「1, 5, ..., 1017, 1021」에 대응하는 디지털 영상신호들이 상기 기억회로(LAT)에 저장되는 기간에서는, 제 1 제어신호(SS1)가 입력되고, 상기 각각의 신호선 선택회로(10b)가 「1, 5, ..., 1017, 1021」개의 신호선들을 선택한다.
다음으로, 상기 제 2 서브그룹인 상기 신호선의 개수「2, 6, ..., 1018, 1022」에 대응하는 디지털 영상신호들이 상기 기억회로(LAT)에 저장되는 기간에서는, 제 2 제어신호(SS2)가 입력되고, 상기 각각의 신호선 선택회로(10b)가 「2, 6, ..., 1018, 1022」개의 신호선들을 선택한다.
또한, 상기 제 3 서브그룹인 상기 신호선의 개수「3, 7, ..., 1019, 1023」에 대응하는 디지털 영상신호들이 상기 기억회로(LAT)에 저장되는 기간에서는, 제3 제어신호(SS3)가 입력되고, 상기 각각의 신호선 선택회로(10b)가 「3, 7, ..., 1019, 1023」개의 신호선들을 선택한다.
마지막으로, 상기 제 4 서브그룹인 상기 신호선의 개수「4, 8, ..., 1020, 1024」에 대응하는 디지털 영상신호들이 상기 기억회로(LAT)에 저장되는 기간에서는, 제 4 제어신호(SS4)가 입력되고, 상기 각각의 신호선 선택회로(10b)가 「4, 8, ..., 1020, 1024」개의 신호선들을 선택한다.
이러한 방식으로, 상기 제어 펄스를 하나의 수평 주사 기간에 상기 신호선 선택회로(10b)에 4 번에 걸쳐 입력함으로써, 상기 D/A 변환회로의 출력을 적절한 신호선속에 기입할 수 있다.
부연하면, 상기 기억회로(LAT)의 출력과 상기 D/A 변환회로사이에, 버퍼 회로, 레벨 시프트 회로, 출력 기간을 제한하기 위한 인에이블 회로등이 삽입 배치될 수도 있다. 그 밖에, 상기 디지털 영상신호의 입력 배열 순서는 전술한 순서로 한정되지 않는다. 이러한 배열 순서는 상기 신호선 선택회로의 동작 방법, 상기 시프트 레지스터의 동작 방향(상기 디지털 영상신호의 입력 연결 위치)등에 의해 결정된다.
예를 들어, 상기 서브그룹에서의 상기 디지털 영상신호들의 배열 순서는 이들 디지털 영상신호들이 상기 신호선 구동회로의 우측에 입력될 것인지 아니면, 그 좌측에 입력될 것인지의 여부에 따라 바뀐다는 것을 이미 언급한바 있다. 더욱이, 전술한 내용에서, 상기 신호선 선택회로(10b)의 상기 제 1 제어신호(SS1)의 펄스가 입력되는 타이밍이 상기 제 4 제어신호(SS4)의 펄스가 입력되는 타이밍으로 교체되는 경우, 상기 디지털 영상신호의 입력 배열 순서 역시 바뀌어, 상기 제 1 서브그룹이 상기 제 4 서브그룹으로 교체된다.
도 5(A) 내지 도 5(C)에는 상기 기억회로의 특수예가 도시된다. 도 5(A)는 클록 인버터(clocked inverter)를 이용한 기억회로를 도시한 것이고, 도 5(B)는 SRAM 타입의 기억회로를 도시한 것이며, 도 5(C)는 DRAM 타입의 기억회로를 도시한 것이다. 상기 언급한 기억회로들은 전형적인 기억회로의 실례이고, 본 발명은 이들 타입의 기억회로에 제한되지 않는다.
전술한 바와 같이, 본 발명에서는, 비록, 상기 시프트 레지스터의 개수가 증가하더라도, 종래 기술에 따른 개수의 1/4인 개수의 회로로 각각 제조되는 시프트 레지스터, 종래 기술에 따른 개수의 1/8인 개수의 기억회로, 및 종래 기술에 따른 개수의 1/4인 개수의 D/A 변환회로를 사용하여 상기 화상표시장치를 구동할 할 수 있고, 상기 구동회로의 점유 면적 및 소자들의 개수를 크게 감소시킬 수 있게 된다. 또한, 상기 디지털 영상신호는 상기 시프트 레지스터에 직접 입력되기 때문에, 상기 디지털 영상신호를 공급하기 위한 신호 전송선의 길이를 단축시킬 수 있고, 연결된 게이트 용량을 매우 작게 만들 수 있으며, 상기 신호 선송선의 부하 용량 및 저항을 감소시킬 수 있다.
[실시예 2]
본 실시예에서는, 램프 시스템 D/A 변환회로가 상기 D/A 변환회로에 채택된 경우의 일례를 설명하기로 한다. 도 6은 상기 램프 시스템 D/A 변환회로가 사용되는 경우에 신호선 구동회로의 구조를 개략적으로 도시한 것이다. 부연하자면, 본실시예에서도 역시, 비록, 상기 XGA-비트 디지털 영상신호의 화상표시장치에 대응하는 경우를 설명하겠지만, 본 발명에서의 상기 디지털 영상신호의 비트수는 3으로 한정되지 않고 또 다른 비트수에 대응하는 경우, 또는 상기 XGA 이외의 표준을 갖는 화상표시장치의 경우에 효과적이 된다.
이하에서는, 본 실시예의 구조 및 동작이 설명될 것이다.
본 실시예에서는, 시프트 레지스터에서부터 기억회로(LAT)까지의 구조는 실시예 1과 동일하다. 상기 기억회로의 하부에는, 비트 비교 펄스폭 변환회로(BPC), 아날로그 스위치(20), 및 신호선 선택회로(10c)가 배치된다. 상기 기억회로(LAT)에 저장되는 3-비트 디지털 영상신호들, 카운트 신호(CO-C2), 및 세트 신호(ST)는 상기 비트 비교 펄스폭 변환회로(BPC)에 입력된다. 상기 비트 비교 펄스폭 변환회로(BPC)의 출력(PW-i, i는 001 내지 256임) 및 계조 전원(VR)은 상기 아날로그 스위치(20)에 입력된다. 상기 아날로그 스위치(20)의 출력 및 제어신호(SS1-SS4)상기 신호선 선택회로(10c)에 입력된다.
도 6에서, 좌측으로부터 i번째 단의 비트 비교 펄스폭 변환회로(BPC)의 구조예가 도 8에 도시된다. 상기 비트 비교 펄스폭 변환회로(BPC)는 3 개의 입력 NAND 게이트, 및 셋/리셋 플립-플롭(RS-FF)을 구비한다. 도 8에서, i번째 단의 기억회로(LAT)의 출력들은 비트를 구별하기 위해 L-i(0), L-i(1), 및 L-i(2)로 표현된다.
다음으로, 본 실시예의 동작을 설명하기로 한다. 도 7은 도 6의 회로 동작을 이해하는데 필요한 신호 시스템의 동작 타이밍을 도시한 것이다. 상기 시프트 레지스터에서 부터 상기 기억회로(LAT)에 이르는 동작은 실시예 1과 동일하다. 또한, 상기 신호선 선택회로(10c)에 입력되는 제어신호(SS1-SS4) 역시 실시예 1과 동일하다. 4개의 신호선이 상기 신호선 선택회로(10c)에 의해 순차적으로 선택될 때마다, 상기 카운트 신호(CO-C2), 세트 신호(ST), 및 계조 전원(VR)은 기간적으로 입력된다. 이러한 동작에 의해, 상기 신호선속에 정보를 기입하는 동작이 동일하게 수행될 수 있다.
상기 램프 시스템 D/A 변환회로의 동작을 상세히 설명하기 위해, 도 9에는 상기 4개의 신호선중 하나가 상기 신호선 선택회로에 의해 선택되는 기간의 동작 타이밍의 파형도가 도시되어 있다. 우선, RS-FF30은 세트 신호의 입력에 의해 세팅되고, 출력 PW-i는 하이(Hi) 레벨을 갖게 된다. 다음으로, 제 2 래치 회로에 저장된 상기 디지털 영상신호는 배타적-OR 게이트에 의해 모든 비트에 대해 상기 카운트 신호(CO-C2)와 비교된다. 상기 3 개의 모든 비트가 일치하는 경우, 상기 모든 배타적-OR 게이트의 출력은 하이(Hi) 레벨을 갖게 되고, 그 결과, 상기 3-입력 NAND 게이트의 출력(반전 RF-i)은 로우(Lo) 레벨을 갖게 된다(따라서, RC-i는 하이(Hi) 레벨을 갖게됨). 또한, 상기 3-입력 NAND 게이트의 출력은 상기 RF-FF30에 입력되고, RC-i가 하이(Hi) 레벨을 가질 때, 리셋되고, 출력 PW-i는 로우(Lo) 레벨로 복귀한다. 도 9는 상기 3-비트 디지털 영상신호 {L-i(0), L-i(1), L-i(2)}가 {0, 0, 1}인 경우의 RC-i, PW-i, 및 DA-i의 출력예를 도시한 파형도이다. 이러한 방식으로, 상기 디지털 영상신호의 정보는 상기 비트 비교 펄스폭 변환회로(BPC)의 출력 PW-i의 펄스폭으로 변환된다.
상기 비트 비교 펄스폭 변환회로(BPC)의 상기 출력 PW-i는 상기 아날로그 스위치(20)를 제어한다. 상기 제어신호(C0-C2)와 동기하는 계단 모양의 전압 레벨을 갖는 상기 계조 전원(VR)이 상기 아날로그 스위치(20)에 인가된다. 상기 아날로그 스위치(20)는, 상기 BPC의 출력 PW-i가 하이 레벨에 있는 기간에서만 신호선에 전기적으로 연결되고, 상기 PW-i가 로우 레벨을 갖게 되는 순간에 전압을 상기 신호선에 기입한다.
전술한 동작에 의해, 상기 디지털 영상신호는 아날로그 신호로 변환되고, 임의의 전위가 상기 신호선속에 기입된다. 부연하자면, 상기 계조 전원(VR)의 파형은 계단 모양으로 형성될 필요는 없지만, 연속적으로 단조롭게 변화되는 모양으로 형성될 수도 있다. 더욱이, 상기 비트 비교 펄스폭 변환회로(BPC)의 출력과 상기 아날로그 스위치(20)사이에, 버퍼 회로, 레벨 시프트 회로등이 삽입 배치될 수도 있다.
전술한 바와 같이, 본 발명에서는, 상기 D/A 변환회로용으로서 램프 시스템 D/A 변환회로가 사용될 수도 있고, 종래 기술의 약 1/4정도만으로도 상기 구동회로의 구조로 충분함으로써, 상기 구동회로의 점유 면적 및 소자의 수를 크게 줄일 수 있다.
[실시예 3]
본 실시예에서는, 수평 방향의 화소수가 640 ×3(RGB의 3 색)이고, 수직 방향의 화소수가 480인 VGA 표준의 단일 플레이트이고, 칼라 디스플레이 기능을 생성할 수 있는 칼라 화상표시장치의 일례가 설명될 것이다. R, G 및 B는 빛의 3원색인 적색, 녹색 및 청색을 각각 나타낸다. 또한, 본 실시예에서는, 비록, 상기 디지털 영상신호가 3 비트를 갖는 다는 가정하에 설명하겠지만, 본 발명에서의 디지털 영상신호의 비트수는 3으로 한정되지 않고, 6 비트, 8 비트 또는 상기 비트수와는 다른 또 다른 비트수의 경우에 효과적이다. 더욱이, 하나의 D/A 변환회로가 3 개의 신호선을 구동시키는 경우가 한 예로서 인용된다.
이하에서는, 본 실시예의 구조 및 동작이 설명될 것이다.
도 10은 본 실시예에 따른 신호선 구동회로의 구조를 도시한 것이다. 주사선 구동회로의 구조 및 화소 배열부의 구조는 종래 기술의 그것과 동일하기 때문에, 이들 주사선 구동회로 및 화소 배열부의 구조에 대한 설명은 생략하기로 한다. 본 실시예의 신호선 구동회로는 각각 641 단의 DFF로 구성되는 3 개의 시프트 레지스터(제 1 내지 제 3 시프트 레지스터), 640×3개 (비트수) 기억회로(LAT), 640개의 D/A 변환회로(DAC), 및 640개의 신호선 선택회로(10d)를 포함한다.
비록, 클록 신호(CKL)는 상기 각각의 시프트 레지스터에 공통으로 입력되지만, RGB로 구성되는 제 1 비트의 디지털 영상신호(D0)는 상기 3 개의 시프트 레지스터중 제 1 시프트 레지스터에 입력되고, RGB로 구성되는 제 2 비트의 디지털 영상신호(D1)는 상기 3 개의 시프트 레지스터중 제 2 시프트 레지스터에 입력되며, RGB로 구성되는 제 3 비트의 디지털 영상신호(D2)는 상기 3 개의 시프트 레지스터중 제 3 시프트 레지스터에 입력된다. 래치 신호(LP)는 상기 기억회로(LAT)에 입력되고, 3 개의 제어신호(SS1-SS3)는 상기 신호선 선택회로(10d)에 입력된다. 부연하면, 본 실시예에서는, 도 1의 경우와 유사하게, 상기 디지털 영상신호를 공급하기 위한 신호 전송선은 상기 신호선 구동회로의 좌측으로 부터 결합된다.
다음으로, 도 11을 참조하여 상기 신호선 구동회로의 동작이 설명될 것이다. 상기 해당 RGB 디지털 영상신호(Di(i=0, 1, 2)) 및 상기 클록 신호(CLK)는 상기 각각의 시프트 레지스터에 입력된다. 상기 각각의 시프트 레지스터는 상기 입력받은 디지털 영상신호를 순차적으로 좌측에서 우측으로 이동시킨다. 이러한 상태는 도 11에서 SR-001, SR-002, ..., SR-640에 의해 표시된다. 시간의 경과에 따라 입력되는 상기 디지털 영상신호의 배열 순서가 도 10에 도시된 상기 대응 신호선의 지정에 의해 표현될 때, 그 배열 순서는 「(R640, R639, ..., R002, R001), (G640, G639, ..., G002, G001), (B640, B639, ..., B002, B001)」가 된다. 여기서, 소괄호 "( )"는 서브그룹을 나타낸 것으로서, 모든 RGB에 대해 수집된다. 본 실시예에서는, 도 1과는 유사하게, 상기 디지털 영상신호들이 좌측에서 우측으로 이동하기 때문에, 상기 화상 신호들의 배열 순서 역시 도 2에 도시되 것과 유사하고, 그 배열 순서는 상기 서브그룹에서 하강 순서가 된다.
상기 래치 신호(LP)는 하나의 수평 주사 기간에 상기 기억회로(LAT)에 4 번에 걸쳐 입력된다. 본 실시예에서, 상기 래치 신호는 다음과 같은 타이밍으로 입력된다.
우선, "R"의 제 1 서브그룹에서, 상기 신호선「640」에 대응하는 디지털 영상신호가 640 번째 단의 DFF(도 3에서, 최좌측 DFF는 첫 번째 단의 DFF임)로 부터 출력될 때, 상기 클록 신호는 일시적으로 중단되고, 상기 각 DFF로부터 발생되는 출력은 고정된다. 이때, 제 1 래치 신호(LP)가 입력되고, 상기 시프트 레지시터의 각 DFF의 출력들이 상기 각 기억회로(LAT)내에 저장된다. 이러한 동작에 의해, 상기 신호선「R001, R002, ..., R639, R640」에 대응하는 디지털 영상신호들이 상기 기억회로(LAT)로 전송되고, 이와 동시에, 이들 디지털 영상신호는 상기 D/A 변환회로로 출력된다.
그 다음, "G"의 제 2 서브그룹의 디지털 영상신호들 및 상기 클록 신호가 입력되고, 상기 제 2 서브그룹의 신호선 「G640」에 대응하는 디지털 영상신호가 상기 640 번째 단의 DFF로 부터 출력될 때, 상기 클록 신호는 일시적으로 중단되고, 상기 각 DFF로부터 발생되는 출력은 고정된다. 이때, 제 2 래치 신호(LP)가 입력되고, 상기 시프트 레지시터의 각 DFF의 출력들이 상기 각 기억회로(LAT)내에 저장된다. 이러한 동작에 의해, 상기 신호선「G001, G002, ..., G639, G640」에 대응하는 디지털 영상신호들이 상기 기억회로(LAT)로 전송되고, 이와 동시에, 이들 디지털 영상신호는 상기 D/A 변환회로로 출력된다.
마지막으로, "B"의 제 3 서브그룹의 디지털 영상신호들 및 상기 클록 신호가 입력되고, 상기 제 3 서브그룹의 신호선 「B640」에 대응하는 디지털 영상신호가 상기 640 번째 단의 DFF로 부터 출력될 때, 상기 클록 신호는 일시적으로 중단되고, 상기 각 DFF로부터 발생되는 출력은 고정된다. 이때, 제 3 래치 신호(LP)가 입력되고, 상기 시프트 레지스터의 각 DFF의 출력들이 상기 각 기억회로(LAT)내에 저장된다. 이러한 동작에 의해, 상기 신호선「B001, B002, ..., B639, B640」에 대응하는 디지털 영상신호들이 상기 기억회로(LAT)로 전송되고, 이와 동시에, 이들 디지털 영상신호는 상기 D/A 변환회로로 출력된다.
전술한 래치 신호(LP)의 입력에 의해, 신호선의 하나의 열(row)에 대한 모든디지털 영상신호들이 상기 기억회로(LAT)로 전송된다.
상기 D/A 변환회로에 입력되는 3-비트 디지털 신호들은 아날로그 신호로 변환된다. 상기 변환된 아날로그 신호들은 상기 신호선 선택회로(10d)를 통해 적절한 신호선속에 기입된다. 이러한 기입 타이밍 동작은 이하에서 설명될 것이다.
상기 기억회로(LAT)는 하나의 수평 주사 기간에 상기 저장 동작을 3 번 반복한다. 따라서, 일정한 신호선들에 대응하는 디지털 영상신호들이 상기 기억회로(LAT)에 저장되는 기간에서, 상기 해당 신호선들이 선택되어야 하고, 기입 동작이 완료되어야 한다.
우선, 상기 "R"의 제 1 서브그룹인 상기 신호선「R001, R002, ..., R639, R640」에 대응하는 디지털 영상신호들이 상기 기억회로(LAT)에 저장되는 기간에서는, 제 1 제어신호(SS1)가 입력되고, 상기 각각의 신호선 선택회로(10d)가 신호선「R001, R002, ..., R639, R640」을 각각 선택한다.
다음으로, 상기 "G"의 제 2 서브그룹인 상기 신호선「G001, G002, ..., G639, G640」에 대응하는 디지털 영상신호들이 상기 기억회로(LAT)에 저장되는 기간에서는, 제 2 제어신호(SS2)가 입력되고, 상기 각각의 신호선 선택회로(10d)가 신호선「G001, G002, ..., G639, G640」을 선택한다.
마지막으로, 상기 "B"의 제 3 서브그룹인 상기 신호선「B001, B002, ..., B639, B640」에 대응하는 디지털 영상신호들이 상기 기억회로(LAT)에 저장되는 기간에서는, 제 3 제어신호(SS3)가 입력되고, 상기 각각의 신호선 선택회로(10d)가 신호선「B001, B002, ..., B639, B640」을 선택한다.
이러한 방식으로, 상기 제어 펄스를 하나의 수평 주사 기간에 상기 신호선 선택회로(10d)에 3 번에 걸쳐 RGB에 대응하도록 입력함으로써, 상기 D/A 변환회로의 출력을 적절한 신호선속에 기입할 수 있게 된다.
부연하면, 상기 기억회로(LAT)의 출력과 상기 D/A 변환회로사이에, 버퍼 회로, 레벨 시프트 회로, 출력 기간을 제한하기 위한 인에이블 회로등이 삽입 배치될 수도 있다. 그 밖에, 상기 디지털 영상신호의 입력 배열 순서는 전술한 순서로 한정되지 않는다. 이러한 배열 순서는 상기 신호선 선택회로의 동작 방법, 상기 시프트 레지스터의 동작 방향(상기 디지털 영상신호의 입력 연결 위치)등에 의해 결정된다. 예를 들어, 상기 서브그룹에서의 상기 디지털 영상신호들의 배열 순서는 이들 디지털 영상신호들이 상기 신호선 구동회로의 우측에 입력될 것인지 아니면, 그 좌측에 입력될 것인지의 여부에 따라 뒤바뀐다. 더욱이, 전술한 내용에서, 상기 신호선 선택회로(10d)의 상기 제 1 제어신호(SS1)의 펄스가 입력되는 타이밍이 상기 제 3 제어신호(SS3)의 펄스가 입력되는 타이밍으로 교체되는 경우, 상기 디지털 영상신호의 입력 배열 순서 역시 바뀌어, 상기 "R"의 제 1 서브그룹이 상기 "B"의 제 3 서브그룹으로 교체된다.
전술한 바와 같이, 본 발명에서는, 비록, 상기 시프트 레지스터의 개수가 증가하더라도, 종래 기술에 따른 개수의 1/3인 개수의 회로로 각각 제조되는 시프트 레지스터, 종래 기술에 따른 개수의 1/6인 개수의 기억회로, 및 종래 기술에 따른 개수의 1/3인 개수의 D/A 변환회로를 사용하여 상기 화상표시장치를 구동할 할 수 있고, 그에 따라, 상기 구동회로의 점유 면적 및 소자들의 개수를 크게 감소시킬수 있게 된다. 또한, 상기 디지털 영상신호는 상기 시프트 레지스터에 직접 입력되기 때문에, 상기 디지털 영상신호를 공급하기 위한 신호 전송선의 길이를 단축시킬 수 있고, 연결된 게이트 용량을 매우 작게 만들 수 있으며, 상기 신호 선송선의 부하 용량 및 저항을 감소시킬 수 있다.
[실시예 4]
실시예 4에서는, 실시예 1 내지 실시예 3이 액티브 매트릭스 액정표시장치에 적용되는 경우에 제조 방법의 일례로서, 동일 기판상에서 화소부의 스위칭 소자인 화소 TFT 및 상기 화소부의 주변부에 형성되는 구동회로(신호선 구동회로, 주사선 구동회로등)의 TFT를 제조하는 방법을 상기 과정에 따라 설명하기로 한다. 간결한 설명을 위해, 구동회로부의 경로를 따라 절취한 기본 구조 회로인 CMOS 회로의 단면이 예시되고, 상기 화소부의 화소 TFT의 경로를 따라 절취한 n채널형 TFT의 단면이 예시된다.
우선, 도 12(A)에 도시된 바와 같이, 산화규소막, 질화규소막, 또는 산화질화규소막과 같은 절연막으로 구성되는 하지막(401)이, 붕규산 바륨 유리, 또는 붕규산 알루미늄 유리와 같은 유리, 전형적으로는, 코닝사의 #7059 유리 또는 #1737 유리로 제조된 기판(400)상에 형성된다. 예를 들어, 플라즈마 CVD에 의해 SiH4, NH3또는 N2O로 제조되고 10-200 ㎚(50-100 ㎚이 바람직함)의 두께로 형성되는 산화질화규소막(401a)과, SiH4, 및 N2O로 유사하게 제조되고 50-200 ㎚(100-150 ㎚이 바람직함)의 두께로 형성되는 수소화된 산화질화규소막(401b)의 적층막이 형성된다.실시예 4에서는 상기 하지막(401)에 대해 2층 구조가 도시되지만, 절연막의 단일층, 및 두개 이상의 층이 적층된 구조가 형성될 수도 있다.
레이저 결정화 방법 또는 공지된 열 결정화 방법을 사용하여, 비정질 구조를 갖는 반도체막으로 제조된 결정성 반도체막에 의해 섬모양의 반도체층(402-406)이 형성된다. 상기 섬모양의 반도체층(402-406)의 두께는 25-80 ㎚(30-60 ㎚이 바람직함)로 형성될 수도 있다. 결정성 반도체막위에 배치되는 제한은 없지만, 규소 또는 규소 게르마늄(SiGe) 합금에 의해 상기 결정성 반도체막을 형성하는 것이 바람직하다.
펄스 방출형 또는 연속 방출형의 엑시머 레이저와 같은 레이저, YAG 레이저, 또는 YVO4레이저가 상기 레이저 결정화 방법에 의해 상기 결정성 반도체막 제조시 사용될 수 있다. 이들 타입의 레이저가 사용될 때에는, 레이저 방사 장치로부터 방사되는 레이저광을 광학계에 의해 직선 형태로 응축시킨 다음, 그 레이저광을 반도체 막에 조사(照射)키는 방법이 사용될 수도 있다. 결정화 조건은 오퍼레이터에 의해 적절히 선택될 수도 있지만, 상기 엑시머 레이저 사용시에는, 펄스 방사 주파수가 30 Hz로 설정되고, 레이저 에너지 밀도는 100-400 mJ/㎠(전형적으로는, 200-300 mJ/㎠)으로 설정된다. 또한, YAG 레이저를 사용하는 경우, 제 2 고조파가 사용되고, 펄스 방사 주파수는 1-10 KHz로 설정되고, 레이저 에너지 밀도는 300-600 mJ/㎠(전형적으로는, 350-500 mJ/㎠)으로 설정될 수도 있다. 이때, 100-1000 ㎛, 예를 들어, 400 ㎛의 폭을 가진 채 직선 형태로 응축된 상기 레이저광은 상기 기판의 전체 표면위에 조사된다. 이것은 선형 레이저광에 대해 80-98%의 겹침 비(overlap ratio)로 수행된다.
게이트 절연막(407)이 형성되어 상기 섬모양의 반도체층(402-406)을 덮는다. 상기 게이트 절연막(407)은 플라즈마 CVD 또는 스퍼터링 기술에 의해 두께 40-150 ㎚의 규소 함유 절연막으로 형성된다. 실시예 4에서는, 두께 120 ㎚의 산화질화규소막이 형성된다. 물론, 상기 게이트 절연막은 이러한 타입의 산화질화규소막에 한정되지 않고, 규소를 함유한 다른 절연막들이 단층 또는 적층 구조로 사용될 수도 있다. 예를 들어, 산화 규소막을 사용할 경우, 상기 게이트 절연막은, 기판 온도가 300-400℃로 설정되고 40 Pa의 반응 압력에서 TEOS(테트라 에틸 오소실리케이트)와 O2의 혼합물로 플라즈마 CVD 기술을 사용하고, 주파수(13.56 MHz)에서 0.5-0.8 W/㎠의 전력 밀도를 방출함으로써 형성될 수 있다. 제조된 산화 규소막에 대해 400-500℃에서, 열 어닐을 후속 수행함으로써, 게이트 절연막의 우수한 특성을 얻을 수 있다.
그 다음, 제 1 도전막(408) 및 제 2 도전막(409)이 상기 게이트 절연막(407) 위에 형성되어 게이트 전극을 형성한다. 실시예 4에서, 상기 제 1 도전막(408)은 50-100 ㎚의 두께로 Ta막으로 형성되고, 상기 제 2 도전막(409)은 100-300 ㎚의 두께를 갖는 W막으로 형성된다.
상기 Ta막은 스퍼터링 기술에 의해 형성되고, Ta 타깃(target)에 대한 스퍼터링 공정은 Ar에 의해 수행된다. 만약, 적절한 양의 Xe와 Kr이 스퍼터링 공정시Ar에 첨가되면, 상기 형성된 Ta막의 내부 변형력이 완화되고, 상기 Ta막의 벗겨짐 현상을 방지할 수 있다. 이고,
α상태 Ta막의 저항률은 약 20 μΩ㎝이고, 상기 게이트 전극에서 사용될 수 있지만, β상태 Ta막의 저항률은 약 180 μΩ㎝이고, 상기 게이트 전극에는 적합하지 않다. 만약, 상기 α상태 Ta막과 유사한 결정 구조를 갖는 질화탄탈막이 Ta막을 위한 하지막으로서 약 10-50 ㎚의 두께로 형성되어 상기 α상태 Ta막을 형성하는 경우, 상기 α상태 Ta막은 용이하에 얻어질 수 있다.
상기 W막은 W 타깃으로 스퍼터링 공정을 수행함으로써, 형성되고, 이것은 또한, 헥사 플루오르화 텅스텐(WF6)을 사용하여 열 CVD에 의해 형성될 수 있다. 이중 어느 방법이 사용되든지 간에, 상기 W막을 상기 게이트 전극으로 사용하기 위해서는 상기 W막을 낮은 저항을 갖도록 하는 것이 필요하고, 상기 W막의 저항률은 20 μΩ㎝와 같거나 이보다 작은 것이 바람직하다. 상기 저항률은 상기 W막의 결정을 확대함으로써 감소될 수 있지만, 상기 W막의 내부에 산소와 같은 많은 불순물 원소가 존재하는 경우에는, 결정화 과정이 억제되고, 상기 W막은 높은 저항을 갖게 된다. 따라서, 99.9999%의 순도를 갖는 W 타깃이 스퍼터링 공정시 사용된다. 또한, 상기 W막 형성시, 기체 상태에서 불순물이 유입되지 않도록 충분한 주의를 기울이면서 상기 W막을 형성함으로써, 9-20 μΩ㎝ 의 저항률이 달성될 수 있다.
비록, 실시예 4에서, 상기 제 1 도전막(408)은 Ta막이고, 상기 제 2 도전막(409)은 W막이지만, 이들 도전막들은 상기 Ta막과 \막에 한정되지 않고, Ta,W, Ti, Mo, Al 및 Cu로 구성되는 원소족, 이들 원소중 한 원소를 그 주성분으로 갖는 합금 물질, 또는 이들 원소의 화학적 화합물로 부터 선택된 원소로 형성될 수도 있다. 또한, 반도체막, 전형적으로는, 인과 같은 불순물 원소가 도핑되는 폴리 규소막이 사용될 수도 있다. 실시예 4에서 사용된 화합물이외의 바람직한 화합물의 실례로서, 다음과 같은 공정들이 포함된다: 상기 제 1 도전막을 질화탄탈(TaN)에 의해 형성하고, 이 제 1 도전막을 W막으로 형성된 상기 제 2 도전막과 결합하는 공정; 상기 제 1 도전막을 질화탄탈(TaN)에 의해 형성하고, 이 제 1 도전막을 Al막으로 형성된 상기 제 2 도전막과 결합하는 공정; 및 상기 제 1 도전막을 질화탄탈(TaN)에 의해 형성하고, 이 제 1 도전막을 Cu막으로 형성된 상기 제 2 도전막과 결합하는 공정.
이때, 마스크(410-417)가 레지스트로부터 형성되고, 제 1 에칭 공정이 수행되어 전극 및 배선을 형성한다. 실시예 4에서는, ICP(inductively coupled plasma:유도 결합 플라즈마) 에칭 방법이 사용된다. 에칭 가스로서 CF4와 Cl2의 가스 혼합물이 사용되고, 1㎩ 에서, 코일 형태의 전극에 500 W RF 전력(13.56 MHz)을 인가함으로써 플라즈마가 발생된다. 또한, 100 W RF 전력(13.56 MHz)이 상기 기판측에 인가됨으로써, 부(-)의 셀프바이어스 전압이 효과적으로 인가된다. CF4와 Cl2를 혼합하는 경우, 상기 W막과 상기 Ta막은 거의 동일한 레벨로 에칭 처리된 다.
상기 제 1 및 제 2 도전층의 가장자리부는 적절한 레지스트 마스크 형태를 사용하여 상기 에칭 조건하에서 상기 기판측에 인가된 바이어스 전압의 효과에 따라 끝이 가늘어지는 테이퍼진 형태로 형성된다. 이 테이퍼부의 각도는 15-45°이다. 상기 게이트 절연막위에 잔류물을 남기지 않고 상기 에칭 공정을 수행하기 위해 상기 에칭 시간을 약 10-20%로 증가시킬 수도 있다. W막에 대한 산화질화규소막의 선택도는 2-4(전형적으로는, 3)이고, 따라서, 상기 산화질화규소막의 노출 표면의 약 20-50㎚ 두께가 오버 에칭 공정에 의해 에칭 처리된다. 따라서, 제 1 형태 도전층(419-426)(제 1 도전층(419a-426a) 및 제 2 도전층(419b-426a))은 제 1 에칭 공정에 따라 상기 제12 도전층 및 제 2 도전층으로 형성된다. 부호 418은 게이트 절연막을 나타내고, 상기 제 1 형태 도전층(419-426)에 의해 덮여지지 않은 영역들은 약 20-50 ㎚ 두께가 에칭되어 그 두께가 얇아진다.
그 다음, 제 1 도핑 공정이 수행되고, n형 도전형을 부여하는 불순물 원소가 첨가된다(도 12(B) 참조). 도핑 방법을 위해, 이온 도핑 또는 이온 주입 공정이 수행될 수도 있다. 상기 이온 도핑 공정은 1×1013- 5×1014원자/cm2의 도스량과 60-100 keV의 가속 전압하에서 수행된다. 기간율표의 15족 원소, 전형적으로는, 인(P) 또는 비소(As)는 n형 도전형을 부여하는 불순물 원소로서 사용되고, 여기서는 인(P)이 사용된다. 상기 도전층(419-423)은 이 경우, n형 도전형 부여 불순물 원소에 대해 마스크가 되고, 상기 제 1 불순물 영역(427-431)은 자기정합적으로 형성된다. 상기 n형 도전형을 부여하는 불순물 원소는 1×1020- 1×1021원자/cm3의 농도로 상기 제 1 불순물 영역(427-431)에 첨가된다.
도 12(C)에 도시된 바와 같이, 제 2 에칭 공정이 수행된다. 상기 ICP 에칭방법이 위와 유사하게 사용되고, CF4, Cl2, 및 O2의 혼합물이 상기 에칭 가스로 사용되고, 1㎩의 압력에서 코일 형태의 전극에 500 W RF 전력(13.56 MHz)을 인가함으로써 플라즈마가 발생된다. 50 W RF 전력(13.56 MHz)이 상기 기판측(시료편 스테이지)에 인가되고, 상기 제 1 에칭 공정에 비해 낮은 셀프 바이어스 전압이 인가된다. 상기 W막은 이들 에칭 조건하에서, 이방성으로 에칭 처리되고, Ta막(상기 제 1 도전층)은 보다 느린 에칭 속도로 이방성으로 에칭 처리됨으로써, 제 3 형태 도전층(433-440)(제 1 도전층(433a-440a) 및 제 2 도전층(433b-440b))이 형성된다. 도면 부호 432는 게이트 절연막을 나타내고, 상기 제 2 형태 도전층(433-437)에 의해 덮여지지 않은 영역은 약 20-50 ㎚ 두께로 추가로 에칭 처리되어 보다 얇은 영역이 형성된다.
ClF4와 Cl2의 혼합 가스에 따른 W막 또는 Ta막의 에칭 반응은 발생된 라디칼(radical) 및 반응 생성물의 이온 형태 및 증기압으로부터 평가될 수 있다. W와 Ta의 플루오르화물과 염화물의 증기압을 비교해보면, W 플루오르화물 화합물 WF6은 매우 높고, WCl5, TaF5의 증기압은 비슷하다. 따라서, 상기 W막 과 Ta막은 ClF4와 Cl2가스 혼합물에 의해 에칭된다. 그러나, 적절한 양의 O2가 상기 가스 혼합물에 참가되면, ClF4와 O2가 반응하여 CO 및 F이 형성되고, 많은 양의 F 라디칼 또는 F 이온이 발생한다. 그 결과, 높은 플루오르화물 증기압을 갖는 상기 W막의 에칭 속도가 증가한다. 반면에, F가 증가하더라도, Ta의 에칭 속도는 비교적 증가하지 않는다. 더욱이, Ta는 W에 비해 용이하게 산화되고, 그에 따라, Ta의 표면은 O2가의 첨가로 인해 산화된다. Ta막의 에칭 속도는, Ta 산화물이 불소 및 염소와 반응하지 않기 때문에 감소한다. 따라서, 상기 W막과 Ta막간에 에칭 속도에 차이를 두는 것이 가능하고, 상기 W막의 에칭 속도를 상기 Ta막의 에칭 속도보다 빠르게 하는 것이 가능해진다.
그 다음, 도 13(A)에 도시된 바와 같이, 제 2 도핑 공정이 수행된다. 이 경우, 도스량은 상기 제 1 도핑 공정때 보다 작아지고, n형 도전형을 부여하는 불순물 원소가 높은 가속 전압 조건하에서 도핑된다. 예를 들어, 도핑 공정은 70-120 keV로 설정된 가속 전압 및 1×1013원자/cm3의 도스량으로 수행되고, 도 12(B)의 섬모양 반도체층에 형성된 상기 제 1 불순물 영역내부에 새로운 불순물 영역이 형성된다. 상기 제 2 도전층(433-437)은 상기 불순물에 대해 마스크로서 사용되고, 상기 제 1 도전층(433a-437a)아래 영역속에 불순물 원소를 첨가하기 위해 도핑 공정이 수행된다. 이러한 방식으로, 상기 제 1 도전층(433a-437a)과 중첩되는 제 3 불순물 영역(441-445) 및, 상기 제 1 불순물 영역과 상기 제 3 불순물 영역사이의 제 2 불순물 영역이 형성된다. n형 도전형을 부여하는 불순물은, 상기 제 2 불순물 영역에서의 농도가 1×1017- 1×1019원자/cm3가 되고, 상기 제 3 불순물 영역에서의 농도가 1×1016- 1×1018원자/cm3가 되도록 첨가된다.
전술한 도전형의 불순물 원소와는 반대의 도전형을 갖는 불순물 원소가 첨가된 제 4 불순물 영역(454-456)이 도 13(B)에 도시된 바와 같이, p채널형 TFT를 형성하는 상기 섬모양 반도체층(403)내에 형성된다. 상기 제 2 도전층(434)은 상기 불순물 원소에 대해 마스크로서 사용되고, 자기정합적으로 형성된다. n채널형 TFT를 형성하는 상기 섬모양 반도체층(402,404,405,406)은 레지스트 마스크(451-453)에 의해 그 전체 면적위에 덮여진다. 상기 불순물 영역(454-456)에 대해 농도를 차등화하기 위해 인이 첨가되고, 여기서는, 디보란(B2H6)을 사용하여 이온 도핑 공정이 수행됨으로써, 상기 불순물 영역에서의 농도는 2×1020- 2×1021원자/cm3가 된다.
전술한 공정에 의해 상기 각각의 섬모양 반도체층에 불순물 영역이 형성된다. 상기 섬모양 반도체층과 중첩되는 상기 도전층(433-436)은 TFT의 게이트 전극 역할을 수행한다. 또한, 부호 439는 신호선 역할을, 부호 440은 주사선 역할을, 부호 437은 용량 배선 역할을, 그리고, 부호 438은 구동회로 역할을 각각 수행한다.
도전형을 조절하기 위한 목적으로, 상기 섬모양 반도체층에 첨가된 불순물 원소를 활성화하는 공정이 도 13(C)에 도시된 바와 같이 수행된다. 이러한 활성화 공정을 위해, 어닐 노(furnace)를 사용한 열 어닐이 수행된다. 또한, 레이저 어닐 및 급속 열 어닐(RTA)이 적용될 수도 있다. 열 어닐 공정은 400-700℃, 전형적으로는, 500-600℃의 질소분위기에서 1 ppm, 바람직하기로는, 0.1 ppm이거나 이보다 작은 산소 농도로 수행된다. 실시예 4에서는, 500℃에서 4 시간 열 처리가 수행된다. 그러나, 상기 배선(433-440)에 사용된 배선 물질이 열에 약한 경우, 상기 배선등을 보호하기 위해, (규소를 그 주성분으로 갖는) 층간절연막을 형성한 후, 활성화 공정을 수행하는 것이 바람직하다.
또한, 3-100% 수소를 함유한 분위기에서 300-450℃에서 1-12시간 열 처리 공정이 수행되어 상기 섬모양의 반도체층의 수소화가 수행된다. 이러한 공정은 열적으로 활성화된 수소에 의해 섬모양 반도체막에서의 수소가 종료되는 댕글링 결합(dangling bond)중 하나이다. (플라즈마에 의해 활성화되는 수소를 사용하는) 플라즈마 수소화가 또 다른 수소화의 수단으로서 수행될 수도 있다.
이때, 제 1 층간절연막(457)은 100-200 ㎚의 두께를 갖는 산화질화규소막으로 형성된다. 유기 절연 물질로 이루어진 제 2 층간절연막(458)이 상기 제 1 층간절연막(457)위에 형성된다. 이때, 에칭 공정이 수행되어 콘택트 홀을 형성하게 된다.
구동회로부의 상기 섬모양 반도체층중, 소스 영역과의 접촉부를 형성하기 위한 소스 배선(459-461), 및 드레인 영역과의 접촉부를 형성하기 위한 드레인 배선(462-464)이 형성된다. 또한, 화소부에서는, 화소 전극(466, 467), 및 접속 전극(465)이 형성된다(도 14 참조). 상기 신호선(439)상기 신호선(439)과 화소 TFT(504)사이에는 상기 접속 전극(465)에 따라 전기 접속부가 형성된다. 상기 화소 전극(466)은 상기 화소 TFT(도 1에서 제 1 반도체층(201)에 대응함)의 활성층에 대응하는 섬모양 반도체층(405) 및 보유용량(도시 생략)을 형성하는 섬모양 반도체층과의 전기 접속부를 형성한다. 인접 화소간에는 화소 전극(467)과 보유용량(505)이 공유된다는 사실을 유념해야 한다.
따라서, n채널형 TFT(501), p채널형 TFT(502), 및 n채널형 TFT(503)를 구비한 구동회로부와, 화소 TFT(504) 및 보유용량(505)을 구비한 화소부가 동일 기판상에 형성될 수 있다. 편의상, 이러한 타입의 기판은 본 명세서를 통해 액티브 매트릭스 기판이라 부른다.
상기 구동회로부의 n채널형 TFT(501)는, 채널 형성 영역(468); 게이트 전극을 형성하는, 도전층(433)과 중첩되는 제 3 불순물 영역(441)(GOLD 영역); 상기 게이트 전극 외부에 형성되는 제 2 불순물 영역(446)(LDD 영역); 및 소스 영역 또는 드레인 영역 역할을 수행하는 제 1 불순물 영역(427)을 구비한다. 상기 p채널형 TFT(502)는, 채널 형성 영역(469); 게이트 전극을 형성하는, 도전층(434)과 중첩되는 제 4 불순물 영역(456); 상기 게이트 전극외부에 형성되는 제 4 불순물 영역(455); 및 소스 영역 또는 드레인 영역 역할을 수행하는 제 4 불순물 영역(454)을 구비한다. 상기 n채널형 TFT(503)는, 채널 형성 영역(470); 게이트 전극을 형성하는, 도전층(435와 중첩되는 제 3불순물 영역(443)(GOLD 영역); 상기 게이트 전극외부에 형성되는 제 2 불순물 영역(448)(LDD 영역); 및 소스 영역 또는 드레인 영역 역할을 수행하는 제 1 불순물 영역(429)을 구비한다.
상기 화소부의 화소 TFT(504)는, 채널 형성 영역(471; 게이트 전극을 형성하는, 도전층(436)중첩되는 제 3 불순물 영역(444)(GOLD 영역); 상기 게이트 전극외부에 형성되는 제 2 불순물 영역(449)(LDD 영역); 및 소스 영역 또는 드레인 영역 역할을 수행하는 제 1 불순물 영역(430)을 구비한다. 또한, 상기 보유 용량(505)의 한 전극의 역할을 수행하는 반도체층(431)에 상기 제 1 불순물 영역과 동일한 농도로, 상기 반도체층(445)에 상기 제 3 불순물 영역과 동일한 농도로, 그리고, 상기 반도체층(450)에 상기 제 2 불순물 영역과 동일한 농도로, n형 도전형을 부여하는 불순물 원소가 첨가된다. 상기 보유 용량은 상기 용량 배선(437)과 절연층(상기 게이트 절연막과 동일한 층)에 의해 형성된다.
또한, 본 실시예에서는, 상기 화소 전극의 가장자리부는 상기 신호선과 상기 주사선을 중첩하여 상기 화소 전극간의 간극이 블랙 매트릭스를 사용하지 않고 광으로부터 차단될 수 있도록 배열된다.
더욱이, 실시예 4에 도시된 공정들에 따르면, 상기 액티브 매트릭스 기판은 5개의 포토마스크(섬모양 반도체층 패턴), 제 1 배선 패턴(주사선, 신호선, 용량 배선), n채널 영역 마스크 패턴, 콘택트 홀 패턴, 및 제 2 배선 패턴(화소 전극 및 접속 전극을 구비함)을 사용하여 제조될 수 있다. 그 결과, 상기 공정들의 수가 줄어들고, 결국, 제조 비용의 감소 및 스루풋(throughput)의 증가를 가져온다.
[실시예 5]
실시예 4에서 제조된 액티브 매트릭스 기판으로 부터 액티브 매트릭스 액정표시장치를 제조하는 공정이 실시예 5에서 설명된다. 도 15는 액티브 매트릭스형 액정표시장치의 구조를 도시한 것으로서 상기 제조 공정을 설명하기 위해 사용된다.
우선, 실시예 4에 따라 도 14의 액티브 매트릭스 기판을 얻은 후, 도 14의 액티브 매트릭스 기판위에 배향막(506)이 형성되고, 러빙 공정이 수행된다.
대향 기판(507)이 준비된다. 상기 대향 기판(507)상에는 컬러 필터층(508 및 509), 및 오버코우트 층(overcoat layer)(510)이 형성된다. 상기 컬러 필터층(508 및 509)은 적색을 갖는 상기 컬러 필터층(508)과 청색을 갖는 상기 컬러 필터층(509)이 서로 중첩되도록 형성되고, 차광막의 역할을 수행한다. 실시예 4의 기판을 사용할 때, 적어도 상기 TFT사이의 공간, 및 상기 접속 전극과 화소 전극사이의 공간을 차단하는 것이 필요하고, 따라서, 상기 적색 필터 및 청색 필터는 필요한 위치를 중첩하여 차단하도록 배열되는 것이 바람직하다.
또한, 상기 접속 전극(465)과 결합시, 상기 적색 필터층(508) 및 청색 필터층(509), 및 녹색 필터층(511)이 중첩 배치되어 스페이서를 형성하게 된다. 상기 각각의 컬러 필터는 염료를 아크릴 수지속에 혼합하여 1-3 ㎛의 두께로 형성된다. 감광 물질을 사용하는 마스크를 이용하여 소정의 패턴이 형성될 수 있다. 1-4 ㎛인 상기 오버코우트 층(510)의 두께를 고려해 볼 때, 상기 스페이서의 높이는 2-7 ㎛, 바람직하게는, 4-6 ㎛로 형성될 수 있다. 상기 액티브 매트릭스 기판과 그 대향 기판이 함께 결합될 때 상기 높이에 의해 간극이 형성된다. 상기 오버코우트 층(510)은 예를 들어, 유기 수지물질과, 폴리이미드 및 아크릴 수지와 같은 물질을 광경화 또는 열경화하여 형성된다.
상기 스페이서의 배열은 임의로 결정될 수도 있고, 상기 스페이서들은, 예를 들어, 도 15에 도시된 바와 같이, 상기 접속 전극위에서 위치 정렬되도록 상기 대향 기판위에 배열될 수도 있다. 또한, 상기 스페이서는 상기 구동회로의 TFT위에서 위치 정렬되도록 상기 대향 기판위에 배열될 수도 있다. 상기 스페이서는 상기구동회로부의 전체 표면위에 배열될 수도 있고, 상기 소스 배선과 드레인 배선을 덮도록 배열될 수도 있다.
상기 오버코우트층(510)을 형성한 후, 패터닝 공정을 거쳐 대향 전극(512)이 형성되고, 배향막(513)을 형성한 후, 러빙 공정이 수행된다.
상기 화소부와 상기 구동회로부가 형성되는 액티브 매트릭스 기판이 형성된 다음, 상기 대향 기판이 밀봉재(514)에 의해 함께 결합된다. 충전재가 상기 밀봉재(514)속에서 혼합되고, 상기 두개의 기판은 상기 충전재와 밀봉재에 의해 유지되는 균일한 간극으로 함께 결합된다. 그런 다음, 상기 두개의 기판 사이에 액정 물질(515)이 주입되고, 이것은 밀봉재(도시 생략)를 사용하여 완전히 밀폐된다. 상기 액정 물질로서 공지의 액정 물질(515)이 사용될 수도 있다. 따라서, 도 15에 도시된 액티브 매트릭스 액정표시장치가 완성된다.
전술한 공정에 따라 형성된 TFT는 상부 게이트 구조를 가지며, 본 발명 역시 하부 게이트 구조 또는 다른 구조를 갖는 TFT에 적용될 수 있다는 사실을 유념해야 한다.
또한, 본 발명은 자기 방사(self-emission)형 화상표시장치, 즉, 액정 물질 대신, 전기장 발광(EL) 물질을 사용한 EL 표시장치에 적용될 수 있다.
[실시예 6]
본 실시예에서는, 발광 장치 또는 발광 다이오드라 불리는 EL(전기장 발광) 표시장치가 실시예 1 내지 3을 사용하여 제조되는 일례가 설명될 것이다.
도 16(A)는 본 발명을 사용한 EL 표시장치의 평면도이고, 도 16(B)는 도16(A)의 A-A'선을 따라 절취한 상기 EL 표시장치의 종단면도이다. 도 16(A)에서, 도면 부호 4010은 기판을 나타내고, 부호 4011은 화소부를 나타내고, 부호 4012는 신호선 구동회로를 나타내며, 부호 4013은 주사선 구동회로를 나타내고, 각각의 구동회로는 배선(4014-4016)을 통해 FPC(4017)에 연결되어 외부 장치에 접속된다.
이때, 커버 부재(4600), 밀봉 부재(하우징 부재라고도 지칭함)(4100), 및 밀봉재(제 2 밀봉 부재)(4101)가 제공되어, 적어도 상기 화소부, 바람직하기로는, 상기 구동회로 및 화소부를 에워싼다.
또한, 도 16(B)에 도시된 바와 같이, 구동회로 TFT(여기서는, n채널형 TFT 와 p채널형 TFT의 조합인 CMOS 회로)(4022)와, 화소부 TFT(여기서는, EL 소자에 흐르는 전류를 제어하기 위한 전용 TFT)(4023)이 상기 기판(4010) 및 하부막(4021)상에 형성된다. 이들 TFT는 공지의 구조(상부 게이트 구조 또는 하부 게이트 구조)을 사용하여 형성될 수도 있다.
상기 구동회로 TFT(4022) 및 화소부 TFT(4023)가 공지의 방법을 사용하여 완성되면, 상기 화소부 TFT(4023)의 드레인에 전기적으로 연결되고 투명한 도전막으로 이루어지는 화소 전극(4027)이 수지 물질로 이루지는 층간절연막(평탄화막)(4026)위에 형성된다. 상기 투명 도전막으로는, 산화 인듐과 산화 주석의 화합물(ITO) 또는 산화 인듐과 산화 아연의 화합물이 사용될 수 있다. 상기 화소 전극(4027)이 형성된 후, 절연막(4028)이 형성되고, 개구부가 상기 화소 전극(4027)위에 형성된다.
다음으로, EL 층(4029)이 형성된다. 상기 EL 층(4029)으로는, 공지의 EL 물질(정공 주입층, 정공 이동층, 발광층, 전자 이동층, 전자 주입층)을 자유롭게 결합하여 적층 구조 또는 단일층 구조가 채택될 수도 있다. 상기 구조를 결정하기 위해 공지의 기술이 사용될 수도 있다. 상기 EL 물질은 저분자 물질 및 고분자(폴리머) 물질을 포함한다. 상기 저분자 물질이 사용되는 경우, 증착 방법이 사용된다. 상기 고분자 물질이 사용되는 경우에는 스핀 코팅 방법, 프린팅 방법 또는 잉크젯 방법과 같은 단순한 방법을 사용할 수 있다.
본 실시예에서는, 상기 EL 층이 새도우 마스크를 사용한 상기 증착 방법에 의해 형성된다. 상기 새도우 마스크를 사용함으로써 모든 화소에 대해, 서로 다른 파장으로 빛을 방사시킬 수 있는 발광층(적색 발광층, 녹색 발광층, 및 청색 발광층)을 형성하여 색 디스플레이가 가능해 진다. 또한, 색 변환층(CCL: color conversion layer)와 컬러 필터가 결합되는 시스템, 및 백색 발광층과 컬러 필터가 결합되는 시스템이 존재하며, 이 중 어느 한 시스템이 사용될 수도 있다. 몰론, 단색광 방사 EL 표시장치가 사용될 수도 있다.
상기 EL 층(4029)이 형성된 후, 음극(4030)이 그위에 형성된다. 상기 음극(4030)과 상기 EL 층(4029) 사이의 계면에 잔류하는 습기와 산소를 최대한으로 제거하는 것이 바람직하다. 따라서, 상기 EL 층(4029) 및 상기 음극(4030)이 진공으로 연속하여 형성되거나, 상기 EL 층(4029)이 불활성 분위기에서 형성되고 상기 음극(4030)은 분위기속에 방출됨이 없이 형성된다. 본 실시예에서는, 다중 챔버 시스템(클러스터 툴 시스템(cluster tool system))의 막 형성 장치가 사용됨으로써, 전술한 막 형성이 가능해진다.
부연하자면, 본 실시예에서는, LiF(플루오르화 리튬)막과 Al(알루미늄)막의 적층 구조가 상기 음극(4030)으로 사용된다. 특히, 1 ㎚의 두께를 갖는 LiF(플루오르화 리튬)막이 상기 증착 방법에 의해 상기 EL 층(4029)위에 형성되고, 300 ㎚의 두께를 갖는 Al(알루미늄)막이 상기 LiF(플루오르화 리튬)막위에 형성된다.
물론, 공지의 음극 물질로 이루어진 MgAg 전극이 사용될 수도 있다. 상기 음극(4030)은 부호 4031로 지정된 영역에서 상기 배선(4016)에 연결된다. 상기 배선(4016)은 상기 음극(4030)에 소정의 전압을 제공하기 위한 전원 회선이고, 도전성 페이스트 물질을 통해 상기 FPC(4017)에 연결된다.
상기 영역(4031)에서 상기 음극(4030)을 상기 배선(4016)에 전기적으로 연결하기 위해서는, 상기 층간절연막(4026)과 절연막(4028)에 콘택트 홀을 형성하는 것이 필요하다. 이들 콘택트 홀은 상기 층간절연막(4026)을 에칭 처리할 때(상기 화소 전극을 위해 상기 콘택트 홀 형성시)와, 상기 절연막(4028)을 에칭 처리할 때(상기 EL 층의 형성이전에 상기 개구부 형성시)에 형성될 수도 있다. 상기 절연막(4028)이 에칭 처리될 때, 상기 층간절연막(4026)은 함께 에칭 처리될 수도 있다. 이 경우, 만약, 상기 층간절연막(4026)과 절연막(4028)이 동일한 수지 물질로 이루어지면, 상기 콘택트 홀의 형태는 우수하게 제조될 수 있다.
이러한 방식으로 형성된 상기 EL 소자의 표면을 덮기 위해 패시베이션막(4603), 충전재(4604), 및 커버 부재(4600)가 형성된다.
또한, 상기 밀봉재(4100)는 상기 EL 소자를 덮는 방식으로 상기 커버 부재(4600) 및 상기 기판(4010)의 내부에 배치되고, 상기 밀봉재(제 2 밀봉부재)(4101)은 상기 밀봉 부재(4100)의 외부에 형성된다.
이때, 상기 충전재(4604)는 상기 커버 부재(4600)를 접합하기 위한 접착제 역할을 수행한다. 상기 충전재(4604)로는, PVC(폴리비닐 염화물), 에폭시 수지, 규소 수지, PVB(폴리비닐 부티랄), 및 EVA(에틸렌 비닐 아세테이트)가 사용될 수 있다. 만약, 건조제가 상기 충전재(4604)의 내부에 제공되면, 흡습 효과를 계속하여 유지할 수 있어 바람직하다.
스페이서가 상기 충전재(4604)에 포함될 수도 있다. 이때, 상기 스페이서는 BaO 등의 과립 물질로 이루어질 수도 있고, 상기 스페이서 자체는 흡습성을 갖도록 제조될 수도 있다.
상기 스페이서가 제공되는 경우, 상기 패시베이션막(4603)은 스페이서 압력을 완화시킬 수 있다. 상기 패시베이션막(4603)이외에, 상기 스페이서 압력을 완화시키기 위해 수지막등이 제공될 수도 있다.
상기 커버 부재(4600)로는, 유리판, 알루미늄판, 스테인레스판, FRP(유리섬유 강화 플라스틱)판, PVF(플루오르화 폴리비닐)막, Mylar막, 폴리에스터막, 또는 아크릴막이 사용될 수 있다. PVB 또는 EVA가 상기 충전재(4604)용으로 사용되는 경우, 수십 mm의 알루미늄박이 PVF막 또는 Mylar막사이에 놓이는 구조의 시트를 사용하는 것이 바람직하다.
그러나, 상기 EL 소자로 부터 발광 방향(광의 방사 방향)에 따라, 상기 커버 부재(4600)가 투명도를 갖는 것이 필요하다.
상기 배선(4016)은 상기 밀봉 부재(4100) 또는 밀봉재(4101)와 상기기판(4010)사이의 간극을 통해 상기 FPC(4017)에 전기적으로 연결된다. 부연하면, 본 명세서에서는, 비록, 상기 배선(4016)에 대해서 설명하였지만, 다른 배선(4014 및 4015)역시, 동일한 방식으로 상기 밀봉재(4100) 및 상기 밀봉재(4101)아래에서 상기 FPC(4017)에 전기적으로 연결된다.
실시예 6에서는, 상기 커버 물질(4600)은 상기 충전재(4604)를 형성한 후 접합되고, 상기 밀봉 물질(4100)은 상기 충전재(4604)의 측면(노출면)을 덮도록 부착되지만, 상기 충전재(4604)는 상기 커버 물질(4600) 및 상기 밀봉재(4100)를 부착한 후 형성될 수도 있다. 이 경우, 충전재 주입 개구는 상기 기판(4010), 상기 커버 물질(4600), 및 상기 밀봉재(4100)에 의해 형성된 간극을 통해 형성된다. 상기 간극은 진공 상태(압력이 10-2Torr와 같거나 작음)에서 세팅되고, 상기 충전재 주입 개구를 상기 충전재를 보유하고 있는 탱크속에 침지시킨후 상기 간극의 외부 기압은 상기 간극내부의 기압보다 높아지고 상기 충전재가 상기 간극을 채운다.
[실시예 7]
본 실시예에서는, 본 발명을 사용하여 실시예 6과는 다른 EL 표시장치가 제조되는 일례를 도 17(A) 및 도 17(B)를 참조하여 설명하기로 한다. 도 16(A) 및 도 16(B)와 동일한 도면 부호들은 동일한 구성 요소를 지칭하므로, 설명은 생략하기로 한다.
도 17(A)는 본 실시예의 EL 표시장치의 평면도이고, 도 17(B)는 도 17(A)의 A-A'선을 따라 절취한 상기 EL 표시장치의 종단면도이다.
실시예 6에 따르면, EL 소자의 표면을 덮고 있는 패시베이션막(4303)이 형성될 때 까지 공정들이 수행된다.
또한, 상기 EL 소자를 덮기 위해 충전재(4604)가 제공된다. 이 충전재(4604)는 커버 부재(4600)를 접합하기 위한 접착제의 역할을 수행한다. 상기 충전재(4604)로는, PVC(폴리비닐 염화물), 에폭시 수지, 규소 수지, PVB(폴리비닐 부티랄), 및 EVA(에틸렌 비닐 아세테이트)가 사용될 수 있다. 만약, 건조제가 상기 충전재(4604)의 내부에 제공되면, 흡습 효과를 계속하여 유지할 수 있어 바람직하다.
스페이서가 상기 충전재(4604)에 포함될 수도 있다. 이때, 상기 스페이서는 BaO 등의 과립 물질로 이루어질 수도 있고, 상기 스페이서 자체는 흡습성을 갖도록 제조될 수도 있다.
상기 스페이서가 제공되는 경우, 상기 패시베이션막(4603)은 스페이서 압력을 완화시킬 수 있다. 상기 패시베이션막(4603) 이외에, 상기 스페이서 압력을 완화시키기 위해 수지막등이 제공될 수도 있다.
상기 커버 부재(4600)로는, 유리판, 알루미늄판, 스테인레스판, FRP(광섬유 강화 플라스틱)판, PVF(플루오르화 폴리비닐)막, Mylar막, 폴리에스터막, 또는 아크릴막이 사용될 수 있다. PVB 또는 EVA가 상기 충전재(4604)용으로 사용되는 경우, 수 십 mm의 알루미늄박이 PVF막 또는 Mylar막사이에 놓이는 구조의 시트를 사용하는 것이 바람직하다.
그러나, 상기 EL 소자로 부터 발광 방향(광의 방사 방향)에 따라, 상기 커버 부재(4600)가 투명도를 갖는 것이 필요하다.
다음으로, 상기 충전재(4604)를 사용하여 상기 커버 부재(4600)가 접합된 후, 상기 충전재(4604)의 측면(노출면)을 덮도록 프레임 부재(4601)가 부착된다. 상기 프레임 부재(4601)는 밀봉 부재(접착제의 역할을 수행함)(4602)에 의해 접합된다. 이 때, 상기 밀봉 부재(4602)로는, 비록 광경화 수지를 사용하는 것이 바람직하지만, 상기 EL 층의 열 저항이 허용되는 경우에는, 열경화 수지가 사용될 수도 있다. 부연하자면, 상기 밀봉 부재(4602)는 가능한 한 습기 및 산소 불투과성물질인 것이 바람직하다. 건조제가 상기 밀봉 부재(4602)의 내부에 첨가될 수도 있다.
상기 배선(4016)은 상기 밀봉 부재(4602)와 상기 기판(4010)사이의 간극을 통해 상기 FPC(4017)에 전기적으로 연결된다. 본 명세서에서는, 비록, 상기 배선(4016)에 대해서 설명하였지만, 다른 배선(4014 및 4015)역시, 동일한 방식으로 상기 밀봉재(4602)아래의 공간을 통해 상기 FPC(4017)에 전기적으로 연결된다.
실시예 7에서는, 상기 커버 물질(4600)은 상기 충전재(4604)를 형성한 후 접합되고, 상기 밀봉 물질(4601)은 상기 충전재(4604)의 측면(노출면)을 덮도록 부착되지만, 상기 충전재(4604)는 상기 커버 물질(4600) 및 상기 프레임 물질(4601)을 부착한 후 형성될 수도 있다. 이 경우, 충전재 주입 개구는 상기 기판(4010), 상기 커버 물질(4600), 및 상기 프레임 물질(4601)에 의해 형성된 간극을 통해 형성된다. 상기 간극은 진공 상태(압력이 10-2Torr와 같거나 작음)에서 세팅되고, 상기 충전재 주입 개구를 상기 충전재를 보유하고 있는 탱크속에 침지시킨후 상기 간극의 외부 기압은 상기 간극내부의 기압보다 높아지고 상기 충전재가 상기 간극을 채운다.
[실시예 8]
여기서, EL 표시장치의 화소부의 세부 단면 구조가 도 18에 도시되고, 그 상부 구조는 도 19(A)에 도시되며, 그 회로도는 도 19(B)에 도시된다. 도 18, 도 19(A) 및 도 19(B)에서는, 공통 문자들이 사용되므로, 상호 참조될 수도 있다.
도 18에서는, 공지의 방법에 의해 형성된 n채널형 TFT를 사용하여 기판(4501)상에 제공된 스위칭용 TFT(4502)가 형성된다. 본 실시예에서는, 2중 게이트 구조가 사용되지만, 구조 및 제조 공정에는 큰 차이점이 없으므로, 이에 대한 설명은 생략하기로 한다. 그러나, 두개의 TFT가 근본적으로 상호 직렬로 연결되는 구조가 상기 2중 게이트 구조를 채택하여 얻어지고, 오프 전류값이 감소되는 장점이 있다. 부연하면, 비록, 본 실시예에서는 상기 2중 게이트 구조가 채택됨에도 불구하고, 단일 게이트 구조가 채택될 수도 있고, 3중 게이트 구조 또는 보다 많은 게이트를 갖는 다중 게이트 구조가 채택될 수도 있다. 또한, 공지의 방법에 의해 형성된 p채널형 TFT를 사용하여 형성될 수도 있다.
공지의 방법에 의해 형성된 n채널형 TFT를 사용하여 전류 제어용 TFT(4503)가 형성된다. 도면 부호 34는 상기 스위칭용 TFT(4502)의 소스 배선(신호선)을 나타내고, 부호 35는 상기 스위칭용 TFT(4502)의 드레인 배선을 나타내고 배선(36)을 통해 상기 전류 제어용 TFT(4503)의 게이트 전극(37)에 전기적으로 연결된다. 부호 38로 지정된 배선은 상기 스위칭용 TFT(4502)의 게이트 전극(39a 및 39b)를 전기적으로 연결하기 위한 게이트 배선(주사선)이다.
이때, 상기 전류 제어용 TFT(4503)은 EL 소자를 통해 흐르는 전류의 양을 제어하기 위한 소자이므로, 큰 전류가 흐르고, 열로 인한 높은 열화도 또는 핫 캐리어로 인한 열화를 갖는 소자이다. 따라서, LDD 영역이 상기 전류 제어용 TFT(4503)의 드레인측에 제공되어 게이트 절연막을 통해 게이트 전극과 중첩되도록 한 구조를 채택하는 것이 매우 효과적이다.
본 실시예에서는 상기 전류 제어용 TFT(4503)가 단일 게이트 구조로 도시되고 있지만, 다수의 TFT가 상호 직렬로 연결되는 다중 게이트 구조가 채택될 수도 있다. 또한, 채널 형성 영역을 다수의 부분으로 분할하도록 다수의 TFT가 상호 병렬로 연결되는 구조가 채택됨으로써, 열의 방사가 고효율로 이루어질 수 있다. 이러한 구조는 열로 인한 열화에 대한 대응 수단으로서 효과적이다.
또한, 도 19(A)에 도시된 바와 같이, 상기 전류 제어용 TFT(4503)의 게이트 전극(37)이 되는 배선(36)은 부호 4504로 지정된 영역에서 절연막을 통해 상기 전류 제어용 TFT(4503)의 드레인 전극(40)과 중첩된다. 이 때, 상기 영역(4504)에는 용량이 형성되고, 이것은 상기 전류 제어용 TFT(4503)의 게이트 전극(37)에 인가되는 전압을 유지하기 위한 보유 용량의 역할을 수행한다. 상기 보유 용량(4504)은 상기 전원 공급선(36)에 전기적으로 연결되는 상기 반도체막(4507), 상기 게이트 절연막의 동일층인 절연막(도시 생략), 및 상기 배선(36)사이에 형성된다. 또한, 상기 배선(36)으로 형성되는 용량, 제 1 층간절연막 및 전원 공급선(4506)의 동일층은 보유 용량으로 사용될 수 있다. 상기 전류 제어용 TFT(4503)의 드레인은 상기 전원 공급선(전원선)(4506)에 연결되어 일정한 전압을 항상 공급받을 수 있다.
상기 스위칭용 TFT(4502) 및 상기 전류 제어용 TFT(4503)상에는 제 1 패시베이션막(41)이 형성되고, 그 위에 수지 절연막으로 이루어진 평탄화막(42)이 형성된다. 상기 평탄화막(42)을 사용하여 TFT로 인한 단차부(stepped portion)를 평탄화하는 것이 매우 중요하다. 나중에 형성되는 EL 층은 매우 얇기 때문에, 상기 단차부의 존재로 인해 발광시 결함이 발생하는 경우가 있다. 따라서, 상기 EL 층이 상기 편평한 면위에 형성될 수 있도록 화소 전극을 형성하기 전에, 평탄화 공정을 수행하는 것이 바람직하다.
도면 부호 43은 고 반사율으르 갖는 도전막으로 이루어지는 화소 전극(EL 소자의 음극)을 나타내고 상기 전류 제어용 TFT(4503)의 드레인에 전기적으로 연결된다. 상기 화소 전극(433)으로는, 알루미늄 합금막, 구리 합금막 또는 은 합금막과 같은 낮은 저항의 도전막을 사용하는 것이 바람직하다. 물론, 또 다른 도전막을 갖는 적층 구조가 채택될 수도 있다.
절연막(수지가 바람직함)으로 이루어지는 뱅크(44a 및 44b)에 의해 형성되는 홈(화소에 해당함)속에 발광층(45)이 형성된다. 도 19(A)에는, 상기 보유 용량(4504)의 위치가 분명히 보이도록 뱅크부가 제거됨으로써, 상기 뱅크(44a 및 44b)만이 도시된다. 상기 뱅크들은 상기 전원 공급선(4506) 및 소스 배선(신호선)(34)을 중첩하도록 상기 전원 공급선(4506)과 소스 배선(신호선)(34)사이에 제공된다. 여기서는, 단 2개의 화소만이 도시된다. 그러나, 각각의 R(적색), G(녹색) 및 B(청색)에 대응하는 발광층들이 형성될 수도 있다. 발광층으로사용되는 유기 EL 물질로는 π-짝 폴리머 물질(π-conjugate polymer material)이 사용된다. 폴리머 물질의 전형적인 예로는, 폴리파라페닐렌 비닐렌(PPV), 폴리비닐 카바졸(PVK), 및 폴리플루오렌을 들 수 있다.
비록, PPV 유기 EL 물질로서 다양한 형태의 물질이 존재하지만, 예를 들어, Euro Display 학회 회보(1999)에 실린 H.Shenk, H.Becker, O.Gelsen, E.Kluge, W,Kreuder, 및 H.Spreitzer의 "Polymers for Light Emission Diodes"와, 일본국 공개특허공고 특개평10-92576호 공보에 개시된 물질이 사용될 수도 있다.
특정 발광층으로는, 시아노폴리페닐렌 비닐렌이 적색 발광층으로 사용되고, 폴리페닐렌비닐렌이 녹색 발광층으로 사용되며, 폴리페닐렌비닐렌 또는 폴리알킬페닐렌이 청색 발광층으로 사용되는 것이 적합하다.
그 막의 두께는 30-150 ㎚(바람직하게는, 40-100 ㎚)인 것이 적합하다.
그러나, 전술한 예들은 발광층으로 사용될 수 있는 유기 EL 물질의 일례이며, 본 발명이 이들에 한정될 필요는 없다. 상기 EL 층(캐리어의 발광 및 이동이 수행되는 층)은 발광층, 전하 이동층 및 전하 주입층을 자유롭게 결합하여 형성될 수도 있다.
예를 들어, 본 실시예에서는 폴리머 물질이 상기 발광층으로 사용되는 일례가 예시되고 있지만, 저분자 유기 EL 물질이 사용될 수도 있다. 또한, 상기 전하 이동층 또는 전하 주입층으로서 탄화 규소과 같은 무기 물질을 사용할 수도 있다. 상기 유기 EL 물질 또는 무기 물질로서, 공지의 물질이 사용될 수 있다.
본 실시예는 PEDOT(폴리티오펜 또는 PAni(폴리아닐린)로 이루어지는 정공 주입층(46)이 상기 발광층(45)상에 형성되는 적층 구조의 EL 층을 채택하고 있다. 투명 도전막으로 이루어지는 양극(47)은 상기 정공 주입층(46)상에 형성된다. 본 실시예의 경우, 상기 발광층(45)에서 발생되는 빛이 상부 표면층(상기 TFT의 상부측)에 조사되기 때문에, 상기 양극은 반투명해야 한다. 상기 투명 도전막으로는, 산화 인듐과 산화 주석의 화합물(ITO) 또는 산화 인듐과 산화 아연의 화합물이 사용될 수 있다. 그러나, 상기 투명 도전막은 낮은 열 저항을 갖는 정공 주입층 및 발광층이 형성된 후에 형성되기 때문에, 막 형성이 가능한 한 가장 낮은 온도에서 이루어지는 것이 바람직하다.
상기 양극(47)이 형성된 시점에서, EL 소자(4505)가 완성된다. 부연하면, 여기서, 상기 EL 소자(4505)는 상기 화소 전극(음극)(43), 상기 발광층(45), 상기 정공 주입층(46) 및 상기 양극(47)으로 형성된 용량을 나타낸다. 도 19(A)에 도시된 바와 같이, 상기 화소 전극(43)은 상기 화소의 면적과 거의 일치하고, 전체 화소는 상기 EL 소자 역할을 수행한다. 따라서, 발광층의 사용 효율은 매우 높고, 이미지 디스플레이의 밝기가 양호해진다.
본 실시예에서는, 또 다른 제 2 패시베이션막(48)이 상기 양극(47)위에 형성된다. 상기 제 2 패시베이션막(48)으로는, 질화 규소막 또는 산화질화 규소막이 바람직하다. 그 이유는 상기 EL 소자를 외부로 부터 절연시키기 위함이고, 유기 EL 물질의 산화로 인한 열화를 방지하는 의미와, 상기 유기 EL 물질로 부터 가스의 배출의 억제하는 의미를 지닌다. 이렇게 함으로써, 상기 EL 표시장치의 신뢰도가 향상된다.
전술한 바와 같이, 상기 EL 표시장치는 도 18에 도시된 구조의 화소로 구성되는 화소부를 포함하고, 충분히 낮은 오프 전류값을 갖는 스위칭용 TFT 및 핫 캐리어 주입에 저항력이 있는 전류 제어용 TFT를 구비한다. 따라서, 높은 신뢰도를 갖고 우수한 화상표시 기능을 갖는 EL 표시장치를 얻을 수 있다.
[실시예 9]
본 실시예에서는, 상기 EL 소자(4505)의 구조가 실시예 8에 도시된 화소부 에서 반전되는 구조에 대해 설명할 것이다. 도 20은 EL 표시장치의 구조를 설명하는데 사용된다. 부연하자면, 도 18의 구조와는 EL 소자의 일부와 전류 제어용 TFT만이 상이하므로, 나머지 구성 요소에 대해서는 설명을 생략하기로 한다.
도 20에서, 전류 제어용 TFT(4503)는 공지의 방법에 의해 형성된 p채널형 TFT를 사용하여 형성된다.
본 실시예에서, 투명 도전막은 화소 전극(양극)(50)으로 사용된다. 특히, 상기 투명 도전막으로는, 산화 인듐과 산화 아연의 화합물이 이루어진 도전막이 사용된다. 물론, 산화 인듐과 산화 주석의 화합물로 이루어진 도전막이 사용될 수도 있다.
절연막으로 이루어진 뱅크(51a 및 51b)가 형성된 후, 폴리비닐카바졸로 이루어진 발광층(52)이 용액 도포 방법에 의해 형성된다. 아세틸아세톤 칼륨(acacK로 표현됨)으로 이루어진 전자 주입층(53), 및 알루미늄 합금으로 이루어진 음극(54)이 상기 발광층(52)위에 형성된다. 이 경우, 상기 음극(54)은 패시베이션막 역할을 수행하기도 한다. 이러한 방식으로, EL 소자(4701)가 형성된다.
본 실시예의 경우, 상기 발광층(52)에서 발생되는 빛은, 화살표 방향으로 표시된 것과 같이 TFT가 형성되는 기판에 조사된다.
[실시예 10]
본 실시예에서는, 화소가 도 19(B)에 도시된 회로도와 다른 구조를 갖도록 형성된 경우의 실시예를 도 21(A) 내지 도 21(C)를 참조하여 설명하기로 한다. 본 실시예에서, 도면 부호 4801은 스위칭용 TFT(4802)의 소스 배선(신호선)을, 부호 4803은 스위칭용 TFT(4802)의 게이트 배선(주사선)을, 부호 4804는 전류 제어용 TFT를, 부호 4805는 보유 용량을, 부호 4806, 4808은 전원 공급선을, 그리고, 부호 4807은 EL 소자를 각각 나타낸다.
도 21(A)는 상기 전원 공급선(4806)이 두개의 화소 사이에 공통으로 형성된 EL 표시장치의 구조 실시예를 도시한 것이다. 즉, 두개의 화소는 상기 전원 공급선(4806)에 대해 축 대칭이 되도록 형성되는 것을 특징으로 한다. 이 경우, 전원 공급선의 수가 감소될 수 있으므로, 상기 화소부는 추가로 정밀하게 제조될 수 있다.
도 21(B)는 상기 전원 공급선(4808)이 상기 게이트 배선(주사선)(4803)과 병렬로 배치되는 EL 표시장치의 구조 실시예를 도시한 것이다. 부연하자면, 비록, 도 21(B)는 상기 전원 공급선(4808)이 상기 게이트 배선(주사선)(4803)과 중첩되지 않는 구조를 보여주고 있지만, 상기 전원 공급선(4808) 및 상기 게이트 배선(주사선)(4803)은 서로 다른 층에 형성된 배선인 경우 절연막을 통해 상호 중첩되도록 배치될 수 있다. 이 경우, 점유된 면적은 상기 전원 공급선(4808) 및 상기 게이트배선(주사선)(4803)에 공통으로 작용하므로, 상기 화소부는 추가로 정밀하게 제조될 수 있다.
도 21(C)의 구조는, 도 21(B)의 구조와 유사하게 상기 전원 공급선(4808)이 상기 게이트 배선(주사선)(4803)과 병렬로 배치되고, 두개의 화소가 상기 전원 공급선(4808)에 대해 축 대칭이 되도록 형성되는 것을 특징으로 한다. 또한, 상기 전원 공급선(4808)은 상기 게이트 배선(주사선)(4803)중 어느 하나와 중첩되도록 배치하는 것이 효과적이다. 이 경우, 상기 전원 공급선의 수가 감소될 수 있으므로, 상기 화소부는 추가로 정밀하게 제조될 수 있다.
[실시예 11]
비록, 실시예 8의 도 19(A) 및 도 19(B)에서는 상기 전류 제어용 TFT(4503)의 게이트에 인가된 전압을 유지하기 위해 상기 보유 용량(4504)이 배치되는 구조가 예시되고 있지만, 상기 보유 용량(4504)은 생략될 수 있다. 실시예 8의 경우, 상기 LDD 영역은, 상기 게이트 절연막을 통해 게이트 전극과 중첩되도록 상기 전류 제어용 TFT(4503)의 드레인측에 형성된다. 일반적으로 게이트 커패시턴스라 불리는 기생 용량이 이 중첩 영역에 형성되지만, 본 실시예는, 이 기생 용량이 상기 보유 용량(4504) 대신 긍정적으로 사용되는 것을 특징으로 한다.
이 기생 용량의 용량은 상기 게이트 전극과 상기 LDD 영역의 중첩 영역에 의해 바뀌기 때문에, 상기 용량은 상기 중첩 영역에 포함된 LDD의 길이에 의해 결정된다.
또한, 실시예 10의 도 21(A), 도 21(B) 및 도 21(C)에 도시된 구조의 경우,상기 보유 용량(4805)은 상기와 유사하게 생략될 수 있다.
[실시예 12]
본 실시예에서는, 본 발명의 화상표시장치를 구체화한 전자 장비에 대해 설명하기로 한다. 상기 전자 장비의 예를 들면 다음과 같다: (전자책, 모바일 컴퓨터, 및 휴대형 전화기와 같은) 휴대형 정보 단말기; 비디오 카메라; 스틸 카메라; 개인용 컴퓨터; 및 TV. 전술한 전자 장비의 실례들은 도 22 내지 도 24에 도시된다. 도 22 내지 도 24는 화상표시장치의 액티브 매트릭스 액정표시장치를 도시한 것이고, 도 22 및 도 23은 상기 화상표시장치의 EL 표시장치를 도시한 것이다.
도 22(A)는 휴대형 전화기이고, 주본체(9001), 음력 출력부(9002), 음성 입력부(9003), 표시부(9004), 조작 스위치(9005), 및 안테나(9006)으로 구성된다. 본 발명은 상기 표시부(2003)에 적용될 수 있다.
도 22(B)는 주 본체(9101), 표시부(9102), 음성 입력부(9103), 조작 스위치(9104), 배터리(9105), 및 수상부(受像部)(9106)로 구성되는 비디오 카메라를 도시한 도면이다. 본 발명은 상기 표시부(9102)에 적용될 수 있다.
도 22(C)는 주 본체(9201), 카메라부(9202), 수상부(9203), 조작 스위치(9204), 및 표시부(9205)로 구성되는 모바일 컴퓨터 또는 휴대형 정보 단말기를 도시한 도면이다. 본 발명은 상기 표시부(9205)에 적용될 수 있다.
도 22(D)는 주 본체(931), 표시부(9302), 및 아암부(9303)로 구성되는 헤드 장착 표시장치(고글 타입의 표시장치)를 도시한 도면이다. 본 발명은 상기 표시부(9302)에 적용될 수 있다.
도 22(E)는 주 본체(9401), 스피커 부(9402), 표시부(9403), 수신 장치(9404), 및 증폭 장치(9405)로 구성되는 텔레비전을 도시한 도면이다. 본 발명은 상기 표시부(9403)에 적용될 수 있다.
도 22(F)는 주 본체(9501), 표시부(9502), 메모리 매체(9504), 조작 스위치(9505) 및 안테나(9506)로 구성되는 휴대형 전자책을 도시한 도면이다. 상기 전자책은 미니 디스크(MD) 또는 DVD(디지털 비디오 디스크)에 저장된 데이터, 또는 상기 안테나로 수신되는 데이터를 표시하는데 사용된다. 본 발명은 상기 표시부(9502)에 적용될 수 있다.
도 23(A)는 주 본체(9601), 화상 입력부(9602), 표시부(9603), 및 키보드(9604)로 구성되는 개인용 컴퓨터를 도시한 사시도이다. 본 발명은 상기 표시부(9603)에 적용될 수 있다.
도 23(B)는 프로그램이 저장되는 기록 매체를 사용하고, 주 본체(9701), 표시부(9702), 스피커부(9703), 기록 매체(9704), 및 조작 스위치(9705)로 구성되는 플레이어를 도시한 도면이다. 이 플레이어에는 상기 기록 매체로서 DVD(디지털 비디오 디스크), 컴팩트 디스크(CD)등이 사용되어 상기 플레이어가 음악 및 영화를 감상할 수 있고, 비디오 게임 또는 인터넷을 즐길 수 있다. 본 발명은 상기 표시부(9702)에 적용될 수 있다.
도 23(C)는 주 본체(9801), 표시부(9802), 접안부(接眼部)(9803), 조작 스위치(9804), 및 수상부(도시생략)로 구성되는 디지털 카메라를 도시한 도면이다. 본 발명은 상기 표시부(9802)에 적용될 수 있다.
도 23(D)는 표시부(9901), 및 헤드 장착부(9902)로 구성되는 단안(單眼) 헤드 장착 표시장치를 도시한 도면이다. 본 발명은 상기 표시부(9901)에 적용될 수 있다.
도 24(A)는 투사 장치(projection device)(301), 및 스크린(302)으로 구성되는 전방 타입의 프로젝터(front-type projector)를 도시한 도면이다.
도 24(B)는 주 본체(3701), 투사 장치(3702), 미러(3703), 스크린(304)등으로 구성되는 후방 타입의 프로젝터(rear-ype projector)를 도시한 도면이다.
도 24(C)는 도 24(A) 및 도 24(B)에서 투사 장치(3601 및 3701)의 구조예를 도시한 도면이다. 상기 투사 장치(3601,3702)는 광원 광학계(3801), 미러(3802 및 3804 내지 3806), 2색 미러(3803), 프리즘(3807), 액정 표시부(3808), 위상차판(3809), 및 투사 광학계(3810) 등으로 구성된다. 상기 투사 광학계(3810)는 투사 렌즈를 포함하는 광학계로 구성된다. 본 실시예는 3판형 투사 장치의 한 예를 예시하고 있지만, 단일 판형 투사 장치에도 사용될 수도 있다. 또한, 조작자는 광학 렌즈와 같은 광학계, 편광 기능을 갖는 막(필름), 위상차를 조절하기 위한 막, 및 IR막을 도 24C에서 화살로 표시된 광학 경로내에 적절히 배치할 수도 있다.
또한, 도 24(D)는 도 24(C)의 광원 광학계의 구조의 한 예를 도시한 도면이다. 본 실시예에서, 상기 광원 광학계(3801)는 반사기(3811), 광원(3812), 렌즈 어레이(3813 및 3814), 편광 변환 소자(3815), 및 집광 렌즈(3816)로 구성된다. 도 24(D)에 도시된 광원 광학계는 일례에 불과한 것이고, 특별히 상기 예시된 구조에 제한되는 것이 아니라는 것을 유념해야 한다. 예를 들어, 본 발명을 실시하는조작자는 광학 렌즈, 편광막, 위상차를 조절하기 위한 막, 및 IR막과 같은 광학계를 상기 광원 광학계에 적절히 설정할 수도 있다.
따라서, 본 발명을 위한 적용 범위는 매우 넓고, 본 발명은 모든 분야의 전자 장비에 적용될 수 있다. 또한, 본 발명은 모든 분야에 걸친 화상표시장치를 사용한 전자 장비에 적용될 수 있다.
본 발명에 따른 화상표시장치의 구동회로는, 신호선 구동회로의 점유 면적을 크게 줄일 수 있고, 상기 화상표시장치의 소형화에 효과적이며, 디지털 영상신호의 배선에 기생하는 커패시턴스및 그 저항을 줄일수 있고, 상기 구동회로의 동작 마진(operation margin)을 향상시킬 수 있다. 그 결과, 상기 화상표시장치의 제조 비용이 효과적으로 줄어들고, 그 수율이 향상된다.

Claims (104)

  1. k(k는 2보다 큰 정수임)개의 신호선, 다수의 주사선, 상기 각각의 신호선과 상기 각각의 주사선이 상호 교차하는 각 영역에 배치되는 다수의 화소 전극, 및 상기 다수의 화소 전극을 구동시키기 위한 다수의 스위칭 소자를 구비하는 화소 배열부;
    상기 k개의 신호선을 구동시키기 위한 신호선 구동회로; 및
    상기 다수의 주사선을 구동시키기 위한 주사선 구동회로를 포함하되,
    상기 신호선 구동회로가, m-비트(m은 자연수임)의 디지털 영상신호가 입력되고 m 또는 m의 배수인 개수를 갖는 시프트 레지스터, 상기 시프트 레지스터의 출력 신호를 저장하기 위한 m×k/n(n은 2보다 큰 정수임)개의 기억회로, 상기 기억회로의 출력 신호를 아날로그 신호로 변환시키기 위한 다수의 D/A 변환회로, 및 상기 D/A 변환회로의 출력 신호를 해당 신호선으로 전송하기 위한 k/n개의 신호선 선택회로를 구비하는 것을 특징으로 하는 화상표시장치.
  2. 제 1 항에 있어서, 상기 D/A 변환회로의 개수는 k/n인 것을 특징으로 하는 화상표시장치.
  3. 제 1 항에 있어서, 상기 D/A 변환회로는 램프 타입의 D/A 변환회로인 것을 특징으로 하는 화상표시장치.
  4. 제 1 항에 있어서, 상기 기억회로는 래치 회로인 것을 특징으로 하는 화상표시장치.
  5. 제 4 항에 있어서, 상기 래치 회로는 아날로그 스위치 및 보유 용량을 구비하는 것을 특징으로 하는 화상표시장치.
  6. 제 4 에 있어서, 상기 래치 회로는 클록킹 인버터를 구비하는 것을 특징으로 하는 화상표시장치.
  7. 제 4 항에 있어서, 상기 래치 회로는 아날로그 스위치 및 다수의 인버터를 구비하는 것을 특징으로 하는 화상표시장치.
  8. 제 1 항에 있어서, 액정 물질을 사용하여 표시 기능을 수행하는 것을 특징으로 하는 화상표시장치.
  9. 제 1 항에 있어서, 전자 발광(EL) 물질을 사용하여 표시 기능을 수행하는 것을 특징으로 하는 화상표시장치.
  10. 제 1 항에 따른 화상표시장치를 사용하는 것을 특징으로 하는 휴대형 휴대형전화기.
  11. 제 1 항에 따른 화상표시장치를 사용하는 것을 특징으로 하는 비디오 카메라.
  12. 제 1 항에 따른 화상표시장치를 사용하는 것을 특징으로 하는 개인용 컴퓨터.
  13. 제 1 항에 따른 화상표시장치를 사용하는 것을 특징으로 하는 헤드 장착용 표시장치.
  14. 제 1 항에 따른 화상표시장치를 사용하는 것을 특징으로 하는 텔레비전.
  15. 제 1 항에 따른 화상표시장치를 사용하는 것을 특징으로 하는 휴대형 책.
  16. 제 1 항에 따른 화상표시장치를 사용하는 것을 특징으로 하는 DVD 플레이어.
  17. 제 1 항에 따른 화상표시장치를 사용하는 것을 특징으로 하는 디지털 카메라.
  18. 제 1 항에 따른 화상표시장치를 사용하는 것을 특징으로 하는 프로젝터.
  19. 다수의 신호선, 다수의 주사선, 상기 각각의 신호선과 상기 각각의 주사선이 상호 교차하는 각 영역에 배치되는 다수의 화소 전극, 및 상기 다수의 화소 전극을 구동시키기 위한 다수의 스위칭 소자를 구비하는 화소 배열부;
    상기 다수의 신호선을 구동시키기 위한 신호선 구동회로; 및
    상기 다수의 주사선을 구동시키기 위한 주사선 구동회로를 포함하되,
    상기 신호선 구동회로가, 다중-비트의 디지털 영상신호가 입력되는 다수의 시프트 레지스터, 상기 시프트 레지스터의 출력 신호를 저장하기 위한 다수의 저장회로, 상기 기억회로의 출력 신호를 아날로그 신호로 변환시키기 위한 다수의 D/A 변환회로, 및 상기 D/A 변환회로의 출력 신호를 해당 신호선으로 전송하기 위한 다수의 신호선 선택회로를 구비하고,
    상기 디지털 영상신호가 상기 각 시프트 레지스터에 입력되고, 상기 입력된 디지털 영상신호가 해당 기억회로로 출력될 때 까지 상기 각각의 시프트 레지스터내에서 순차적으로 이동되어, 상기 이동된 디지털 영상신호가 래치 신호에 의해 상기 기억회로로 입력되는 동작은 하나의 수평 주사 기간에 대응하는 시간에 n 회(n은 2보다 큰 정수임) 반복되는 것을 특징으로 하는 화상표시장치.
  20. 제 19 항에 있어서, 상기 D/A 변환회로는 램프 타입의 D/A 변환회로인 것을 특징으로 하는 화상표시장치.
  21. 제 19 항에 있어서, 상기 기억회로는 래치 회로인 것을 특징으로 하는 화상표시장치.
  22. 제 21 항에 있어서, 상기 래치 회로는 아날로그 스위치 및 보유 용량을 구비하는 것을 특징으로 하는 화상표시장치.
  23. 제 21 항에 있어서, 상기 래치 회로는 클록킹 인버터를 구비하는 것을 특징으로 하는 화상표시장치.
  24. 제 21 항에 있어서, 상기 래치 회로는 아날로그 스위치 및 다수의 인버터를 구비하는 것을 특징으로 하는 화상표시장치.
  25. 제 19 항에 있어서, 액정 물질을 사용하여 표시 기능을 수행하는 것을 특징으로 하는 화상표시장치.
  26. 제 19 항에 있어서, 전자 발광(EL) 물질을 사용하여 표시 기능을 수행하는 것을 특징으로 하는 화상표시장치.
  27. 제 19 항에 따른 화상표시장치를 사용하는 것을 특징으로 하는 휴대형 전화기.
  28. 제 19 항에 따른 화상표시장치를 사용하는 것을 특징으로 하는 비디오 카메라.
  29. 제 19 항에 따른 화상표시장치를 사용하는 것을 특징으로 하는 개인용 컴퓨터.
  30. 제 19 항에 따른 화상표시장치를 사용하는 것을 특징으로 하는 헤드 장착용 표시장치.
  31. 제 19 항에 따른 화상표시장치를 사용하는 것을 특징으로 하는 텔레비전.
  32. 제 19 항에 따른 화상표시장치를 사용하는 것을 특징으로 하는 휴대형 책.
  33. 제 19 항에 따른 화상표시장치를 사용하는 것을 특징으로 하는 DVD 플레이어.
  34. 제 19 항에 따른 화상표시장치를 사용하는 것을 특징으로 하는 디지털 카메라.
  35. 제 19 항에 따른 화상표시장치를 사용하는 것을 특징으로 하는 프로젝터.
  36. 빛의 삼원색의 R(적색), G(녹색) 및 B(청색)에 대응하는 3개의 신호선 유닛을 갖는 k(k는 3의 배수임)개의 신호선, 다수의 주사선, 상기 각각의 신호선과 상기 각각의 주사선이 상호 교차하는 각 영역에 배치되는 다수의 화소 전극, 및 상기 다수의 화소 전극을 구동시키기 위한 다수의 스위칭 소자를 구비하는 화소 배열부;
    상기 k개의 신호선을 구동시키기 위한 신호선 구동회로; 및
    상기 다수의 주사선을 구동시키기 위한 주사선 구동회로를 포함하되,
    상기 신호선 구동회로가, RGB에 대해 m-비트(m은 자연수임)의 디지털 영상신호가 각각 입력되고 m 또는 m의 배수인 개수를 갖는 시프트 레지스터, 상기 시프트 레지스터의 출력 신호를 저장하기 위한 m×k/n(n은 3의 배수임)개의 기억회로, 상기 기억회로의 출력 신호를 아날로그 신호로 변환시키기 위한 다수의 D/A 변환회로, 및 상기 D/A 변환회로의 출력 신호를 해당 신호선으로 전송하기 위한 k/n개의 신호선 선택회로를 구비하는 것을 특징으로 하는 화상표시장치.
  37. 제 36 항에 있어서, 상기 D/A 변환회로의 개수는 k/n인 것을 특징으로 하는 화상표시장치.
  38. 제 36 항에 있어서, 상기 D/A 변환회로는 램프 타입의 D/A 변환회로인 것을특징으로 하는 화상표시장치.
  39. 제 36 항에 있어서, 상기 기억회로는 래치 회로인 것을 특징으로 하는 화상표시장치.
  40. 제 39 항에 있어서, 상기 래치 회로는 아날로그 스위치 및 보유 용량을 구비하는 것을 특징으로 하는 화상표시장치.
  41. 제 39 항에 있어서, 상기 래치 회로는 클록킹 인버터를 구비하는 것을 특징으로 하는 화상표시장치.
  42. 제 39 항에 있어서, 상기 래치 회로는 아날로그 스위치 및 다수의 인버터를 구비하는 것을 특징으로 하는 화상표시장치.
  43. 제 36 항에 있어서, 액정 물질을 사용하여 표시 기능을 수행하는 것을 특징으로 하는 화상표시장치.
  44. 제 36 항에 있어서, 전자 발광(EL) 물질을 사용하여 표시 기능을 수행하는 것을 특징으로 하는 화상표시장치.
  45. 제 36 항에 따른 화상표시장치를 사용하는 것을 특징으로 하는 휴대형 전화기.
  46. 제 36 항에 따른 화상표시장치를 사용하는 것을 특징으로 하는 비디오 카메라.
  47. 제 36 항에 따른 화상표시장치를 사용하는 것을 특징으로 하는 개인용 컴퓨터.
  48. 제 36 항에 따른 화상표시장치를 사용하는 것을 특징으로 하는 헤드 장착용 표시장치.
  49. 제 36 항에 따른 화상표시장치를 사용하는 것을 특징으로 하는 텔레비전.
  50. 제 36 항에 따른 화상표시장치를 사용하는 것을 특징으로 하는 휴대형 책.
  51. 제 36 항에 따른 화상표시장치를 사용하는 것을 특징으로 하는 DVD 플레이어.
  52. 제 36 항에 따른 화상표시장치를 사용하는 것을 특징으로 하는 디지털 카메라.
  53. 제 36 항에 따른 화상표시장치를 사용하는 것을 특징으로 하는 프로젝터.
  54. 빛의 삼원색의 R(적색), G(녹색) 및 B(청색)에 대응하는 3개의 신호선 유닛을 갖고 3의 배수인 개수를 갖는 신호선, 다수의 주사선, 상기 각각의 신호선과 상기 각각의 주사선이 상호 교차하는 각 영역에 배치되는 다수의 화소 전극, 및 상기 다수의 화소 전극을 구동시키기 위한 다수의 스위칭 소자를 구비하는 화소 배열부;
    상기 신호선을 구동시키기 위해 3의 배수인 개수를 갖는 신호선 구동회로; 및
    상기 다수의 주사선을 구동시키기 위한 주사선 구동회로를 포함하되,
    상기 신호선 구동회로가, RGB에 대해 m-비트(m은 자연수임)의 디지털 영상신호가 각각 입력되는 시프트 레지스터, 상기 시프트 레지스터의 출력 신호를 저장하기 위한 다수의 기억회로, 상기 기억회로의 출력 신호를 아날로그 신호로 변환시키기 위한 다수의 D/A 변환회로, 및 상기 D/A 변환회로의 출력 신호를 해당 신호선으로 전송하기 위한 다수의 신호선 선택회로를 구비하고,
    하나의 수평 주사 기간은 제 1, 제 2 및 제 3 기간을 구비하고,
    상기 R에 대응하는 상기 디지털 영상신호는 상기 제 1 기간에 상기 각 시프트 레지스터에 입력되고,
    상기 G에 대응하는 상기 디지털 영상신호는 상기 제 2 기간에 상기 각 시프트 레지스터에 입력되고,
    상기 B에 대응하는 상기 디지털 영상신호는 상기 제 3 기간에 상기 각 시프트 레지스터에 입력되며,
    상기 3 가지 각 기간에서, 상기 입력된 디지털 영상신호가 해당 기억회로로 출력될 때 까지 상기 각각의 시프트 레지스터 내에서 순차적으로 이동되어, 상기 이동된 디지털 영상신호가 래치 신호에 의해 상기 기억회로로 입력되는 동작은 한번 또는 여러번 반복되는 것을 특징으로 하는 화상표시장치.
  55. 제 54 항에 있어서, 상기 D/A 변환회로는 램프 타입의 D/A 변환회로인 것을 특징으로 하는 화상표시장치.
  56. 제 54 항에 있어서, 상기 기억회로는 래치 회로인 것을 특징으로 하는 화상표시장치.
  57. 제 56 항에 있어서, 상기 래치 회로는 아날로그 스위치 및 보유 용량을 구비하는 것을 특징으로 하는 화상표시장치.
  58. 제 56 항에 있어서, 상기 래치 회로는 클록킹 인버터를 구비하는 것을 특징으로 하는 화상표시장치.
  59. 제 56 항에 있어서, 상기 래치 회로는 아날로그 스위치 및 다수의 인버터를 구비하는 것을 특징으로 하는 화상표시장치.
  60. 제 54 항에 있어서, 액정 물질을 사용하여 표시 기능을 수행하는 것을 특징으로 하는 화상표시장치.
  61. 제 54 항에 있어서, 전자 발광(EL) 물질을 사용하여 표시 기능을 수행하는 것을 특징으로 하는 화상표시장치.
  62. 제 54 항에 따른 화상표시장치를 사용하는 것을 특징으로 하는 휴대형 전화기.
  63. 제 54 항에 따른 화상표시장치를 사용하는 것을 특징으로 하는 비디오 카메라.
  64. 제 54 항에 따른 화상표시장치를 사용하는 것을 특징으로 하는 개인용 컴퓨터.
  65. 제 54 항에 따른 화상표시장치를 사용하는 것을 특징으로 하는 헤드 장착용 표시장치.
  66. 제 54 항에 따른 화상표시장치를 사용하는 것을 특징으로 하는 텔레비전.
  67. 제 54 항에 따른 화상표시장치를 사용하는 것을 특징으로 하는 휴대형 책.
  68. 제 54 항에 따른 화상표시장치를 사용하는 것을 특징으로 하는 DVD 플레이어.
  69. 제 54 항에 따른 화상표시장치를 사용하는 것을 특징으로 하는 디지털 카메라.
  70. 제 54 항에 따른 화상표시장치를 사용하는 것을 특징으로 하는 프로젝터.
  71. k개의 신호선(k는 2보다 큰 정수임)을 구동시키기 위한 화상표시장치의 신호선 구동회로에 있어서,
    m-비트(m은 자연수임)의 디지털 영상신호가 입력되고 m 또는 m의 배수인 개수를 갖는 시프트 레지스터;
    상기 시프트 레지스터의 출력 신호를 저장하기 위한 m×k/n(n은 2보다 큰 정수임)개의 기억회로;
    상기 기억회로의 출력 신호를 아날로그 신호로 변환시키기 위한 다수의 D/A변환회로; 및
    상기 D/A 변환회로의 출력 신호를 해당 신호선으로 전송하기 위한 k/n개의 신호선 선택회로를 포함하는 것을 특징으로 하는 신호선 구동회로.
  72. 제 71 항에 있어서, 상기 D/A 변환회로의 개수는 k/n인 것을 특징으로 하는 신호선 구동회로.
  73. 제 71 항에 있어서, 상기 D/A 변환회로는 램프 타입의 D/A 변환회로인 것을 특징으로 하는 신호선 구동회로.
  74. 제 71 항에 있어서, 상기 기억회로는 래치 회로인 것을 특징으로 하는 신호선 구동회로.
  75. 제 74 항에 있어서, 상기 래치 회로는 아날로그 스위치 및 보유 용량을 구비하는 것을 특징으로 하는 신호선 구동회로.
  76. 제 74 항에 있어서, 상기 래치 회로는 클록킹 인버터를 구비하는 것을 특징으로 하는 신호선 구동회로.
  77. 제 74 항에 있어서, 상기 래치 회로는 아날로그 스위치 및 다수의 인버터를구비하는 것을 특징으로 하는 신호선 구동회로.
  78. 제 71 항에 있어서, 상기 화상표시장치의 구동회로는 폴리규소 박막 트랜지스터로 형성되는 것을 신호선 구동회로.
  79. 제 71 항에 있어서, 상기 화상표시장치의 구동회로는 단결정 트랜지스터로 형성되는 것을 신호선 구동회로.
  80. 다수의 신호선을 구동시키기 위한 화상표시장치의 신호선 구동회로에 있어서,
    다중-비트의 디지털 영상신호가 입력되는 다수의 시프트 레지스터;
    상기 시프트 레지스터의 출력 신호를 저장하기 위한 다수의 기억회로;
    상기 기억회로의 출력 신호를 아날로그 신호로 변환시키기 위한 다수의 D/A 변환회로; 및
    상기 D/A 변환회로의 출력 신호를 해당 신호선으로 전송하기 위한 다수의 신호선 선택회로를 포함하되,
    상기 디지털 영상신호가 상기 각 시프트 레지스터에 입력되고, 상기 입력된 디지털 영상신호가 해당 기억회로로 출력될 때 까지 상기 각각의 시프트 레지스터 내에서 순차적으로 이동되어, 상기 이동된 디지털 영상신호가 래치 신호에 의해 상기 기억회로로 입력되는 동작은 하나의 수평 주사 기간에 대응하는 시간에 n 회(n은 2보다 큰 정수임) 반복되는 것을 특징으로 하는 신호선 구동회로.
  81. 제 80 항에 있어서, 상기 D/A 변환회로는 램프 타입의 D/A 변환회로인 것을 특징으로 하는 신호선 구동회로.
  82. 제 80 항에 있어서, 상기 기억회로는 래치 회로인 것을 특징으로 하는 신호선 구동회로.
  83. 제 82 항에 있어서, 상기 래치 회로는 아날로그 스위치 및 보유 용량을 구비하는 것을 특징으로 하는 신호선 구동회로.
  84. 제 82 항에 있어서, 상기 래치 회로는 클록킹 인버터를 구비하는 것을 특징으로 하는 신호선 구동회로.
  85. 제 82 항에 있어서, 상기 래치 회로는 아날로그 스위치 및 다수의 인버터를 구비하는 것을 특징으로 하는 신호선 구동회로.
  86. 제 80 항에 있어서, 상기 화상표시장치의 구동회로는 폴리규소 박막 트랜지스터로 형성되는 것을 신호선 구동회로.
  87. 제 80 항에 있어서, 상기 화상표시장치의 구동회로는 단결정 트랜지스터로 형성되는 것을 신호선 구동회로.
  88. 빛의 삼원색의 R(적색), G(녹색) 및 B(청색)에 대응하는 3개의 신호선 유닛을 갖고 3의 배수인 개수를 갖는 신호선을 구동시키기 위한 화상표시장치의 신호선 구동회로에 있어서,
    상기 RGB에 대해 m-비트(m은 자연수임)의 디지털 영상신호가 각각 입력되고 m 또는 m의 배수인 개수를 갖는 시프트 레지스터;
    상기 시프트 레지스터의 출력 신호를 저장하기 위한 m×k/n(n은 3의 배수임)개의 기억회로;
    상기 기억회로의 출력 신호를 아날로그 신호로 변환시키기 위한 다수의 D/A 변환회로; 및
    상기 D/A 변환회로의 출력 신호를 해당 신호선으로 전송하기 위한 k/n개의 신호선 선택회로를 포함하는 것을 특징으로 하는 신호선 구동회로.
  89. 제 88 항에 있어서, 상기 D/A 변환회로의 개수는 k/n인 것을 특징으로 하는 신호선 구동회로.
  90. 제 88 항에 있어서, 상기 D/A 변환회로는 램프 타입의 D/A 변환회로인 것을 특징으로 하는 신호선 구동회로.
  91. 제 88 항에 있어서, 상기 기억회로는 래치 회로인 것을 특징으로 하는 신호선 구동회로.
  92. 제 91 항에 있어서, 상기 래치 회로는 아날로그 스위치 및 보유 용량을 구비하는 것을 특징으로 하는 신호선 구동회로.
  93. 제 91 항에 있어서, 상기 래치 회로는 클록킹 인버터를 구비하는 것을 특징으로 하는 신호선 구동회로.
  94. 제 91 항에 있어서, 상기 래치 회로는 아날로그 스위치 및 다수의 인버터를 구비하는 것을 특징으로 하는 신호선 구동회로.
  95. 제 88 항에 있어서, 상기 화상표시장치의 구동회로는 폴리규소 박막 트랜지스터로 형성되는 것을 신호선 구동회로.
  96. 제 88 항에 있어서, 상기 화상표시장치의 구동회로는 단결정 트랜지스터로 형성되는 것을 신호선 구동회로.
  97. 빛의 삼원색의 R(적색), G(녹색) 및 B(청색)에 대응하는 3개의 신호선 유닛을 갖고 3의 배수인 개수를 갖는 신호선을 구동시키기 위한 화상표시장치의 신호선 구동회로에 있어서,
    상기 RGB에 대해 m-비트(m은 자연수임)의 디지털 영상신호가 각각 입력되는 시프트 레지스터;
    상기 시프트 레지스터의 출력 신호를 저장하기 위한 다수의 기억회로;
    상기 기억회로의 출력 신호를 아날로그 신호로 변환시키기 위한 다수의 D/A 변환회로; 및
    상기 D/A 변환회로의 출력 신호를 해당 신호선으로 전송하기 위한 다수의 신호선 선택회로를 포함하되,
    하나의 수평 주사 기간은 제 1, 제 2 및 제 3 기간을 구비하고,
    상기 R에 대응하는 상기 디지털 영상신호는 상기 제 1 기간에 상기 각 시프트 레지스터에 입력되고,
    상기 G에 대응하는 상기 디지털 영상신호는 상기 제 2 기간에 상기 각 시프트 레지스터에 입력되고,
    상기 B에 대응하는 상기 디지털 영상신호는 상기 제 3 기간에 상기 각 시프트 레지스터에 입력되며,
    상기 3 가지 각 기간에서, 상기 입력된 디지털 영상신호가 해당 기억회로로 출력될 때 까지 상기 각각의 시프트 레지스터내에서 순차적으로 이동되어, 상기 이동된 디지털 영상신호가 래치 신호에 의해 상기 기억회로로 입력되는 동작은 한번 또는 여러 번 반복되는 것을 특징으로 하는 신호선 구동회로.
  98. 제 97 항에 있어서, 상기 D/A 변환회로는 램프 타입의 D/A 변환회로인 것을 특징으로 하는 신호선 구동회로.
  99. 제 97 항에 있어서, 상기 기억회로는 래치 회로인 것을 특징으로 하는 신호선 구동회로.
  100. 제 99 항에 있어서, 상기 래치 회로는 아날로그 스위치 및 보유 용량을 구비하는 것을 특징으로 하는 신호선 구동회로.
  101. 제 99 항에 있어서, 상기 래치 회로는 클록킹 인버터를 구비하는 것을 특징으로 하는 신호선 구동회로.
  102. 제 99 항에 있어서, 상기 래치 회로는 아날로그 스위치 및 다수의 인버터를 구비하는 것을 특징으로 하는 신호선 구동회로.
  103. 제 97 항에 있어서, 상기 화상표시장치의 구동회로는 폴리규소 박막 트랜지스터로 형성되는 것을 신호선 구동회로.
  104. 제 97 항에 있어서, 상기 화상표시장치의 구동회로는 단결정 트랜지스터로형성되는 것을 신호선 구동회로.
KR1020010008584A 2000-02-22 2001-02-21 화상표시장치 및 그의 신호선 구동회로 KR100754974B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000043756 2000-02-22
JP2000-043756 2000-02-22

Publications (2)

Publication Number Publication Date
KR20010100792A true KR20010100792A (ko) 2001-11-14
KR100754974B1 KR100754974B1 (ko) 2007-09-04

Family

ID=18566620

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010008584A KR100754974B1 (ko) 2000-02-22 2001-02-21 화상표시장치 및 그의 신호선 구동회로

Country Status (5)

Country Link
US (1) US7301520B2 (ko)
EP (1) EP1128355A3 (ko)
KR (1) KR100754974B1 (ko)
CN (1) CN100585689C (ko)
TW (1) TW535127B (ko)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100394055B1 (ko) * 2000-05-29 2003-08-09 가부시끼가이샤 도시바 액정 표시 장치 및 데이터 래치 회로
KR100434900B1 (ko) * 2001-05-25 2004-06-07 가부시키가이샤 히타치세이사쿠쇼 개선된 화상신호 구동회로를 갖는 디스플레이장치
KR100703157B1 (ko) * 2005-09-15 2007-04-06 삼성전자주식회사 표시 장치
KR100815897B1 (ko) * 2001-10-13 2008-03-21 엘지.필립스 엘시디 주식회사 액정표시장치의 데이터 구동 장치 및 방법
KR100815898B1 (ko) * 2001-10-13 2008-03-21 엘지.필립스 엘시디 주식회사 액정표시장치의 데이터 구동 장치 및 방법
KR100862602B1 (ko) * 2006-03-20 2008-10-09 미쓰비시덴키 가부시키가이샤 화상표시장치
KR100892960B1 (ko) * 2001-06-06 2009-04-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 화상 표시장치 및 그의 구동방법
KR20110076775A (ko) * 2009-12-29 2011-07-06 인터실 아메리카스 인코포레이티드 파티션드 컬러 2배속 비디오 전송 방법 및 시스템

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW554637B (en) * 2000-05-12 2003-09-21 Semiconductor Energy Lab Display device and light emitting device
US8610645B2 (en) 2000-05-12 2013-12-17 Semiconductor Energy Laboratory Co., Ltd. Display device
JP3800401B2 (ja) * 2001-06-18 2006-07-26 株式会社日立製作所 画像表示装置及びその駆動方法
US6777885B2 (en) * 2001-10-12 2004-08-17 Semiconductor Energy Laboratory Co., Ltd. Drive circuit, display device using the drive circuit and electronic apparatus using the display device
TWI261217B (en) * 2001-10-31 2006-09-01 Semiconductor Energy Lab Driving circuit of signal line and light emitting apparatus
US7202846B2 (en) * 2001-11-30 2007-04-10 Sharp Kabushiki Kaisha Signal line drive circuit and display device using the same
JP4152699B2 (ja) * 2001-11-30 2008-09-17 シャープ株式会社 信号線駆動回路、および、それを用いた表示装置
CN1432984A (zh) 2002-01-18 2003-07-30 株式会社半导体能源研究所 发光器件
JP2003273749A (ja) * 2002-03-18 2003-09-26 Seiko Epson Corp 信号伝送装置及び信号伝送方法、電子装置並びに電子機器
CN100536347C (zh) * 2002-04-26 2009-09-02 东芝松下显示技术有限公司 电流驱动型显示装置的驱动用半导体电路组及显示装置
CN1666242A (zh) * 2002-04-26 2005-09-07 东芝松下显示技术有限公司 用于场致发光显示屏的驱动电路
JP4165120B2 (ja) * 2002-05-17 2008-10-15 株式会社日立製作所 画像表示装置
JP2004177433A (ja) * 2002-11-22 2004-06-24 Sharp Corp シフトレジスタブロック、それを備えたデータ信号線駆動回路及び表示装置
US7485579B2 (en) * 2002-12-13 2009-02-03 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US7271784B2 (en) * 2002-12-18 2007-09-18 Semiconductor Energy Laboratory Co., Ltd. Display device and driving method thereof
JP2004200378A (ja) * 2002-12-18 2004-07-15 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
KR100928922B1 (ko) * 2002-12-23 2009-11-30 엘지디스플레이 주식회사 평판 표시장치의 구동회로
CN100437701C (zh) 2003-01-17 2008-11-26 株式会社半导体能源研究所 电流源电路、信号线驱动电路及其驱动方法以及发光装置
JP4663963B2 (ja) * 2003-02-17 2011-04-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4511803B2 (ja) * 2003-04-14 2010-07-28 株式会社半導体エネルギー研究所 Ｄ／ａ変換回路及びそれを内蔵した半導体装置の製造方法
US7561147B2 (en) * 2003-05-07 2009-07-14 Toshiba Matsushita Display Technology Co., Ltd. Current output type of semiconductor circuit, source driver for display drive, display device, and current output method
WO2004100118A1 (ja) * 2003-05-07 2004-11-18 Toshiba Matsushita Display Technology Co., Ltd. Ｅｌ表示装置およびその駆動方法
US7557779B2 (en) 2003-06-13 2009-07-07 Semiconductor Energy Laboratory Co., Ltd. Display device
JP2005331891A (ja) * 2004-05-21 2005-12-02 Eastman Kodak Co 表示装置
JP2005338421A (ja) * 2004-05-27 2005-12-08 Renesas Technology Corp 液晶表示駆動装置および液晶表示システム
WO2006062180A1 (en) * 2004-12-06 2006-06-15 Semiconductor Energy Laboratory Co., Ltd. Display device
US20070126667A1 (en) * 2005-12-01 2007-06-07 Toshiba Matsushita Display Technology Co., Ltd. El display apparatus and method for driving el display apparatus
EP1793366A3 (en) * 2005-12-02 2009-11-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
KR100965022B1 (ko) * 2006-02-20 2010-06-21 도시바 모바일 디스플레이 가부시키가이샤 Ｅｌ 표시 장치 및 ｅｌ 표시 장치의 구동 방법
KR100780946B1 (ko) * 2006-02-24 2007-12-03 삼성전자주식회사 여러 단의 먹스 구조를 가지는 디스플레이용 데이터 구동 장치 및 디스플레이용 데이터 구동 방법
WO2007135805A1 (ja) * 2006-05-24 2007-11-29 Sharp Kabushiki Kaisha 表示パネル駆動回路、表示装置
KR100796140B1 (ko) * 2006-09-22 2008-01-21 삼성에스디아이 주식회사 구동회로 및 이를 이용한 유기전계발광표시장치
US7536645B2 (en) * 2006-10-23 2009-05-19 Research In Motion, Ltd System and method for customizing layer based themes
KR100836437B1 (ko) * 2006-11-09 2008-06-09 삼성에스디아이 주식회사 데이터구동부 및 그를 이용한 유기전계발광표시장치
TWI364022B (en) * 2007-04-24 2012-05-11 Raydium Semiconductor Corp Scan driver
KR100962921B1 (ko) * 2008-11-07 2010-06-10 삼성모바일디스플레이주식회사 유기전계발광표시장치
KR101787582B1 (ko) * 2011-04-08 2017-10-19 삼성디스플레이 주식회사 표시장치 및 그의 구동방법
US20130335308A1 (en) * 2012-06-13 2013-12-19 Shenzhen China Star Optoelectronics Technology Co. Ltd. Liquid Crystal Display Panel
KR102024064B1 (ko) * 2013-01-15 2019-09-24 삼성디스플레이 주식회사 유기 발광 표시 장치
US9499128B2 (en) 2013-03-14 2016-11-22 The Crawford Group, Inc. Mobile device-enhanced user selection of specific rental vehicles for a rental vehicle reservation
KR102196908B1 (ko) * 2014-07-18 2020-12-31 삼성디스플레이 주식회사 유기전계발광 표시장치 및 그의 구동방법
JPWO2018234919A1 (ja) * 2017-06-21 2020-07-16 株式会社半導体エネルギー研究所 ニューラルネットワークを有する半導体装置
CN107946319B (zh) * 2017-11-27 2021-01-26 京东方科技集团股份有限公司 一种阵列基板及显示装置
CN111445838B (zh) * 2018-12-27 2022-04-29 联咏科技股份有限公司 光源驱动电路和驱动方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US517158A (en) * 1894-03-27 Robert hartmann
JPS5919486A (ja) * 1982-07-22 1984-01-31 Sony Corp 画像表示装置
GB8909011D0 (en) 1989-04-20 1989-06-07 Friend Richard H Electroluminescent devices
US5170158A (en) * 1989-06-30 1992-12-08 Kabushiki Kaisha Toshiba Display apparatus
JP2642204B2 (ja) 1989-12-14 1997-08-20 シャープ株式会社 液晶表示装置の駆動回路
US5485173A (en) * 1991-04-01 1996-01-16 In Focus Systems, Inc. LCD addressing system and method
US5489918A (en) 1991-06-14 1996-02-06 Rockwell International Corporation Method and apparatus for dynamically and adjustably generating active matrix liquid crystal display gray level voltages
US5406304A (en) * 1991-08-28 1995-04-11 Nec Corporation Full color liquid crystal driver
US5589847A (en) * 1991-09-23 1996-12-31 Xerox Corporation Switched capacitor analog circuits using polysilicon thin film technology
DE4432065A1 (de) * 1994-09-09 1996-03-14 Lueder Ernst Verfahren und Schaltungsanordnung zur Wandlung eines digitalen Datenwortes mit N Bit in einen analogen Spannungswert
US5771031A (en) * 1994-10-26 1998-06-23 Kabushiki Kaisha Toshiba Flat-panel display device and driving method of the same
CN100530332C (zh) * 1995-02-01 2009-08-19 精工爱普生株式会社 液晶显示装置
US6281891B1 (en) * 1995-06-02 2001-08-28 Xerox Corporation Display with array and multiplexer on substrate and with attached digital-to-analog converter integrated circuit having many outputs
US5689847A (en) * 1995-11-28 1997-11-25 Maytag Corporation Double action agitator assembly with auger when needed
KR100195501B1 (ko) 1995-11-30 1999-06-15 김영남 레치형 전송기를 이용한 평판 표시기 데이타 구동 장치
JP3305946B2 (ja) * 1996-03-07 2002-07-24 株式会社東芝 液晶表示装置
US5946334A (en) * 1996-03-27 1999-08-31 Ricoh Company, Inc. Semiconductor laser control system
JPH10153986A (ja) * 1996-09-25 1998-06-09 Toshiba Corp 表示装置
JP3403027B2 (ja) * 1996-10-18 2003-05-06 キヤノン株式会社 映像水平回路
US6256079B1 (en) * 1996-11-18 2001-07-03 Sharp Kabushiki Kaisha Liquid crystal display device, method for manufacturing the same, and method for inspecting the same
JP4147594B2 (ja) 1997-01-29 2008-09-10 セイコーエプソン株式会社 アクティブマトリクス基板、液晶表示装置および電子機器
GB9706943D0 (en) * 1997-04-04 1997-05-21 Sharp Kk Active matrix device circuits
EP0911677B1 (en) * 1997-04-18 2007-08-22 Seiko Epson Corporation Circuit and method for driving electrooptic device, electrooptic device, and electronic equipment made by using the same
KR100229380B1 (ko) 1997-05-17 1999-11-01 구자홍 디지탈방식의 액정표시판넬 구동회로
JPH11167373A (ja) 1997-10-01 1999-06-22 Semiconductor Energy Lab Co Ltd 半導体表示装置およびその駆動方法
KR100239413B1 (ko) 1997-10-14 2000-01-15 김영환 액정표시소자의 구동장치
GB2333174A (en) 1998-01-09 1999-07-14 Sharp Kk Data line driver for an active matrix display
TW457389B (en) * 1998-03-23 2001-10-01 Toshiba Corp Liquid crystal display element
JP3644240B2 (ja) * 1998-03-24 2005-04-27 セイコーエプソン株式会社 電気光学装置用のデジタルドライバ回路及びこれを備えた電気光学装置
JP4689823B2 (ja) * 1998-06-30 2011-05-25 株式会社大宇エレクトロニクス 交流形プラズマディスプレイパネルシステムのデータインターフェーシング装置
US6462728B1 (en) * 1999-12-21 2002-10-08 Koninklijke Philips Electronics N.V. Apparatus having a DAC-controlled ramp generator for applying voltages to individual pixels in a color electro-optic display device

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100394055B1 (ko) * 2000-05-29 2003-08-09 가부시끼가이샤 도시바 액정 표시 장치 및 데이터 래치 회로
KR100434900B1 (ko) * 2001-05-25 2004-06-07 가부시키가이샤 히타치세이사쿠쇼 개선된 화상신호 구동회로를 갖는 디스플레이장치
KR100892960B1 (ko) * 2001-06-06 2009-04-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 화상 표시장치 및 그의 구동방법
US7663613B2 (en) 2001-06-06 2010-02-16 Semiconductor Energy Laboratory Co., Ltd. Image display device and driving method thereof
US8325170B2 (en) 2001-06-06 2012-12-04 Semiconductor Energy Laboratory Co., Ltd. Image display device and driving method thereof
KR100815897B1 (ko) * 2001-10-13 2008-03-21 엘지.필립스 엘시디 주식회사 액정표시장치의 데이터 구동 장치 및 방법
KR100815898B1 (ko) * 2001-10-13 2008-03-21 엘지.필립스 엘시디 주식회사 액정표시장치의 데이터 구동 장치 및 방법
KR100703157B1 (ko) * 2005-09-15 2007-04-06 삼성전자주식회사 표시 장치
KR100862602B1 (ko) * 2006-03-20 2008-10-09 미쓰비시덴키 가부시키가이샤 화상표시장치
KR20110076775A (ko) * 2009-12-29 2011-07-06 인터실 아메리카스 인코포레이티드 파티션드 컬러 2배속 비디오 전송 방법 및 시스템

Also Published As

Publication number Publication date
US7301520B2 (en) 2007-11-27
CN100585689C (zh) 2010-01-27
US20010048408A1 (en) 2001-12-06
CN1310435A (zh) 2001-08-29
EP1128355A2 (en) 2001-08-29
KR100754974B1 (ko) 2007-09-04
TW535127B (en) 2003-06-01
EP1128355A3 (en) 2003-05-28

Similar Documents

Publication Publication Date Title
KR20010100792A (ko) 화상표시장치 및 그 장치용의 구동회로
US8120552B2 (en) Electronic device and method of driving electronic device
US7187356B2 (en) Driver circuit of a display device
JP6105766B2 (ja) 表示装置、表示モジュール及び電子機器
JP6357141B2 (ja) 表示装置及び電子機器
US6606045B2 (en) Digital analog converter and electronic device using the same
JP4831872B2 (ja) 画像表示装置の駆動回路、画像表示装置及び電子機器
US8325170B2 (en) Image display device and driving method thereof
US6392628B1 (en) Semiconductor display device and driving circuit therefor
US6753854B1 (en) Display device
US7233342B1 (en) Time and voltage gradation driven display device
JP2001242839A (ja) 半導体表示装置及び電子機器
JP2001290457A (ja) カラー画像表示装置とその駆動方法、および、電子機器
JP2000330527A (ja) 表示装置
US6590581B1 (en) Display device
JP4700190B2 (ja) 画像表示装置およびその駆動方法
JP4789305B2 (ja) 表示装置
JP4588163B2 (ja) 表示装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120731

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130801

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150730

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160722

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170804

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee