KR20010092679A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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KR20010092679A
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레빈어니스트엔
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포만 제프리 엘
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Abstract

본 발명에서는 집적 회로내의 산소 또는 물의 존재하에 산화로부터 구리 구조물을 보호하지만, 핀홀(pinhole)과 같은 결함에 민감한 밀집 물질의 확산 장벽이자기 제한적인 방식으로 보호 산화물을 형성할 수 있는, 상기 밀집 물질과, 바람직하게 박막으로서 컨택트를 이루어 위치한 물질의 산화에 의해서 인 시튜(in-situ) 수리(repair)된다. 이러한 구리 구조물에 대한 보호물의 제공은 구리의 높은 도전성이 낮은 유전 상수(낮은 K) 물질과 결합하여 이용되도록 하는데, 이는 산소 및 물의 확산을 지원하며, 신호 전파 속도를 향상시킨다.

Description

반도체 디바이스 및 그 제조 방법{STRUCTURE FOR PROTECTING COPPER INTERCONNECTS IN LOW DIELECTRIC CONSTANT MATERIALS FROM OXIDATION}
본 발명은 전반적으로 집적 회로 장치에 관한 것이며, 보다 구체적으로는 구리 상호접속 및 낮은 유전 상수("낮은 K") 절연체를 이용하는 집적 회로 장치에 관한 것이다.
성능, 기능 및 제조 경제성에 있어서 인정된 장점은 집적 회로 디바이스의 집적 밀도의 증가에 있어서 강한 동기를 제공하였다. 증가된 제조 경제성 및 기능은 소정의 그룹의 물질 처리 프로세스(예를 들면, 리소그래피(lithography), 에칭(etching), 증착, 주입 등)중에 수행될 수 있는 증가된 수의 디바이스로부터 얻어지는 반면에, 증가된 성능은 스위칭 소자가 보다 큰 물리적 근접성(proximity)으로 대체되는 경우에 감소된 신호 전파 시간(및, 통상적으로 잡음 여유도(noise immunity))으로부터 얻어진다. 보다 짧은 상호 접속 길이는 통상적으로 접속부의 저항 및 캐패시턴스(capacitance)를 감소시키며, 보다 빠른 신호 천이의 상승 및 하강 시간을 생성하며, 감소된 캐패시턴스는 통상적으로 도전체간의 용량성 결합 잡음이 감소되도록 한다.
그러나, 증가된 상호 접속부의 근접성은 도전체들 사이의 캐패시턴스를 증가시키는 반면에 증가된 신호 천이 속도는 도전체들 사이에 용량성으로 결합될 수 있는 잡음의 크기 또한 증가시킬 수 있다. 따라서, 본 기술 분야의 수준에서는 낮은 유전 상수(예를 들면, K = 3.0 또는 이보다 낮음)를 나타내는 유전체가 소정의 크기 및 공간을 가지는 도전체들 사이의 캐패시턴스를 최소화하도록 검사된다. 동시에, 상호 접속부로서 보다 도전성을 적게 띠는 물질과 비교할 때에 구리가 확실한성능 장점을 제공하며, 경제성에 있어서 금 또는 은과 같은 다른 물질과 비교할 때에 확실한 잇점을 제공하며, 몇몇 처리하기 힘든 금속에 의해서 나타나는 프로세스의 복잡도가 발생하지 않음이 알려졌다. 또한 구리는 특히 알루미늄과 같은 다른 몇몇 금속보다 금속 마이그레이션(metal migration)에 덜 민감하다.
그러나 산소는 종종 반도체 구조물 자체내에 존재하며, 현재 유전 물질은 종종 산화물을 포함하거나 근본적으로 산화물로부터 형성되기 때문에, 반도체 구조물내에 에워싸이는 경우에도 구리는 산소 또는 물의 존재시에 산화에 민감하다. 이와 달리, 비록 산소는 통상적으로 이러한 산화물에 강하게 묶여지며 물분자의 확산은 통상적으로 매우 제한되어 있기는 하지만, 산소 또는 물은 확산될 수 있다. 따라서, 통상적인 구조의 집적회로내의 구리 산화에 기인한 실패 가능성은 통상적인 칩의 예상 수명동안에 상대적으로 낮다. 그럼에도 불구하고, 현재 가능하며 예측할 수 있는 집적 밀도에서, 구리 상호 접속부의 폭 및 두께가 감소된 크기를 가지게 될 것이므로 이러한 산화는 실질적으로 보다 치명적임이 예상된다.
따라서, 미세하며 낮은 저항을 가지는, 통상적으로 부착층(예를 들면, 탄탈륨 또는 탄탈 질화물)과 구리층과, 예를 들면 실리콘 질화물의 실링(sealing)/보호 층을 포함하는 상호 접속부를 형성하는 것은 공지되어 있다. 그러나, 이러한 실링/보호 층은 금위에 형성되는 경우에는 가격이 비싸며, 다중층 도전체를 형성하는 데에 있어서의 프로세스의 복잡도가 커진다. 다른 밀집한 방벽 물질 박막은 공지되어 이용될 수 있으나, 탄탈 및 탄탈 질화물과 같이 산소 또는 물 확산을 가능케 하기에 충분한 핀홀 결함(pinhole defects)을 형성하는 경향을 가지는 충분히밀집한 물질 때문에 이러한 박막이 결함이 없는 것을 보증하기는 어렵다.
더욱이, 확산 장벽의 포함은 유한한 공간을 소모하며, 최소 형상 크기의 횡단 크기를 가지도록 형성된 경우에 집적 밀도에 제함을 부가할 수 있음은 이해될 수 있다. 이러한 관점에서, 확산은 웨이퍼로부터 다이스된(diced) 칩의 가장자리로부터 종종 가장 용이하게 발생함 또한 이해될 수 있는데, 에지 밀봉이 제공되지 않는다면 층간의 모든 계면이 노출되어 제조상의 실질적인 어려움을 수반한다. 장벽이 자기 정렬적인 방식으로 형성되어 보다 작은 크기를 획득하는 경우에도 장벽은 구리 도전체와 같은 다른 구조물의 임계 크기를 감소시키는 데에 기여할 것이다.
구리의 산화가 아주 조금 발생하더라도, 저항 및 신호 전파 시간이 커질 것임을 알 수 있다. 이러한 효과는 집적 회로를 포함하는 장치가 서비스되도록 위치한 후의 연장된 시간동안 발생할 수 있다. 원칙적으로 구리 상호 접속부를 포함하는 매우 고성능 집적 회로 설계를 가정하면, 임계(criticality)에 도달할 가능성은 커지며, 전파 시간 증가에 기인하는 실패 또는 에러는 매우 예측하기 힘들게 된다.
따라서, 본 발명의 목적은 감소된 비용 및 고집적 밀도와 양립하는 프로세스 복잡도를 가지며, 특별히 미세한 구조에서의 산화 충격으로부터 구리를 보호할 수 있도록 안정되게 형성될 수 있는 매우 효율적인 장벽층을 제공하여 물 및/또는 산소의 확산을 방지하는 것이다.
본 발명의 다른 목적은 보다 용이하며 쉽사리 제조된, 구리 구조물을 포함하며 구리 구조물의 산화 및 성능 저하를 효과적으로 방지할 집적 회로 디바이스내의 확산 장벽을 제공하는 것이다.
본 발명의 또 다른 목적은 집적 회로내에서 다른 방법으로는 얻을 수 없는 전기적인 특성을 제공하지만 집적 회로내의 산소 및/또는 물의 확산을 촉진하는 다른 물질과 결합하여 이용되는 구리 구조물의 산화를 방지하는 기술 및 구조를 제공하는 것이다.
본 발명의 또 다른 목적은 반도체 디바이스내의 밀집 확산 장벽층의 견실성 및 무결성을 향상시키는 기술을 제공하는 것이다.
본 발명의 이러한 목적들 및 다른 목적들을 이루기 위하여, 절연층, 구리 구조물 및 상기 절연층과 밀집 물질층 및 산소 또는 물의 존재하에 자기 제한적인 방식으로 보호 산화물을 형성할 수 있는 물질의 박막을 포함하는 상기 구리 구조물 사이에 복합 확산 장벽층을 포함하는 반도체 디바이스가 제공된다.
본 발명의 다른 측면에 따르면, 구리 본체, 밀집 물질의 확산 장벽층 및 산소 또는 물의 존재하에 자기 제한적인 방식으로 보호 산화물을 형성할 수 있는 물질층을 포함하는 복합 도전체를 형성하는 단계와 절연체를 형성하는 부가하는 단계를 포함하는 반도체 디바이스를 제조하는 방법이 제공되는데, 여기서 상기 보호 산화물을 형성할 수 있는 물질층은 절연체와 상기 구리 본체와 확산 장벽사이에 개재된다.
본 발명의 다른 측면에 따르면, 반도체 디바이스내의 확산 장벽의 인 시튜수리(in-situ repair) 방법이 제공되는데, 이는 산소 또는 물의 존재하에 자기 제한적인 방식으로, 그리고 확산 장벽과 접촉을 이루면서 보호 산화물을 형성할 수 있는 물질을 산화시키는 단계를 포함한다.
본 발명의 목적, 측면 및 장점은 도면을 참조하여 기술된 이어지는 본 발명의 바람직한 실시예의 상세한 설명으로부터 보다 잘 이해될 것이다.
도 1은 본 발명의 예시적인 바람직한 실시예에 따르는 도전체 접속부에서의 층을 이루는 반도체 구조물의 단면도.
도면의 주요 부분에 대한 부호의 설명
10,20 : 절연층 12 : 하드 마스크
14 : 리세스 18 : 확산 장벽층
24 : 밀집 물질 라이닝 리세스 26 : 장벽 박막
28 : 확산 층 30 : 도전체 구조물
32 : 도전체 34 : 구리 비아
38 : 질화물 캡 40 : 도전체
42 : 질화물 캡
도면을 참조하면, 본 발명의 예시적인 실시예를 포함하는 집적 회로의 일부의 단면도가 도시된다. 본 발명의 바람직한 이용은 구리 도전체 및 라인과 비아를 포함하는 상호 접속부의 산화로부터 보호하는 것이므로, 접속 비아(vias)를 가지는 상이한 층의 도전체만이 도시되며, 본 기술 분야의 당업자가 본 발명을 이해하며 실시하는 데에 충분할 것이다. 또한 도시된 도전체는 바람직한 대머신(damascene) 프로세스에 따라서 형성되지만 물질의 층형성(layering)은 층의 표면상에 형성되며 패시배이션(a passivation layer)층뿐만 아니라 트렌치(trench) 및/또는 비아내에 형성된 대머신 도전체(Damascene conductors)로 피복되는 도전체에 이용될 수 있음(역순으로)은 이해되어야 한다.
더욱이, 본 발명은 유기 폴리머 및 투과성 절연체와 같은 낮은 유전 상수("낮은 K" 또는 낮은)를 가지는 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 게르마늄 질화물 등과 같은 유전체와 비교하였을 때에 종종 산소 및/또는 물의 확산에 대하여 불량한 장벽을 형성함을 개시한다. 내부에 구리 상호 접속부를 가지는 웨이퍼로부터 다이스된 칩은 구리 산화, 특히 낮은 K 물질이 또한 이용되는 경우에 매우 민감하다. 이러한 산화에 대한 민감도는 탄탈 및/또는 탄탈 질화물과 같은 밀집 금속 장벽이 또한 제공되는 경우에도 존재하는데, 이는 이러한 장벽이 결함이 없으며 산소 및/또는 물의 확산을 가능케 하는 "핀홀(pinholes)"이 없는 것을 보증하기 어렵기 때문이다. 밀집 장벽에 적당한 물질은 산화물 또는 다른 화합물을 구성하지만, 발생가능한 핀홀 또는 다른 결함과 같은 특성을 가지는 이러한 산화물 또는 다른 화합물을 효과적으로 막을 수는 없을 것이다.
따라서, 본 발명은 구리 구조물들(또는 바람직하게 구리 구조물을 피복하는 밀집 장벽층)과 낮은 K 물질과 같은 절연체 사이에 부가적인 장벽층을 제공한다. 이러한 부가적인 장벽층은 인-시튜 산화물 장벽을 제공하는 자기 제한적인 보호 산화물을 성장시키는 것으로 공지된 물질이다. 바람직하게(예를 들면, 대머신 도전체에 대하여), 이후에 상세히 설명되는 바와 같이 이러한 부가적인 장벽층이 구리 구조물이 증착되는 밀집 장벽층에 대한 하부층(an underlayer)으로 형성된다. 자기 제한적인 보호 산화물은 이리하여 산소 또는 물이 확산될 수 있는 곳에서 구리 구조물 근처에 형성되며, 하부층의 잔존 부분을 보호할 뿐만 아니라, 통상적으로 제공되는 밀집 물질 장벽층에 발생될 수 있는 핀홀 결함을 막는 데에 기여한다.
도면을 다시 참조하면, 본 발명을 이용하는 구조물 및 제조 방법의 예가 기술될 것이다. 도시된 구조물은 각기 내부에 형성된 대머신 도전체를 가지는 2개의 절연층(10,20)을 포함함이 이해되어야 한다. 통상적으로, 대머신 프로세스는 절연체내의 리세스내에 금속을 증착하고 그 절연체의 표면까지 상기 금속을 평탄화하는것에 의해 높은 품질과 구조적으로 견고한 커넥터를 형성하는 것으로 잘 알려져 있다. 도면은 또한 본 발명에 따른 장벽 박막을 포함한다. 그러므로, 도면의 어떠한 부분도 본 발명에 대한 종래 기술에 속하지 않는다.
층(20)내의 도전체 구조물(30)은 도전체 부분(32) 및 비아 부분(34)을 가지는 소위 이중 대머신 구조이다. 도시된 바와 같이 층(10)내의 대머신 도전체(40)는 보다 통상적인 대머신 도전체 구조에 해당하지만, 페이지(page)의 전단 및/또는 후단에 비아를 가지는 이중 대머신 구조물의 일부를 나타낼 수 있다. 이중 대머신 도전체는 단일 절연층상의 마스킹 및 에칭 프로세스 시퀀스와 시퀀스 단위로 도포되며 패턴된 절연층 및 형성된 리세스를 충진하는 하나이상의 금속 증착 및 평탄화 단계를 포함하는 본 발명의 기술 분야의 당업자에게 익숙한 많은 방식으로 형성될 수 있다. 바람직한 특정 프로세스는 통상적으로 이용된 특정 물질, 특히 절연체의 특성 및 절연체상에서 신뢰성있게 수행될 수 있는 프로세스에 의존한다.
본 기술 분야에서 공지되어 실시되는 통상적인 대머신 프로세스 또는 이중 대머신 프로세스에서 이용되는 특정 방법은 본 발명의 성공적인 실시에는 중요하지 않다. 마찬가지로, 본 발명은 절연체의 리세스내에 형성된 구조물에 제한되지 않으며, 절연체에 의해서 피복된 표면 구조물에도 이용될 수 있다. 후자의 경우에서, 이제 기술될 시퀀스의 역(본 기술 분야의 당업자에게 자명한 패터닝 프로세스의 변형)은 이러한 표면 구조물에 대한 본 발명의 성공적인 실시에 적합할 것이다. 그러므로, 이어지는 설명은 본 발명의 바람직한 실시예 및 그 이용에 관한 것이지만, 본 기술 분야의 당업자에 의한 본 발명의 성공적인 실시를 가능케 할 것이다.
본 발명에 의하여 낮은 K 물질일 수 있는 절연층(10)에서 시작하면, 질화물 또는 다른 경질(hard) 및 선택적으로 에칭가능한(에칭 정지부 및/또는 폴리싱 정지부로서 이용되는) 절연층(12)이 표면상에 도포되어 경질 마스크(a hard mask)를 형성한다. 경질 마스크(12)를 이용하여, 리세스(14)는 절연 물질에 적합한 에칭 프로세스 및 에칭제에 의하여 절연층(10)내에 형성된다. 그런 다음, 본 발명에 따라, 자기 제한적인 보호 산화물을 형성하는 것으로 알려진 금속 박막(예를 들면, 알루미늄) 또는 다른 물질(예를 들면, 실리콘, 게르마늄, Cu3Ge)이, 바람직하게 스퍼터링(sputtering), 증발 또는 화학 기상 증착법(CVD) 에 의해서 리세스 내부에 도포되어 층(16)을 형성한다. 약 100 Å 또는 이보다 작은 매우 얇은 박막은 그 두께가 리세스(14)내부의 완전한 피복을 제공하기만 한다면 통상적으로 충분할 것이다.
그런 다음, 밀집 물질(dense material)(예를 들면, 탄탈 및/또는 탄탈 질화물)의 확산 장벽층(18)이 도포되어 공지된 방식으로 층(18)을 형성한다. 이러한 밀집 물질의 장벽층(18)의 포함은 산소 및/또는 물의 확산에 대한 보호 기능을 가지지만 확산이 발생하도록 하는 핀홀과 같은 결함에 민감함이 알려져 있음을 상기하여야 한다.
그런 다음, 리세스의 잔여 부분이 구리로 충진되어 고도전성 접속 또는 다른 구조물(40)을 형성하며 질화물 캡(42)이 도포된다. 그런 다음, 질화물 캡은 전기적인 접속부(예를 들면, 비아)의 원하는 위치에서 구리에 패터닝된다. 그런 다음,상기 기술된 바와 같은 물질에 의해서 요청되는 경우에 다음 절연층(20)이 도포되어, 가능하게는 패터닝된 층의 시퀀스로 패터닝될 수 있으며, 상기 기술된 프로세스는 반복되어 자기 제한적인 방식으로 보호 산화물을 형성하며, 밀집 물질 라이닝 리세스(24) 확산층(28), 구리 비아(34), 도전체(32) 및 그 후에 질화물 캡(38)을 형성할 수 있는 물질의 장벽 박막(26)을 형성한다. 이러한 프로세스는 원하는 만큼 반복되어 부가적인 절연층에 부가적인 도전체를 형성할 것이다.
도면에 도시된 완성된 구조물에서, 구리 구조물이 형성된 리세스의 내부는 밀집 물질의 확산 장벽 및 보호 산화물을 형성하는 물질의 장벽 박막으로 라이닝되어 있음을 알 수 있다. 구리를 산화시킬 수 있는 산소 또는 물이 절연체(10,20)을 통하여 확산되어 장벽 박막(16,28)에 도달하는 때에, 박막의 잔여 부분을 보호할 뿐만 아니라 존재할 수 있는 밀집 물질 장벽층(18,28)내의 결함을 막는 데에도 기여하는 보호 산화물이 자기 제한적인 방식으로 형성된다. 이리하여, 이러한 자기 제한적인 산화는 밀집 물질을 보호하며 여러 프로세스들 중 어떠한 프로세스를 통하여 인 시튜 상태에서 밀집 물질내의 결함 및 그로 인한 효과 또는 이들의 조합을 효과적으로 수리하지만, 구리의 산화는 자기 제한적이지 않다.
구리를 피복하고 있는 질화물 캡은 통상적으로 충분한 확산 장벽이 되며, 낮은 K 절연층의 두께에 대하여 상대적으로 작은 영역 및 부피로 제한되는 경우에 전체 유전 상수를 현저히 증가시키지 않는다. 어떠한 경우라도, 도전체(32,40)간의 옴 접촉(ohmic connection)의 근방에서 도전체(32,40) 사이의 캐패시턴스는 신호 전파 시간의 잡음을 결합하는 데에는 실질적으로 중요하지 않다.
이와 대조적으로, 리세스내의 모든 물질은 실질적으로 도전성이며, 다른 도전성 구조물에 대한 캐패시턴스는 낮은 K 물질에 의해서만 최소화된다. 장벽 박막(26) 및 확산 장벽(28)은 비아의 바닥 및 거기에 형성된 전기적 연결부 너머로 연장할 수 있음에 주의하라. 질화물 캡(42)에 대한 장벽 박막(26)의 형성은 구리 구조물(40)로의 비아 접속부를 가지는 장벽 박막(26)내의 산화를 방지하기에 충분한 장벽이다. 장벽 박막에 또는 그 내부에 생성되는 보호 산화물은 순(net) 유전 상수 및 캐패시턴스를 현저히 증가시키기에는 불충분한 상대 체적 또는 면적을 가진다.
이전에 기술된 바를 개관하면, 본 발명은 밀질 물질의 확산 장벽 및 그 내부에 형성되는 결함 수리의 질과 견실성을 향상시키는 기술을 제공함을 알 수 있다. 따라서, 본 발명은 산소 및/또는 물이 확산하기 쉬운 낮은 K 물질이 절연체로 이용되는 경우에도 산화를 통한 실질적인 구리 구조물의 저하를 방지한다. 칩의 에지의 실링과 같은 다른 고가의 필요이상의 효과를 가지는 수단은 불필요하며, 본 발명에 비해 진부한 수단이다. 본 발명은 저렴하며 신뢰성을 가지며 집적 회로내의 구리 구조물에 이용될 수 있으며, 신호 전파 속도 및 잡음 여유도를 최대화하는 데에 기여한다.
본 발명은 단일의 바람직한 실시예에 대하여 기술되었지만, 본 기술 분야의 당업자는 본 발명은 첨부된 청구항의 사상 및 범주내에서 변형되어 실시될 수 있음을 이해할 것이다.
본 발명에서는 집적 회로내의 산소 또는 물의 존재하에 산화로부터 구리 구조물을 보호하지만 핀홀(pinhole)과 같은 결함에 민감한 밀집 물질의 확산 장벽이자기 제한적인 방식으로 보호 산화물을 형성할 수 있는, 상기 밀집 물질과, 바람직하게는 박막으로서 컨택트를 이루어 위치한 물질의 산화에 의해서 인 시튜(in-situ) 수리된다.

Claims (14)

  1. 반도체 디바이스에 있어서,
    절연층과,
    구리 구조물과,
    상기 절연층과 상기 구리 구조물사이에 복합 확산 장벽(a composite diffusion barrier)을 포함하되,
    상기 복합 확산 장벽은
    밀집 물질층(a layer of dense material)과,
    산소 또는 물의 존재하에 자기 제한적인 방식으로 보호 산화물을 형성할 수 있는 물질의 박막(a film of material)을 포함하는
    반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 구리 구조물의 표면상에 보호 캡(a protective cap)을 더 포함하는 반도체 디바이스.
  3. 제 2 항에 있어서,
    상기 보호 캡은 질화물로 형성되는 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 구리 구조물은 대머신 도전체(a damascene conductor)인 반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 구리 구조물은 이중 대머신 도전체인 반도체 디바이스.
  6. 제 1 항에 있어서,
    다수의 절연층을 포함하며, 상기 다수의 절연층중 적어도 2개의 절연층은 상기 구리 구조물 및 상기 복합층을 포함하는 반도체 디바이스.
  7. 제 1 항에 있어서,
    상기 절연체는 3.0 또는 이보다 낮은 유전 상수를 가지는 반도체 디바이스.
  8. 제 1 항에 있어서,
    상기 물질의 박막은 알루미늄, 실리콘 및 Cu3Ge을 포함하는 그룹으로부터 적어도 하나의 물질을 포함하는 반도체 디바이스.
  9. 반도체 디바이스의 제조 방법에 있어서,
    ① 구리 본체(a body of copper)와,
    밀집 물질의 확산 장벽층과,
    산소 또는 물의 존재하에 자기 제한적인 방식으로 보호 산화물을 형성할 수 있는 물질층
    을 포함하는 복합 도전체를 형성하는 단계와,
    ② 절연체를 형성하는 단계
    를 포함하되,
    상기 보호 산화물을 형성할 수 있는 상기 물질층은 상기 절연체와 상기 구리 본체와 상기 확산 장벽사이에 개재하는(interposed) 반도체 디바이스 제조 방법.
  10. 제 9 항에 있어서,
    상기 복합 도전체는 상기 절연체의 리세스내에 형성되는 반도체 디바이스 제조 방법.
  11. 제 9 항에 있어서,
    상기 구리 본체의 표면상에 보호 캡을 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  12. 제 9 항에 있어서,
    상기 절연체 및 상기 복합 도전체 상에 추가의 절연체를 형성하는 단계와
    상기 추가의 절연층 상에 추가의 복합 도전체를 형성하는 단계
    를 더 포함하는 반도체 디바이스 제조 방법.
  13. 제 9 항에 있어서,
    상기 보호 산화물을 형성할 수 있는 물질은 알루미늄, 실리콘 및 Cu3Ge을 포함하는 그룹으로부터의 적어도 하나의 물질을 포함하는 반도체 디바이스 제조 방법.
  14. 반도체 디바이스의 확산 장벽의 인 시튜 수리(in-situ repair) 방법에 있어서,
    산소 또는 물의 존재하에 자기 제한적인 방식으로 보호 산화물을 형성할 수 있는 물질-상기 물질은 상기 확산 장벽과 접촉함-을 산화시키는 인 시튜 수리 방법.
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