KR20070085887A - 다마신 구조 제조 방법, 집적 회로 제조 방법 및 반도체디바이스 - Google Patents

다마신 구조 제조 방법, 집적 회로 제조 방법 및 반도체디바이스 Download PDF

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KR20070085887A
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barrier layer
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비엣 엔구옌호앙
그레자 제이 에이 엠 베르헤이즈덴
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

다마신(damascene) 구조를 제조하는 것은 기판(10)상에 희생층(20)을 형성하여 다마신 구조에 대한 리세스(30) 주변의 영역을 보호하고, 리세스에서, 희생층과 전기 접촉하는 장벽층(40)을 형성하고, 리세스에 다마신 구조(50)를 형성하고, 평탄화하는 것을 포함한다. 평탄화 동안 희생층은 장벽층 또는 다마신 구조와 전기화학적으로 반응한다. 이것은 다마신 구조 및 희생층의 제거의 상대적인 비율을 변경하여, 다마신 구조의 디싱(dishing) 또는 돌출을 감소시키고, 구리 잔여물을 감소시키며, 장벽 부식을 감소시킨다. 장벽층은 ALCVD에 의해 형성될 수 있다. 장벽 물질은 WCN 및 TaN 중 하나 이상일 수 있다. 희생층은 TaN, TiN 또는 W일 수 있다.

Description

다마신 구조 제조 방법, 집적 회로 제조 방법 및 반도체 디바이스{PLANARISING DAMASCENE STRUCTURES}
본 발명은 집적된 반도체 디바이스와 같은 응용을 위한 다마신(damascene) 구조를 제조하는 방법 및 그러한 방법에 따라 제조된 반도체 디바이스에 관한 것이다.
현재, 다마신 상호접속 구조는 CMP(chemical mechanical polishing or planarising)에 의해 제조된다. CMP 프로세스는 J.M. Steigerwald, S.P. Murarka 및 R.J. Gutman에 의한, 'Chemical Mechanical Planarisation of Microelectronic Materials', John Wildy & Sons, New York, 1997의 문헌에 광범위하게 기술 및 예시되어 있다. CMP 프로세스는 평탄화 또는 연마될 샘플 표면을, 샘플 표면에 대한 지지부를 제공하는데 이용되고 샘플 표면과 연마 패드 사이에서 슬러리를 운반하는데 이용되는 연마 패드에 대해 이동시켜, 평탄화를 초래하는 연마에 영향을 미치는 것을 포함한다. CMP는 액체 슬러리를 이용하여 수행된다.
다마신 구조는 존재하는 층의 표면내로 상감(inlaid)되는 것, 즉, 리세스 또 는 트렌치내로 상감되는 것이다. 때때로, 구조의 금속, 예를 들면, 구리의 확산을 방지하기 위해, 또는 금속, 예를 들면, 구리의 부착을 돕기 위해 장벽층이 필요하다. CMP와 관련된 한 가지 문제는 상감 금속 라인의 디싱(dishing)이다. 디싱은 금속 라인의 표면이 오목해지는 것을 의미한다. 이것은 금속 상호접속의 두께를 감소시켜, 상호접속 저항의 증가 및 상호접속 수명의 감소를 초래할 수 있다. 또한, 웨이퍼 표면상의 바람직하지 않은 불균일한 지형은 후속 처리 단계에 대해 문제를 초래할 수 있다.
디싱을 피하기 위해, 특별한 연마 슬러리(이하, 로우 디싱 슬러리(low-dishing slurry)라고 지칭됨)가 개발되어, 디싱 성능의 관점에서 종래의 CMP에 비해 우수한 훌륭한 결과가 달성되었다. 그러나, 로우 디싱 슬러리를 이용한 CMP 프로세스의 한 가지 단점은 금속, 예를 들면, 구리 잔여물이 웨이퍼 표면상에 남게 되고, 그것을 제거하는 것이 매우 어렵다는 것이다. 이것은 단락 회로의 심각한 위험성을 야기시킨다.
로우 디싱 슬러리 및 구리를 이용한 CMP 프로세스의 우수한 디싱 성능에 대한 설명은, 구리와 장벽 물질 사이의 전기화학적 상호작용이다. 구리 및 장벽 물질 둘다 (구리 CMP 프로세스의 끝에서) 연마 용액에 노출될 때, 그들은 구리가 음극인 갈바니 커플(galvanic couple)을 형성한다. 이것은 구리의 부식을 중지시킴으로써, 다마신 구리 구조를 디싱으로부터 보호한다. 그러나, 구리가 장벽 물질과 동시에 노출되는 경우에 구리의 제거를 중지시키는 것은, 표면상에 남게 되는 구리를 제거하는 것이 더욱 어렵다는 것을 또한 의미한다. 그 결과, 구리 잔여물 이 존재한다. 로우 디싱 슬러리를 이용한 CMP 프로세스의 다른 단점은, 구리 부식이 중지되는 동안, 장벽 부식이 발생될 수 있다는 것이다.
ALCVD(Atomic layer chemical vapor deposition)를 이용하여 구리 피처에 대한 장벽층을 제공하는 것이 또한 알려져 있다. 이것은 WCN 또는 TaN의 우수한 얇은 공형 장벽을 생성하기 위해 특히 유용하다. WCN은 주어진 두께에 대해 보다 우수한 장벽 특성을 갖기 때문에 선호된다. 그러나, WCN은 화학적으로 활성 장벽이어서, CMP 동안 WCN은 구리보다 빠르게 에칭되기 때문에, 그것은 제조가 어렵다. 그 결과, 후속 층들에 대한 문제를 다시 야기할 수 있는 구리 돌출이 발생된다. 또한, WCN 장벽의 바람직하지 않은 부식이 CMP 동안에 발생될 수 있다.
미국 특허 제 6,150,260 호로부터, 희생 TiN 층이 산화물 위에 증착되어 산화물을 보호하고, 종료점 검출기로서 작용할 수 있다는 것이 알려져 있다. 미국 특허 제 6,274,485 호로부터, 희생 고연마율 TiN 층을 산화물층의 위에, 그리고 장벽 및 텅스텐층 아래에 이용하여, 디싱을 방지하는 것이 알려져 있다. 미국 특허 6,376,376 호로부터, 디싱은 장벽이 TaN인 경우와 같이, 다마신 구조에서 장벽이 구리보다 단단하고, 화학적으로 더욱 안정적인 경우 문제가 될 수 있다. 이 문헌은 3개의 상이한 슬러리를 갖는 3개의 상이한 CMP 단계보다는, 2개의 그러한 단계를 제안하고 있는데, 제 1 단계는 디싱을 남기고, 제 2 단계는 구리 돌출을 남긴다. 그 후, 이러한 돌출은 과연마(overpolishing)에 의해 감소될 수 있다. 이것은 제 1 단계에서 구리보다 천천히 제거되는 TaN의 하드층 및 구리보다 빠르게 산화물을 제거하기 위해 산화물 슬러리를 이용하는 제 2 단계에 의해 제거되는 산 화물층을 포함하는 수 개의 보호층을 필요로 한다. 연마 정지층이 산화물층 아래에 증착된다.
미국 특허 제 6,221,775 호로부터, CMP 단계를 위한 연마 정지부로서, Ti/TiN 또는 TaN/Ta의 하드층을 이용하는 것이 알려져 있다. 그 후, RIE 단계를 이용하여 잔여물 및 다른 잔해를 제거한다. 다마신 리세스 또는 트렌치내의 장벽층은 Ti/TiN 또는 TaN/Ta일 수 있다. 미국 특허 제 6,372,632 호로부터, 장벽층 아래에 희생 산화물층을 형성하는 것이 알려져 있다.
발명의 개요
본 발명의 목적은 집적된 반도체 디바이스와 같은 응용을 위한 다마신 구조를 제조하는 개선된 방법 및 그러한 방법에 따라 제조된 반도체 디바이스를 제공하는 것이다.
제 1 양상에 따르면, 본 발명은 기판에 다마신 구조를 제조하는 방법을 제공하며, 그러한 방법은 (1) 도전 희생층, 예를 들면, 금속 희생층을 기판상에 증착하는 단계와, (2) 희생층을 통해 기판내로 트렌치 또는 리세스를 에칭하는 단계와, (3) 트렌치 또는 리세스의 측벽과 바닥 사이의 표면을 커버하며, 희생층과 전기 접촉하는 장벽층을 증착하는 단계와, (4) 도전층, 예를 들면, 구리 또는 텅스텐과 같은 금속층을 증착하여, 트렌치 또는 리세스를 과충진(overfilling)하는 단계와, (5) 도전 금속층을 제거 및/또는 평탄화하여 다마신 구조를 제조하는 단계―희생층 및 장벽층의 물질들은 평탄화 동안 희생층이 장벽층 또는 다마신 구조와 전기화학 적으로 반응하도록 선택됨―를 갖는다.
다른 양상에 따르면, 본 발명은 기판에 다마신 구조를 제조하는 방법을 제공하며, 그러한 방법은 기판상에 희생층을 형성하여 다마신 구조에 대한 리세스 또는 트렌치 주변의 영역을 보호하는 단계와, 리세스 또는 트렌치에, 희생층과 전기 접촉하는 장벽층을 형성하는 단계와, 리세스 또는 트렌치에 다마신 구조를 형성하는 단계와, 다마신 구조를 평탄화하는 단계―희생층 및 장벽층의 물질들은 평탄화 동안 희생층이 장벽층 또는 다마신 구조와 전기화학적으로 반응하도록 선택됨―를 갖는다.
이러한 방법은, 평탄화를 달성하기 위해 기계적인 제거에 본질적으로 의존하는 전술한 종래 기술의 방법과는 대조되는 것이다. 평탄화 동안의 전기화학적 반응은 다수의 이점을 가질 수 있다. 그것은 다마신 구조 및 희생층의 상대적인 제거 비율을 변경하여, 다마신 구조의 바람직하지 않은 디싱 또는 돌출을 감소시킬 수 있다. 또한, 그것은 원하지 않는 금속, 예를 들면, 구리 잔여물의 양을 감소시키는 것을 도울 수 있다. 또한, 전기화학적 반응은 장벽 부식을 감소시킬 수 있다.
그것은 희생 물질 및 장벽 물질이 부식을 감소시키도록 선택되는 경우, 본 발명에 따라 이용된다. 구리와 같은 금속 및 장벽 물질이 CMP 용액에 함께 놓여질 때, 대부분의 경우 음극인 금속, 예를 들면, 구리에 의해 전기화학 셀이 형성된다. 이것은 용액내의 금속 이온, 예를 들면, 구리 이온이 장벽으로부터의 전자를 제거하고, 웨이퍼 표면에 다시 재증착할 금속, 예를 들면, Cu 금속으로 변환됨을 의미한다. 한편, 장벽은, 전자를 제공함으로써, 부식된다. 이러한 증착 및/또는 부식은 특정 용액내의 장벽과 금속, 예를 들면, 구리 사이의 전위 차이 및 용액과 접촉하는 장벽과 금속, 예를 들면, 구리의 표면 영역 사이의 비율에 의존한다. 이러한 경우를 방지하거나 또는 그것을 감소 혹은 최소화하기 위해, 본 발명은 장벽과 구리와 같은 금속 사이에 희생 금속층과 같은 희생 도전층을 도입하는 것을 제안한다. 이러한 희생 물질은 금속, 예를 들면, 구리 및 장벽 물질의 제거를 완화시켜, 갈바니 보호를 제공한다.
평탄화 동안 모든 희생층을 항상 제거할 필요는 없는데, 즉, 본 발명은 반희생층(semi-sacrificial layer)을 포함하는 것으로 의도된다.
본 발명의 추가적인 특징은 상이한 금속 물질인 희생층 및 장벽층이다. 그러한 물질의 도전성 및 상이한 물질의 이용은 전기화학적 반응을 돕는 경향이 있다.
다른 그러한 추가적인 특징은 ALCVD 단계를 포함하는 장벽층의 형성이다. 이것은 보다 작은 디바이스 치수 또는 증가된 디바이스 성능을 가능하게 하는 중요한 단계이지만, 관련된 기술적 문제점을 갖는다. 그러므로, 희생층 및 전기화학적 반응을 이용하여 이들 문제점을 감소시키는 것이 잠재적인 상업적 가치가 있다.
다른 그러한 추가적인 특징은 WCN 및 TaN 중 하나 이상인 장벽 물질이다. 이들은 우수한 장벽 특성을 위해 현재 선호되는 물질이다. 또한, 그들은 ALCVD를 이용하여 형성될 수 있다.
다른 그러한 추가적인 특징은 다음과 같은 결합들, 즉, WCN 장벽층과 TaN 희 생층의 결합, WCN 장벽층과 TiN 희생층의 결합, WCN 장벽층과 W 희생층의 결합, TaN 장벽층과 W 희생층의 결합, WCN 장벽층과 Al 희생층의 결합, TaN 장벽층과 Al 희생층의 결합 중 하나인 물질이다.
다른 그러한 추가적인 특징은 금속 물질로 형성되는 다마신 구조 및 유전체를 포함하는 기판이다.
다른 그러한 추가적인 특징은 금속 물질로 형성되는 다마신 구조, 다마신 구조보다 낮은 연마율을 갖는 물질로 형성되는 희생층이다. 이것은 돌출 및 디싱을 최소화하는 것을 돕는다. 다른 그러한 추가적인 특징은 희생층 형성 단계 이후의 패터닝 단계에 의해 형성되는 리세스이다.
다른 그러한 추가적인 특징은 과연마를 포함하는 CMP와 같은 슬러리 연마 단계를 포함하는 평탄화이다.
다른 양상은 집적 회로 제조 방법을 제공하며, 그러한 방법은 집적 회로의 일부로서 다마신 구조를 제조하는 상기 방법과, 평탄화된 표면상에 하나 이상의 다른 층을 형성하는 단계를 포함한다.
본 발명의 다른 양상은 기판에 다마신 구조를 형성하는 방법을 제공하며, 그러한 방법은, (1) 금속 희생층과 같은 희생층을 기판상에 증착하는 단계와, (2) 희생층을 통해 기판내로 트렌치 또는 리세스를 에칭하는 단계와, (3) 트렌치 또는 리세스의 측벽과 바닥 사이의 표면을 커버하며, 희생층과 전기 접촉하는 장벽층을 ALCVD 프로세스를 이용하여 증착하는 단계와, (4) 도전층, 예를 들면, 구리, 텅스텐과 같은 금속층을 증착하여, 트렌치 또는 리세스를 과충진하는 단계와, (5) CMP 와 같은 연마 기법을 이용하여, 다마신 구조를 평탄화하는 단계를 포함한다.
본 발명의 다른 양상은 기판에 다마신 구조를 형성하는 방법을 제공하며, 그러한 방법은, 기판상에 희생층을 형성하여 다마신 구조에 대한 리세스 또는 트렌치 주변의 영역을 보호하는 단계와, 리세스 또는 트렌치에, 희생층과 전기 접촉하는 장벽층을 ALCVD 프로세스를 이용하여 형성하는 단계와, 리세스 또는 트렌치에 다마신 구조를 형성하는 단계와, CMP와 같은 연마 프로세스를 이용하여, 다마신 구조를 평탄화하는 단계를 포함한다.
희생층과 ALCVD의 결합은 ALCVD의 기술적인 단점들 중 일부가 극복될 수 있도록 한다.
다른 그러한 추가적인 특징은 WCN 및 TaN 중 하나 이상인 장벽 물질이다. 이들은 우수한 장벽 특성을 위해 현재 선호되는 물질이다.
다른 그러한 추가적인 특징은 다음과 같은 결합들, 즉, WCN 장벽층과 TaN 희생층의 결합, WCN 장벽층과 TiN 희생층의 결합, WCN 장벽층과 W 희생층의 결합, TaN 장벽층과 W 희생층의 결합, WCN 장벽층과 Al 희생층의 결합, TaN 장벽층과 Al 희생층의 결합 중 하나인 물질이다.
다른 양상은 위에서 개시된 방법들 중 임의의 방법을 이용하여 제조되는 집적 회로이다.
추가적인 특징들 중 임의의 특징들이 함께 결합되고, 양상들 중 임의의 양상과 결합될 수 있다. 당업자라면, 특히 다른 종래 기술에 대해, 다른 이점들을 명백히 알 것이다. 본 발명의 특허 청구 범위로부터 벗어나지 않고서도, 다양한 변 경 및 수정이 행해질 수 있다. 따라서, 본 발명의 형태는 단지 예시적인 것이며, 본 발명의 영역을 제한하는 것이 아님을 명확하게 이해해야 한다.
이제, 첨부 도면을 참조하면서, 예를 통해, 본 발명의 실시 방법을 기술할 것이다.
도 1 내지 6은 일실시예에 따른 제조 프로세스의 단계들을 도시한다.
도 7, 8, 10, 11은 알려진 원리에 따라 평탄화된 표면의 지형 그래프를 도시한다.
도 9 및 12는 본 발명의 실시예에 따라 평탄화된 표면의 지형 그래프를 도시한다.
본 발명은 특정 실시예에 대하여, 소정의 도면을 참조하면서 기술될 것이지만, 본 발명은 그것에 의해 제한되지 않으며, 특허 청구 범위에 의해서만 제한된다. 특허 청구 범위에서의 임의의 참조 부호는 그 영역을 제한하는 것으로서 해석되지 않는다. 도시된 도면은 단지 개략적인 것이며, 제한적인 것이 아니다. 도면에서, 예시를 위한 목적으로, 몇몇 요소들의 크기는 과장될 수 있으며, 실제 축적으로 도시되지 않는다. 상세한 설명 및 특허 청구 범위에서 "포함하는" 이라는 용어가 이용되는 경우, 그것은 다른 요소 또는 단계를 배제하지 않는다. 단수 명사를 지칭할 때 부정 관사 또는 정관사, 예를 들면, "a" 또는 "an", "the"가 이용되는 경우, 이것은 다른 것이 특별히 언급되지 않는 한, 복수의 그러한 명사를 포함한다.
더욱이, 상세한 설명 및 특허 청구 범위에서, 제 1, 제 2, 제 3 등의 용어는 유사한 요소들을 구별하기 위한 것이며, 순차적이거나 또는 연대기적인 순서를 기술할 필요는 없다. 그렇게 이용된 용어들은 적절한 상황하에 교환될 수 있으며, 본 명세서에서 기술된 실시예들은 본 명세서에서 기술되거나 예시된 것과는 다른 시퀀스로 동작할 수 있음을 이해해야 한다.
특허 청구 범위에서 이용된 "포함하는" 이라는 용어는 열거된 수단에 한정되는 것으로서 해석되어서는 않되며, 다른 요소 또는 단계를 배제하지 않음을 주지해야 한다. 따라서, "수단 A 및 B를 포함하는 디바이스" 라는 표현의 영역은, 구성요소 A 및 B만으로 구성되는 디바이스로 제한되지 않아야 한다. 그것은 본 발명에 대하여, 디바이스의 유일한 관련 구성요소가 A 및 B임을 의미한다.
이하에 기술된 본 발명의 실시예는, 원하지 않는 금속, 예를 들면, 구리 잔여물의 문제 해결하면서, 연마 단계, 예를 들면, CMP와 같은 슬러리 연마 단계 동안의 디싱을 감소시키기 위해 도전성 희생층 및 도전성 장벽층을 적층함으로써, 도전성 상호접속, 예를 들면, 금속 상호접속과 같은 다마신 구조를 제조하는 것과 관련된다. 이러한 개선 사항의 원리는 금속, 예를 들면, 구리의 희생 물질과 장벽 물질 사이의 전기화학적 반응이다. 이러한 전기화학적 반응은 장벽 부식을 또한 감소시킬 수 있는데, 즉, 갈바니 보호를 제공할 수 있다. 그것은 희생 물질 및 장벽 물질이 부식을 감소시키도록 선택되는 경우, 본 발명에 따라 이용된다. 구리와 같은 금속 및 장벽 물질이 함께 슬러리, 예를 들면, CMP 용액과 접촉할 때, 대부분의 경우 음극인 금속, 예를 들면, 구리에 의해 전기화학 셀이 형성된다. 이것은 용액내의 금속 이온, 예를 들면, 구리 이온이 장벽으로부터의 전자를 제거하여, 웨이퍼 표면을 다시 재증착할 금속, 예를 들면, Cu 금속으로 변환되도록 함을 의미한다. 한편, 장벽은, 전자를 제공함으로써, 부식된다. 이러한 증착 및/또는 부식은 특정 용액에서의 장벽과 금속, 예를 들면, Cu 사이의 전위 차이 및 용액에 접촉하는 장벽과 금속, 예를 들면, 구리의 표면 영역 사이의 비율에 의존한다. 이러한 경우를 방지하거나 또는 그것을 감소 혹은 최소화하기 위해, 본 발명은 금속층과 같은 희생 도전층을, 장벽과 상호접속을 형성하기 위한 금속, 예를 들면, 구리 사이에 도입하는 것을 제안한다. 이러한 희생 물질은 금속, 예를 들면, 구리 및 장벽 물질의 제거를 완화시켜, 갈바니 보호를 제공한다.
희생층 및 도전층은 바람직하게 상이한 물질이다. 바람직한 희생 물질은 TiN, TaN, W, Al 및 다른 반도체 융화 금속 및 금속 화합물이다. 바람직한 장벽 물질은 TiN, TaN, Ta, WCN 또는 그들의 임의의 결합이다. 이들 물질은 두 가지의 중요한 관점, 즉, 첫째, 그들은 IC 프로세스 호환적이고, 둘째, IC 제조 프로세스로의 그들의 집적 능력이 입증되었다는 관점에서 바람직한 물질이다.
예시적인 결합은 다음과 같다.
1. TaN 희생층 + WCN 장벽층
2. TiN 희생층 + WCN 장벽층
3. W 희생층 + WCN 장벽층
4. W 희생층 + TaN 장벽층
5. Al 희생층 + WCN 장벽층
6. Al 희생층 + TaN 장벽층
장벽층 및 희생층은 서로간에 전기 접촉되어, 전자 교환 및 전기화학적 반응을 용이하게 해야 한다.
도 1은 본 발명의 실시예에 따른 다마신 구조를 제조하는 제조 프로세스에서의 제 1 단계를 도시한다. 이러한 단계는 예를 들면, 유전체층(10) 형태의 기판을 도포 또는 증착하는 것을 포함한다.
본 발명의 실시예에서, "기판" 이라는 용어는 이용될 수 있는 임의의 하부 물질 또는 물질들이나, 디바이스, 회로 또는 에피택시층이 그 위에 형성될 수 있는 임의의 하부 물질 또는 물질들을 포함할 수 있다. 다른 대안적인 실시예에서, 이러한 "기판"은 도핑된 실리콘, 갈륨 비화물(GaAs), 갈륨 비화물 인화물(GaAsP), 인듐 인화물(InP), 게르마늄(Ge), 또는 실리콘 게르마늄(SiGe) 기판과 같은 반도체 기판을 포함할 수 있다. "기판"은 예를 들면, 반도체 기판 부분에 추가하여, SiO2 또는 Si3N4와 같은 절연층을 포함할 수 있다. 따라서, 기판 이라는 용어는 유리, 플라스틱, 세라믹, SOG(silicon-on-glass), SOS(silicon-on-sapphire) 기판을 또한 포함한다. 따라서, "기판" 이라는 용어는 대상이 되는 층 또는 부분들의 밑에 있는 층들을 요소를 일반적으로 정의하는데 이용된다. 또한, "기판"은 그 위에 층이 형성되는 임의의 다른 베이스, 예를 들면, 유리 또는 금속층일 수 있다. 그러므로, 이러한 기판층은 다마신 구조를 상감하기에 적합한, 예를 들면, 실리콘 이산화물 또는 TEOS와 같은 산화물층을 포함하는 임의의 물질일 수 있다. 그것은 기판 및 반도체 또는 도전층을 포함하는 다른 하부 층들의 최상부 위에 형성될 수 있다.
유전체층의 예로는, SiO2, Black DiamondTM, OrionTM, AuroraTM, SilkTM, p-SilkTM 및 연구중이거나 또는 IC 제조 프로세스에서 이용되는 다른 낮은 유전 상수 물질이 있다. 유전체층은 하나의 유전체 물질 또는 상이한 유전체 물질들의 다층의 결합으로 제조될 수 있다.
도 2는 희생층(20)이 유전체층상에 증착되는 방법을 도시한다. 희생층은 금속층과 같은 금속, 또는 금속 혹은 금속들을 포함하는 도전 화합물일 수 있다. 이 경우 "희생"층은 다마신 구조 주변의 영역을 보호하기 위해, 평탄화 프로세스의 후속 에칭 부분에 대한 마스크로서 이용된다. 희생 물질은 PVD, 열 증발, 스퍼터링, CVD, ALCVD 또는 상기 기법들의 임의의 결합과 같은 임의의 적절한 수단에 의해 증착될 수 있다.
도 3은 다마신 구조를 위해 리세스(30), 예를 들면, 트렌치를 생성하도록 패터닝하는 다음 단계의 결과를 도시한다. 패터닝은 종래의 기법, 예를 들면, 레지스트층을 이용한 마이크로리소그래피에 의해 수행될 수 있다. 희생층은 리세스, 예를 들면, 트렌치 주변의 표면상에 남게 된다. 그러므로, 패터닝 이후에, 리세스 또는 트렌치는 물질 또는 희생층에 의해 경계가 정해진다. 도 4는 장벽층(40)을 증착하는 다음 단계의 결과를 도시한다. 이것은 리세스, 예를 들면, 트렌치의 내부 표면 전체를 커버한다. 즉, 트렌치의 측벽 및 바닥이 커버된다. 바람직하게, 장벽층(40)을 위한 물질은 다마신 구조의 금속 또는 다른 물질이 디바이스의 수명 동안에 기판내로 확산하는 것을 방지 또는 감소시키도록 선택된다. 장벽층은 집적 레벨이 최대화되는 집적 회로 디바이스를 위해, 피처 크기가 가능한 한 작게 유지될 수 있도록, 가능한 한 얇아야 한다. 장벽층의 두께는, 예를 들면, 1nm 내지 50nm 일 수 있다. 현재, 전형적인 두께는 15-25nm이지만, 그것은 이용가능한 프로세스 기법에 의존한다. 이러한 장벽층의 두께는 ALCVD를 이용함으로써 얇아질 수 있다. 이러한 방법을 이용함으로써, 1nm 내지 15-25nm 의 두께를 갖는 공형층이 도포될 수 있다.
장벽층은 임의의 적절한 방법, 예를 들면, PVD, 열 증발, 스퍼터링, CVD, ALCVD 또는 상기 기법들의 임의의 결합에 의해 도포될 수 있다. 전술한 바와 같이, ALCVD는 우수한, 얇은 공형층을 제공시에 바람직하다. ALCVD 프로세스에 대한 설명은, 예를 들면, H. Kim에 의한 "Automic Layer Deposition of Metal and Nitride Thin Films" Jour. Vacuum Science & Technology B: Microelectronics and Nanometer Structures, Vol. 21, No. 6, p. 2231(2003)의 논문에서 찾아볼 수 있다.
장벽층은 리세스 또는 트렌치 밖의 희생층을 커버할 수 있는데, 그것은 통상적으로 이것을 방지하기가 어렵고, 장벽층의 원하지 않는 부분이 이후의 단계에서의 평탄화에 의해 어떻게 해서든 제거될 수 있기 때문이다.
도 5는 다마신 구조(50)를 리세스, 예를 들면, 트렌치내로 증착하는 다음 단계의 결과를 도시한다. 도시된 예에서, 증착된 물질은 금속, 예를 들면, 구리이지만, 다마신 구조의 목적에 따라, 예를 들면, Al, W, Al 합금을 포함하는 다른 금속과 같은 다른 물질이 이용될 수도 있다. 금속, 예를 들면, 구리는 예컨대, 화학적 또는 물리적 증착 또는 다른 방법에 의해 증착될 수 있다.
도 6은 연마 단계, 특히 CMP와 같은 슬러리를 이용하는 연마 단계와 같은 연마 단계를 이용하는 경우의 평탄화 단계를 도시한다. 이것은 리세스, 예를 들면, 트렌치 밖의 원하지 않는 금속, 예를 들면, 구리를 제거하고, 리세스 또는 트렌치 밖의 장벽층 및 희생층의 원하지 않는 부분을 제거한다. 실험 데이터는, 디싱 및 금속, 예를 들면, 구리 잔여물의 관점에서, 종래의 스택에 비해, 제안된 스택의 명확한 개선을 보여준다. 이러한 단계에서, 다마신 구조의 금속과의 전기화학적 반응으로 인해, 장벽층은 신속하게 에칭될 것이다. 희생층은 관련된 평탄화 프로세스, 예를 들면, CMP 동안, 다마신 구조의 금속보다 훨씬 낮은 제거 비율을 갖도록 선택된다. 이것은 부분적으로는, 이들 층의 물질들 사이의 전기화학적 반응에 기인한 것이다. 이것은 다마신 구조의 돌출을 방지 또는 감소시키며, 금속, 예를 들면, 구리 잔여물을 감소시키거나 또는 방지한다. 연마, 예를 들면, CMP 단계는 돌출 또는 잔여물을 더 제거하기 위해 과연마를 포함할 수 있다.
요약하면, 다마신 구조를 제조하기 위한 새로운 스택이 기술되었다. 이러한 스택은 도전성 "희생"층으로 구성된다. 희생층은 장벽 및 금속 상호접속과 전자를 교환할 수 있어야 한다. 따라서, 이러한 층은 도전성일 뿐만 아니라, 바람직하게는 금속층 또는 금속 혹은 금속들을 포함하는 화합물이다. CMP와 같은 슬러리 연마 프로세스 동안 구리와 같은 상호접속을 위한 금속과 이러한 층의 상호작용은 디싱 및 금속, 예를 들면, 구리 잔여물을 최소화하는데 도움을 줄 것이다. 희생 물질의 주의깊은 선택에 의해, 장벽 부식의 문제점이 또한 회피되거나 감소될 수 있다는 것이 예견된다. 이것은 부식에 민감한 ALCVD 증착된 장벽이 도포될 임의의 기법에 대해 매우 유익할 것이다. 일례로는 알루미늄이 있으며, 그것은 Al이 화학적으로 매우 활성적인 금속이기 때문이다. 그것이 다른 금속들과 결합될 때, Al은 아마도 부식될 것이다. Al2O3 층의 연속적인 층을 형성하는 것을 회피하기 위해 일정한 마멸이 유지된다면, 다른 부식으로부터 Al이 보호된다.
도 7 내지 12는 2개의 연마 시간에서의, 3개의 상이한 스택에 대한 30㎛ 라인/30㎛ 이격의 표면의 스캐닝 프로파일의 그래프를 도시한다. 모든 경우에 있어서, 제 1 구리 구조는 약 50㎛에서 시작하여 스캔되고, 제 2 구리 구조는 약 115㎛에서 시작하여 스캔된다. 도 7 내지 9는 CMP 프로세스의 과연마 부분 이전의 표면을 도시하고, 도 10 내지 12는 과연마 이후의 동일한 표면을 도시한다. 도 7 및 10은 비교의 목적을 위해, 희생층이 없는 WCN 장벽을 이용한 스택을 위한 것이다. 이들 도면은 특히 구리 잔여물에 의한 문제점이 존재함을 보여준다. 이들 도면을 생성하기 위해 이용된 방법은 다음과 같은 것을 포함한다.
금속 라인이 내장되는 유전체 물질은 SiO2이다. 희생층은 패터닝 이후에 약 10nm의 두께를 갖는 TaN이다. 패터닝 단계는 TaN 층의 일부를 또한 소모할 수 있다. 그러므로, 패터닝 이전의 TaN의 시작 두께는 바람직하게 최종 두께, 예를 들면, 25nm보다 크다. 장벽 물질은 ALCVD에 의해 증착된 WCN 층이다. 그 두께는 5와 15nm 사이, 예를 들면, 10nm이다. 금속 상호접속은 PVD 방법, 예를 들면, 스퍼터링에 의해 증착된 100nm 및 전기화학적 증착에 의해 증착된 1000nm의 두께를 갖는 구리이다.
CMP 프로세스는 두 가지의 상이한 연마 시간을 갖는다. 제 1 기간은 웨이퍼 표면을 주시하여, 레이저 빔의 반사율을 검출하는 시스템에 의해 트리거링된 종료점까지이고, 제 2 기간은 종료점 시간 + 50s 까지이다. 웨이퍼 캐리어/플래튼 속도는 표준 슬러리를 이용하여 120rpm/70rpm이다. 주(main) 연마 단계 동안의 연마 압력은 1.8psi이다.
도 8 및 11은 전술한 바와 같은 전기화학적 반응을 이용한, 다시 희생층을 갖지 않는 Ta/TaN 장벽을 갖는 스택을 위한 것이다. 이 경우, 상당한 디싱이 존재한다.
도 9 및 12는 본 발명의 실시예의 스택을 위한 것으로서, WCN 장벽층 및 TaN의 희생층을 갖는다. 도시된 바와 같이, 이것은 도 12에 도시된 바와 같이 보다 적은 양의 디싱 및 잔여물을 덜 갖는 보다 깨끗한 표면을 제공한다.
결론적으로, 전술한 바와 같이, 다마신 구조를 제조하는 것은, 기판상에 희생층을 형성하여 다마신 구조에 대한 리세스 또는 트렌치 주변의 영역을 보호하고, 리세스 또는 트렌치에서, 희생층과 전기 접촉하는 장벽층을 형성하고, 리세스 또는 트렌치에 다마신 구조를 형성하고, 평탄화하는 것을 포함한다. 평탄화 동안 희생층은 장벽층 또는 다마신 구조와 전기화학적으로 반응한다. 이것은 다마신 구조 및 희생층의 제거의 상대적인 비율을 변경하여, 다마신 구조의 디싱 또는 돌출을 감소시키고, 금속, 예를 들면, 구리 잔여물을 감소시키며, 장벽 부식을 감소시킨다. 장벽층은 ALCVD에 의해 형성될 수 있다. 장벽 물질은 WCN 및 TaN 중 하나 이상일 수 있다. 희생층은 TaN, TiN 또는 W일 수 있다.
다른 변경을 고려할 수 있으며, 그것은 특허 청구 범위에 의해 포함되는 것으로 의도된다.

Claims (14)

  1. 기판에 다마신 구조(damascene structure)를 제조하는 방법에 있어서,
    도전 희생층(20)을 상기 기판(10)상에 증착하는 단계와,
    상기 희생층(20)을 통해 상기 기판(10)내로 트렌치 또는 리세스(30)를 에칭하는 단계와,
    상기 트렌치 또는 리세스(30)의 측벽과 바닥 사이의 표면을 커버하며, 상기 희생층(20)과 전기 접촉하는 장벽층(40)을 증착하는 단계와,
    도전층(50)을 증착하여, 상기 트렌치 또는 리세스(30)를 과충진(overfilling)하는 단계와,
    상기 도전 금속층(50)을 제거 및/또는 평탄화하여 다마신 구조를 제조하는 단계―상기 희생층(20) 및 상기 장벽층(40)의 물질들은 상기 제거 또는 평탄화 동안 상기 희생층(20)이 상기 장벽층(40) 또는 상기 다마신 구조와 전기화학적으로 반응하도록 선택됨―를 포함하는
    다마신 구조 제조 방법.
  2. 제 1 항에 있어서,
    상기 제거 및/또는 평탄화 단계는 슬러리 연마 단계에 의해 수행되는 다마신 구조 제조 방법.
  3. 제 2 항에 있어서,
    상기 다마신 구조는 금속 물질로 형성되고, 상기 희생층(20)은 상기 다마신 구조보다 낮은 연마율을 갖는 물질로 형성되는 다마신 구조 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 장벽층(40)의 형성은 ALCVD 단계에서 행해지는 다마신 구조 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 희생층(20) 및 장벽층(40)은 상이한 금속 물질들을 포함하는 다마신 구조 제조 방법.
  6. 제 5 항에 있어서,
    상기 장벽 물질(40)은 WCN 및 TaN 중 하나 이상인 다마신 구조 제조 방법.
  7. 제 5 항에 있어서,
    상기 희생층(20) 및 장벽층(40)은,
    TaN 희생층(20)과 WCN 장벽층(40),
    TiN 희생층(20)과 WCN 장벽층(40),
    W 희생층(20)과 WCN 장벽층(40),
    W 희생층(20)과 TaN 장벽층(40),
    Al 희생층(20)과 WCN 장벽층(40),
    Al 희생층(20)과 TaN 장벽층(40) 중 임의의 것인 다마신 구조 제조 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 다마신 구조는 금속 물질로 형성되고, 상기 기판(10)은 유전체를 포함하는 다마신 구조 제조 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 트렌치 또는 리세스(30)는 상기 희생층(20)을 형성하는 단계 이후의 패터닝 단계에 의해 형성되는 다마신 구조 제조 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 평탄화는 과연마(overpolishing)를 포함하는 CMP를 포함하는 다마신 구조 제조 방법.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 희생층(20)은 제거 또는 평탄화 동안 상기 장벽층(40)에 대한 갈바니 보호(galvanic protection)를 제공하는 다마신 구조 제조 방법.
  12. 집적 회로 제조 방법에 있어서,
    제 1 항 내지 제 11 항 중 어느 한 항의 다마신 구조 제조 방법과,
    상기 평탄화된 표면상에 하나 이상의 다른 층을 형성하는 단계를 포함하는
    집적 회로 제조 방법.
  13. 제 12 항에 있어서,
    상기 장벽층(40)은 WCN 또는 TaN으로 형성되는 집적 회로 제조 방법.
  14. 반도체 디바이스에 있어서,
    제 1 항 내지 제 13 항 중 어느 한 항의 방법에 따라 제조된 다마신 구조와,
    상기 평탄화된 표면상의 하나 이상의 다른 층을 포함하는
    반도체 디바이스.
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