KR20010047179A - 반도체 장치의 콘택홀 형성방법 - Google Patents

반도체 장치의 콘택홀 형성방법 Download PDF

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Abstract

본 발명은 반도체 장치의 콘택홀 형성방법에 관한 것으로, 종래 반도체 장치의 콘택홀 형성방법은 포토레지스트 패턴을 자외선 조사로 경화하여 사용하는 방법을 사용하여 반도체 장치의 집적도가 심화되어 더 작은 면적을 차지하며, 더 깊은 콘택홀을 형성하기에는 그 선택비의 확보가 어려워 앞으로 반도체 장치의 집적도가 더욱 심화될 경우 사용할 수 없는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 기판의 상부에 산화막을 증착하고, 그 산화막의 상부에 포토레지스트를 도포하고, 노광 및 현상하여 상기 산화막의 일부를 노출시키는 포토레지스트 패턴을 형성하는 포토레지스트 패턴 형성단계와; 상기 포토레지스트 패턴과 산화막의 상부에 이온을 주입하여 상기 포토레지스트 패턴의 상부일부를 경화함과 아울러 상기 노출된 산화막의 상부일부를 연화하는 포토레지스트 경화단계와; 상기 경화된 포토레지스트 패턴을 식각마스크로 하는 식각공정으로 상기 연화된 산화막과 그 하부의 산화막을 식각하여 콘택홀을 형성하는 식각단계로 구성되어 포토레지스트 패턴의 형성후, 그 포토레지스트 패턴과 산화막의 상부에 이온을 주입하여 그 포토레지스트 패턴의 상부측을 경화시킴과 아울러 산화막의 상부측을 연화시켜 포토레지스트와 산화막 사이의 식각 선택비를 증가시켜 좁은 면적을 차지하면서 더 깊은 콘택홀을 형성할 수 있는 효과가 있다.

Description

반도체 장치의 콘택홀 형성방법{MANUFACTURING METHOD FOR CONTACT HOLE IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 콘택홀 형성방법에 관한 것으로, 특히 포토레지스트와 산화막의 사이에 고선택비를 갖도록 함으로써 집적도가 우수한 콘택홀을 형성할 수 있는 반도체 장치의 콘택홀 형성방법에 관한 것이다.
일반적으로, 반도체 소자의 집적도가 향상되면서 층간절연막에 배선플러그를 형성하기 위한 콘택홀형성에서 그 종횡비(ASPECT RATIO)는 증가하여 왔다. 특히 커패시터 형성에 있어서 적정 축전용량을 확보하기 위해 커패시터의 높이를 증가시킴에 따라 콘택홀의 깊이는 점점증가하는 추세이며, 이와 같이 적은 면적에서 깊은 깊이를 갖는 콘택홀을 형성하기 위해서는 포토레지스트와 산화막의 사이에 고선택비가 요구되며, 이와 같은 종래 반도체 장치의 콘택홀 형성방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도1a 및 도1b는 종래 반도체 장치의 콘택홀 형성방법의 일실시예 단면도로서, 이에 도시한 바와 같이 반도체 소자가 형성된 기판(1)의 상부에 산화막(2)을 증착하고, 그 산화막(2)의 상부에 포토레지스트(PR)를 도포하고, 노광 및 현상하여 상기 산화막(2)의 일부영역을 노출시키는 포토레지스트(PR) 패턴을 형성하는 단계(도1a)와; 상기 포토레지스트(PR) 패턴을 식각마스크로 사용하는 식각공정으로 상기 노출된 산화막(2)을 탄소-산소 기체 또는 CxFx를 포함하는 질소를 이용하여 식각함으로써 콘택홀의 형성과 동시에 상기 콘택홀의 측면부 및 잔존하는 포토레지스트(PR) 패턴의 상부측에 패시베이션막(PASSIVATION FILM, 3)을 형성하는 단계(도1b)로 구성된다.
이와 같이 콘택홀의 측면에 패시베이션막(3)을 형성하여 그 콘택홀의 면적을 줄일 수 있으나, 발생하는 패시베이션막(3)은 웨이퍼상의 포토레지스트(PR)의 상부에도 형성될 뿐만아니라 식각장비 내부에도 증착되어 식각장비의 세정주기가 짧아지는 등 장비의 관리가 어려워지고 상기 패시베이션막(3)을 제거하기 위한 산소 플라즈마 처리방법인 PET(POST ETCH TREATMENT) 등의 공정을 추가해야 함으로써, 공정이 복잡해 지고 제조비용 또한 증가하는 문제점이 있었다.
이와 같은 문제점을 해결하기 위한 종래 반도체 장치의 콘택홀 형성방법의 다른 실시예는 자외선을 이용하여 포토레지스트를 경화하여 사용하는 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도2a 및 도2b는 종래 반도체 장치의 콘택홀 형성공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 산화막(2)을 증착하고, 그 산화막(2)의 상부에 포토레지스트(PR)를 도포하고 노광 및 현상하여 상기 산화막(2)의 일부를 노출시키는 포토레지스트(PR) 패턴을 형성한 다음, 상기 포토레지스트(PR)에 자외선을 조사하여 그 포토레지스트(PR) 패턴을 경화시키는 단계(도2a)와; 상기 경화된 포토레지스트(PR) 패턴을 식각마스크로 상기 노출된 산화막(2)을 식각하여 콘택홀을 형성하는 단계(도2b)로 구성된다.
이와 같은 종래 반도체 장치의 콘택홀 형성방법은 산화막(2)의 식각시 포토레지스트(PR)이 식각되는 율을 줄이기 위해, 즉 선택비를 향상시키기 위해 자외선을 조사하여 경화시킨 후 사용하는 것이며 이는 미국특허 551662에 기재되어 있다.
그러나, 상기와 같은 종래 포토레지스트 패턴을 자외선 조사로 경화하여 사용하는 방법은 반도체 장치의 집적도가 심화되어 더 작은 면적을 차지하며, 더 깊은 콘택홀을 형성하기에는 그 선택비의 확보가 어려워 앞으로 반도체 장치의 집적도가 더욱 심화될 경우 사용할 수 없는 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 포토레지스트와 산화막 간에 식각 선택비를 좀 더 증가시킬 수 있는 반도체 장치의 콘택홀 형성방법을 제공함에 그 목적이 있다.
도1a 및 도1b는 종래 반도체 장치의 콘택홀 제조공정의 일실시 수순단면도.
도2a 및 도2b는 종래 반도체 장치의 콘택홀 제조공정의 다른 실시 수순단면도.
***도면의 주요 부분에 대한 부호의 설명***
1:기판 2:산화막
3:연화된 산화막 PR:포토레지스트
PR1:경화된 포토레지스트 패턴
상기와 같은 목적은 기판의 상부에 산화막을 증착하고, 그 산화막의 상부에 포토레지스트를 도포하고, 노광 및 현상하여 상기 산화막의 일부를 노출시키는 포토레지스트 패턴을 형성하는 포토레지스트 패턴 형성단계와; 상기 포토레지스트 패턴과 산화막의 상부에 이온을 주입하여 상기 포토레지스트 패턴의 상부일부를 경화함과 아울러 상기 노출된 산화막의 상부일부를 연화하는 포토레지스트 경화단계와; 상기 경화된 포토레지스트 패턴을 식각마스크로 하는 식각공정으로 상기 연화된 산화막과 그 하부의 산화막을 식각하여 콘택홀을 형성하는 식각단계로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도3a 내지 도3c는 본 발명 반도체 장치의 콘택홀 제조공정 수순단면도로서, 이에 도시한 바와 같이 반도체 소자가 형성된 기판(1)의 상부에 산화막(2)을 증착하고, 그 산화막(2)의 상부에 포토레지스트(PR)를 도포하고, 노광 및 현상하여 상기 산화막(2)의 상부일부를 노출시키는 포토레지스트(PR) 패턴을 형성하는 단계(도3a)와; 상기 구조의 상부전면에 불순물 이온을 주입하여 상기 포토레지스트(PR)의 상부일부를 경화된 포토레지스트 패턴(PR1)로 변환함과 아울러 상기 노출된 산화막(2)의 상부일부를 연화된 산화막(3)으로 변환하는 단계(도3b)와; 상기 경화된 포토레지스트 패턴(PR1)을 식각마스크로 사용하는 식각공정으로 상기 연화된 산화막(3)과 그 하부의 산화막(2)을 식각하여 콘택홀을 형성하는 단계(도3c)로 구성된다.
이하, 상기와 같이 구성된 본 발명 반도체 장치의 콘택홀 형성방법을 좀 더 상세히 설명한다.
먼저, 도3a에 도시한 바와 같이 반도체 소자가 형성된 기판(1)의 상부전면에 산화막(2)을 증착한다.
그 다음, 상기 산화막(2)의 상부전면에 포토레지스트(PR)를 도포하고, 노광 및 현상하여 상기 산화막(2)의 일부를 노출시키는 패턴을 형성한다.
그 다음, 도3b에 도시한 바와 같이 상기 포토레지스트(PR) 패턴과 상기 노출된 산화막(2)의 상부전면에 불순물 이온을 주입한다.
상기 포토레지스트(PR)는 감광제, 솔벤트, 수지로 이루어져 있으며, 이 포토레지스트(PR)에 이온이 주입되면 그 포토레지스트(PR)의 주성분인 수소가 외부로 유출되며, 포토레지스트(PR)의 구성원소인 탄소 또는 이온주입종(ION IMPLANTATION SPECIES)이 액티브 시트(ACTIVE SITE)역할을 하여 그 포토레지스트(PR) 패턴을 선형 고분자(CHAIN POLYMER)에서 가교(CROSS-LINKED) 결합형 고분자의 형태로 막질의 변화를 일으키게 된다. 이와 같은 가교 결합은 포토레지스트(PR) 패턴을 단단하게 경화하게 되어 이온이 주입된 영역인 그 포토레지스트(PR) 패턴의 상부측을 경화된 포토레지스트 패턴(PR1)으로 변화시키게 된다.
이때, 주입되는 이온은 포토레지스트(PR)의 경화에 유리한 3족 또는 5족의 원소인 P, As, B 또는 화합물인 BF3를 사용한다. 이는 3족 또는 5족원소는 그 최외각 전자의 수가 3개 또는 5개로서 포토레지스트(PR)의 가교결합 형성에 유리하다.
이와 같이 선택된 불순물 이온을 상기 포토레지스트(PR) 패턴의 전체 두께에대해 그 상부측으로 부터 약 1/2 내지 1/3의 깊이에 이르도록 주입한다. 이때 포토레지스트(PR) 전체를 경화시키지 않는 이유는 불순물 이온이 포토레지스트(PR) 패턴을 뚫고 그 하부의 산화막에 주입되어 그 산화막(2)을 연화시킬 경우 이후의 금속공정등 후속공정에서 산화막이 과도 식각되는 등의 문제가 발생하기 때문이다.
상기와 같이 주입되는 이온의 농도는 1.0E13cm-2이상이 되어야 하며, 1.0E16cm-2이상이 될경우 경화된 포토레지스트 패턴(PR1)을 세정으로 제거하기 어려우며 산화막(2)의 식각시 그 경화된 포토레지스트 패턴(PR1)이 스퍼터링되어 식각생성물이 증가하게 되므로 상기 두 값의 중간에서 적당한 값을 선택하여 사용한다.
이와 같이 3족 또는 5족의 원소를 사용하여 포토레지스트(PR)를 경화하여 경화된 포토레지스트 패턴(PR)을 형성하고, 그 포토레지스트 패턴(PR)의 사이에서 노출된 산화막(2)을 연화하여 연화된 산화막(3)을 형성하고 식각하는 경우 종래에 비해 약 2.4 내지 3.5정도 증가하게 된다.
또한 큰 선택비의 확보가 필요 없으면서 이온주입종에 의해 실리콘 기판의 오염가능성을 방지하기 위한 비트라인 콘택의 형성등에는 비활성인 Ar, N2등을 이온주입종으로 하여 포토레지스트(PR) 패턴을 경화할 수 있으며, 이때의 경화는 포토레지스트(PR) 패턴 내부에서 수소의 탈가스화(OUT-GASSING)에 의하여 탄소의 측쇄에 댕글링본드(DANGLING BOND)가 생성되고 이러한 댕글링본드 사이에서의 공유결합에 의한 가교결합이 일어나 포토레지스트(PR)를 경화하게 된다.
상기 불활성 이온주입에 의한 경화는 상기 3족 또는 5족 원소를 이온주입 했을 경우 보다 그 선택비가 약 30% 감소하게 되지만 포토레지스트(PR)를 경화하지 않은 경우에 비해서 약 1.8~2.5배 정도 선택비가 증가하며, 기판의 오염이 없는 장점이 있다.
그 다음, 도3c에 도시한 바와 같이 상기 경화된 포토레지스트 패턴(PR1)을 식각마스크로 사용하는 식각공정으로, 상기 연화된 산화막(3)과 그 하부의 산화막(2)을 식각하여 콘택홀을 형성하게 된다.
상기한 바와 같이 본 발명 반도체 장치의 콘택홀 형성방법은 포토레지스트 패턴의 형성후, 그 포토레지스트 패턴과 산화막의 상부에 이온을 주입하여 그 포토레지스트 패턴의 상부측을 경화시킴과 아울러 산화막의 상부측을 연화시켜 포토레지스트와 산화막 사이의 식각 선택비를 증가시켜 좁은 면적을 차지하면서 더 깊은 콘택홀을 형성할 수 있는 효과가 있다.

Claims (3)

  1. 기판의 상부에 산화막을 증착하고, 그 산화막의 상부에 포토레지스트를 도포하고, 노광 및 현상하여 상기 산화막의 일부를 노출시키는 포토레지스트 패턴을 형성하는 포토레지스트 패턴 형성단계와; 상기 포토레지스트 패턴과 산화막의 상부에 이온을 주입하여 상기 포토레지스트 패턴의 상부일부를 경화함과 아울러 상기 노출된 산화막의 상부일부를 연화하는 포토레지스트 경화단계와; 상기 경화된 포토레지스트 패턴을 식각마스크로 하는 식각공정으로 상기 연화된 산화막과 그 하부의 산화막을 식각하여 콘택홀을 형성하는 식각단계로 이루어진 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
  2. 제 1항에 있어서, 상기 포토레지스트 경화단계에서 주입하는 이온은 3족, 5족, 비활성 이온중 선택된 하나를 주입하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
  3. 제 1항 또는 2항에 있어서, 상기 포토레지스트 경화단계에서 주입하는 이온은 1.0E13 내지 1.0E16 cm-2의 농도로, 상기 포토레지스트 패턴의 상부로 부터 그 포토레지스트 패턴 두께의 1/2 내지 1/3의 위치에 이르도록 주입하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100524812B1 (ko) * 2001-06-28 2005-11-02 주식회사 하이닉스반도체 불화아르곤 전사법을 이용한 비트라인 형성 방법
US7125496B2 (en) 2001-06-28 2006-10-24 Hynix Semiconductor Inc. Etching method using photoresist etch barrier
KR100929750B1 (ko) * 2007-12-26 2009-12-03 주식회사 동부하이텍 반도체 소자의 콘택홀 제조 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57157523A (en) * 1981-03-25 1982-09-29 Hitachi Ltd Forming method for pattern
JPS63133629A (ja) * 1986-11-26 1988-06-06 Nec Corp 集積回路装置の製造方法
JPH08153714A (ja) * 1994-09-30 1996-06-11 Sanyo Electric Co Ltd エッチング方法及び半導体装置の製造方法
KR100197664B1 (ko) * 1996-06-24 1999-06-15 김영환 반도체 소자의 미세패턴 형성방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100524812B1 (ko) * 2001-06-28 2005-11-02 주식회사 하이닉스반도체 불화아르곤 전사법을 이용한 비트라인 형성 방법
US7125496B2 (en) 2001-06-28 2006-10-24 Hynix Semiconductor Inc. Etching method using photoresist etch barrier
KR100929750B1 (ko) * 2007-12-26 2009-12-03 주식회사 동부하이텍 반도체 소자의 콘택홀 제조 방법

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