KR20010040515A - 반도체 장치 형성 방법 - Google Patents

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Abstract

반도체 장치의 형성에 있어서, 제조 방법은 산화막을 형성하는 단계를 포함하여 제공된다. 구체적인 방법은 일련의 산화단계들, 선택적이고 사이에 들어가는 세정단계 뿐만 아니라 산화 이후에 선택적인 조절 단계들을 수반한다. 보다 적절한 실시예에서는, 이러한 단계들은 클러스터되고 클러스터된 공정실 사이에서 이동은 질소 혹은 진공과 같은 제어된 환경 하에 일어난다. 어떤 실시예에서는 플래시-EEPROM에 대한 터널 산화물, 혹은 일반적 게이트 산화물과 같은 장치의 부분으로 사용되기 위한 산화막을 제공하는 방법도 있다. 또한, 기판의 다양한 레벨을 산화를 통해 형성하기 위해 상기 단계들이 사용될 수도 있는데, 그로부터 내장된 메모리 구조물을 위해 사용한다. 산화단계들 사이에 세정은 결점으로부터 보다 자유로운 산화막을 제공하고 기판이 결점으로부터 보다 자유로운 레벨로 접근할 수 있도록 한다는 이점이 있다.

Description

반도체 장치 형성 방법{METHOD OF FORMING A SEMICONDUCTOR DEVICE}
반도체 산업에 있어서, 산화막은 다양하게 사용된다. 산화막은 대개 긁힘 보호 및 패시베이션(passivation)을 목적으로 사용된다. 또한 산화막은 유전 혹은 절연막으로 사용되고, 다양한 영역 혹은 구조물들을 전기적으로 분리하는데 이용된다. 예를 들어, 산화막은 반도체 장치에서 다른 레벨의 금속들 사이에 유전체로 사용될 수 있다. 그러한 막은 필드절연을 위해서도 사용될 수 있다. 게다가 산화막은 게이트 산화물의 역할을 할 수 있고, 여기서 막은 임의의 영역, 예컨대 소스 영역, 드레인 영역 및 그 사이에 있는 채널 영역을 갖는 반도체 기판, 위에 제공된다. 게이트는 차례로 산화막 위에 형성된다. 그 결과 게이트에 인가된 전압은 산화물의 절연 효과를 극복하여 전류가 채널을 통해 흐르도록 허용되기 전에 특정한 임계값에 도달해야 한다. 필드절연에 사용될 때, 산화물은 트랜지스터와 같은 한 장치를 다른 장치로부터 전기적으로 절연시키기 위해 형성된다.
필드절연을 목적으로 한 것이든 트랜지스터의 게이트 스택에 적용하기 위한 것이든, 산화물을 제공하는 단계는 일반적으로 패턴된 마스크를 통해 기판의 지정된 산화 영역을 산화시킨 앰비언트(ambient)에 노출시킴으로써 시작한다. 마스크는 예를 들어, 질소화실리콘으로 구성될 수도 있다. 본 발명을 설명하기 위해, 기판은 웨이퍼의 표면을 나타내고 일반적으로 실리콘으로 구성된다고 가정한다. 그렇지만, 본 발명은 반도체 물질로 구성된 임의의 구조물을 포함하는 기판을 가지며, 부피에 대해 제한적이지 않지만 반도체 웨이퍼와 같은 반도체 물질(단독이거나 그 위에 다른 물질들을 포함하는 조립품들에서) 및 반도체 물질 층(단독이거나 다른 물질들을 포함하는 조립품들에서)을 포함하는 장치를 다루고 있는 것으로 이해된다. 산화시킨 앰비언트에 노출시킬 때, 실리콘 기판의 보호되지 않은 부분은 이산화실리콘(SiO2)으로 산화된다. 기판의 표면 및 아래를 실리콘으로 산화시키는 것을 종종 "소실되는(consumed)" 이라고 칭한다. 소실된 실리콘의 양은 기판의 원래 표면 아래 SiO2의 깊이를 가리킬 수 있다. 그 결과, 소실이 보다 커지면 SiO2의 깊이가 더 커지게 되고, 그러므로 장치들 사이 혹은 장치 내에서 활성 영역들 간에 전기적 절연이 보다 커지게 된다.
실리콘 상에서 산화물의 소실 효과는 다른 목적들 역시 충족시킨다. 예를 들어, 웨이퍼의 특정한 영역에서 소실이 보다 커지면 기판 내에서 실리콘이 더 낮은 레벨로 접근하는 것을 허용한다. 따라서, 산화물을 제거하는 것은 결과적으로 실리콘의 다른 엘리베이션을 갖고, 각 영역에서 이전 산화량에 의존하는 웨이퍼 토포그래피를 야기하게 된다. 이것은 특히 내장된 동적 랜덤 접근 메모리(dynamic random access memory; DRAM) 프로세싱에 도움을 주는데, 여기서 메모리셀 배열은 다른 메모리 구성요소들 보다 웨이퍼 내에 보다 깊이 내장되어야 한다.
위에서 논의된 바와 같이, 노출된 기판을 산화시키는 것은 종종 산화물을 "성장시키는(growing)" 이라 칭한다. 산화물은 산소를 사용하여 "건식(dry)" 공정을 하거나 혹은 산화제로서 증기를 사용하여 "습식(wet)" 공정으로 성장시킬 수 있다. 성장시키기 위한 다른 방법으로, 산화물은 스퍼터 증착 혹은 화학증착 (chemical vapor deposition; CVD)과 같은 기술로 기판 상에 증착될 수 있다.
산화막은 활성 장치 영역을 절연화하고 장치에 대한 전압 임계값을 설정하는 그것들의 역할 때문에 장치 성능에 큰 임팩트를 갖는다. 따라서 기술에 있어서 항상 고품질 산화막이 필요하다. 또한, 반도체 장치의 크기가 회로 밀도 및 속도를 강화하기 위해 축소됨에 따라 산화막은 점차적으로 개선되어야 한다. 그러므로, 당업자들은 보다 얇고 높은 유전상수를 갖는 산화막을 제공하기 위해 꾸준히 노력하고 있다.
그러나, 산화물을 증착하거나 성장시키는 동안, 산화물의 결함은 층 내에, 산화물에 노출된 오염물질과 같은 어떤 구성 성분들의 출현을 야기할 수 있다. 예를 들어, 공정 분위기(process atmosphere) 내의 특정한 물질이 오염물질의 하나의 근원이다. 산화층 혹은 다른 층들이 "청정실" 환경 내에서 형성될 때조차, 여기서 필터 및 다른 기술들이 환경으로부터 입자들을 제거하기 위해 사용되는데, 이러한 기술로 다루기에는 입자들이 너무 작아 결국 산화막 내에 끝까지 존재할 수도 있다. 게다가 결함을 줄이기 위한 시도는 고립된 그리고 청정실 분위기보다 훨씬 더 제어가 쉬운 환경에서 여러 웨이퍼 제조공정들을 위해 챔버들을 함께 클러스터링하므로써 실현된다. 클러스터된 챔버들 사이에서 웨이퍼를 이동시키는 것은 진공 혹은 질소 분위기를 유지할 수 있는 웨이퍼 캐리어의 사용을 유발할 수 있다. 예를 들어, 참조로 포함된, 미국 특허 제5,613,821호 및 미국 특허 제5,344,365호를 참고하라. 그렇지만, 산화막에서 결함의 정도를 보다 낮추기 위한 기술의 필요성과 제어된 환경에도 불구하고 웨이퍼에서 그들의 길을 찾아가는 오염물질을 다루는 방법에 대한 필요성은 계속해서 존재한다.
본 발명은 반도체 장치의 형성에 관한 것이다. 특히, 본 발명은 장치의 일부이거나 혹은 장치의 제조에 사용되는 산화막(oxide layer)의 형성에 관한 것이다.
도 1은 본 발명의 제1 실시예의 공정 흐름도이다.
도 2A 내지 도 2E는 내장된 DRAM을 형성하는 종래 기술의 공정을 설명한다.
도 3A 내지 도 3C는 본 발명의 제2 실시예를 도시한다.
도 4A 내지 도 4E는 본 발명의 제3 실시예를 설명한다.
도 5는 플래시-전기적으로 소거가능하고 프로그램 가능한 판독 전용 메모리의 일부를 나타낸다.
도 6은 얕은 트렌치 절연공정을 사용하여 전기적으로 절연된 제조중인 반도체 장치를 설명한다.
따라서 본 발명은 반도체 장치의 제조공정 동안 산화막을 제공하는 방법에 관한 것이다. 한 실시예는 산화물이 기판 표면에 제공되고 그 다음에 세정 공정을 거치게 되고, 그리고 나서 보다 많은 산화물이 제공되는 방법에 관한 것이다. 어느 한쪽의 단계에서 산화물은 성장되거나 혹은 증착될 수 있다. 게다가, 세정단계는 처음 제공된 산화물의 전부 혹은 일부를 제거하기 위해 사용될 수도 있다. 이러한 실시예는 아래쪽 기판 부분에 있는 오염물질과 같은 구성 성분들을 운반할 수도 있는 어떤 산화물을 제거한다는 이점을 갖는다. 그래서 이러한 실시예는 반도체 장치에 있어서 오염물질로부터 보다 자유로운 산화물을 제공하기 위해 사용될 수 있다. 또한, 이러한 실시예는 기판의 일부를 선택적으로 소실하도록 사용될 수 있고, 그로부터 기판의 보다 낮은 엘리베이션 내에서 형성되도록 내장된 메모리와 같은 메모리 구조물을 허용할 수도 있다.
다른 실시예는 높은 유전상수를 갖는 게이트 유전체를 제공하는 것을 허용한다. 그런 유전체는 오산화 탄탈륨(Ta2O5)과 같은 산화물 혹은 산소질화물 (oxynitrides)과 같은 신속한 열적 질화(rapid thermal nitridation; RTN)를 통해 제공된 층들을 포함한다. 이러한 실시예에서, 산화물 혹은 산소질화물의 층은 기판 및 그 다음에 증착된 Ta2O5사이에서 접착층으로써 역할을 한다. 접착층을 제공하는 단계와 Ta2O5층을 제공하는 단계 사이에 있는 세정단계는 선택적인 것이다. 이러한 실시예의 한 이점은 누설전류가 개선될 수 있다는 것이다.
그러나 다른 실시예는 증기세정, 초기 산화물 성장 및 증착, 연속적인 산화물 성장 및 증착, 상기 두 산화물 단계 사이에서 선택적인 제2 증기세정, 산화물 경화 및 제2 산화물 위에 전극의 형성을 포함하는 반도체 장치를 제조하는 단계의 범주를 포함한다. 이러한 실시예의 보다 적절한 설명에서는 이러한 단계들이 클러스터되는데, 여기서 다양한 공정들 간의 이동은 질소 분위기 혹은 진공과 같은, 보통의 제어된 환경에서 수행된다. 클러스터 공정환경은 제조중인 반도체 장치에서 접근하는 오염물질의 양을 줄이고, 세정단계는 환경 제어를 위한 시도에도 불구하고 장치 내에 나타나는 어떤 오염물질의 영향력을 중화시키기 위해 돕는다.
도 1에서 나타내는 바와 같이, 본 발명의 적어도 한 실시예는 세정단계 (20), 산화물(혹은 산소질화물) 형성을 수반하는 단계(22) 및 구조물을 형성하는 단계(24)를 포함한다. 이러한 기본적인 단계들(20, 22 및 24)은 보다 세부적인 단계들을 더 포함한다. 예를 들어, 세정단계(20)는 증기세정(20B)을 포함한다. 많은 경우에 이러한 증기세정(20B)은 적어도 5초 내에 수행되고 50℃ 내지 70℃ 사이의 범위에 있는 온도에서 발생한다. 이러한 증기세정(20B)은 자외선-염소 세정의 형태를 취할 수도 있는데, 여기서 자외선은 염소를 포함한 가스를 여기시키고 분리한다. 그 결과, 염소 래디컬(chlorine radical)이 생성된다. 이러한 염소 래디컬들은 게더링제(gettering agent)의 역할을 하고, 산화막에 침투하고 오염물질과 같은 그 안에 있는 구성 성분들과 결합하는 작용을 한다. 이러한 래디컬들은 특히 산화막 내에 있는 금속 구성 성분들에 의해 발생되는 피해를 무효로 하는데 유용하다. 이러한 자외선-염소 세정은 일반적으로 10 내지 60초 사이에 일어나고 760 torr 보다 작거나 크거나 혹은 동일한 압력에서 발생할 수도 있다. 이러한 공정을 위한 온도는 일반적으로 50℃ 와 150℃ 사이지만 보다 적절하게는 60℃ 와 80℃ 사이이다.
또한, 증기세정(20B)은 HF 증기세정을 포함할 수도 있다. HF 증기세정을 위해 필요한 매개변수의 한 예로, 압력은 1 mtorr 이라야 하고, 온도는 200℃ 보다 작아야 하며, HF에 노출하는 시간은 5 내지 10초를 지속해야 한다. pH는 1 내지 10 사이에 있는 임의의 레벨에서 설정될 수 있다. 또한 다른 대안들은 세정을 돕기 위한 증기세정 공정에 있어서 테트라메틸암모늄(tetramethylammonium) 수산화물 (hydroxide)(TMAH)을 사용하는 것을 포함한다. 비록 기술에 있어서 일반적인 기술 중 하나는 pH 레벨이 주어진 실시예의 특정한 패시베이션 요구에 따라 다양화 될 수 있다는 것을 인정할 수 있지만, 본 발명을 설명하기 위해, TMAH는 pH가 3을 갖는 것으로 가정된다. 또한 설명을 목적으로, 웨이퍼가 본 발명의 방법을 거치는 것으로 가정하는 것이지만, 이것이 본 발명을 실행하기 위해 요구되는 것은 아니며 개개의 장치들이 처리될 수도 있다. 일반적으로, 세정단계는 장치 형성 공정에서 보다 일찍 수행되는 에칭으로부터 잔여물을 제거하는 것을 돕는다.
세정단계(20)의 일부로써, 선택적인 습식세정(20A)이 증기세정(20B)에 부가하여 수행될 수도 있다. 보다 적절히는, 습식세정(20A)이 증기세정(20A) 전에 수행된다. 이러한 습식세정단계(20A)는 RCA에 의해 진전되는 세정용액을 수반하는, RCA 세정일 수도 있다. 이러한 용액으로는 과산화수소 화학(hydrogen peroxide chemistry), 두 개의 최대 공통 용액인 "표준 세정 1"(SC-1) 및 "표준 세정 2"(SC-2)를 사용한다. 용액 SC-1은 일반적으로 다음 부피 비율 1 NH4OH : 1 H2O2: 5 H2O로써 암모늄 수산화물, 과산화수소, 및 이온이 제거된 물로 구성된다. 용액 SC-2는 일반적으로 다음 구성 6 H2O : 1 H2O2: 1 HCl을 갖는다. 일반적으로 웨이퍼는 침지(immersions) 사이에 이온이 제거된 물 린스와 함께, 각 용액에 대해 20℃ 내지 80℃ 에서 10분 동안 RCA 세정용액에 담가둔다. 모든 침지 이후에 최종 이온이 제거된 물 린스 역시 존재한다. 습식세정(20A)은 수소 원자와 함께 실리콘 표면의 끝에 적용됨으로써 웨이퍼 패시베이션 하는 역할을 한다. 이런 식으로, 친수성 혹은 소수성 표면이 준비될 수 있다.
웨이퍼 표면이 세정되기만 하면, 단계 22에 의해 지시된 바와 같이 산화물 혹은 산소질화물 형성은 준비된다. 많은 실시예에서, 이러한 단계(22)는 웨이퍼 표면(22C)에 산화물을 성장시키는 것을 초기에 수반하는데, 이는 기판 내에서 실리콘을 특정한 레벨 이하로 소실시킨다. 그러나, 본 발명은 산화물이 이러한 단계 (22)의 초기에 증착되는(22B) 실시예를 포함한다.
적어도 한 실시예에 있어서, 산화물 성장은 일반적으로 800℃ 내지 1100℃ 범위에 있는 온도에서 신속한 열적 산화(rapid thermal oxidation; RTO) 공정을 통해 실현될 수 있다. 이러한 RTO 공정(22D)은 일반적으로 적어도 10Å의 산화물 두께를 제공할 때까지 수행된다.
산화물을 성장시키는 이러한 초기 단계 외에, 부가적인 단계들이 산화물 형성단계(22)를 강화하기 위해 실시될 수도 있다. 예를 들어, 증기세정(20B)이 수행된 후에, 그러나 RTO 공정(22D)을 시작하기 전에, 자외선-오존 처리(22A)를 통해 웨이퍼 상에 화학적 산화물 성장을 유도하는 것이 이로울 수도 있는데, 여기서 자외선은 오존 환경에서 실리콘 기판의 산화 비율을 강화하기 위해 사용된다. 이러한 처리(22A)는 일반적으로 10 내지 15Å 범위에 있는 두께를 갖는 고품질 산화막을 제공하기에 충분히 오래 수행되는 것이 더 적절하다. 산화물이 한 단계 혹은 복수의 단계로 제공되는 것에 관계없이, 한 단계(22D)가 완료되었을 때 대략적으로 30 내지 40Å의 산화물을 갖는 것이 적합하다.
자외선-오존 처리(22A) 및 RTO 공정(22D)이 수행되기만 하면, 산화물(22G)의 부가적인 양을 제공하는 것은 선택사항이다. 또한 실리콘의 소실로부터 성장(22K)이 초기 성장으로부터 나타나는 것과 유사한 산화물을 제공하기 위해 사용될 수도 있다. 뿐만 아니라, Ta2O5(22H)와 같은 산화물이 증착될 수 있다. 이러한 단계들 (22D, 22A 및 22G)에 있어서 산화물을 제공하는 정확한 방법에 관계없이, 그들은 산화물 형성단계(22)의 끝에 산화물이 주어진 두께를 이루도록 하기 위해 협력되어야 한다. 따라서, 한 단계에 있어서 보다 큰 산화물 기여는 다른 단계에 있어서 더 많은 산화물을 제공할 필요성을 줄일 수도 있다. 산화물의 이러한 "주어진 두께"는 당업자가 인정할 수 있는 바와 같이, 형성된 구조물에 따라 다양하다. 전형적인 두께는 아래 논의된다.
이러한 산화물의 주어진 두께를 실현하는 것은 산화단계 후에 수행되고, 보다 적절히는 22D 및 22G와 같은 산화단계들 사이에 삽입되는 제2 증기세정(22F)과 같은 선택적이고 부가적인 세정단계(22E)에 의해 더 원조를 받는다. 이러한 증기세정(22F)의 결과, 나타난 산화물의 일부 혹은 전체가 제거될 수도 있다. Ta2O5와 같은 게이트 유전체가 증착된다면, 이전 단계에서 제공된 산화물의 일부는 기판 및 게이트 유전체 사이에 접착층으로서 역할을 하기 위해 남아 있어야 한다. 산화물의 의도하지 않은 과성장으로부터 발생하는 어떤 문제를 해결하는 것과 더불어, 이러한 제2 증기세정(22F)은 완료된 장치에서 다른 식으로 존재할 결함을 제거하는 역할도 한다. 결함이 있는 산화물은 오염물질과 같은 어떤 구성 성분들이 존재한다면, 산화물을 성장시킨 실리콘에 생길 수도 있다. 22D 및 22A와 같은 단계에서 실리콘이 소실됨에 따라, 그 결과 나타나는 산화물은 이러한 오염물질들을 보유할 수도 있다. 이렇게 성장된 산화물의 전체 혹은 일부를 제거함으로써, 제2 증기세정(22F)은 제거된 산화물과 연관된 오염물질들을 제거할 수도 있다.
이러한 단계(22)의 끝에 산화물이 양이 일반적으로 일정한 두께를 가질 수도 있는 반면, 그러한 제한이 본 발명에 있어 필수적인 것은 아니다. 사실, 산화물 두께에 있어서 변화를 주는 것은 내장된 DRAM 메모리 장치에 필요한 토포그래피를 제공하는데 있어서와 같은, 어떤 환경에서는 정확히 요구된다. 도 2는 종래의 기술에 있어서 이러한 토포그래피가 어떻게 실현되었는지를 설명한다. 도 2a에서 나타내는 바와 같이, SiO2(30)의 얇은 두께는 실리콘 기판(32) 상에서 성장된다. 도 2b는 SiO2막(30)이 SiN으로 구성된 것과 같은 마스크층(34)으로 덮여진다는 것을 나타낸다. 마스크층(34)은 산화물 성장이 보다 더 요구되는 영역(36)을 노출하기 위해 패턴된다. 부가적인 산화물 성장은 도 2c에서 수행되고, 그 결과 보다 많은 실리콘이 노출된 영역(36)에서 소실되는 반면, SiN 마스크(34) 아래 있는 SiO2막(30)의 대부분은 그것의 원래 두께를 유지한다. 도 2d에서, 마스크(34)와 SiO2막(30)은 제거되고, 기판(32)에 대한 2단식(Bi-level) 토포그래피를 남긴다. 결과적인 레벨은 평행인 것이 적절하지만, 기울기에 있어서 차이는 장치가 여전히 기능적인 범위까지는 허용된다. 그 이상의 산화 및 마스킹 단계들은 도 2e에서 도시된 필드 산화 절연 영역(38), 게이트 산화 영역(40, 41)과 같은 구조물을 형성하기 위해 수행된다. 그러나 이러한 종래 기술에 따른 방법은 오염물질과 같은 구성 성분로부터 상대적으로 자유로운 기판(32)의 보다 높은 레벨에 의존한다. 기판(32)이 마스크층(34) 아래 있는 영역에서 오염된다면, 그 때 그 영역에서 실리콘을 소실함으로써 형성되는 게이트 산화물(40) 역시 오염될 것이다.
본 발명의 적어도 한 실시예는 그러한 의존성으로부터 자유롭다. 도 3a는 오염물질(42)을 갖는 산화되지 않은 기판(32)을 도시한다. 이러한 오염물질(42)의 일부는 도 3b에서 도시된 바와 같이, 산화 이후에 성장된 SiO2막(30)의 일부가 된다. 도 1에서 나타내고 있는 제2 증기세정단계(22F)의 효과는 도 3c에서 나타내고 있는데, 여기서 SiO2막(30)은 그것의 조합된 오염물질(42)과 함께 제거된다. 다음의 산화, 마스킹 및 제거 단계는 내장된 DRAM 장치에 필요한 2단식의 토포그래피를 실현하기 위해 실시될 수도 있다. 일부의 오염물질(42)들이 기판(32)에 남는다고 가정하면, 다음의 산화 및 제거 단계는 이러한 오염물질(42)의 다는 아니더라도 대부분은 적절하게 제거할 것이다.
게다가, 도 4a 내지 도 4e에서 도시하는 실시예에서 나타내는 바와 같이, 초기 SiO2막(30)을 완전하게 제거하는 것이 필수적인 것은 아니다. 도 4a는 맨 위에 성장된 SiO2막(30)을 갖는 기판(32)을 다시 한 번 나타낸다. 도 4b는 제2 증기세정(22F) 후에 제조중인 웨이퍼를 도시하고 있는데, 여기서 SiO2막(30)의 단지 일부만 세정의 결과로 제거된다. 보다 적절하게는, 이러한 부분적인 산화물 제거 혹은 다음의 산화물 제거는 어떤 존재하는 오염물질 혹은 SiO2막 내에 있는 다른 바람직하지 않은 구성 성분들을 전부는 아니더라도 대부분 제거할 것이다. 전형적인 내장된 메모리 토포그래피가 바람직하다고 가정하면, 대략 40Å의 SiO2막(30)이 제2 증기세정(22F) 이후에 남아 있는 것이 적절하다. 그 때, 마스크층(34)이 제공되고 영역(36)을 노출하도록 패턴된다. 바람직하게는, 더 추가된 세정단계가 부가적인 산화물이 성장되기 전에 노출된 SiO2막(30)을 보다 많이 제거하기 위해 실시될 수 있다. 또한, 도 4d에서 설명된 것과 같이, 하나는 존재하는 SiO2막을 유지할 수도 있고 보다 많은 산화물을 성장시키는 것을 계속할 수도 있다. 이러한 최후의 세정이 수행되는 것에 관계없이, 노출된 영역(36)에서 SiO2막(30)의 최종 두께는 이러한 전형적인 내장된 메모리 구조물을 위해 대략적으로 70 내지 90Å의 범위 내에 있는 것이 적절하다. SiO2막(30) 및 마스크층(34)을 제거하는 것은 도 4e의 웨이퍼의 2단식 토포그래피를 드러내게 한다. 필드 산화물 영역 및 게이트 산화물 영역은 상기 실시예에서 설명된 산화/세정단계 혹은 기술적으로 공지된 방법에 의해 형성될 수도 있다.
산소질화물 층이 바람직하다면, 그 때 질화단계(22J)(도 1에서 나타내는)는 산화막 위에 수행될 수도 있다. 이러한 단계(22J)를 수행하기 위한 하나의 가능한 방법은 신속한 열적 질화(rapid thermal nitridation; RTN)를 수반하고, 여기서 암모니아(NH3)는 웨이퍼 환경에 도입되고 할로겐 램프와 같은 소스로 일반적으로 850℃ 내지 1050℃의 범위에 있는 온도로 가열된다. 이러한 공정 결과, 산화막은 빠르게 산소질화물 막으로 변화된다.
웨이퍼 상에 나타난 특정한 장치에 관계없이, 산화물 혹은 산소질화물의 정확한 양이 나타나기만 하면, 선택적인 조절 단계(22I)가 수행될 수도 있다. 적어도 한 실시예에서, 이러한 조절 단계(22I)는 NO 혹은 N2O와 같은 질화 시킨 앰비언트에 있어서 산화물을 경화하는 것을 포함한다. 다른 실시예에 있어서, 특히 Ta2O5와 같은 높은 유전 상수 물질을 수반하는 것은, 조절 단계가 오존; N2; Ar; 혹은 H2와 같은 NH3; 디클로로시레인(SiCl2H2) 및 NH3; 옥시겐 환경으로 구성된 앰비언트에 노출하는 것을 부가적으로 포함할 수 있다. 이러한 노출은 보다 적절하게는 일반적으로 500℃ 내지 750℃ 사이의 온도에서, 5 내지 15 기압에서 적어도 10초 동안 지속될 것이다. 다른 부가적인 조절은 증기 산화를 수반하는데, 여기서 유전체는 H2및 O2의 혼합물에 노출된다. 당업자들은 그런 혼합물이 플라즈마 토치를 사용하여 생성될 수도 있다는 것을 이해한다. 그러나, 본 발명은 조절 단계 역시 포함하는데, 여기서 플라즈마 토치는 사용되지 않고, 오히려 H2및 O2가 일반적으로 1기압 혹은 더 낮은 압력이고 일반적으로 500℃ 내지 900℃ 범위의 온도로 공정실(process chamber) 내에서 함께 사용된다.
본 발명의 실시예가 게이트 산화물을 제공하기 위해 사용되는 경우, 하나의 이점은 장치의 전류누설을 줄이거나 혹은, 적어도 누설을 증가시킬 수 있는 방해 인자들을 줄일 수 있을 것이다. 게다가, 상술된 세정, 산화 및 조절 단계는 실리콘 기판의 토포그래피를 변경하는 것과 더불어 게이트 산화물의 일부 형성을 제공하기 위해 사용된다. 이러한 단계들은, 예컨대, 셀(46)에 대한 전체 산화물(48) 뿐만 아니라 도 5에서 도시하고 있는 플래시 메모리 셀(46)의 터널 산화물(44)을 형성하기 위해 사용될 수 있다. 도시된 플래시 메모리 셀(46)은 보다 구체적으로 n-형 소스 및 드레인 영역(52, 54)을 갖는 p-형 기판(50)에 형성되는 플래시-전기적으로 소거가능하고 프로그램 가능한 판독 전용 메모리(flash-EEPROM) 셀이다. 기판(50) 위에서 유동 게이트(56)는 산화물(48) 내에 구비된다. 또한 제어 게이트(58)는 산화물(48) 내에 있고 유동 게이트(56) 위에 위치한다. 유동 게이트(56)는 터널 산화물(44)에 의해 기판으로부터 분리된다. 이러한 터널 산화물(44)은 상대적으로 얇은 산화막인데, 반면에 그것은 30Å 내지 40Å 정도로 얇을 수 있고, 70Å 내지 100Å 두께에 가까운 것이 더 적절하다. 터널 산화물(44)은 메모리 프로그래밍 및 소거가 이러한 터널 산화물(44)을 통해 Fowler-Nordheim 터널링을 사용하여 수행되기 때문에 그렇게 불리는 것이다. 따라서, 본 발명의 실시예를 통해, 터널 산화물(44)이 바람직한 두께로 산화물을 줄이기 위한 세정과 함께 초기 산화단계를 통해 제공될 수 있다. 또한, 산화물은 완전히 세정될 수 있고, 기판(50)의 보다 낮은 레벨에서 터널 산화물(44)을 형성하기 위해 다음 산화단계를 허용할 수 있다. 산화물(48)의 나머지는 부가적인 산화단계에 의해 혹은 훨씬 많은 산화/세정 사이클에 의해 형성될 수 있다.
다른 예로써, 이러한 세정, 산화 및 조절 단계는 얕은 트렌치 절연(shallow trench isolation; STI) 공정을 사용하여 절연된 장치에 대해 게이트 산화물을 제공하기 위해 사용될 수 있다. 제조중인 그런 장치는 도 6에 나타나고, 거기서 에칭된 기판(60)은 하나의 셀 위치를 다른 것으로부터 전기적으로 고립시키는 트렌치를 정의한다. 트렌치 필(trench fill; 64)을 제공한 후에, 게이트 산화물 (66)은 상술된 단계들을 사용하여 높은 압력의 산화 환경에서 성장된다. 예를 들어, 게이트 산화물(66)은 일반적으로 5 내지 15기압의 범위에 있는 압력에서 성장될 수 있다.
산화물에 대해 이러한 다양한 환경들이 주어질 때, 구조물을 형성하는 단계 (24) 내에서 실시되는 특정한 단계는 산화물이 형성되는 상황, 예컨대 산화물은 내장된 DRAM 안에 있는 게이트를 위해 혹은 그런 게이트를 조정하기 위해 기판을 형성하기 위해, 터널 산화물 안에 있는 유동 게이트를 위해, STI 셀 내에 있는 게이트를 위해, 혹은 다른 구조물들을 위해 형성되는지 아닌지와 같은, 그런 상황에 일부 의존할 것이다. 많은 예에서, 구조물을 형성하는 단계(24)는 폴리실리콘 막을 증착함으로써 차례로 종종 형성되는 게이트를 형성하는 단계(24A)를 수반한다. 게다가, 실리콘-게르마늄막은 게르마늄과 함께 폴리실리콘 막을 도핑함에 의해 선택사항으로 제공될 수도 있는데, 여기서 게르마늄 농도는 일반적으로 2% 내지 25% 범위일 수 있다. 폴리실리콘을 증착하기 위한 다른 대안들로는 TaN, TiN 및 WN을 증착하는 것을 포함한다.
구조물을 형성하는 단계(24)가 완료되기만 하면, 웨이퍼는 워드 라인(word lines)을 형성하기 위해 수행되는 단계와 같은, 추가 공정을 실시할 수 있다. 보다 적절한 실시예에서는, 제1 증기세정(20B)에서 구조물(24) 형성을 수반하는 단계까지의 단계들을 클러스터하는 것이 바람직하다는 것 역시 주목되어야 한다. 물론, 훨씬 더 적절한 실시예에 있어서는, 모든 단계가 클러스터될 것이다. 이것은 다른 층들뿐만 아니라 산화물에 나타날 수도 있는 오염물질과 같은 구성 성분들을 훨씬 더 줄이는 역할을 할 것이다.
끝으로, 당업자들은 본 발명의 특정한 실시예는 설명을 위해 상술되었지만, 다양한 변형들이 본 발명의 정신과 범주로부터 분리되지 않는 한 시행될 수 있다는 것은 이해할 수 있다. 예를 들어, 본 발명 하에 산화물을 제공하는 것이 기껏해야 두 개의 산화단계로 한정되는 것이 아니라; 도 1에서 화살표로 도시된 단계 22G에서 22E로 돌아가는 루프와 같이, 필요로 되는 임의의 많은 산화단계 및 세정단계들이 포함된다. 또한, 선택된 영역에서 산화 및 세정을 허용하기 위해 필요할 수도 있는 임의의 마스킹 단계 역시 포함될 수 있다. 따라서, 본 발명은 청구항에 진술된 것에 한정되지 않는다.

Claims (58)

  1. 제조중인 반도체 장치의 표면에 대해 유전체를 제공하는 방법에 있어서,
    상기 표면을 세정하는 단계;
    산화물 및 산소질화물로 구성된 일군으로부터 선택된 물질을 상기 표면에 형성하는 단계; 및
    상기 물질의 일부를 제거하는 단계
    를 포함하는 것을 특징으로 하는 유전체 제공 방법.
  2. 제1항에 있어서, 상기 표면 상에 물질을 제공하는 상기 단계는 상기 표면으로부터의 구성 성분을 상기 물질에 혼입시키는(incorporating) 단계를 더 포함하는 것을 특징으로 하는 유전체 제공 방법.
  3. 제2항에 있어서, 상기 물질의 일부를 제거하는 상기 단계는 상기 구성 성분을 제거하는 단계를 더 포함하는 것을 특징으로 하는 유전체 제공 방법.
  4. 웨이퍼를 처리하는 방법에 있어서,
    상기 웨이퍼를 세정하는 단계;
    상기 웨이퍼 상에 산화물을 성장시키는 단계;
    상기 산화물을 세정하는 단계;
    상기 웨이퍼 위에 부가적인 산화물을 증착하는 단계; 및
    상기 웨이퍼 위에 구조물을 제공하는 단계
    를 포함하는 것을 특징으로 하는 웨이퍼 처리 방법.
  5. 제4항에 있어서, 상기 산화물을 세정하는 상기 단계는 상기 산화물을 제거하는 단계를 더 포함하고,
    상기 웨이퍼 위에 부가적인 산화물을 증착하는 상기 단계는 상기 웨이퍼 상에 부가적인 산화물을 증착하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 처리 방법.
  6. 제5항에 있어서, 상기 산화물을 세정하는 상기 단계는 상기 산화물을 증기 세정하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 처리 방법.
  7. 제6항에 있어서, 상기 웨이퍼를 세정하는 상기 단계는 상기 웨이퍼를 증기 세정하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 처리 방법.
  8. 제7항에 있어서, 상기 웨이퍼를 세정하는 상기 단계는 상기 웨이퍼를 습식 세정하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 처리 방법.
  9. 제8항에 있어서, 상기 웨이퍼를 세정하는 상기 단계는,
    상기 웨이퍼를 습식 세정하는 단계; 및
    이어서 상기 웨이퍼를 증기 세정하는 단계
    를 더 포함하는 것을 특징으로 하는 웨이퍼 처리 방법.
  10. 반도체 장치를 형성하는 방법에 있어서,
    상기 장치의 표면으로부터 구성 성분을 제거하는 단계;
    상기 표면 위에 제1 산화물을 형성하는 단계;
    상기 표면 위에 제2 산화물을 형성하는 단계;
    상기 표면 위에 전극을 형성하는 단계; 및
    상기 표면 위에서 오염물질을 제거하고, 제1 산화물을 제공하고, 제2 산화물을 제공하고, 전극을 제공하는 상기 단계들을 클러스트하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치 형성 방법.
  11. 제10항에 있어서, 상기 표면 위에 제1 산화물을 제공하는 상기 단계는 상기 표면상에 산화물을 성장시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 형성 방법.
  12. 제11항에 있어서, 상기 표면상에 산화물을 성장시키는 상기 단계는 상기 표면을 신속하게 열적으로 산화시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 형성 방법.
  13. 제12항에 있어서, 상기 표면상에 산화물을 성장시키는 상기 단계는 상기 표면을 신속하게 열적으로 산화하기 전에 자외선-오존 처리를 통해 화학적 산화물 성장을 유도하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 형성 방법.
  14. 제13항에 있어서, 제2 산화물을 제공하는 상기 단계는 성장된 산화물 위에 제2 산화물을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 형성 방법.
  15. 제13항에 있어서, 제2 산화물을 제공하는 상기 단계는 상기 제1 산화물의 화합물과 유사한 화합물을 갖는 제2 산화물을 제공하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 형성 방법.
  16. 반도체 장치를 제조하는 방법에 있어서,
    상기 장치 상에 증기세정을 수행하는 단계;
    상기 장치 상에 제1 양(amount)의 산화물을 성장시키는 단계;
    상기 장치 상에 제2 양의 산화물을 증착하는 단계; 및
    상기 제2 양의 산화물 상에 게이트를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  17. 제16항에 있어서, 상기 제1 양의 산화물을 게더링하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  18. 제17항에 있어서, 게이트를 형성하는 상기 단계는 상기 제2 양의 산화물 상에 폴리실리콘을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  19. 제18항에 있어서, 게이트를 형성하는 상기 단계는 게르마늄과 함께 상기 폴리실리콘을 도핑하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  20. 제19항에 있어서, 상기 게르마늄과 함께 상기 폴리실리콘을 도핑하는 상기 단계는 상기 폴리실리콘 내에 일반적으로 2% 내지 25% 범위의 게르마늄 농도를 제공하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  21. 기판에 토포그래피를 전개하는 방법에 있어서,
    상기 기판으로부터 제1 산화물층을 성장시키는 단계;
    상기 제1층을 세정하는 단계; 및
    상기 기판으로부터 제2 산화물층을 성장시키는 단계
    를 포함하는 것을 특징으로 하는 토포그래피 전개 방법.
  22. 제21항에 있어서, 상기 제1층을 세정하는 상기 단계는 상기 제1층의 적어도 일부를 제거하는 단계를 더 포함하는 것을 특징으로 하는 토포그래피 전개 방법.
  23. 제22항에 있어서, 상기 제2층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 토포그래피 전개 방법.
  24. 제23항에 있어서, 상기 제1층의 적어도 일부를 제거하는 상기 단계는 상기 제1층의 전부를 제거하는 단계를 더 포함하는 것을 특징으로 하는 토포그래피 전개 방법.
  25. 제22항에 있어서, 제2층을 성장시키는 상기 단계는 상기 기판의 내장된 위치에 제2 산화물층을 성장시키는 단계를 더 포함하는 것을 특징으로 하는 토포그래피 전개 방법.
  26. 제1 영역에서 제1 깊이를 갖고 제2 영역에서 제2 깊이 -상기 제2 깊이는 상기 제1 깊이보다 큼- 를 갖는 산화물을 제공하는 방법에 있어서,
    상기 제1 영역 및 상기 제2 영역 위에 제1 산화물부를 성장시키는 단계;
    상기 제1 깊이로 상기 제1부를 얇게 하는 단계; 및
    상기 제2 영역 위에 제2 산화물부를 성장시키는 단계
    를 포함하는 것을 특징으로 하는 산화물 제공 방법.
  27. 제26항에 있어서, 상기 제2 영역 위에 있는 상기 제1부를 상기 제1 깊이 보다 더 얇게 하는 단계를 더 포함하는 것을 특징으로 하는 산화물 제공 방법.
  28. 제27항에 있어서, 상기 제1부를 보다 더 얇게 하는 상기 단계는 상기 제2 영역 위에 위치한 상기 제1부의 일부를 제거하는 단계를 더 포함하는 것을 특징으로 하는 산화물 제공 방법.
  29. 반도체 장치용 게이트를 형성하는 방법에 있어서,
    상기 반도체 장치의 레벨에서 오염물질을 결합하는 단계;
    상기 레벨 상에서 게이트 위치에 접착층을 제공하는 단계;
    상기 게이트 위치 위에 오산화 탄탈(tantalum pentoxide)로 구성된 게이트 산화물을 형성하는 단계; 및
    상기 게이트 산화물 위에 게이트 물질을 제공하는 단계
    를 포함하는 것을 특징으로 하는 게이트 형성 방법.
  30. 제29항에 있어서, 접착층을 제공하는 상기 단계는 상기 레벨 위에 산소질화물 층을 제공하는 단계를 더 포함하는 것을 특징으로 하는 게이트 형성 방법.
  31. 제30항에 있어서, 상기 게이트 산화물을 조절하는 단계를 더 포함하는 것을 특징으로 하는 게이트 형성 방법.
  32. 제31항에 있어서, 상기 게이트 산화물을 조절하는 상기 단계는 상기 게이트 산화물을 경화하는 단계를 더 포함하는 것을 특징으로 하는 게이트 형성 방법.
  33. 제32항에 있어서, 상기 게이트 산화물을 조절하는 상기 단계는 질화 앰비언트 (ambient)에 상기 게이트 산화물을 노출하는 단계를 더 포함하는 것을 특징으로 하는 게이트 형성 방법.
  34. 제33항에 있어서, 게이트 물질을 제공하는 상기 단계는 탄탈 질화물 및 텅스텐 질화물로 구성된 물질의 일군으로부터 선택된 것을 증착하는 단계를 더 포함하는 것을 특징으로 하는 게이트 형성 방법.
  35. 제31항이 있어서, 상기 게이트 산화물을 조절하는 상기 단계는 상기 게이트 산화물에 증기 산화를 수행하는 단계를 더 포함하는 것을 특징으로 하는 게이트 형성 방법.
  36. 제조중인 메모리셀의 터널 산화물을 형성하는 방법에 있어서,
    상기 제조중인 메모리셀의 영역으로부터 오염물질을 제거하는 단계;
    제1 시간동안 상기 영역을 산화하는 단계; 및
    제2 시간동안 상기 영역을 산화하는 단계
    를 포함하는 것을 특징으로 하는 터널 산화물 형성 방법.
  37. 제36항에 있어서, 오염물질을 제거하는 상기 단계는,
    프리-산화 세정(pre-oxidation cleaning)을 수행하는 단계; 및
    인터-산화 세정(inter-oxidation cleaning)을 수행하는 단계
    를 더 포함하는 것을 특징으로 하는 터널 산화물 형성 방법.
  38. 제37항에 있어서, 인터-산화 세정을 수행하는 상기 단계는,
    상기 제1 시간동안 상기 영역을 산화한 후에 세정하는 단계; 및
    상기 제2 시간동안 상기 영역을 산화하기 전에 세정하는 단계
    를 더 포함하는 것을 특징으로 하는 터널 산화물 형성 방법.
  39. 반도체 장치를 전개하는 방법에 있어서,
    상기 반도체 장치의 레벨을 세정하는 단계;
    상기 레벨에서 제1 산화막을 제공하는 단계;
    상기 제1 산화막을 세정하는 단계;
    상기 레벨 위에 제2 산화막을 제공하는 단계;
    상기 제2 산화막을 경화하는 단계; 및
    상기 제2 산화막 상에 전극을 제공하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  40. 제39항에 있어서, 상기 레벨을 세정하는 상기 단계는,
    상기 레벨로부터 잔여물을 제거하는 단계; 및
    상기 레벨 내에 있는 오염물질을 중화하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  41. 제40항에 있어서, 잔여물을 제거하는 상기 단계는 상기 레벨을 패시베이싱하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  42. 제41항에 있어서, 상기 레벨에 제1 산화막을 제공하는 상기 단계는,
    상기 레벨에서 오존 환경을 제공하는 단계; 및
    자외선과 함께 상기 오존 환경을 조사하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  43. 제42항에 있어서, 상기 레벨에서 제1 산화막을 제공하는 상기 단계는 상기 레벨에서 신속한 열적 산화를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  44. 웨이퍼를 형성하는 방법에 있어서,
    산화/세정 사이클을 사용하여 상기 웨이퍼의 일부를 형성하는 단계; 및
    상기 산화/세정 사이클을 사용하여 상기 웨이퍼 상에 산화막을 형성하는 단계
    를 포함하는 것을 특징으로 하는 웨이퍼 형성 방법.
  45. 제44항에 있어서, 산화/세정 사이클을 사용하여 상기 웨이퍼의 일부를 형성하는 상기 단계에 있어서,
    상기 웨이퍼를 산화하는 단계;
    산화 물질로부터 세정하는 단계; 및
    상기 산화된 물질의 특정한 두께가 유지될 때까지 상기 산화 및 세정 단계를 반복하는 단계
    를 포함하는 것을 특징으로 하는 웨이퍼 형성 방법.
  46. 제45항에 있어서, 상기 웨이퍼의 일부를 형성하는 상기 단계는 상기 웨이퍼의 기판을 형성하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 형성 방법.
  47. 제46항에 있어서, 상기 웨이퍼 상에 산화막을 형성하는 상기 단계는 상기 부분 위에 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 형성 방법.
  48. 제47항에 있어서, 상기 웨이퍼의 일부를 형성하는 상기 단계는 상기 기판의 표면에 일반적으로 평행한 상기 웨이퍼 내에 한 면을 따라 형성하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 형성 방법.
  49. 제45항에 있어서, 상기 산화 및 세정 단계를 반복하는 상기 단계는 상기 산화된 물질의 두께가 없도록 유지될 때까지 상기 산화 및 세정 단계를 반복하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 형성 방법.
  50. 조절 방법에 있어서,
    공정실을 정의하는 공정장치를 제공하는 단계;
    상기 공정실 내에 물체를 제공하는 단계; 및
    상기 공정실 내에서 H2및 O2를 혼합하는 단계
    를 포함하는 것을 특징으로 하는 조절 방법.
  51. 제50항에 있어서, 공정장치를 제공하는 상기 단계는 신속한 열적 처리 장치를 제공하는 단계를 더 포함하는 것을 특징으로 하는 조절 방법.
  52. 제51항에 있어서, H2및 O2를 혼합하는 상기 단계는 일반적으로 최대 1기압의 압력에서 H2및 O2를 혼합하는 단계를 더 포함하는 것을 특징으로 하는 조절 방법.
  53. 제52항에 있어서, H2및 O2를 혼합하는 상기 단계는 일반적으로 500℃ 내지 900℃의 범위에 있는 온도에서 H2및 O2를 혼합하는 단계를 더 포함하는 것을 특징으로 하는 조절 방법.
  54. 제53항에 있어서, 물체를 제공하는 상기 단계는 상기 공정실에 노출된 막을 갖는 물체를 제공하는 단계를 더 포함하는 것을 특징으로 하는 조절 방법.
  55. 제54항에 있어서, 물체를 제공하는 상기 단계는 성장된 막을 갖는 물체를 제공하는 단계를 더 포함하는 것을 특징으로 하는 조절 방법.
  56. 게이트 장치의 누설 요소에 영향을 미치는 방법에 있어서,
    공정영역을 제공하는 단계;
    상기 공정영역에 접근하는 청정실-오염물질을 제어하는 단계; 및
    상기 공정영역 내에 있는 웨이퍼 상에서 작동시키는 단계
    를 포함하고,
    상기 웨이퍼를 세정하는 단계;
    상기 웨이퍼 상에 게이트 산화물을 제공하는 단계; 및
    상기 공정영역 내에 있는 상기 게이트 산화물을 질화하는 단계
    를 더 포함하는 것을 특징으로 하는 게이트 장치의 누설 요소에 영향을 미치는 방법.
  57. 제56항에 있어서, 상기 게이트 산화물을 질화시키는 상기 단계는 상기 게이트 산화물을 신속하게 열적으로 질화시키는 단계를 더 포함하는 것을 특징으로 하는 게이트 장치의 누설 요소에 영향을 미치는 방법.
  58. 제57항에 있어서, 상기 게이트 산화물을 제공하는 상기 단계는,
    적어도 하나의 산화막을 성장시키는 단계; 및
    적어도 하나의 산화막을 세정하는 단계
    를 더 포함하는 것을 특징으로 하는 게이트 장치의 누설 요소에 영향을 미치는 방법.
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Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4493796B2 (ja) * 2000-03-30 2010-06-30 東京エレクトロン株式会社 誘電体膜の形成方法
JP3941099B2 (ja) * 2001-12-19 2007-07-04 ソニー株式会社 薄膜形成方法
US6821904B2 (en) * 2002-07-30 2004-11-23 Chartered Semiconductor Manufacturing Ltd. Method of blocking nitrogen from thick gate oxide during dual gate CMP
US6893920B2 (en) 2002-09-12 2005-05-17 Promos Technologies, Inc. Method for forming a protective buffer layer for high temperature oxide processing
JP3946130B2 (ja) * 2002-11-20 2007-07-18 東京エレクトロン株式会社 プラズマ処理装置およびプラズマ処理方法
US6933235B2 (en) * 2002-11-21 2005-08-23 The Regents Of The University Of North Texas Method for removing contaminants on a substrate
US6916744B2 (en) * 2002-12-19 2005-07-12 Applied Materials, Inc. Method and apparatus for planarization of a material by growing a sacrificial film with customized thickness profile
CN1757098B (zh) * 2003-02-04 2010-08-11 应用材料有限公司 利用具有氨的超低压快速热退火调节氧氮化硅的氮分布曲线
US7279003B2 (en) * 2003-04-24 2007-10-09 Medtronic Vascular, Inc. Stent graft tapered spring
US7033961B1 (en) * 2003-07-15 2006-04-25 Rf Micro Devices, Inc. Epitaxy/substrate release layer
JP2007500941A (ja) * 2003-07-31 2007-01-18 エフエスアイ インターナショナル インコーポレイテッド 高度に均一な酸化物層、とりわけ超薄層の調節された成長
US20050048742A1 (en) * 2003-08-26 2005-03-03 Tokyo Electron Limited Multiple grow-etch cyclic surface treatment for substrate preparation
DE102004015307A1 (de) * 2004-03-29 2005-10-20 Infineon Technologies Ag Verfahren zur Präparation der Oberfläche eines Halbleiterkörpers
US20070090493A1 (en) * 2005-10-11 2007-04-26 Promos Technologies Inc. Fabrication of nitrogen containing regions on silicon containing regions in integrated circuits, and integrated circuits obtained thereby
JP5091452B2 (ja) * 2006-10-06 2012-12-05 株式会社東芝 半導体装置の製造方法
KR100757327B1 (ko) * 2006-10-16 2007-09-11 삼성전자주식회사 불 휘발성 메모리 소자의 형성 방법
US8614124B2 (en) * 2007-05-25 2013-12-24 Cypress Semiconductor Corporation SONOS ONO stack scaling
US8387674B2 (en) * 2007-11-30 2013-03-05 Taiwan Semiconductor Manufacturing Comany, Ltd. Chip on wafer bonder
CN101625974B (zh) * 2008-07-08 2011-10-05 中芯国际集成电路制造(上海)有限公司 采用高能电磁辐射的快速热处理半导体衬底形成介电层的方法
US8507310B2 (en) * 2008-12-04 2013-08-13 Mitsubishi Electric Corporation Method for manufacturing thin-film photoelectric conversion device
US7910467B2 (en) * 2009-01-16 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method for treating layers of a gate stack
KR20130092574A (ko) 2010-08-04 2013-08-20 어플라이드 머티어리얼스, 인코포레이티드 기판 표면으로부터 오염물들 및 자연 산화물들을 제거하는 방법
US9136341B2 (en) 2012-04-18 2015-09-15 Rf Micro Devices, Inc. High voltage field effect transistor finger terminations
US9124221B2 (en) 2012-07-16 2015-09-01 Rf Micro Devices, Inc. Wide bandwidth radio frequency amplier having dual gate transistors
US8988097B2 (en) 2012-08-24 2015-03-24 Rf Micro Devices, Inc. Method for on-wafer high voltage testing of semiconductor devices
US9917080B2 (en) 2012-08-24 2018-03-13 Qorvo US. Inc. Semiconductor device with electrical overstress (EOS) protection
US9147632B2 (en) 2012-08-24 2015-09-29 Rf Micro Devices, Inc. Semiconductor device having improved heat dissipation
US9202874B2 (en) 2012-08-24 2015-12-01 Rf Micro Devices, Inc. Gallium nitride (GaN) device with leakage current-based over-voltage protection
US9142620B2 (en) 2012-08-24 2015-09-22 Rf Micro Devices, Inc. Power device packaging having backmetals couple the plurality of bond pads to the die backside
US9129802B2 (en) 2012-08-27 2015-09-08 Rf Micro Devices, Inc. Lateral semiconductor device with vertical breakdown region
US9070761B2 (en) 2012-08-27 2015-06-30 Rf Micro Devices, Inc. Field effect transistor (FET) having fingers with rippled edges
US9325281B2 (en) 2012-10-30 2016-04-26 Rf Micro Devices, Inc. Power amplifier controller
US9455327B2 (en) 2014-06-06 2016-09-27 Qorvo Us, Inc. Schottky gated transistor with interfacial layer
CN105336595A (zh) * 2014-08-08 2016-02-17 上海格易电子有限公司 一种隧穿氧化层的制造方法和具有该隧穿氧化层的快闪存储器
US9536803B2 (en) 2014-09-05 2017-01-03 Qorvo Us, Inc. Integrated power module with improved isolation and thermal conductivity
US10062684B2 (en) 2015-02-04 2018-08-28 Qorvo Us, Inc. Transition frequency multiplier semiconductor device
US10615158B2 (en) 2015-02-04 2020-04-07 Qorvo Us, Inc. Transition frequency multiplier semiconductor device
KR102409748B1 (ko) 2015-07-28 2022-06-17 삼성전자주식회사 반도체 장치 및 그 제조 방법

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4271421A (en) * 1977-01-26 1981-06-02 Texas Instruments Incorporated High density N-channel silicon gate read only memory
JPS5928369A (ja) 1982-08-10 1984-02-15 Nec Corp 半導体装置用キヤパシタの製造方法
US4567645A (en) * 1983-09-16 1986-02-04 International Business Machines Corporation Method for forming a buried subcollector in a semiconductor substrate by ion implantation
US5178682A (en) * 1988-06-21 1993-01-12 Mitsubishi Denki Kabushiki Kaisha Method for forming a thin layer on a semiconductor substrate and apparatus therefor
JPH069195B2 (ja) 1989-05-06 1994-02-02 大日本スクリーン製造株式会社 基板の表面処理方法
US5022961B1 (en) 1989-07-26 1997-05-27 Dainippon Screen Mfg Method for removing a film on a silicon layer surface
US5268314A (en) * 1990-01-16 1993-12-07 Philips Electronics North America Corp. Method of forming a self-aligned bipolar transistor
US5786788A (en) * 1996-10-08 1998-07-28 Raytheon Company Radar system and method for reducing range sidelobes
US5229334A (en) * 1990-08-24 1993-07-20 Seiko Epson Corporation Method of forming a gate insulating film involving a step of cleaning using an ammonia-peroxide solution
US5326406A (en) 1991-07-31 1994-07-05 Kawasaki Steel Corporation Method of cleaning semiconductor substrate and apparatus for carrying out the same
US5188979A (en) 1991-08-26 1993-02-23 Motorola Inc. Method for forming a nitride layer using preheated ammonia
US5306672A (en) * 1991-10-17 1994-04-26 Nec Corporation Method of manufacturing a semiconductor device wherein natural oxide film is removed from the surface of silicon substrate with HF gas
JPH05267684A (ja) 1992-03-18 1993-10-15 Rohm Co Ltd 不揮発性記憶素子
US5316981A (en) * 1992-10-09 1994-05-31 Advanced Micro Devices, Inc. Method for achieving a high quality thin oxide using a sacrificial oxide anneal
US5589422A (en) * 1993-01-15 1996-12-31 Intel Corporation Controlled, gas phase process for removal of trace metal contamination and for removal of a semiconductor layer
US5344365A (en) 1993-09-14 1994-09-06 Sematech, Inc. Integrated building and conveying structure for manufacturing under ultraclean conditions
JPH0786271A (ja) 1993-09-17 1995-03-31 Fujitsu Ltd シリコン酸化膜の作製方法
US5403434A (en) * 1994-01-06 1995-04-04 Texas Instruments Incorporated Low-temperature in-situ dry cleaning process for semiconductor wafer
JPH07240473A (ja) 1994-03-01 1995-09-12 Fujitsu Ltd 半導体記憶装置およびその製造方法
JPH07335641A (ja) * 1994-06-03 1995-12-22 Sony Corp シリコン酸化膜の形成方法及び半導体装置の酸化膜
US5613821A (en) 1995-07-06 1997-03-25 Brooks Automation, Inc. Cluster tool batchloader of substrate carrier
DE69620037T2 (de) * 1995-10-13 2002-11-07 Lam Res Corp VORRICHTUNG ZUR aBGABE VON ZWEI CHEMISCHEN PRODUKTEN DURCH EINE BÜRSTE
US5783495A (en) * 1995-11-13 1998-07-21 Micron Technology, Inc. Method of wafer cleaning, and system and cleaning solution regarding same
US5811334A (en) * 1995-12-29 1998-09-22 Advanced Micro Devices, Inc. Wafer cleaning procedure useful in the manufacture of a non-volatile memory device
US6156121A (en) 1996-12-19 2000-12-05 Tokyo Electron Limited Wafer boat and film formation method
US5851888A (en) * 1997-01-15 1998-12-22 Advanced Micro Devices, Inc. Controlled oxide growth and highly selective etchback technique for forming ultra-thin oxide
US5876788A (en) 1997-01-16 1999-03-02 International Business Machines Corporation High dielectric TiO2 -SiN composite films for memory applications
US6240933B1 (en) * 1997-05-09 2001-06-05 Semitool, Inc. Methods for cleaning semiconductor surfaces
US6265286B1 (en) * 1997-11-17 2001-07-24 Texas Instruments Incorporated Planarization of LOCOS through recessed reoxidation techniques
JP2001319944A (ja) 2000-05-01 2001-11-16 Sony Corp ワイヤボンディング装置及びその制御方法
JP2005267684A (ja) 2004-03-16 2005-09-29 Sony Corp 磁気ヘッド装置

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Publication number Publication date
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US20070087506A1 (en) 2007-04-19
US7135417B2 (en) 2006-11-14
US20020119674A1 (en) 2002-08-29
EP1051744B1 (en) 2008-09-24
JP2002502126A (ja) 2002-01-22
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