KR20010039849A

KR20010039849A - 자기-보상 상관 이중 샘플링 회로

Info

Publication number: KR20010039849A
Application number: KR1020000050636A
Authority: KR
Inventors: 웨인데이비드
Original assignee: 웨인 데이비드
Priority date: 1999-08-31
Filing date: 2000-08-30
Publication date: 2001-05-15
Also published as: TW506215B; EP1081941A2; KR100660193B1; US6753912B1; JP2001128070A; EP1081941A3

Abstract

픽셀 이미지 신호에 대한 자기-보상 상관 이중 샘플링 회로 및 그의 처리 방법이 기재된다. 상기 회로에서, 로우 선택 트랜지스터에 의해 액세스된 픽셀 어레이의 포토센서에 의해 생성되는 아날로그 신호는 소스-폴로어 증폭기를 통해 완충(buffer)되고 상기 어레이의 칼럼에 결합된다. 상기 선택된 칼럼 라인으로부터 상기 아날로그 신호는 CDS 회로를 통하여 공급되고 ADC의 샘플/홀드 회로로 입력된다. 상기 CDS 회로의 주 목적은 상기 CDS 회로를 통하여 포토센서로부터의 신호 경로와 연관된 비이상적인(non ideal) 효과에 의해 야기되는 노이즈 및 불일치를 줄이는 것이다. 이것은 신호 및 기준 레벨을 샘플링하고, 상기 두 샘플과 동일한 신호 경로를 통한 ADC 램프에서 감산을 수행함으로써 달성된다.

Description

자기-보상 상관 이중 샘플링 회로{SELF COMPENSATING CORRELATED DOUBLE SAMPLING CIRCUIT}

본 발명은 이미지 센서에 관한 것으로, 특히, 자기-보상 상관 이중 샘풀링 회로(self-compensating correlated double sampling circuit : 이하, "자기-보상 CDS 회로"라 칭함)에 관한 것이다.

이미지 센서는 그 센서에 집속되는 광 이미지 신호를 전기적인 신호로 변환하는데 사용된다. 통상적으로, 이미지 센서는 수광 소자(light receiving element)의 어레이(array)로 구성되는데, 여기서 각 소자는 이미지가 어레이에 집속되었을 때 상기 소자에 부딪히는 빛의 세기(intensity)에 따라 신호를 생성한다. 그리고 나서, 이 신호들은 CRT(Cathode Ray Tube) 모니터 또는 LCD(Liquid Crystal Device) 디스플레이와 같은 디스플레이 장치 상에 상응하는 이미지를 디스플레이하기 위해 사용될 수 있다.

잘 알려진 이미지 센서 형태 중의 하나로 전하 결합 소자(Charge Coupled Device : 이하, 'CCD'라 칭함)가 있다. 그런데, CCD 이미지 센서를 포함하는 집적회로 칩은 특별한 제조 공정이 요구되기 때문에 가격이 비싸다. 또한, CCD는 대개 고전압으로 동작해야 하는 클럭 신호를 요하기 때문에 비교적 큰 전력 손실(dissipation)이 소비된다.

CCD 이미지 센서와는 대조적으로, CMOS(Complementary Metal-Oxide Semiconductor) 능동 픽셀 센서(Active Pixel Sensor : 이하, 'APS'라 칭함)는, 하나의 단일칩 상에 제어, 구동 및 신호 처리 회로의 모놀리식 집적 가능성을 제공하기 때문에, 최근에 보다 주목을 받고 있다. 게다가, 상기 CMOS APS는 (1)저전압 동작 및 저전력 소모, (2)온-칩 전자 공학(electronics)과의 호환성 및 (3)표준 CMOS 제조 공정의 넒은 유용성으로 인하여 종래의 CCD에 비해 잠재적으로 적은 비용을 제공한다.

그러나, 대규모 영역 및 고밀도 픽셀 어레이에 대하여, 각 수광 소자들에 의해 생성된 아날로그 신호는, 기생 캐패시턴스, 저항, 암전류 누설 또는 디바이스 특성의 불일치 등에 의해 야기되는 다양한 정도의 기생 효과(parasitic effect)를 가지게 된다. 이러한 기생 효과는 반도체 디바이스에서 고유한 것이며, 그 결과로 이미지 정보의 신호 대 잡음비의 저하를 가져온다. 이에 따라, 노이즈 발생은 CMOS APS의 성능을 제한하는 중대한 문제를 취하게 된다. 이러한 노이즈 원인(source)은 (1)이미지 데이터의 샘플링과 관련되는 kT/C 노이즈, (2)이미지 신호를 증폭하기 위해 사용되는 회로와 관련되는 1/f 노이즈 및 (3)센서의 신호 처리 전자 공학의 불일치와 관련되는 고정 패턴 노이즈(Fixed Patten Noise : 이하, 'FPN'으로 칭함) 등이 포함된다. 이미지 센서의 칼럼과 관련되는 FPN은, 이미지 안에 세로선 또는 스트립(strip)으로 나타나서 사람의 눈에 쉽게 발견되므로 시각적으로 좋지 못하다.

도 1은 많은 발행물에서 기술된 종래의 이미지 센서 증폭 회로의 구조를 보여준다. 컬럼 신호는 로우(row) 트랜지스터(액세스 트랜지스터)(T1)를 통하여 픽셀에 연결되고 픽셀 상에 모인 빛에 대한 전압으로 승압된다. 이 칼럼 전압 레벨은 소스-폴로어(source follower) 트랜지스터(T2)의 게이트-소스 전압 강하에 의해 실제 픽셀 포토센서(photosensor) 전압과는 다를 수 있다(또는 그로부터의 "오프셋(offset)"이 될 수 있다). 상기 결과의 전압 레벨은 스위치(T4)의 순간적인 폐쇄를 이용하여 제1 캐패시터(C1)에 저장된다.

다음의 단계에서, 상기 픽셀의 리셋 트랜지스터(T5)가 턴-온되어, 픽셀 전압 레벨을 기준 레벨까지 끌어올린다. 이것에 의해, 상기 칼럼 전압은, 상기 첫 단계에서의 경우와 마찬가지로, 소스-폴로어 트랜지스터(T2)의 게이트-소스 전압에 의해 상기 기준 레벨 및 그로부터의 오프셋과 연관된 전압으로 승압된다. 그리고 나서, 상기 기준 전압은 제2 캐패시터(C2)에 저장된다. 그러므로, 상기 제1 및 제2 캐패시터(C1, C2)에 저장된 전압에서의 차이값이 픽셀 포토센서 신호로 나타날 수 있다. 저주파 노이즈 뿐만 아니라 소스-폴로어 트랜지스터로 인한 오프셋 전압은 상기 양 캐패시터에 공통인 전압으로 나타나기 때문에, 이 값들은 감산에 의해 대략적으로 소거될 수 있다. 상기 두 신호는 버퍼 회로(7)를 통하여 다음의 단계(8), 즉 이 감산에 제공되는 차동 증폭기로 인가된다. 그러나, 이러한 버퍼 단계(7)는 자체의 오프셋 및 노이즈를 가지기 때문에, 여기서 도시하지는 않았지만, 유사한 기준 및 감산 연산이 요구되는데, 이것은 회로를 더욱 복잡하게 만들 뿐만 아니라 추가의 스위치 트랜지스터 및 전압원을 필요로 하게 된다.

게다가, 이 회로를 구현하기 위해 요구되는 다수의 디바이스로 인해, 많은 변동 원인이 있는데, 그 결과로 FPN이 생길 수 있다. 덧붙여, 상기 수반되는 버퍼 단계에서의 오프셋 소거 절차로 인해, 이러한 소거를 수행하기 위해 요구되는 시간은 결과적으로 연산 속도의 감소를 가져올 수 있다

본 발명은 보다 간단하고 소형화된(compact) 구현 및 빠른 연산 속도를 제공할 뿐만 아니라, 전술한 디바이스 변화로 인한 영향을 최소화 하도록 하기 위한 것이다.

이미지 센서의 픽셀로부터 신호를 획득하기 위한 자기-보상 상관 이중 샘플링(CDS) 회로 및 ADC를 포함하는 신호 처리 회로가 기재된다. 상기 CDS 회로는 제1 캐패시터, 버퍼 증폭기 및 기준-설정(reference-setting) 트랜지스터를 포함한다. 상기 제1 캐패시터는 입력단자로서 제공되고 픽셀 포토 센서에 응하여 충전되는 제1 플레이트를 가지고, 상기 제1 캐패시터의 제1 플레이트는 상기 기준-설정 트랜지스터가 온으로 전환될 때 램프 전압 신호(ramp voltage signal)에 연결된다. 또한, 상기 제1 캐패시터의 제2 플레이트는 상기 버퍼 증폭기의 입력 단자에도 연결된다. 또한, 상기 기준-설정 트랜지스터는 상기 제1 캐패시터의 제2 플레이트와 램프 전압 공급부에 연결된다.

상기 ADC 회로는 제2 캐패시터, 비교기, 상기 버퍼 증폭기 및 상기 기준-설정 트랜지스터를 포함한다. 상기 제2 캐패시터는 상기 버퍼 증폭기와 비교기 사이에 연결되는데, 이것은 자신의 입력 단자와 출력 단자 사이에 연결되는 스위치 트랜지스터를 가진다. 또한, 상기 비교기는 임계 전압을 설정하는 동작을 수행하는데, 이것은 상기 스위치 트랜지스터가 온(on) 상태가 될 때 상기 제2 캐패시터에 저장된다. 이 동작은 일반적으로 자동-제로화(auto-zeroing)로 언급된다. 또한, 상기 비교기는 증가하는 램프 전압을 수신하기 위하여, 상기 스위치 트랜지스터가 오프(off) 상태이고, 상기 기준-설정 트랜지스터가 오프 상태에서 온 상태로 전환될 때, 출력신호를 디지털 카운터로 제공한다.

바람직한 실시예에서, 상기 감산 연산은 상기 CDS 회로로의 입력에서 즉시 수행되므로 수반되는 회로가 간단해진다. 또한, 상기 ADC의 입력으로 보다 간단한 인터페이스가 바람직하며, 더욱이 결과 회로의 복잡성을 줄이고 동작 속도를 증가시킬 수 있다.

도1은 종래 기술에 따른 FPN 노이즈를 제거하기 위한 CDS 회로에 있어서, 두 샘플링 경로를 이용한 이미지 센서의 픽셀 및 칼럼 회로.

도2는 본 발명에 따른 CDS 회로 및 ADC 회로에 있어서, 신호 샘플링 및 기준 레벨을 처리하는 하나의 경로를 이용한 이미지 센서의 픽셀 및 칼럼 회로.

도3은 상기 도 2에 도시된 회로에 따른 제어 신호의 동작을 도시한 타이밍도.

*도면의 주요 부분에 대한 부호의 설명

4 : 램프 전압 20 : 기준 전압

25 : 픽셀 회로 30 : 신호 처리 회로

PD : 포토센서 T1 : 로우 선택 트랜지스터

T2 : 소스-폴로어 트랜지스터 T3 : 풀-다운 전류원 트랜지스터

T5 : 기준-설정 트랜지스터 T6 : 리셋 트랜지스터

T7 : 버퍼 증폭기 T9 : 차동 증폭기

T10 : 스위치 트랜지스터 C1 : 제1 캐패시터

C2 : 제2 캐패시터

앞서 본 발명의 배경을 기술한 바와 같이, 종래의 CDS 회로에서 나타나는 문제점은, 광 검출 신호 및 리셋 신호를 샘플링하기 위한 두 세트(set)의 샘플링 캐패시터 및 스위칭 트랜지스터와, 차동 증폭기 및 그 밖의 소거 회로에 대한 더 많은 트랜지스터를 포함한다는 것이다. 상기 차동 증폭기의 출력 전압은 아날로그-디지털 변환기로의 입력이 된다. 결과적으로, 상기 종래의 CDS 회로를 사용하면 많은 디바이스가 필요하다. 이것은, 픽셀 어레이의 피치(pitch)(또는 칼럼의 너비)에 따라 결정되는 가용 제한 영역에 적합하도록 하기 위하여 보다 소형화된 CDS와 ADC 결합에 대한 필요성에 대립된다.

본 발명의 동작은, 저주파 노이즈 뿐만 아니라 경로 변화를 소거하기 위하여, 동일한 경로를 통하여 ADC 램프 전압 뿐만 아니라 신호 및 픽셀 기준 레벨을 샘플링함으로써 이루어진다. 상세한 CDS 회로 및 동작은 다음과 같다.

도2는 본 발명의 바람직한 실시예에 따른 회로 구조를 도시한 도면이다. 도 2에는 로우 및 칼럼을 가지는 직각 어레이의 각 실례에서 나타나는 픽셀 회로(25)가 도시되었다. 또한, 도 2에는 상기 어레이의 각 칼럼에 위치하는 신호 처리 회로(30)가 도시되었다. 상기 픽셀 회로(25)는 포토센서(photosensor)(PD), 리셋 트랜지스터(reset transistor)(T6), 소스-폴로어 트랜지스터(source follower transistor)(T2), 및 로우 선택 트랜지스터(row selection transistor)(T1)를 포함한다. 상기 픽셀 회로에서, 리셋 트랜지스터(T6)는 상기 포토센서(PD)와 기준전압(20) 사이에 연결되어, 트랜지스터(T6)가 턴-온이 될 때, 상기 포토센서(PD) 전압은 고레벨로 재설정(reset)된다. 상기 포토센서 상에 빛이 충돌하면, 상기 전압은 수신된 빛의 양에 따라 강하하게 된다. 또한, 상기 포토센서(PD)는 소스-폴로어 트랜지스터(T2)의 게이트 단자에 연결된다. 상기 트랜지스터(T2)의 드레인 단자는 양의 전원 전압(Vdd)에 연결되고, 소스 단자는 상기 로우 선택 트랜지스터(T1)의 드레인 단자에 연결된다. 상기 트랜지스터(T1)의 소스 단자는 신호 처리 회로(30)의 입력에 차례로 연결되는 칼럼 라인(N1)에 연결된다. 상기 로우 선택 트랜지스터(T1)의 게이트 단자는, 동일한 로우 상의 다른 픽셀 회로에 있는 유사한 트랜지스터(T1)의 게이트 단자에 연결되고, 이들은 공통의 신호에 의해 구동되는데, 이것은 임의의 로우 상에 있는 모든 픽셀들이 동시에 각각 알맞은 칼럼 라인에 연결되도록 한다.

상기 신호 처리 회로(30)는 풀-다운 전류원 트랜지스터(pull-down current source transistor)(T3), 상관 이중 샘플링(CDS) 회로 및 아날로그-디지털 변환기(ADC)를 포함한다. 상기 CDS 회로는 제1 캐패시터(C1), 버퍼 증폭기(T7) 및 기준-설정 트랜지스터(T5)를 사용한다. 상기 ADC 회로는, 상기 기준-설정 트랜지스터(T5) 및 상기 버퍼 증폭기(T7) 뿐만 아니라, 제2 캐패시터(C2) 및 입력단자와 출력단자 사이에 연결되는 스위치 트랜지스터(T10)를 가지는 비교기(T9)를 사용한다.

상기 제1 캐패시터(C1)는 칼럼 라인에 연결되는 입력 단자(N1)로서 작용하는 제1 플레이트와, 버퍼 증폭기(T7)의 입력 단자에 연결되는 제2 플레이트를 가진다. 상기 기준-설정 트랜지스터(T5)는 노드(N2)와 램프 전압 단자(4) 사이에 연결된다. 또한, 상기 노드(N2)는 제1 캐패시터(C1)와 버퍼 증폭기(T7) 사이에 있다.

상기 ADC 회로에서, 상기 제2 캐패시터(C2)는 버퍼 증폭기(T7)의 출력 단자와 비교기(T9)의 입력단자 사이에 연결된다. 상기 비교기(T9)의 출력은 픽셀 이미지 신호의 디지털 값을 카운트 하기 위한 디지털 카운터(미도시)를 구동한다. 상기 CDS 에서 사용되는 기준-설정 트랜지스터(T5) 및 버퍼 증폭기(T7)는 모두 ADC 에서 다시 사용된다.

도2와 이에 상응하는 파형이 도시한 도 3을 참조하자. 상기 픽셀은 종래의 CDS의 경우와 동일하다. 전술한 바와 같이, 상기 픽셀 포토센서(PD)가 빛에 노출되고, 그것에 의하여 상기 전압은 픽셀 상에 충돌된 빛에 대응되는 레벨이 된다. 도3에서 Phase 1로 표시된 제1 단계에서, 상기 픽셀은 액세스 트랜지스터(T1)에 의해 칼럼 라인에 연결되고, 상기 칼럼 전압은, 전술한 바와 같이, 소스-폴로어 트랜지스터(T2)의 게이트-소스 전압에 의해 그로부터의 오프셋을 제외한 상기 픽셀 레벨에 상응하는 레벨로 상승한다. 상기 칼럼 전압은 캐패시터(C1)에 저장되고, 반대 단자는 기준-설정 트랜지스터(T5)를 통해 램프 전압(4)에 연결된다. 이 때, 상기 램프 전압은 도시되지 않은 회로에 의해 안정한 기준 레벨로 유지된다.

도3에서 Phase 2로 표시된 다음 단계에서, 트랜지스터(T5)는 턴-오프되고, 상기 픽셀에서 리셋 트랜지스터(T6)는 턴-온된다. 이에 따라, 상기 칼럼 전압(노드 N1)은 상기 소스-폴로어 트랜지스터(T2)의 게이트-소스 전압에 의해 기준 레벨로부터 전압 오프셋으로 승압된다. 이것에 의해서, 상기 캐패시터(C1)의 반대쪽 플레이트 상의 전압은 대략 픽셀 전압으로 상승한다. 다시 말하면, 상기 필요한 감산은 상기 캐패시터(C1) 상에 충전된 전압의 작용에 의해 수행되어 진다.

그리고 나서, 그 결과의 신호는 버퍼 증폭기(T7)로 전달되는데, 상기 버퍼 증폭기(T7)의 출력은 칼럼 ADC의 샘플/홀드에 입력으로 사용된다.

여기서 사용된 ADC는, 입력 값이 증가하는 디지털 값과 직렬로 비교되기 때문에, "직렬" 아날로그-디지털 변환기로 알려진 형태이다. 직렬 ADC의 하나의 구현예에서, 상기 입력은, 램프 전압으로서, 상기 입력의 최소 값부터 최대값까지 증가되는 전압과 비교되는데, 그 동안에, 카운터는 최소 디지털 값에서 최대 값으로 증가된다. 상기 증가하는 램프 전압이 입력 전압과 같아지면, 상기 카운터는 정지되고 입력 전압의 디지털 등가값을 가진다. 이와 같은 형태의 직렬 ADC의 구현은 후술된다.

제2 캐패시터(C2)는 버퍼 증폭기(T7)의 출력에 연결되고, 그 반대측은 비교기(T9)에 연결된다. 상기 제2 단계(Phase 2) 동안, 상기 비교기의 출력과 입력은 스위치 트랜지스터(T10)에 의해 서로 연결된다. 따라서, 스위칭 임계값에서의 상기 비교기의 입력전압은 캐패시터(C2)에 연결되는 전압 레벨이 된다. 또한, 이 단계는 상기 픽셀 접속의 제2 단계에 대응된다. 즉, 캐패시터(C1)가 상기 기준 레벨에 연결되는 픽셀 전압에 의해 승압 되어졌을 때, 상기 버퍼 증폭기(T7)로의 입력이 상기 픽셀 전압으로 나타난다. 이 단자는 버퍼 증폭기(T7)로의 입력이기 때문에, 그 출력은 단지 오프셋 전압에 의해서 달라질 뿐, 픽셀 전압에 거의 근사한다. 이에 따라, 상기 제2 단계에서, 캐패시터(C2)는 픽셀 전압과, 버퍼 증폭기(T7) 및 비교기(T9) 양쪽의 오프셋 전압을 포함한 전압으로 충전된다. 도 3에서 Phase 3으로 표시된 다음의 단계에서, 스위치 트랜지스터(T10)는 턴-오프되고, 다시 턴-온된 기준-설정 트랜지스터(T5)를 통해 램프 전압이 단자(4)로 인가된다. 상기 초기 램프 전압이 버퍼 증폭기(T7)의 입력으로 연결되면, 그 입력 전압은 강하되고, 그 출력 전압이 강하되며, 이에 따라 캐패시터(C2)를 통한 비교기(T9)로의 입력도 역시 강하된다. 상기 램프 전압(4)이 증가됨에 따라, 상기 비교기(T9)는, 상기 입력 램프 전압이 픽셀 전압에 의하여 버퍼 증폭기(T7)의 입력으로 제공된 전압과 동일한 전압이 되었을 때, 스위칭 임계값을 얻는 것으로 나타난다. 따라서, 오프셋 및 저주파 노이즈는 소거되어 진다.

상기 비교기(T9)의 출력은 이것이 전환될 때 카운터 값을 저장하도록 작동한다. 이것은, 전술한 바와 같이, 상기 램프 전압이 상기 픽셀 전압 값과 동일하게 되는 시점에서 발생한다. 이에 따라, 상기 픽셀 전압 레벨에 상응하는 디지털 출력 값이 획득된다. 그리고 나서 아날로그-디지털 변환이 수행된다. 또한, 이 변환은 한번에(또는 "병렬로") 모든 칼럼에서 수행되므로, 그 결과의 디지털 카운터 출력 값은 직렬 방식으로 하나의 칼럼씩(column by column) 이동(shift out)하여 칩 외부로 전송될 수 있다. 상기 데이터가 디지털 형태이기 때문에, 상기 쉬프트 동작은 고속으로 수행될 수 있다.

반면에, 상기 데이터가, 디지털 값으로의 다음의 변환을 위하여 아날로그 형태로 쉬프트된다면, 많은 중대한 문제가 발생할 것이다. 칼럼 스위치에 의해 구동되어야 하는 다소 큰 캐패시턴스로 인해, 상기 데이터를 아날로그 형태로 쉬프트 하는 것은 어렵다. 또한, 각 칼럼으로부터의 아날로그 데이터가 전송됨에 따라, 아날로그-디지털 변환이 연속적으로 수행되어야 한다. 따라서, 초고속의 변환율을 가지는 ADC가 요구된다. 반면에, 이와 같은 기술의 변환 시간은 동일한 유효 속도에 대하여 수백 배가 길어질 수 있다.

이 분야의 통상의 기술을 가진 자는 상술한 본 발명의 바람직한 실시예는 본 발명의 한정이라기 보다는 본 발명의 예시라는 것을 이해할 것이다. 따라서, 첨부된 청구의 범위는 이러한 변형 및 변화들이 본 발명의 진정한 범위내에 속하는 것으로서 포괄하도록 의도되었다는 것을 이해할 것이다.

이상에서 설명한 바와 같이, 본 발명은 보다 간단하고 소형화된 구현 및 빠른 연산 속도를 제공할 뿐만 아니라, 디바이스 변화로 인한 영향을 최소화할 수 있다.

Claims

이미지 센서에 대한 자기-보상 CDS 회로에 있어서,

픽셀 이미지 신호를 추출하기 위한 상관 이중 샘플링(CDS) 수단

을 포함하고,

상기 CDS 수단은,

제1 캐패시터, 버퍼 증폭기 및 기준-설정 트랜지스터를 포함하고, 상기 CDS 수단은 상기 기준-설정 트랜지스터가 온(on) 상태인 경우, 상기 픽셀 이미지 신호에 응답하여 입력 단자를 구비하고, 상기 CDS 수단은 상기 기준-설정 트랜지스터가 온 상태로부터 오프(off) 상태로 전환될 때 버퍼 증폭기의 출력으로부터 상응하는 신호를 출력하며, 상기 제1 캐패시터는 상기 입력 단자로서 작용하는 제1 플레이트와 상기 버퍼 증폭기의 입력 단자에 연결된 제2 플레이트를 구비하고, 상기 기준-설정 트랜지스터는 노드와 램프 전압 공급기 사이에 연결되고, 상기 노드는 상기 제1 캐패시터와 상기 버퍼 증폭기 사이에 연결된

자기-보상 CDS 회로.
제1항에 있어서,

드레인 단자는 상기 CDS 수단의 입력 단자에 연결되고, 소스 단자는 접지에 연결된 전류원 트랜지스터

를 더 포함하는 자기-보상 CDS 회로.
제1항에 있어서,

입력 신호를 제공하기 위한 픽셀 이미지 발생 수단

을 더 포함하고,

상기 픽셀 이미지 발생 수단은,

광 신호를 수신하기 위한 포토센서;

상기 포토센서와 기준 전압 사이에 연결된 리셋 트랜지스터;

상기 포토센서를 선택하는 액세스 신호에 대응하는 게이트를 구비한 로우 트랜지스터; 및

상기 로우 트랜지스터를 통하여 상기 CDS 수단의 상기 입력 단자에 연결되어 있으며, 그 게이트는 상기 포토센서와 상기 리셋 트랜지스터 사이의 노드에 연결된 소스-폴로어 트랜지스터를 포함하는

자기-보상 CDS 회로.
자기-보상 CDS 및 아날로그-디지털 변환(ADC)을 이용한 픽셀 이미지 신호에 대한 신호 처리 회로에 있어서,

제1 캐패시터;

버퍼 증폭기;

기준-설정 트랜지스터; -여기서, 상기 제1 캐패시터는 상기 기준-설정 트랜지스터가 온 상태인 경우 상기 픽셀 이미지 신호에 응답하는 입력 단자로서 작용하는 제1 플레이트와, 상기 버퍼 증폭기의 입력 단자에 연결된 제2 플레이트를 구비하고, 상기 기준-설정 트랜지스터는 노드와 램프 전압 공급기 사이에 연결되어 일정한 기준 전압에서 유지되고, 상기 노드는 상기 제1 캐패시터와 상기 버퍼 증폭기 사이에 연결됨- ;

상기 버퍼 증폭기의 출력 단자에 결합된 제1 플레이트를 가진 제2 캐패시터; 및

자신의 입력 단자와 출력 단자 사이에 연결된 스위치 트랜지스터를 구비한 비교기 - 여기서, 상기 비교기의 입력 단자는 상기 제2 캐패시터의 제2 플레이트에 결합되고, 상기 비교기는 상기 스위치 트랜지스터가 온 상태이고 상기 기준-설정 트랜지스터가 온 상태로부터 오프 상태로 전환될 때, 상기 픽셀 이미지 신호로부터 수신된 값으로 스위칭 임계 전압을 설정하고, 상기 비교기는 증가하는 램프 전압을 수신하기 위하여, 상기 스위치 트랜지스터가 오프 상태이고 기준-설정 트랜지스터가 오프 상태로부터 온 상태로 전환될 때, 디지털 카운터로의 출력 신호를 설정함-

를 포함하는 신호 처리 회로.
제4항에 있어서,

상기 CDS 수단의 상기 입력 단자에 연결된 드레인 단자와, 접지에 연결되는 소스 단자를 가진 전류원 트랜지스터

를 더 포함하는 신호 처리 회로.
제4항에 있어서,

입력 신호를 제공하기 위한 픽셀 이미지 발생 수단

을 포함하고,

상기 픽셀 이미지 발생 수단은,

광 신호를 수신하기 위한 포토센서;

상기 포토센서와 기준 전압 사이에 연결되는 리셋 트랜지스터;

액세스 신호에 응답하여 포토센서를 선택하기 위한 게이트를 가진 로우 트랜지스터; 및

상기 로우 트랜지스터를 통하여 상기 신호 처리 회로의 상기 입력 수단에 연결되어 있으며, 그 게이트는 상기 포토센서와 상기 리셋 트랜지스터 사이의 노드에 연결된 소스-폴로어 트랜지스터를 포함하는

신호 처리 회로.