KR20010030818A - 암전류 감소 가드링 - Google Patents

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KR20010030818A
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Abstract

본 발명에 따르면 포토다이오드(200)가 제공된다. 이 포토다이오드(200)는 광의 통과를 허용하는 절연 영역(202)을 포함한다. 또한, 이 포토다이오드는 제1 전도형의 기판 영역(204)과 제2 전도형의 웰 영역(206)을 포함한다. 웰은 기판(204) 내에서 상기 절연 영역(202) 아래에 형성된다. 상기 웰(206)은 제1면(216)에 의해 기판으로부터 분리된다. 또한, 상기 포토다이오드(200)는 제2 전도형의 고도핑 영역(220)을 포함한다. 상기 고도핑 영역(220)은 제1 위치(222)에서 상기 절연 영역(202) 내에 형성된다. 상기 제1면은 실질적으로 상기 제1 위치(222)에서 상기 고도핑 영역(220)과 만난다.

Description

암전류 감소 가드링{DARK CURRENT REDUCING GUARD RING}
촬상 시스템(imaging system)의 핵심 요소는 포착될 이미지를 가진 객체로부터 발생되는 가시광의 입사 광자(photons)들을 검출하기 위해 사용되는 장치인 포토다이오드 검출기이다. 포토다이오드는 그 투명 산화막 절연층(transparent oxide isolation layer)을 통해 P-N 접합을 포함할 수 있는 실리콘 영역 내로 진행하는 입사광에 노출된다. P-N 접합 다이오드가 역바이어스되면, 공핍 영역(depletion region)이 형성되고, 투명 산화막 절연층 내로 촬상되는 가시광의 입사광자들에 반응하여 공핍 영역 내부 및 외부 모두에 전자-정공(electron-hole) 쌍이 생성된다. 광에 의해 생성된 전자-정공 쌍들은 확산 및 드리프트(drift) 메카니즘에 의해 멀리 퍼져 공핍 영역에 모이게 되며, 그에 따라, 포토다이오드가 노출된 이미지 부분을 나타내는 광전류를 유도하게 된다.
포토다이오드의 감도(sensitivity)에 기여하는 중요한 요소는 가능한 한 많은 입사 광자를 포착하는 능력이다. 포토다이오드의 감도는 그 포토다이오드가 어두운(dark) 상태에 있을 때 포토다이오드에서 유도되는 역바이어스 다이오드 누설 전류의 양인 암전류(dark current), 즉, 광에 의해 유도되지 않는 전류에 의해 부분적으로 영향을 받는다. 암전류는 특히 투명 절연층과 공핍 영역 사이의 계면(interface)에서 발생된다. 이러한 암전류는 포토다이오드가 광에 노출되는 것에 반응하여 생성되는 신호에 잡음을 유발한다. 또한, 과도한 암전류는 독출 동적 범위(readout dynamic range)의 감소를 유발할 수 있다. 따라서, 이러한 암전류를 최소화하여, 검출되는 신호에서 잡음을 감소시키고 독출 동적 범위를 보존하기 위한 노력이 이루어졌다.
포토다이오드의 공핍 영역과 투명 절연 영역 사이의 계면에서 발생되는 암전류의 양을 감소시키는 것이 바람직하다.
본 발명은 일반적으로 광검출(photo detecting) 반도체 구조에 관한 것이다. 특히, 본 발명은 현대 기술수준의 CMOS(complimentary metal oxide) 제조 공정을 이용하여 구축된 포토다이오드에 관한 것이다.
본 발명의 특징, 관점 및 장점은 다음의 상세한 설명, 첨부된 청구범위 및 첨부도면으로부터 명백해질 것이다.
도1은 본 발명에 따른 포토다이오드의 일실시예의 단면도.
도2는 본 발명에 따른 가드링을 구비한 포토다이오드의 일실시예의 단면도.
도3a 및 도3b는 상이한 폭의 가드링을 각각 구비한 본 발명에 따른 포토다이오드의 2가지 실시예의 단면도.
도4a 및 도4b는 본 발명에 따른 포토다이오드의 제1 및 제2 실시예를 도시한 도면.
도5a는 금속 콘택이 접속되어 있는 본 발명에 따른 포토다이오드의 일실시예의 단면도.
도5b는 본 발명에 따른 CMOS 포토다이오드의 예시적인 레이아웃을 도시한 도면.
도6은 본 발명에 따른 포토다이오드의 일실시예를 포함하는 포토 셀 회로의 가능한 구현예를 도시한 도면.
발명의 요약
본 발명에 따르면, 포토다이오드가 제공된다. 이 포토다이오드는 광의 통과를 허용하는 절연 영역(IR)을 포함한다. 또한, 이 포토다이오드는 제1 전도형의 기판 영역과 제2 전도형의 웰 영역을 포함한다. 웰은 기판 내에서 상기 IR 아래에 형성된다. 상기 웰은 제1면에 의해 기판으로부터 분리된다. 또한, 상기 포토다이오드는 제2 전도형의 고도핑 영역(HDR)을 포함한다. 상기 HDR은 제1 위치에서 IR 내에 형성된다. 상기 제1면은 실질적으로 상기 제1 위치에서 상기 HDR과 만난다.
다음의 설명에서는, 본 발명의 완전한 이해를 제공하기 위해 많은 특정 세부사항들이 설명된다. 그러나, 이 기술분야에 통상의 지식을 가진 자는 이들 특정 세부사항 없이도 본 발명이 실시될 수 있다는 것을 이해할 것이다. 몇몇 예에서는, 본 발명을 불필요하게 모호하게 만들지 않기 위해 잘 알려진 회로, 구조 및 기술들은 상세하게 도시되지 않았다.
도1은 다이오드 포토 리셉터(diode photo receptor)(100)(이후, 포토다이오드로 언급됨)의 단면도이다. 이 포토다이오드(100)는 반도체 기판(104)을 포함한다. 기판(104)은 그 안에 형성된 N-웰 영역(106)을 갖고 있다. 또한, 포토다이오드(100)는 얕은 트렌치 분리(shallow trench isolation:STI) 영역(102)을 갖고 있다. 기판(104)과 웰(106) 사이에 형성된 P-N 접합이 역바이어스되면, P-기판(104)으로부터 N-웰을 분리하는 면(116) 부근에 공핍 영역(114)이 형성된다.
암전류는 특히 STI 영역과 공핍 영역(114) 사이의 계면에서 발생된다. STI(102)가 N-웰(106) 보다 더 넓기 때문에, 공핍 영역(114)과 STI(102) 사이의 계면(124)은 STI(102)의 하부면(118)에 형성된다. 이 STI의 하부면(118)에서 전자-정공 쌍의 생성 및 재결합이 증가되는 것으로 발견되었다. STI의 하부면(118)에서 생성 및 재결합이 증가되는 원인은 STI를 에칭하는 공정에 기인하는 트렌치의 하부면에 존재하는 손상된 영역에 의한 것으로 여겨진다. 이러한 공정은 얕은 접합을 얻기 위해 수행된다. 에칭 공정이 수행된 이후에, 트렌치의 하부에 잔류물, 특히 탄소가 남아있게 된다.
도2는 본 발명에 따른 고도핑 영역(heavily doped region)(220)을 구비한 포토다이오드(200)의 일실시예의 단면도이다. 이 포토다이오드(200)는 마이크로프로세서를 제조하기 위해 설계된 공정과 같은 현대의 실리콘 CMOS 제조 공정을 이용하여 만들어 질 수 있는 CMOS 이미지 센서의 일부분이 될 수 있다. 또한, CMOS 이미지 센서는 이 기술분야에 알려진 CMOS 액티브 픽셀 센서 어레이의 일부분이 될 수 있다. 또한, CMOS 액티브 픽셀 센서 어레이는 디지털 카메라 또는 비디오 장치와 같은 촬상 시스템과 함께 사용될 수 있다.
도1의 포토다이오드의 실시예와 대부분 유사한 포토다이오드(200)는 제1 전도형을 가진 실리콘 기판 영역(204)과 이 실시콘 기판에 형성된 웰 영역(206)을 포함한다. 웰 영역은 제2 전도형을 갖고 있다. 여기에 설명되는 본 발명의 일실시예에서, 기판 영역(204)은 P-형 실리콘 기판을 포함하고, 웰 영역(206)은 N-형 실리콘 웰을 포함한다. 여기에 설명되는 본 발명의 일실시예는 N-형 기판과 P-형 웰을 이용해서 구현될 수도 있다는 것을 이해할 것이다. 본 발명의 일실시예에 따른 포토다이오드의 일실시예에서, 웰(206)은 기판(204)의 이온 주입(ion implantation)에 의해 형성될 수 있으며, 또는 웰을 제조하는 어떤 다른 잘 알려진 공정에 의해 형성될 수 있다.
또한, 포토다이오드(200)는 N-웰(206)의 상부에 형성된 전기적 절연 영역(유전체)(202)을 포함한다. 이 유전체 영역은 광에 투명하여 광의 통과를 허용한다. 유전체 영역(202)은 기판의 상부에 있는 얕은 트렌치를 에칭함으로써 형성된다. 다음에, 얕은 트렌치는 산화막(SiO2)으로 채워져 얕은 트렌치 분리(STI) 영역(수평방향에 대해 예각(acute angle)을 이루는 사선으로 도시됨)을 형성한다. 얕은 트렌치 및 이러한 트렌치들을 제조하는 공정은 이 기술분야에 잘 알려져 있다.
얕은 트렌치는 N-웰(206)의 폭(수평방향) 보다 더 큰 폭(수평방향)을 갖는다. N-웰(206)은 P-기판(204)으로부터 N-웰(206)을 분리하는 N-웰 면(216)에 의해 경계가 정해진다. N-웰(206)과 P-기판(204)이 역바이어스되면, P-N 접합 근처에 그것을 교차하여(across) 다이오드 공핍 영역이 형성된다. 특히, 다이오드 공핍 영역은 기판(204)으로부터 N-웰(206)을 분리하는 면(제1면)(216) 근처에 그것을 교차하여 형성된다. 포토다이오드에 적당한 역바이어스 전압을 인가한 이후에는, STI로 입사된 투과된 광에 반응하여 다이오드 공핍 영역(214)에 광전류(photo current)가 유도될 수 있다.
여기에 설명된 본 발명의 포토다이오드(200)의 일실시예는 또한, STI(202) 내에 형성된 고도핑 영역(HDR)(220)(이후, "가드링(guard ring")으로 언급됨)을 포함한다. HDR(220)은 제2 전도형(N형)을 갖고 있으며, 고도핑되기 때문에 HDR(220)은 N+이다. 가드링(220)의 모양은 STI(202)를 두 영역, 즉, 내부 영역(203)과 외부 영역(205)으로 분리하는 모양의 폐루프 형태를 가질 수 있다. 본 발명에 따른 일실시예에서, STI(202)는 장방형 모양을 갖고, 내부 영역(203)도 장방형 모양을 갖고, 가드링(220)은 이후에 설명되는 도5에 도시된 바와 같이 환상-장방형(annular-rectangular) 모양을 갖는다.
본 발명의 포토다이오드(200)의 일실시예에서, 가드링(220)은 점선(222)에 의해 경계가 정해지는 제1 위치 및 그 주위에서 STI(202)의 일부분을 에칭함으로써 STI(202)에 형성된다. 가드링(220)은 에칭된 부분에 형성된다. 이 가드링(220)은 고도핑된 가드링(220)을 얻기 위해 이온 주입 공정에 의해 처리된다. 제1 위치(222)는 기판(204)으로부터 N-웰(206)을 분리하는 면(216)이 STI(202) 내에 가드링(220)이 형성되지 않았더라면 STI(202)의 하부면(218)과 만나게 되는 위치로서 정의될 수 있다. 그러므로, 가드링(220)은 면(216)이 제1 위치에 거의 근접하는 위치에서 가드링의 하부면과 만나게(교차하게) 되도록 형성된다. 가드링(220)은 면(216)이 가드링 상의 중간 위치에서 가드링의 하부면과 교차하게 되도록 STI(202)에 형성되는 것이 바람직하다.
제1 위치에 N+ 도핑된 가드링(220)이 존재하기 때문에, 공핍 영역(214)이 STI(202)의 하부면(218)과 마주보는 외부 영역(205)의 측방향 내면(228)에서 STI(202)와 접촉하게 된다. 따라서, 가드링(220)은 공핍 영역(214)이 STI(202)와 접촉하게 되는 경로를 형성한다. STI(202)의 측면(228) 상으로의 공핍 영역(214)의 종단(termination)은 하부면(218) 상으로의 공핍 영역(214)의 종단 보다 더 바람직한데, 그 이유는 측면(228)이 더 깨끗한 것으로 판단되었기 때문이다(즉, STI의 하부면(218) 보다 실리콘 손상이 적으며 잔류물이 적다). 공핍 영역(214)과 면(228) 사이의 계면 영역이 더 깨끗하면, STI와의 공핍 영역의 계면에서 정공 및 전자의 생성 및 재결합이 적어지고, 따라서 암전류의 발생이 적어진다. 또한, 측면(228)에서의 콘택(224)의 면적이 가드링(220)의 도핑과 반비례하기 때문에, 가드링(220)은 공핍 영역(214)이 STI의 하부면(218)과 교차하는 경우 보다 공핍 영역(214)과 STI 사이의 콘택 면적이 더 작아지도록 한다.
가드링(220)은 공핍 영역을 STI의 하부면으로부터 STI의 측면(228)쪽으로 이동시킨다. 가드링(220)은 P-웰 도핑의 역행에 기인하여 공핍 영역과 STI 사이의 콘택 면적의 감소를 유발하며, P 도핑은 표면 근처에서 더 높아진다. 그러므로, 가드링(220)은 본 발명에 따른 포토다이오드의 일실시예에서의 암전류의 감소에 기여한다.
도3a 및 도3b는 가드링의 폭이 상이한 본 발명에 따른 포토다이오드의 실시예의 부분 단면도를 도시하고 있다. 도3a의 실시예는 도3b에 도시된 실시예의 가드링의 폭(352) 보다 작은 폭(350)을 가진 가드링을 구비한 것으로 도시되어 있다. 더 큰 폭(352)을 가진 가드링(도3b)에 있어서 보다 더 좁은 폭(350)을 가진 가드링(도3a)에 있어서 공핍 영역(314)과 STI의 측면(328) 사이의 계면이 더 크다. 따라서, 가드링이 넓을수록 STI와의 공핍 영역의 계면의 면적이 작아지고, 그 면적 주위에서 생성되는 암전류가 적어진다.
STI의 측면(328)에서의 계면이 더 작아지므로 인해, 비록 더 넓은 가드링이 바람직하지만, 가드링이 넓을수록 광 센싱 면적, 즉, STI의 내부 영역(303)이 작아진다. 따라서, 가드링이 넓을수록 발생되는 암전류는 적어지지만, 보다 작은 광 센싱 면적으로 인해 다이오드의 감도가 감소된다. 그러므로, 소정의 공정에 대해서, 포토다이오드의 감도 및 암전류를 고려하여 최적의 값이 결정될 수 있다.
도4a 및 도4b는 본 발명에 따른 포토다이오드의 제1 및 제2 실시예를 도시하고 있다. 도4a의 실시예의 가드링은 전술한 실시예의 가드링과 거의 유사하다. 도4b의 실시예는 내부 영역(405)과 외부 영역(403)의 경계를 정하는 부분(407)을 갖고 있다. 그러나, N+ 고도핑 가드링 대신에, 게이트 산화막 가드링(455)이 이들 영역(403,405) 사이에 형성되어 있다. 얇은 산화막(461) 위의 한층의 폴리실리콘 게이트(453)가 내부 영역(405)과 외부 영역(403) 사이의 STI 영역 위에 형성된다. 폴리실리콘 층은 실리사이드화되어 접지에 연결된다. 게이트 전압이 0 볼트이고 웰 전압이 동작중에 정극성일 때 N-웰 내의 실리콘 계면이 반전(inverted)된다는 것을 주목하자. 공핍 영역은 고품질 게이트-산화막 영역 상에서 종단된다. 이 게이트-산화막 영역은 양호한 MOSFET 동작을 충족시키기 위한 고품질을 갖는다.
도5a는 금속 콘택(560)을 구비한 본 발명에 따른 포토다이오드의 일실시예의 단면도이다. N+ 가드링이 포토다이오드의 웰에 대한 저항 콘택(ohmic contact)의 역할을 하는데, 그 이유는 N+ 영역이 전도성이기 때문이다. 가드링(520) 상부의 실리사이드화된 영역(silicided region)(562)도 역시 전도성이며, 통상적으로 포토다이오드를 바이어스시키는 금속 콘택(560)에 연결된다. 이 금속 콘택(560)은 도6에 도시된 픽셀 노드(618)에 연결된다.
도5b는 도5a에 도시된 본 발명에 따른 CMOS 포토다이오드의 예시적인 레이아웃을 도시하고 있다. 가드링(520)은 포토다이오드의 내부 감광부(503)을 둘러싸고 있다. N-웰은 점선(512)에 의해 경계가 정해진 부분을 포함한다. 금속 콘택(560)은 본 발명에 따른 포토다이오드를 바이어스시키기 위해 N+ 가드링(520)에 접촉된다.
도6은 본 발명에 따른 포토다이오드의 일실시예를 포함하는 액티브 픽셀 센서 셀 회로를 구비한, 디지털 카메라 또는 비디오 장치와 같은 촬상 시스템(603) 의 가능한 구현예를 도시하고 있다. 액티브 픽셀 센서 셀은 CMOS 액티브 픽셀 센서 어레이(605)에 포함될 수 있다. 촬상 시스템(603)은 또한, 어레이(605)에 연결된 제어 장치(607)와 상기 어레이 및 제어 장치(607) 모두에 연결된 포스트 처리 장치(post processing device)(609)를 포함할 수 있다.
액티브 픽셀 센서 셀(600)은 리셋 트랜지스터(614)와 소스 폴로워 장치(source follower device)(616)를 포함한다. 리셋 트랜지스터(614)는 픽셀 노드(618)를 소정의 전압으로 선택적으로 리셋시킨다. 독출 신호가 로우(row) 스위치 트랜지지스터(622)로 표명되면, 소스 폴로워(616)는 픽셀 노드(618)에서의 전압과 관련된 전압을 이미지 포착 시스템(도시 안됨)에 제공한다. 입사광은 픽셀 노드(618)의 전압을 다이오드의 공핍 영역에서 생성되는 전자의 집합에 의해 강하되도록 한다. 전술한 가드링을 포함하는 본 발명에 따른 포토다이오드(602)는 암전류의 부정적인 효과를 최소화하며, 그 이유는 전술한 가드링에 의해 암전류가 상당히 감소되기 때문이다.
전술한 설명에서, 본 발명은 그 특정 실시예를 참조하여 설명되었다. 그러나, 첨부된 청구범위에 기재된 바와 같은 본 발명의 넓은 사상 및 범위를 벗어나지 않고 다양한 수정 및 변경이 이루어질 수 있다는 것은 명백하다. 따라서, 명세서 및 도면은 제한적 의미가 아니라 예시적인 의미로 간주되어야 한다. 그러므로, 본 발명의 범위는 첨부된 청구범위에 의해서만 제한되어야 한다.

Claims (22)

  1. 광의 통과를 허용하는 절연 영역(IR);
    제1 전도형의 기판 영역;
    상기 기판 내에 상기 IR 아래에 형성된 제2 전도형의 웰 영역 - 상기 웰은 제1면에 의해 상기 기판으로부터 분리됨 - ; 및
    제1 위치에서 상기 IR 내에 형성된 상기 제2 전도형의 고도핑 영역(HDR) - 상기 제1면은 실질적으로 상기 제1 위치에서 상기 HDR과 만나게 됨 -
    을 포함하는 포토다이오드.
  2. 제 1 항에 있어서,
    상기 고도핑 영역은 상기 IR 내에 형성된 확산영역을 포함하는 가드링인
    포토다이오드.
  3. 제 1 항에 있어서,
    상기 IR 영역은 실질적으로 원형(circular) 형태를 가진
    포토다이오드.
  4. 제 1 항에 있어서,
    상기 HDR 영역은 실질적으로 환상(annular) 형태를 가진
    포토다이오드.
  5. 제 1 항에 있어서,
    상기 HDR은 상기 IR을 상기 HDR에 의해 둘러싸인 내부 영역과 상기 HDR을 둘러싸는 외부 영역으로 분리시키는 루프를 포함하는
    포토다이오드.
  6. 제 5 항에 있어서,
    상기 외부 영역은 상기 HDR과 접촉하고 있는 측면을 가진
    포토다이오드.
  7. 제 6 항에 있어서,
    상기 기판과 웰이 역바이어스될 때 상기 제1면 부근에 상기 웰과 기판에 형성되는 공핍 영역은 상기 측면에서 종단되는
    포토다이오드.
  8. 제 1 항에 있어서,
    상기 HDR은 실리사이드화된 상부면을 포함하는
    포토다이오드.
  9. 제 1 항에 있어서,
    상기 IR 영역은 얕은 트렌치 분리(STI) 영역을 포함하는
    포토다이오드.
  10. 제 1 항에 있어서,
    상기 HDR은 상기 제1면과 교차하는 하부면을 가진
    포토다이오드.
  11. 제 5 항에 있어서,
    상기 가드링은 제1폭을 갖고, 상기 내부 영역은 제2폭을 갖고, 상기 제1폭과 상기 제2폭의 비율은 제1 및 제2 값에 의해 정의되는 범위에 있는
    포토다이오드.
  12. 광 노출에 전기적으로 반응하며 포토다이오드를 포함하는 포토 셀;
    상기 포토다이오드에 연결되어, 상기 포토다이오드를 초기화하기 위한 리셋 회로; 및
    상기 포토다이오드에 연결되어, 검출된 광의 전기 신호 표현을 판독하기 위한 독출 회로
    를 포함하고,
    상기 포토다이오드는,
    제1 전도형의 기판 영역;
    상기 기판 내에 형성되며 광의 통과를 허용하는 절연 영역(IR);
    상기 기판 내에 상기 IR 아래에 형성된 제2 전도형의 웰 영역 - 상기 웰은 제1면에 의해 상기 기판으로부터 분리됨 - ; 및
    제1 위치에서 상기 IR 내에 형성된 상기 제2 전도형의 고도핑 영역(HDR) - 상기 제1면은 실질적으로 상기 제1 위치에서 상기 HDR과 만나게 됨 - 을 포함하는
    액티브 픽셀 센서 어레이.
  13. 제1 전도형의 반도체 기판 영역;
    상기 기판 내에 형성되며, 광의 통과를 허용하는 절연 영역(IR);
    상기 기판 내에 상기 IR 아래에 형성된 제2 전도형의 반도체 웰 영역 - 상기 웰은 제1면에 의해 상기 기판으로부터 분리됨 - ; 및
    상기 IR 내에 형성된 상기 제2 전도형의 고도핑 영역(HDR) - 상기 HDR은 상기 IR의 제1 부분을 둘러싸고, 상기 제1면은 상기 HDR과 교차함 -
    을 포함하는 포토다이오드.
  14. 제 13 항에 있어서,
    상기 가드링은 상기 제1 부분을 둘러싸는 상기 IR의 제2 부분으로부터 상기 IR의 상기 제1 부분을 분리시키는
    포토다이오드.
  15. 제 13 항에 있어서,
    상기 기판과 웰은 역바이어스될 때, 상기 제1면 부근에 공핍 영역을 형성하는
    포토다이오드.
  16. 제 15 항에 있어서,
    상기 공핍 영역은 상기 제2 부분의 측면에서 종단되는
    포토다이오드.
  17. 제 13 항에 있어서,
    상기 HDR은 하부면을 포함하고, 상기 제1면은 상기 하부면에서 상기 HDR과 만나게 되는
    포토다이오드.
  18. 제 17 항에 있어서,
    상기 제1면은 실질적으로 상기 하부면의 중앙 근처에 위치된 장소에서 상기 HDR의 상기 하부면과 교차하는
    포토다이오드.
  19. 제1 전도형의 반도체 기판 영역;
    상기 기판 내에 형성되며, 광의 통과를 허용하고 제1폭을 가진 전기적 절연 영역(IR);
    상기 기판 내에 상기 IR 아래에 형성된 제2 전도형의 반도체 웰 영역 - 상기 웰은 상기 제1폭보다 더 큰 제2폭을 갖고, 상기 웰은 제1면에 의해 상기 기판으로부터 분리됨 - ; 및
    상기 기판 상에 형성되며 상기 IR을 둘러싸는 게이트 산화막 영역 - 상기 제1면은 상기 게이트 산화막과 만나게 됨 -
    을 포함하는 포토다이오드.
  20. 제 1 항에 있어서,
    상기 IR 영역은 실질적으로 장방형 모양을 갖고, 상기 HDR은 상기 IR을 둘러싸고 있는
    포토다이오드.
  21. 광의 통과를 허용하는 절연 영역(IR)을 각각 포함하는 다수의 포토다이오드;
    제1 전도형의 기판 영역;
    상기 기판 내에 상기 IR 아래에 형성된 제2 전도형의 웰 영역 - 상기 웰은 제1면에 의해 상기 기판으로부터 분리됨 - ; 및
    제1 위치에서 상기 IR 내에 형성된 상기 제2 전도형의 고도핑 영역(HDR) - 상기 제1면은 실질적으로 상기 제1 위치에서 HDR과 만나게 됨 -
    을 포함하는
    액티브 픽셀 센서 어레이.
  22. 제어 장치;
    광의 통과를 허용하는 절연 영역(IR)을 포함하는 상기 제어 장치에 연결된 액티브 픽셀 센서 어레이;
    제1 전도형의 기판 영역;
    상기 기판 내에 상기 IR 아래에 형성된 제2 전도형의 웰 영역 - 상기 웰은 제1면에 의해 상기 기판으로부터 분리됨 - ;
    제1 위치에서 상기 IR 내에 형성된 상기 제2 전도형의 고도핑 영역(HDR) - 상기 제1면은 실질적으로 상기 제1 위치에서 HDR과 만나게 됨 - 및
    상기 제어 장치 및 상기 액티브 픽셀 센서 어레이에 연결된 포스트 처리 장치
    를 포함하는 촬상 장치.
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