KR100854230B1 - 핀드 플로팅 확산 다이오드를 갖는 이미지 센서 - Google Patents

핀드 플로팅 확산 다이오드를 갖는 이미지 센서 Download PDF

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Abstract

본 발명은 핀드 포토다이오드에 더해 핀드 플로팅 확산 영역을 갖는 이미지 센서를 제공한다. 핀드 플로팅 확산 영역은 센서의 전하 저장 능력을 증가시키고, 센서의 동적 범위를 증가시키며, 또한 인트라-신(intra-scene) 강도 변화를 넓힌다.

Description

핀드 플로팅 확산 다이오드를 갖는 이미지 센서{IMAGE SENSOR HAVING PINNED FLOATING DIFFUSION DIODE}
본 발명은 전체적으로 이미저(imager)의 픽셀 어레이(pixel array)에 연관된 방법 및 장치에 관한 것이다. 구체적으로, 본 발명은 향상된 플로팅 확산 영역(floating diffusion region)을 갖는 픽셀들을 구비한 이미저에 관한 것이다.
일반적으로, 디지털 이미저 어레이는 픽셀 셀(pixel cell)들의 초점면(focal plane) 어레이를 포함하는데, 이 셀들의 각각은 광변환 소자, 예컨대 포토게이트, 포토컨덕터 또는 포토다이오드를 포함한다. CMOS 이미저로 알려진 그와 같은 이미저에서는, 일반적으로 소스 폴로어(source follower) 출력 트랜지스터를 포함하는 각 픽셀 셀에 독출 회로가 접속된다. 광변환 소자는 광자를, 일반적으로 전하 저장 영역으로 이송되는 전자로 변환하는데, 전하 저장 영역은 플로팅 확산 영역이어도 되며, 소스 폴로어 출력 트랜지스터의 게이트에 접속된다. 전하 이송 소자(예컨대, 트랜지스터)가 광변환 소자로부터 플로팅 확산 영역으로 전자를 이송시키기 위해 포함될 수 있다. 또한, 이 이미저 셀들은 일반적으로 전하 이송에 앞서 미리 정해진 전하 레벨로 플로팅 확산 영역을 리셋하기 위한 트랜지스터를 갖는다. 소스 폴로어 트랜지스터의 출력은 로우(row) 선택 트랜지스터에 의해 출력 신호로서 게이트된다.
대표적인 CMOS 이미징 회로, 그에 대한 처리 절차, 및 이미징 회로의 다양한 CMOS 소자의 기능에 대한 상세한 설명은, 예컨대 로도스(Rhodes)에 대한 미국 특허 제6,140,630호, 로도스(Rhodes)에 대한 미국 특허 제6,376,868호, 로도스(Rhodes)에 대한 미국 특허 제6,310,366호, 로도스(Rhodes)에 대한 미국 특허 제6,326,652호, 로도스(Rhodes)에 대한 미국 특허 제6,204,524호, 로도스(Rhodes)에 대한 미국 특허 제6,333,205호에 기술되어 있다. 기술하진 않지만, 그 각각의 공개 내용은 그 전체로서 이 명세서에 참조함으로써 포함된다.
도 1은 상술한 것처럼 구성된 각각의 픽셀 셀을 구비한 픽셀 어레이(200)를 갖는 대표적인 이미저 소자(308)의 블록도를 도시한다. 픽셀 어레이(200)는 미리 정해진 수의 로우(row)와 컬럼(column)에 정렬된 복수의 픽셀을 포함한다. 어레이(200)의 각 로우의 픽셀은 로우 선택 라인(line)에 의해 동시에 모두 온(ON) 되며, 각 컬럼의 픽셀은 각각의 컬럼 선택 라인에 의해 선택적으로 출력된다. 복수의 로우와 컬럼 라인은 전체 어레이(200)에 대하여 설치된다. 로우 라인은 로우 어드레스 디코더(220)에 대응하는 로우 드라이버(210)에 의해 선택적으로 기동(起動)된다. 컬럼 선택 라인은 컬럼 어드레스 디코더(270)에 대응하는 컬럼 드라이버(260)에 의해 선택적으로 기동된다. 따라서, 로우 및 컬럼 어드레스가 각 픽셀에 대하여 제공된다. CMOS 이미저는, 픽셀 독출을 위해 적절한 로우와 컬럼 라인을 선택하는 어드레스 디코더(220, 270)를 제어하는, 타이밍 및 콘트롤 회로(250)에 의해 동작된다. 콘트롤 회로(250)는 로우 및 컬럼 구동 회로(210, 260)를 제어해서, 이 들이 선택된 로우와 컬럼 라인의 구동 트랜지스터에 구동 전압을 인가하도록 한다. 픽셀 컬럼 신호는, 선택된 픽셀에 대한 픽셀 이미지 신호(Vsig)와 픽셀 리셋 신호(Vrst)를 일반적으로 포함하는데, 컬럼 소자(260)와 연관된 샘플홀드회로(261)에 의해 읽혀진다. 아날로그-디지털 변환기(275)에 의해 디지털화되는 각각의 픽셀마다 차동 신호(differential signal, Vrst-Vsig)가 차동 증폭기(262)에 의해 생성된다. 아날로그-디지털 변환기(275)는 디지털화된 픽셀 신호를 디지털 이미지를 형성하는 이미지 프로세서(280)에 공급한다.
CMOS 이미저와 같은, 종래 이미지 센서의 픽셀은 도 2에 도시된 바와 같이 광변환 소자를 채용하고 있다. 이 광변환 소자는 일반적으로 p형 기판에 p-영역(21) 및 n-영역(23)을 갖는 포토다이오드(59)를 포함한다. 또한 픽셀은 관련 게이트(25)를 갖는 이송 트랜지스터, 플로팅 확산 영역(16), 및 관련 게이트(29)를 갖는 리셋 트랜지스터를 포함한다. 포토다이오드(59)의 표면에 충돌한 광자들은 영역(23)에 수집되는 전자들을 생성한다. 이송 게이트가 온 되면, 포토다이오드(59)와 플로팅 확산 영역(16) 사이에 존재하는 포텐셜 차이에 의해 영역(23)의 광자-생성 전자가 플로팅 확산 영역(16)으로 이송된다. 이 전하들은 소스 폴로어 트랜지스터(미도시)에 의해 전압 신호로 변환된다. 전하 이송 전에, 플로팅 확산 영역(16)은, 영역(16)의 전하들을 소스/드레인(17)에 접속된 전압 소스로 흐르게 하는 게이트(29)를 구비한 리셋 트랜지스터를 온 시킴으로써 소정의 저 전하 상태(low charge state)로 설정된다. 영역(55)은 픽셀들을 서로 격리하는 STI 절연 영역이 다.
도 3은, 도 2에 도시된 이미지 센서에 대한 포텐셜 다이아그램이다. 포토다이오드(59)의 최대 웰 전하 용량(full well charge capacity)은 표제 "PD" 아래의 빗금친 부분 내이며, 핀드 포텐셜(VPIN) 및 포토다이오드 용량(CPD)의 함수이다. 생성된 전하의 수가 전하 용량에 다다르면, 포토다이오드는 포화되어서 더이상 어떤 광자에도 반응할 수 없다. 영역(23)에 수집된 생성 전자들은 포토다이오드(59)로부터 플로팅 확산 영역(16)으로 이송된다. 또한 플로팅 확산 영역 전하 저장 용량은, 표제 "FD" 아래 빗금친 부분으로 도시된 포화 전압을 갖는다. 최저(bottom) 포텐셜 VRST는 플로팅 확산 영역(16)의 리셋 전압을 나타낸다. 이송 게이트(25)가 온 되면, 도 3에서 점선으로 표현된 것처럼, 포토다이오드(59)와 플로팅 확산 영역(16)을 분리하는 장벽 포텐셜이 낮아진다. 그 결과, 전자들이 포토다이오드(59)로부터 플로팅 확산 영역(16)으로 이동한다.
도 4의 그래프에 도시된 바와 같이, 영역(16)에 이송된 전하들에 근거한 출력 전압 응답은, 응답이 영역(16) 포화점(VSAT)에 도달할 때까지 광 강도(light intensity)의 선형 함수이다. 영역(16) 포화점은 특정의 빛 조건 하에서 인트라-신(intra-scene) 강도 변화를 포착하는 이미지 센서의 능력과 픽셀의 동적 범위(dynamic range)를 제한한다.
본 발명의 실시형태들은 핀드 플로팅 확산 영역을 구비한 이미지 센서의 픽셀을 제공한다. 포토다이오드 및 핀드 플로팅 확산 영역은 상이한 핀 포텐셜을 가지며, 따라서 플로팅 확산 영역의 포화 레벨에 접근하는 전자들을 광 강도가 생성함에 따라서 출력전압이 더 천천히 증가하게 한다. 광 강도가 증가할수록, 전하는 플로팅 확산 영역의 핀 포텐셜에 도달하고 출력 전압/광 강도 기울기(slope)가 변한다. 출력 전압의 기울기 변화는 동적 범위를 증가시킨다.
본 발명의 추가적인 특징은 이하의 상세한 설명과 발명의 대표적인 실시형태를 도시하는 도면으로부터 명확해진다.
도 1은 픽셀 어레이를 구비한 종래의 이미저 소자의 블록도;
도 2는 종래의 이미지 소자의 픽셀 부분의 단면도;
도 3은 도 2에 도시된 픽셀에 대한 포텐셜 다이아그램;
도 4는 도 2 픽셀에 대한 입력 광 신호의 함수로서 출력 전압을 나타낸 그래프;
도 5는 본 발명의 실시형태에 따른 이미지 센서의 픽셀 부분의 단면도;
도 6은 도 5의 픽셀에 대한 포텐셜 다이아그램;
도 7은 도 5의 픽셀에 대한 입력 광 신호의 함수로서 출력 전압을 나타낸 그래프;
도 8은 본 발명의 도 5의 실시형태를 제조하는 방법에 따라서 실행되는 처리의 초기 단계 동안의 도 5의 포토 다이오드 부분의 단면도;
도 9는 도 8에 도시된 것에 이어지는 처리의 단계를 나타내는 것;
도 10은 도 9에 도시된 것에 이어지는 처리의 단계를 나타내는 것;
도 11은 도 10에 도시된 것에 이어지는 처리의 단계를 나타내는 것;
도 12는 도 11에 도시된 것에 이어지는 처리의 단계를 나타내는 것;
도 13은 도 12에 도시된 것에 이어지는 처리의 단계를 나타내는 것;
도 14는 본 발명의 또다른 실시형태에 따른 이미지 센서의 픽셀 부분의 단면도;
도 15는 도 14의 이미지 센서에 대한 포텐셜 다이아그램;
도 16은 본 발명에 따른 또다른 실시형태에 대한 포텐셜 다이아그램;
도 17은 본 발명의 다양한 실시형태의 중 어느 하나에 따라서 구성된 이미저를 채용한 처리 시스템의 개략도이다.
이하에서는, 본 명세서의 일부를 형성하며, 발명이 실행될 수 있는 특정 실시형태들을 도해(illustration)에 의해 보여주는 첨부의 도면을 참조한다. 이 실시형태들은 당업자가 발명을 실행할 수 있을 정도로 충분히 상세하게 기재되어 있어서, 다른 실시형태들도 활용이 가능하고, 또한 본 발명의 사상과 범위를 벗어나지 않은 채 구조적, 논리적, 그리고 전기적인 변경이 가능하다는 것을 이해할 수 있다. 서술된 처리 단계들의 진행은 발명의 실시형태들에 대한 하나의 예이다. 그러나 단계들의 순서는, 필수적으로 특정 순서로 발생하는 단계들을 제외하고는, 본 명세서에서 언급된 순서로 제한되지 않는다.
본 명세서에서 사용된 "웨이퍼" 및 "기판"이라는 용어는, 실리콘, 실리콘-온 -인슐레이터(SOI) 또는 실리콘-온-사파이어(SOS) 기술, 도프 및 도프되지 않은 반도체, 기층 반도체 토대에 의해 지지되는 에피택셜층, 및 다른 반도체 구조들을 포함하는 것으로 이해해야 한다. 또한, 이하에서 "웨이퍼" 또는 "기판"이라고 칭했을 때에는, 이전의 처리 단계들이 활용되어 기층 반도체 구조 또는 토대 내에 혹은 그 위에 영역들, 접합들(junctions), 또는 재료층들이 형성되어 있을 수도 있다. 또한, 반도체는 실리콘-기반일 필요는 없으며, 실리콘-게르마늄, 게르마늄, 갈륨 비소 혹은 다른 반도체에 기반할 수도 있다.
본 명세서에서 사용되는 "픽셀"이라는 용어는, 광자(photon)를 전기적 신호로 변환하는 광변환 소자를 내장한 광-소자 유닛 셀을 지칭한다. 묘사를 하기 위해서, 본 명세서와 도면에서는 한 개의 대표 픽셀 및 그 형성 방법이 묘사된다. 그러나, 전형적으로는 복수의 유사 픽셀들의 제작이 동시에 진행된다. 이하에서, 편의상 CMOS 이미저와 관련하여 본 발명을 기재한다. 그러나, 본 발명은 다른 유형의 이미저 소자 회로들에도 넓게 적용될 수 있으며, 가령 본 발명은 CCD 이미저의 출력 스테이지에도 적용될 수 있다. 따라서, 이하의 서술은 제한적인 개념에서 행해지는 것이 아니며, 본 발명의 범위는 첨부의 특허청구범위에 의해서만 정의된다.
본 발명의 제 1 실시형태는, 전하가 수신되어 플로팅 확산 영역에 저장되는 방식을 변경하여 이미지 센서의 동적 범위를 넓히는 핀드(pinned) 다이오드 플로팅 확산 영역을 제공한다. 핀드 다이오드 플로팅 확산 영역의 도핑 구조는 핀드 포토다이오드와 유사하다. 그러나 핀드 다이오드 플로팅 확산 영역은, 포토다이오드의 핀 포텐셜(pin potential)(VPIN1)과는 다른 핀 포텐셜(VPIN2)을 갖는다. VPIN2이 VPIN1과는 다른 전압이기 때문에, 출력 전압(VOUT)은 예컨대 도 7에 도시된 바와 같이, 포화점에 도달하기 전에 포토다이오드 전하에 응답하여, 각 VPIX에 대해 서로 다른 기울기의 두 개의 선형 영역에서 상승한다.
도 5는 제 1 실시형태에 따라 구축된 픽셀 센서 셀을 묘사한다. 광변환 소자(50)는 p-형 기판(60)에 도해적으로 형성되어 있으며, 이 p-형 기판(60)은 또한 더 많이 도프된 p-형 웰(61)을 갖는다. 광변환 소자(50)는 도해적으로 포토다이오드이며 p-n 접합 포토다이오드, 숏키(Schottky) 포토다이오드 혹은 다른 적당한 포토다이오드일 수 있지만, 예시적인 목적으로 핀 포텐셜 VPIN1을 갖는 핀드 p-n-p 포토다이오드로서 검토된다.
예시적인 핀드 포토다이어드(50)는, 도 5에 도시된 바와 같이, p+ 영역(22) 및 기판(60)과 연관된 n-형 영역(24)을 포함한다. 도 5에 도시된 나머지 구조들은 연관된 게이트(26)를 갖는 이송 트랜지스터와 연관된 게이트(28)를 갖는 리셋 트랜지스터를 포함한다. 픽셀들을 격리하는 데 이용되는 STI(Shallow Trench Isolation) 영역(55), 및 소스/드레인 영역(30, 41)이 또한 도시된다. 연관된 게이트들을 갖는 로우 선택 트랜지스터(35)와 소스 폴로어 트랜지스터(33)는 또한 픽셀 센서 셀에 포함되지만, 로우 선택 트랜지스터(35)가 컬럼 독출 라인(37)에 접속된 상태로, 단면도가 아니라 개략적으로 도시되어 있다. 도 5에서는 이송 트랜지스터를 갖는 4-트랜지스터(4T) 구성으로 도시되어 있지만, 본 발명은, 영역(24)이 플로팅 확산 영역(43)에 직접 결합되어 이송 트랜지스터가 없는 3-트랜지스터(3T) 구성에서도 활용될 수 있으며 다른 더 많은 트랜지스터 숫자 구성을 갖는 픽셀들에도 활용될 수 있다.
도 5에 도시된 바와 같이, 플로팅 확산 영역(43)은 핀드 다이오드 플로팅 확산 영역으로서 구축되어 있다. 핀드 다이오드 플로팅 확산 영역(43)은 n-형 영역(41) 내에 p+ 영역(40)을 갖는다. 플로팅 확산 영역(43)의 p+ 형 영역(40)은, 이송 게이트(26)의 반대측에 위치된 포토다이오드(50)의 p+ 영역(22)과 대칭을 이루도록 이송 게이트(26)의 측벽 아래에서 인접하여 위치되는 것이 바람직하다. 필수적인 것은 아니지만, n+ 컨택트 영역(42)은 n-형 영역(41)에 또한 형성되어 도전성 플러그 형태의 컨택트(27)와 양호한 저항(ohmic) 접촉을 제공할 수 있다.
상술한 바와 같이, 포토다이오드(50)와 플로팅 확산 영역(43)의 다이오드(영역 40, 41)는, 도 7에 묘사된 바와 같이 이중 기울기 출력 전압을 얻기 위해 서로 다른 핀 전압을 가져야 한다. 본 실시형태에서는, 각도 및 투여량과 같은 주입 조건들을 조절함으로써, 플로팅 확산 영역(43)의 VPIN2를 포토다이오드(50)의 VPIN1보다 높게 할 수 있다.
컨택트(27)는 n+형 영역(42)을 통해 플로팅 확산 영역(43)에 전기적으로 접속된다. n+ 영역(42)은 컨택트-사후 식각 주입(after-contact etch implantation) 단계를 통해 형성되어 포텐셜 장벽을 감소시킨다. 선택적 요소인 저장 커패시터(31)는 컨택트(27)에 의해 핀드 플로팅 확산 영역(43)에 접속될 수도 있다. 저장 커패시터(31)는 제 1 전극(34) 및 제 2 전극(32)을 가지며, 그 전극들(32, 34)에 유전체층을 갖는다. 본 실시형태에서, 컨택트(27)는 저장 커패시터(31)와 접속되어 플로팅 확산 영역(43)의 전하 저장 용량을 증가시키지만, 이미지 센서는 저장 커패시터(31) 없이 형성될 수도 있다.
도 6을 참조하여, 커패시터(31)를 갖는 본 발명의 도 5의 실시형태에 따라 구축된 픽셀 셀의 포텐셜 다이어그램을 묘사한다. 도 7은 본 실시형태에 대한 출력 전압 이송 함수를 묘사한다.
도 6은, 플로팅 확산 영역에 인가되는 리셋 전압 VRST는 커패시터(31)의 전극(32)의 픽셀 공급 전압 VPIX와 같다. 결과적으로, 리셋 후 그리고 이송 게이트(26)가 온(on)으로 되고 이송 게이트 장벽 전압이 VPIN1에 가깝게 낮아질 때, 점선으로 나타낸 바와 같이, 전자들은 먼저 전극(34)으로 흐르고 또한 플로팅 확산 영역(43)의 기생 커패시턴스로 흐른다. 이어서 VPIN2에 도달할 때, 전자들은 플로팅 확산 영역(43)의 핀드 다이오드에 의해 생성된 여분의 저장 구역으로 또한 흐른다. 핀드 다이오드에 의해 생긴 추가의 커패시턴스 때문에, 출력 전압은 이송된 전하의 함수로서 좀 더 서서히 상승한다.
도 7에 도시된 바와 같이, 두 개의 기울기 전하 이송 특성이 생기며, 이것은 종래의 이미지 센서에 대한 도 4의 그래프와 대비된다. 종래의 이미지 센서는 하나의 선형 기울기 단계 이후에 더 빨리 포화점에 도달하며(도 4), 반면 도 5의 픽셀은 서로 다른 출력 전압 기울기를 갖는 제 1 및 제 2 작동 범위를 갖는다. 만약 플로팅 확산 영역 전압이, 로우 라이트(low light) 상황에서와 같이, 플로팅 확산 영역으로의 전하 캐리어들의 이송 후에, VPIX - VPIN2보다 낮다면, 도 5의 픽셀은, 도 4에 도시된 바와 같이, 증가하는 광 강도를 갖는 선형 기울기로 상승하는 출력 전압 함수를 가지며 도 2의 픽셀과 훨씬 흡사하게 동작한다. 그러나 만약 플로팅 확산 영역 전압이, 고광강도의 경우에서와 같이 VPIX - VPIN2보다 큰 값에 도달하면, 출력 전압 함수의 기울기는 작아져서 플로팅 확산 영역이 VSAT으로 포화되기 전에 좀 더 높은 광 강도 변화의 수신을 허용한다.
도 7은 캐패시터(31)의 전극(32)에 인가되어서 서로 다른 픽셀 포화 상태를 만드는 세 가지 서로 다른 픽셀 공급 전압의 조건 하에서의 동작 상황을 나타낸다. VPIXA, VPIXB 및 VPIXC는 VPIX에 대한 서로 다른 (감소) 전압을 나타낸다. VPIX가 낮아짐에 따라, 픽셀 포화 전압 또한 그렇게 된다. VPIXA, VPIXB 및 VPIXC의 모든 경우에, 핀드 다이오드 플로팅 확산 영역(43)은 포화에 도달하기 전에 확산 영역(43)에 더 많은 전하가 수신되게 하며, 플로팅 확산 영역(43)으로부터 취해지는 픽셀의 출력 전압은 축적되는 전하에 대한 두 개의 관련 기울기를 갖는다.
도 8 내지 13은 다양한 형성 단계에서 핀드 다이오드 플로팅 확산 영역을 구비한 픽셀 센서 셀을 형성하는 하나의 예시적인 방법을 나타낸다. 편의상, 뒤이은 설명을 위하여 도 5와 동일한 단면도를 도 8 내지 13에서 활용하며, 따라서 소스 폴로어 및 로우 선택 트랜지스터는 도시되지 않는다. 핀드 플로팅 확산 영역(43) 은 p-형 기판(60)의 p-웰(61)에 형성되는 것처럼 설명될 것이지만, n-형 기판의 n-웰에 형성되어도 되며, 다른 구조가 이용되어도 된다. 먼저, 기판(60)이 도 8에 도시된 바와 같이 형성된다. 이런 예시적인 구조에서, 기판(60)은 그 위에 게이트 스택들(15, 19)이 형성되는 p-형 실리콘 기판이다. p-웰(61)은 기판(60) 내에 형성된다. 또한 격리 영역(55)이 형성된다. 격리 영역(55) 및 게이트 스택(15, 19)의 형성 전후에 p-형 웰(61)이 형성되어도 된다. 픽셀 어레이를 제어하는 로직 회로를 포함하게 될, 픽셀 어레이 웰(61) 및 p-형 주변 로직 웰(미도시)이 서로 다른 도핑 프로파일을 갖도록 p-웰(61) 주입이 실행되어도 된다. 해당 기술분야에서 공지된 바와 같이, 다중 고 에너지 주입(multiple high energy implant)이 p-형 웰(61)의 프로파일을 만드는데 이용되어도 된다.
격리 영역(55)은 픽셀들이 형성될 기판의 영역들을 전기적으로 격리하는데 이용된다. 격리 영역(55)은 LOCOS 처리에서 밑에 있는 실리콘을 열산화시키는 것과 같이 공지된 기술 중 어느 것에 의하거나, STI(Shallow Trench Isolation) 처리에서 트렌치를 식각하고 이를 산화물로 채우는 것에 의해 형성될 수 있다. 격리 영역(55)의 형성에 이어서, 아직 P-형 웰(61)이 형성되지 않았다면, 마스크를 사용한 주입법(masked implantation)에 의해 P-형 웰(61)을 생성한다.
도 8은 이송 트랜지스터 및 리셋 트랜지스터 각각에 대한 게이트 스택(15, 19)을 갖는 예시적인 실시형태를 도시한다. 이송 게이트 스택(15) 및 리셋 게이트 스택(19)은 잘 알려진 방법, 예컨대 게이트 산화물의 블랭킷 도포(blanket deposition), 폴리실리콘의 도핑, 실리사이드를 위한 금속 도포, 실리사이드를 형 성하기 위한 어닐링, 그리고 나서 패터닝 및 식각하는 것에 의해 형성될 수 있다. 본 발명은 트랜지스터 게이트 스택(15, 19)을 형성하는 특정 방법에 한정되지 않는다. 이송 게이트 스택(15)은 p-웰(61)의 경계에 걸쳐있는 것처럼 도해적으로 도시되어 있지만, 완전히 P-웰(61)위에 있을 수도 있다.
또한, 핀드 확산 영역(43)의 n-형 영역(41)은 도 9에 도시된 바와 같이, n-형 도펀트의 이온 주입에 의해 형성된다. 유사하게 형성된 n-형 소스/드레인 영역(30)도 도 9에 도시되어 있다. 예컨대, 영역(30)은 n+ 도프되는데, 기판에 마스크를 대고 영역(30)을 이온 주입에 의해 도프함으로써 형성될 수 있다.
도 10은 이송 게이트 스택(15)에 근접하게, 그리고 n-형 영역(41) 내에 위치하며, 그것에 의해 p/n 다이오드를 형성하는, p+ 영역(40)의 형성을 도시한다. 영역(40)은 본 실시형태에서 p+ 도프되며, 리셋 게이트 스택(19)의 채널 영역까지 확장되지는 않는다. 본 실시형태에서, 영역(40)과 그 후에 형성되는 n+ 컨택트 영역(42, 도 5)은 분리되고 서로 연관되지 않아야 한다. 아래에 기술되는 바와 같이, 영역(42)은 식각-주입 단계를 통해서 컨택트(27)의 형성을 위해 위에 놓인 절연층에 개구를 형성한 후에 형성된다.
도 11은 p+ 영역(22) 및 n-형 영역(24)를 구비한 핀드 포토다이오드(50)의 주입을 설명하고 있다. 포토다이오드(50)의 영역(22, 24)은, 제조 과정에서의 임의의 지점에서도 해당 기술분야에서 공지된 방법에 의해 주입되며, 도 9에 도시된 제작 상태의 전후로 몇몇 단계들에서 주입될 수 있다. 영역(40, 22, 24)의 형성 후에, 게이트 스택 측벽 절연체(70, 71)는, 관련 게이트(26, 28)를 갖는 트랜지스터를 형성하는 종래의 기술을 이용하여, 게이트 스택(15, 19)의 측면에 각각 형성된다. 게이트 스택 측벽 절연체는 도 11에 도시되지 않은 다른 나머지 게이트 스택 상에도 형성된다.
종래의 처리 방법은 절연, 실드, 및 금속화 층을 형성하여 게이트 라인을 접속하고 픽셀 셀에 대한 다른 접속을 만드는데 이용될 수 있다. 예를 들면, 전체 표면은 예컨대, 실리콘 이산화물, BSG, PSG, 또는 BPSG의 패시베이션층(88)으로 덮여도 되는데, 이는 CMP 평탄화되고 식각되어 컨택트 홀을 제공하며, 이어서 금속화되어 컨택트를 제공한다. 도 12는 BPSG의 패시베이션층(88)과 거기에 플로팅 확산 형역(43)에 대한 컨택트 개구를 형성한 것을 도시한다.
컨택트 개구가 형성된 뒤에, 도 13에 도시된 바와 같이 식각-주입 단계에 의해 n-형 영역(41) 내에 영역(42)이 형성된다. 예를 들면, 영역(42)은 n+ 형으로 도프되는데, 양호한 저항 컨택트를 제공하기 위해 n-형 영역(41) 보다 더 높은 밀도로 도프된다. 영역(42)이 주입된 뒤에, 컨택트(27)가 컨택트 개구에 형성된다. 영역(42)은 컨택트(27)에 접속되고 영역(41) 내에 위치하지만, p+ 영역(40)과는 분리되고, 연관되지 않으며, 간섭하지도 않는다. 저장 캐패시터(31, 도 9)는 패시베이션층(88) 위에 또는 기판(60)의 다른 표면 부분에, 해당 기술분야의 공지된 방법에 의해 임의로 형성되어도 된다. 종래의 절연체 또는 도전체 층들은 구성들을 상호 접속하고, 픽셀들을 주변 회로와 접속시키며, 외부로부터 회로를 보호하는데 이용될 수 있다.
도 14는 본 발명의 또다른 픽셀 셀 실시형태를 도시한다. 이 실시형태에서 는, 핀드 플로팅 확산 영역(45)의 p+ 영역(40')이 n+ 영역(42)를 둘러싸지만, 리셋 트랜지스터 게이트(28) 아래의 영역(41) 속으로 확장되지는 않는다. 상기 도 5에 도시된 실시형태와 달리, p+ 영역(40') 및 n+ 영역(42)은 서로 분리되지 않는다. 본 실시형태의 영역(42)은 p+ 영역(40')의 바닥 경계를 넘어서까지 연장되도록 배치되어서 n+ 영역(42)이 핀드 다이오드 플로팅 확산 영역(45)의 n-형 영역 속으로 확장되도록 한다.
도 14에 도시된 실시형태를 형성하는 처리는, 다음의 사항을 제외하고는 도 8 내지 13에 도시된 처리와 유사하다. p+ 영역(40')은 플로팅 확산 영역(45)의 더 큰 부분에 걸쳐 확장되도록 주입되며, n+ 영역(42)는 n-형 영역(41) 속으로 주입된다. 도 14에 도시된 실시형태는, 도 15에 도시된 바와 같이, 도 5와 비교하면, 수정된 포텐셜 다이아그램을 갖는다. p+ 영역(40')이 n+ 영역(42)을 둘러싸고, n+ 영역(42)이 n-형 영역(41), p+ 영역(40') 및 컨택트(27)와 접촉하면, 추가의 저장 캐패시터(△C)가 더해진다. 도 14의 실시형태는 또한 도 5에 도시된 캐패시터(31)를 포함하거나 빼도 된다.
도 15는 도 14의 실시형태에 대한 포텐셜 다이아그램을 도시한다. p+ 영역(40')이 n+ 영역(42)를 둘러싸기 때문에, 핀드 다이오드의 캐패시턴스가 △C로 도시된 것처럼 증가한다. 그 결과, 외부 캐패시터가 없어도, VSAT는 더 느리게 도달된다.
도 15의 전하 다이아그램은 도 6에 도시된 전하 저장 영역(CAP) 및 캐패시터 (31, 도 5)와 같은 외부 캐패시터와 연관된 어떠한 전하 캐패시터도 생략한다. 도 16은 도 5 실시형태의 포텐셜 다이아그램을 도시하지만, 외부 캐패시터(31)을 생략하고 있다. 도 5 실시형태에서의 p+ 영역(40)과 비교해서 더 큰 도 14의 p+ 영역(40')에 의해 생성된 추가 저장 캐패시턴스(△C)는 도 15와 16를 비교함으로써 쉽게 확인된다.
도 17은 도 1에 도시된 전체적인 구성을 갖는 이미저 소자(308)를 포함하는 프로세서 시스템(300)을 도시하고 있으며, 다만 픽셀 어레이(200)는 본 발명의 다양한 실시형태들 중 어느 하나에 따라서 구성된다. 시스템(300)은 버스(304)를 통해 다양한 소자들과 통신하는 중앙 처리 유닛(CPU)을 갖는 프로세서(302)를 포함한다. 버스(304)에 접속되어 있는 일부 소자들은 시스템(300) 내외부로의 통신을 제공한다. 입력/출력(I/O) 소자(306)와 이미저 소자(308)는 그러한 통신 소자들의 예이다. 버스(304)에 접속되어 있는 다른 소자들은, 도해적으로 RAM(310), 하드 드라이브(312), 및 플로피 디스크 드라이브(314)와 CD 드라이브(316)와 같은 하나 이상의 주변 메모리 소자를 포함하는 메모리를 제공한다. 이미저 소자(308)는 도 1에 도시된 바와 같이 구축될 수도 있으며, 다만 픽셀 어레이(200)는 도 5 내지 도 16과 관련하여 상술(上述)한 본 발명의 실시형태의 특성들을 갖는다. 이미저 소자(308)는 CPU(302) 또는 시스템(300)의 다른 구성요소들로부터 제어 데이터 등을 수신할 수도 있다. 이미저 소자(308)는, 이미지들을 정의하는 신호들을 이미지 처리 혹은 다른 이미지 조작 동작을 위해 프로세서(302)로 공급할 수도 있다.
본 발명은 핀드 다이오드를 갖는 플로팅 확산 영역의 관점에서 서술되었지 만, 광 강도가 상승할수록 출력 전압의 기울기에 변화를 제공하는 다른 구조들도 본 발명의 범위 내에 있다. 또한, 본 발명은 전자 이송에 관해서 서술되었지만, 디플리션(depletion) 포토다이오드에 대한 홀(hole)의 이송에도 또한 적용될 수 있다.
상술한 소자 및 처리는 이용되고 생산될 수 있는 많은 전형적인 소자들과 바람직한 방법들을 묘사한다. 상기 기재 및 도면은 본 발명의 목적, 특징, 및 이점을 달성하는 실시형태들을 묘사한다. 그러나 본 발명이 상술한 실시형태에 엄격하게 제한되는 것을 의도하는 것은 아니다. 지금은 예상할 수 없지만, 이하의 청구항들의 사상과 범위 내에 올 수 있는 본 발명의 어떠한 변형예도 본 발명의 일부로 간주되어야 한다.

Claims (80)

  1. 제1 도전형의 기판;
    상기 기판 내에 제2 도전형의 제1 영역을 포함하고 제1 핀 포텐셜을 가지는 광변환 소자; 및
    상기 광변환 소자로부터 전하를 수신하는 전하 수집 영역으로서, 제2 도전형의 제2 영역의 상부 표면에 제1 도전형의 영역을 포함하고 제2 핀 포텐셜을 가지는, 전하 수집 영역을 포함하고,
    상기 제2 핀 포텐셜은 상기 제1 핀 포텐셜과 다른 것을 특징으로 하는, 픽셀 센서 셀.
  2. 제 1 항에 있어서, 상기 광변환 소자로부터 상기 전하 수집 영역으로 전하를 이송하는 이송 트랜지스터를 더 포함하는, 픽셀 센서 셀.
  3. 제 1 항에 있어서, 상기 전하 수집 영역은 플로팅 확산 영역인, 픽셀 센서 셀.
  4. 제 1 항에 있어서, 상기 광변환 소자는 포토다이오드인, 픽셀 센서 셀.
  5. 제 4 항에 있어서, 상기 포토다이오드는 핀드(pinned) 포토다이오드인, 픽셀 센서 셀.
  6. 제 1 항에 있어서, 상기 전하 수집 영역은 상기 기판 내에서 제 1 도전형을 가지는 영역 내에 있는 것을 특징으로 하는 , 픽셀 센서 셀.
  7. 제 1 항에 있어서, 상기 제2 도전형의 제2 영역은 n-형 영역이며, 상기 전하 수집 영역 내의 제1 도전형의 영역은 상기 n-형 영역 내에 형성된 p+형 영역인 것을 특징으로 하는, 픽셀 센서 셀.
  8. 제 7 항에 있어서, 상기 n-형 영역 내에 n+형 영역을 더 포함하는, 픽셀 센서 셀.
  9. 제 8 항에 있어서, 상기 n+형 영역과 상기 p+형 영역은 상기 n-형 영역의 일부에 의해 서로 분리되어 있는, 픽셀 센서 셀.
  10. 제 8 항에 있어서, 상기 p+형 영역은 상기 n+형 영역을 둘러싸며, 상기 n+형 영역은 상기 n-형 영역 내로 연장되어 있는, 픽셀 센서 셀.
  11. 제 8 항에 있어서, 상기 n+형 영역은 컨택트와 연관되어 있는, 픽셀 센서 셀.
  12. 제 7 항에 있어서, 상기 p+형 영역은 이송 트랜지스터의 게이트에 인접하여 위치되는, 픽셀 센서 셀.
  13. 제 7 항에 있어서, 상기 p+형 영역은 리셋 트랜지스터 게이트 채널 영역에 접촉하지 않는, 픽셀 센서 셀.
  14. 제 1 항에 있어서, 상기 전하 수집 영역에 전기적으로 접속된 외부 저장 커패시터를 더 포함하는, 픽셀 센서 셀.
  15. 제1 핀 포텐셜을 가지는 광변환 소자;
    상기 광변환 소자로부터 전하를 수신하고 상기 제1 핀 포텐셜과는 다른 제2 핀 포텐셜을 가지는 전하 수집 영역으로서, 상기 광변환 소자로부터 전하를 수신하는 제2 도전형의 제1 도프된 영역, 상기 제1 도프된 영역 내의 제1 도전형의 제2 도프된 영역, 및 상기 제1 도프된 영역 내의 상기 제2 도전형의 제3 도프된 영역을 포함하는, 상기 전하 수집 영역; 및
    상기 광변환 소자로부터 상기 전하 수집 영역으로 전하를 이송하는 이송 트랜지스터를 포함하며,
    상기 제 2 도프된 영역과 제 1 도프된 영역은 다이오드를 형성하고, 상기 제 2 도프된 영역은 상기 이송 트랜지스터의 게이트에 인접해 있는 것을 특징으로 하는, 픽셀 센서 셀.
  16. 삭제
  17. 제1 핀 포텐셜(VPIN1)을 가지는 광변환 소자;
    상기 광변환 소자로부터 전하를 수신하고 VPIN1보다 큰 제2 핀 포텐셜(VPIN2)을 가지는 전하 수집 영역으로서, 상기 광변환 소자로부터 전하를 수신하는 제2 도전형의 제1 도프된 영역, 상기 제1 도프된 영역 내의 제1 도전형의 제2 도프된 영역, 및 상기 제1 도프된 영역 내의 상기 제2 도전형의 제3 도프된 영역을 포함하는, 상기 전하 수집 영역; 및
    상기 광변환 소자로부터 상기 전하 수집 영역으로 전하를 이송하는 이송 트랜지스터를 포함하며,
    상기 제2 도프된 영역과 제1 도프된 영역은 다이오드를 형성하고, 상기 제2 도프된 영역은 상기 이송 트랜지스터의 게이트에 인접해 있는 것을 특징으로 하는 픽셀 센서 셀.
  18. 제 15 항에 있어서, 상기 제 3 도프된 영역은, 상기 전하 수집 영역의 상기 제 1 도프된 영역보다 더 높은 상기 제 1 도전형의 불순물 농도로 주입된, 픽셀 센서 셀.
  19. 제 15 항에 있어서, 상기 전하 수집 영역은 플로팅 확산 영역인, 픽셀 센서 셀.
  20. 제 15 항에 있어서, 상기 광변환 소자는 포토다이오드인, 픽셀 센서 셀.
  21. 제 20 항에 있어서, 상기 포토다이오드는 핀드 포토다이오드인, 픽셀 센서 셀.
  22. 제 15 항에 있어서, 상기 제 2 도프된 영역은 p+로 도프된, 픽셀 센서 셀.
  23. 광변환 소자;
    상기 광변환 소자로부터 전하를 수신하는 전하 수집 영역으로서, 상기 광변환 소자로부터 전하를 수신하는 제2 도전형의 제1 도프된 영역, 상기 제1 도프된 영역 내의 제1 도전형의 제2 도프된 영역, 및 상기 제1 도프된 영역 내의 상기 제2 도전형의 제3 도프된 영역을 포함하는, 상기 전하 수집 영역;
    상기 제3 도프된 영역에 접속된 저장 커패시터; 및
    상기 광변환 소자로부터 상기 전하 수집 영역으로 전하를 이송하는 이송 트랜지스터를 포함하며,
    상기 제2 도프된 영역과 제1 도프된 영역은 다이오드를 형성하고, 상기 제2 도프된 영역은 상기 이송 트랜지스터의 게이트에 인접해 있는 것을 특징으로 하는 픽셀 센서 셀.
  24. 제 23 항에 있어서, 상기 저장 커패시터는 컨택트를 통해 상기 제 3 도프된 영역에 접속되어 있는, 픽셀 센서 셀.
  25. 제 24 항에 있어서, 상기 컨택트는 저 저항 컨택트인, 픽셀 센서 셀.
  26. 제 15 항에 있어서, 상기 제 2 도프된 영역과 상기 제 3 도프된 영역은 상기 제 1 도프된 영역의 일부에 의해 서로 분리되어 있는, 픽셀 센서 셀.
  27. 광변환 소자;
    상기 광변환 소자로부터 전하를 수신하는 전하 수집 영역으로서, 상기 광변환 소자로부터 전하를 수신하는 제2 도전형의 제1 도프된 영역, 상기 제1 도프된 영역 내의 제1 도전형의 제2 도프된 영역, 및 상기 제1 도프된 영역 내의 상기 제2 도전형의 제3 도프된 영역을 포함하되, 상기 제2 도프된 영역은 상기 제3 도프된 영역을 둘러싸며 상기 제3 도프된 영역은 상기 제1 도프된 영역 내로 연장되는, 상기 전하 수집 영역; 및
    상기 광변환 소자로부터 상기 전하 수집 영역으로 전하를 이송하는 이송 트랜지스터를 포함하며,
    상기 제2 도프된 영역과 제1 도프된 영역은 다이오드를 형성하고, 상기 제2 도프된 영역은 상기 이송 트랜지스터의 게이트에 인접해 있는 것을 특징으로 하는, 픽셀 센서 셀.
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
  35. 삭제
  36. 삭제
  37. 삭제
  38. 삭제
  39. 삭제
  40. 삭제
  41. 삭제
  42. 삭제
  43. 프로세서; 및
    상기 프로세서에 결합되고 픽셀 센서 셀들을 포함하는 이미저(imager)를 포함하고,
    각 픽셀 센서 셀은,
    제1 도전형의 기판;
    상기 기판 내에 제2 도전형의 제1 영역을 포함하고 제1 핀 포텐셜을 가지는 광변환 소자;
    상기 광변환 소자로부터 전하를 수신하는 전하 수집 영역으로서, 제2 도전형의 제2 영역의 상부 표면에 제1 도전형의 영역을 포함하고 제2 핀 포텐셜을 가지는 전하 수집 영역을 포함하되, 상기 제2 핀 포텐셜은 상기 제1 핀 포텐셜과 다른, 전하 수집 영역;
    상기 광변환 소자로부터 상기 전하 수집 영역으로 전하를 이송하는 이송 트랜지스터; 및
    적어도 출력 트랜지스터를 포함하는 독출 회로를 포함하는, 처리 시스템.
  44. 제 43 항에 있어서, 상기 전하 수집 영역은 플로팅 확산 영역인, 처리 시스템.
  45. 제 43 항에 있어서, 상기 전하 수집 영역에 전기적으로 접속된 저장 커패시터를 더 포함하는, 처리 시스템.
  46. 제 43 항에 있어서, 상기 이미저는 CMOS 이미저인, 처리 시스템.
  47. 삭제
  48. 삭제
  49. 삭제
  50. 삭제
  51. 삭제
  52. 삭제
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  56. 삭제
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  60. 픽셀 센서 셀을 형성하는 방법으로서,
    광변환 소자와 전하 수집 영역을 갖는 상기 픽셀 센서 셀을 형성하는 단계로서, 상기 전하 수집 영역은 제1 도전형의 제1 도프된 영역을 갖는, 단계;
    상기 전하 수집 영역과 연관되고 제2 도전형을 갖는 제2 도프된 영역을 형성하는 단계;
    상기 전하 수집 영역에 접속되는 컨택트를 형성하는 단계; 및
    상기 전하 수집 영역과 연관되고 상기 컨택트 아래에 상기 제1 도전형을 갖는 제3 도프된 영역을 형성하는 단계를 포함하고,
    상기 제2 도프된 영역은 상기 제3 도프된 영역을 둘러싸며, 상기 제3 도프된 영역은 상기 제1 도프된 영역 내로 연장되는 것을 특징으로 하는 픽셀 센서 셀 형성 방법.
  61. 제 60항에 있어서,
    상기 광변환 소자는 제1 핀 포텐셜(VPIN1)을 가지고, 상기 전하 수집 영역은 제2 핀 포텐셜(VPIN2)을 가지며, VPIN2 는 VPIN1 과 다른 것을 특징으로 하는 픽셀 센서 셀 형성 방법.
  62. 제 61항에 있어서,
    VPIN2 는 VPIN1 보다 큰 것을 특징으로 하는 픽셀 센서 셀 형성 방법.
  63. 제 60항에 있어서,
    상기 제3 도프된 영역은, 상기 전하 수집 영역의 상기 제1 도프된 영역보다 더 높은 상기 제1 도전형의 불순물 농도로 도프된 것을 특징으로 하는 픽셀 센서 셀 형성 방법.
  64. 제 60항에 있어서,
    상기 전하 수집 영역은 플로팅 확산 영역인, 픽셀 센서 셀 형성 방법.
  65. 제 60항에 있어서,
    상기 광변환 소자는 포토다이오드인, 픽셀 센서 셀 형성 방법.
  66. 제 60항에 있어서,
    저장 커패시터를 형성하고, 상기 저장 커패시터를 상기 제3 도프된 영역에 접속하는 단계를 더 포함하는, 픽셀 센서 셀 형성 방법.
  67. 제 66항에 있어서,
    상기 저장 커패시터를 상기 제3 도프된 영역에 접속하기 위해 저 저항 컨택트를 형성하는 단계를 더 포함하는, 픽셀 센서 셀 형성 방법.
  68. 픽셀 센서 셀을 형성하는 방법으로서,
    제1 핀 포텐셜(VPIN1)을 가지는 광변환 소자와 VPIN1과는 다른 제2 핀 포텐셜(VPIN2)을 가지는 전하 수집 영역을 갖는 상기 픽셀 센서 셀을 형성하는 단계로서, 상기 전하 수집 영역은 제1 도전형의 제1 도프된 영역을 갖는, 단계;
    상기 전하 수집 영역과 연관되고 제2 도전형을 갖는 제2 도프된 영역을 형성하는 단계;
    상기 전하 수집 영역에 접속된 컨택트를 형성하는 단계; 및
    상기 전하 수집 영역과 연관되고 상기 컨택트 아래에 상기 제1 도전형을 갖는 제3 도프된 영역을 형성하는 단계를 포함하는, 픽셀 센서 셀 형성 방법.
  69. 삭제
  70. 제 68항에 있어서, VPIN2는 VPIN1보다 큰, 픽셀 센서 셀 형성 방법.
  71. 제 68항에 있어서, 상기 제3 도프된 영역은, 상기 전하 수집 영역의 상기 제 1 도프된 영역보다 더 높은 상기 제1 도전형의 불순물 농도로 도프된, 픽셀 센서 셀 형성 방법.
  72. 제 68 항에 있어서, 상기 전하 수집 영역은 플로팅 확산 영역인, 픽셀 센서 셀 형성 방법.
  73. 제 68 항에 있어서, 상기 광변환 소자는 포토다이오드인, 픽셀 센서 셀 형성 방법.
  74. 삭제
  75. 제 68 항에 있어서, 상기 제 2 도프된 영역은 p+로 도프된, 픽셀 센서 셀 형성 방법.
  76. 픽셀 센서 셀을 형성하는 방법으로서,
    광변환 소자와 전하 수집 영역을 갖는 상기 픽셀 센서 셀을 형성하는 단계로서, 상기 전하 수집 영역은 제1 도전형의 제1 도프된 영역을 갖는, 단계;
    상기 전하 수집 영역과 연관되고 제2 도전형을 갖는 제2 도프된 영역을 형성하는 단계;
    상기 전하 수집 영역에 접속된 컨택트를 형성하는 단계;
    상기 전하 수집 영역과 연관되고 상기 컨택트 아래에 상기 제1 도전형을 갖는 제3 도프된 영역을 형성하는 단계; 및
    상기 제3 도프된 영역에 접속된 저장 커패시터를 형성하는 단계를 포함하는, 픽셀 센서 셀 형성 방법.
  77. 제 76 항에 있어서, 컨택트를 통해 상기 저장 커패시터를 상기 제3 도프된 영역에 접속하는 단계를 더 포함하는, 픽셀 센서 셀 형성 방법.
  78. 제 77 항에 있어서, 상기 컨택트는 저 저항(ohmic) 컨택트인, 픽셀 센서 셀 형성 방법.
  79. 제 68 항에 있어서, 상기 제 2 도프된 영역과 상기 제 3 도프된 영역은 상기 제 1 도프된 영역의 일부에 의해 서로 분리되어 있는, 픽셀 센서 셀 형성 방법.
  80. 삭제
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