JP2007504670A - ピンド浮遊拡散ダイオードを有するイメージセンサ - Google Patents
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Abstract
本発明は、ピンドフォトダイオードに加えて、ピンド浮遊拡散領域を有するイメージセンサを提供する。ピンド浮遊拡散領域は、センサが電荷を蓄積する能力を増大させ、センサのダイナミックレンジを増大させ、シーン間の強度変動を拡大する。
Description
本発明は、イメージャの画素アレイに係る方法および装置に関する。本発明は、特に、改良した浮遊拡散領域を持つ画素を有するイメージャに関する。
典型的には、デジタルイメージャのアレイは、セルの各々が、例えば、フォトゲート、フォトコンダクタ、またはフォトダイオードのような光変換デバイスを含む、画素セルの焦平面アレイを含むものである。このような、ＣＭＯＳイメージャとして知られるイメージャでは、典型的にはソースフォロワ出力トランジスタを有する各画素セルに、読み取り回路が接続されている。光変換デバイスは、光子を、ソースフォロワ出力トランジスタのゲートに接続された浮遊拡散領域とすることができる、典型的には電荷蓄積領域に転送される電子に変換する。光変換デバイスから浮遊拡散領域まで電荷を転送するために、電荷転送デバイス（例えばトランジスタ）を含めることができる。さらに、このようなイメージャセルは、電荷転送に先だって、典型的には、予定した電荷レベルに浮遊拡散領域をリセットするためのトランジスタを有している。ソースフォロワ・トランジスタの出力は、行選択トランジスタによって、出力信号としてゲートされる。
模範的なＣＭＯＳイメージング回路や、この処理ステップ、およびイメージング回路の様々なＣＭＯＳ素子の機能の詳細については、例えば、ローズ（Ｒｈｏｄｅｓ）による米国特許明細書第６，１４０，６３０号、ローズによる米国特許明細書第６，３７６，８６８号、ローズ等による米国特許明細書第６，３１０，３６６号、ローズによる米国特許明細書第６，３２６，６５２号、ローズによる米国特許明細書第６，２０４，５２４号、ローズによる米国特許明細書第６，３３３，２０５号に記載されている。前述の各明細書の開示は、参考までにここに含めるものとする。
図１は、各画素セルが上述のように構成された画素アレイ２００を有する模範的なイメージャデバイス３０８のブロック図である。画素アレイ２００は、予め定められた数の行と列に配列された複数の画素を具えている。アレイ２００における各行の画素は、行選択ラインによって全て同時にターンオンされ、各列の画素は、それぞれの列選択ラインによって選択的に出力される。アレイ２００全体には複数の行および列のラインが設けられている。行ラインは、行アドレスデコーダ２２０に応答して行ドライバ２１０により選択的に駆動される。列選択ラインは、列アドレスデコーダ２７０に応答して列ドライバ２６０により選択的に駆動される。このように各画素に対して行および列がアドレス指定される。ＣＭＯＳイメージャは、タイミング兼制御回路２５０によって作動され、この回路は、画素の読み取りに際し適切な行および列を選択するために、アドレスデコーダ２２０および２７０を制御する。制御回路２５０はまた、行および列駆動回路２１０および２６０を制御して、これらが、選択された行および列のラインの駆動トランジスタに駆動電圧をかけるようにする。画素の列信号は、典型的には、選択された画素に対して画素リセット信号（Ｖｒｓｔ）および画素イメージ信号（Ｖｓｉｇ）を含んでおり、列ドライバ２６０と関連するサンプル・ホールド回路２６１によって読み取られる。各画素に対して、アナログ・デジタル変換器（ＡＤＣ）２７５によりデジタル化される差分信号（Ｖｒｓｔ−Ｖｓｉｇ）が差動増幅器２６２によって発生される。アナログ・デジタル変換器２７５は、デジタル画像を形成する画像プロセサ２８０にデジタル化した画素信号を供給する。
ＣＭＯＳイメージャのような従来のイメージセンサの画素は、図２に示すような光変換デバイスを使用している。この光変換デバイスは、典型的にはｐ基板内にｐ領域２１およびｎ領域２３を有するフォトダイオード５９を含んでいる。画素は、関連するゲート２５を有する転送トランジスタ、浮遊拡散領域１６、および関連するゲート２９を有するリセットトランジスタも含んでいる。フォトダイオード５９の表面に当たる光子は、領域２３内に集められる電子を発生する。転送ゲートがオンしている時は、フォトダイオード５９と浮遊拡散領域１６との間に電位差が存在することにより、領域２３内に、光子により発生された電子は、浮遊拡散領域１６に転送される。電荷は、ソースフォロワ・トランジスタ（図示せず）により、電圧信号に変換される。電荷転送に先だって、浮遊拡散領域１６は、領域１６の電子をソース／ドレイン１７に接続された電圧源に流すゲート２９を有するリセットトランジスタをターンオンさせることによって、予定した低い電荷状態に設定される。領域５５は、画素を互いに分離するＳＴＩ絶縁領域である。
図３は、図２に示したイメージセンサに対する電位図である。フォトダイオード５９のフルウェル電荷容量（ｆｕｌｌ ｗｅｌｌ ｃｈａｒｇｅ ｃａｐａｃｉｔｙ）は、見出し「ＰＤ」の下の陰影を付した領域で示してあり、ピンド電位（ＶＰＩＮ）およびフォトダイオードのキャパシタンス（ＣＰＤ）の関数となる。発生した電子の数がこの電荷容量に達すると、フォトダイオードは飽和し、これ以上の光子には応答できなくなる。領域２３にて集められる発生電子は、フォトダイオード５９から浮遊拡散領域１６へと転送される。浮遊拡散領域の電荷蓄積容量もまた飽和電圧を有し、これは見出し「ＦＤ」の下の陰影を付した領域で示してある。底部電位ＶＲＳＴは、浮遊拡散領域１６のリセット電圧を表している。転送ゲート２５がオンすると、フォトダイオード５９と浮遊拡散領域１６とを分離するバリア電位は、図３に点線で示すように、低くなる。その結果、電子は、フォトダイオード５９から浮遊拡散領域１６へと移動する。
図４のグラフに示すように、領域１６に転送される電荷に基づく出力電圧応答は、この応答が領域１６の飽和点（ＶＳＡＴ）に達する点までは、光強度について直線的な関数となる。領域１６の飽和点は、画素のダイナミックレンジと、イメージセンサが所定の光条件下でシーン間の強度変動を取り込む能力とを制限する。
本発明の実施例は、イメージセンサの画素にピンド浮遊拡散領域（ｐｉｎｎｅｄ ｆｌｏａｔｉｎｇ ｄｉｆｆｕｓｉｏｎ ｒｅｇｉｏｎ）を設ける。フォトダイオードとピンド浮遊拡散領域とは異なるピンニング電位を有するため、光強度が浮遊拡散領域の飽和レベルに近づく電子を発生するので、出力電圧を一層ゆるやかに上昇させる。光強度が上昇すると、電荷は、浮遊拡散領域のピンニング電位に達して、出力電圧／光強度の勾配が変化する。出力電圧の勾配の変化の範囲はダイナミックに増大する。
本発明の更なる特徴を、本発明の模範的な実施例を例示する、以下の詳細な説明および図面につき説明する。
以下の詳細な説明では、添付の図面を参照する。図面は本願明細書の一部をなすものであり、本発明を実施することができる特定の実施例を例示することによって示している。これらの実施例は、当業者が本発明を実施することができる程度に詳細に説明しているものであり、他の実施例を利用することができること、そして本発明の精神および範囲から逸脱することなく構造的、論理的、および電気的な変形を加え得ることは明らかである。ここで説明する処理ステップの進行は、本発明の模範的な実施例ではあるが、諸ステップの手順は、ここで説明するものに限定されるものではなく、ある所定の順序で必然的に生じるステップ以外は、当業者に既知の態様で変更することができる。
ここで用いる「ウェーハ」および「基板」という用語は、シリコン、シリコンオン絶縁体（ＳＯＩ）またはシリコンオン・サファイア（ＳＯＳ）の技法、ドープおよび非ドープ半導体、ベース半導体基部により支持されるシリコンのエピタキシャル層、および他の半導体構体を含むものとする。さらに、以下の説明にて「ウェーハ」および「基板」に言及する際、先の処理ステップを利用して、ベース半導体の構造または基板の内部または外部で、領域、接合、または材料層を形成するものとする。さらに、半導体は、必ずしもシリコンに基づくものでなく、シリコン−ゲルマニウム、ゲルマニウム、ガリウムヒ素又は他の半導体とすることもできる。
ここで用いる「画素」という用語は、光子を電気信号に変換する光変換デバイスを含む、光素子ユニットセルとする。説明のため、単一の代表的な画素およびこの形成方法を、ここに図面および記載にて説明する。しかしながら、典型的には同様な複数の画素の製造を同時に行うことができる。以下の説明では、本発明は、便宜上ＣＭＯＳイメージャについて説明するが、本発明は、他のタイプのイメージャデバイスの回路に、さらに広範に適用可能であり、例えば本発明は、ＣＣＤイメージャの出力段にも適用可能である。したがって、以下の詳細な説明は、限定的な意味に解釈されるべきではなく、本発明の範囲は、請求の範囲によってのみ規定される。
本発明の第１の模範的な実施例は、イメージセンサのダイナミックレンジを拡大するために、浮遊拡散領域にて電荷が受け取られ蓄積されるやり方を変更する、ピンドダイオード浮遊拡散領域を設けている。ピンドダイオード浮遊拡散領域のドーピング構造は、ピンドフォトダイオードのものと類似している。しかしながら、ピンドダイオード浮遊拡散領域は、フォトダイオードのピン電位（ＶＰＩＮ１）とは異なるピン電位（ＶＰＩＮ２）を有している。ＶＰＩＮ２はＶＰＩＮ１とは異なる電位であるため、出力電圧（ＶＯＵＴ）は、例えば図７に示すように、飽和点に達する前にフォトダイオードの電荷に応答して、各ＶＰＩＸに対して異なる傾斜の２つの直線領域にて上昇する。
図５は、第１実施例に従って構成した画素センサのセルを説明している。光変換デバイス５０は、例示的に、高度にドーピングしたｐ形ウェル６１も有するｐ形基板６０内に形成されている。光変換デバイス５０は、例示として、フォトダイオードであり、これはｐ−ｎ接合フォトダイオード、ショットキー・フォトダイオード、または他の任意の好適なフォトダイオードとすることができるが、例としてピン電位ＶＰＩＮ１を有するピンドｐ−ｎ−ｐフォトダイオードとして説明する。
図５に示すような例示のピンドフォトダイオード５０は、ｐ形基板６０に関連するｐ＋領域２２と、ｎ形領域２４とを含んでいる。図５に示す残りの構成は、関連するゲート２６を有する転送トランジスタおよび関連するゲート２８を有するリセットトランジスタを含んでいる。画素を分離するのに用いるシャロートレンチ・アイソレーション（ＳＴＩ）領域５５、ならびにソース／ドレイン領域３０および４１も示してある。画素センサセルには、ソースフォロワ・トランジスタ３３および関連するゲートを有する行選択トランジスタ３５もまた含まれているが、これらは断面図ではなく概略的に示したものであり、行選択トランジスタ３５の出力は列読み取りライン３７に接続されている。本発明は、図５では転送トランジスタを有する４トランジスタ（４Ｔ）構成として示してあるが、領域２４が浮遊拡散領域４３に直接結合される、転送トランジスタのない３トランジスタ（３Ｔ）構成にて、およびトランジスタの数をさらに多くした他の構成の画素に利用することもできる。
図５に示すように、浮遊拡散領域４３は、ピンドダイオード浮遊拡散領域として構成される。ピンドダイオード浮遊拡散領域４３は、ｎ形領域４１内にｐ＋形領域４０を有している。浮遊拡散領域４３のｐ＋形領域４０は、転送ゲート２６の側壁に隣接し、その下方に位置付けて、転送ゲート２６の反対側に位置付けられるフォトダイオード５０のｐ＋形領域２２と対称をなすようにするのが好適である。必須ではないが、ｎ形領域４１にｎ＋形接点領域４２も形成して、導電プラグ形態の接点２７に良好にオーム接触させることができる。
上述したように、フォトダイオード５０と浮遊拡散領域４３内のダイオード（領域４０，４１）とは、図７に示す２重傾斜出力電圧関数を得るために、異なるピン電位を有するようにすべきである。この実施例では、浮遊拡散領域４３のＶＰＩＮ２は、角度および投与量のような注入条件を調節することによって、フォトダイオード５０のＶＰＩＮ１よりも高くすることができる。
接点２７は、ｎ＋形領域４２を経て、浮遊拡散領域４３に電気的に接続されている。ｎ＋形領域４２は、アフターコンタクト・エッチ注入（ａｆｔｅｒ−ｃｏｎｔａｃｔ ｅｔｃｈ−ｉｍｐｌａｎｔａｔｉｏｎ）工程によって形成され、これにより電位障壁を低減させる。ピンド浮遊拡散領域４３には、接点２７を経由して、随意の蓄積キャパシタ３１を接続することができる。蓄積キャパシタ３１は、第１の電極３４および第２の電極３２を有し、これらの電極の間には誘電体層を有している。本実施例においては、接点２７を蓄積キャパシタ３１に接続して、浮遊拡散領域４３の電荷蓄積キャパシタンスを増大させるが、イメージセンサは、蓄積キャパシタ３１なしで形成することもできる。
図６を参照して、キャパシタ３１を有する本発明の図５の実施例に従って構成した画素セルの電位図を説明する。図７は、本実施例の出力電圧転送関数を示している。
図６は、浮遊拡散領域にかけられるリセット電圧ＶＲＳＴがキャパシタ３１の電極３２にかかる画素供給電圧ＶＰＩＸに等しい場合を示している。したがって、リセット後であって転送ゲート２６がターンオンされて、点線で示すように転送ゲート障壁電位がＶＰＩＮ１付近まで低下したら、電子は最初に電極３４に流れ、そして浮遊拡散領域４３の寄生キャパシタンスへと流れる。次いでＶＰＩＮ２に達すると、浮遊拡散領域４３のピンドダイオードによって形成される追加の蓄積領域にも電子が流れるようになる。ピンドダイオードによって追加のキャパシタンスが発生されるために、出力電圧は、転送される電荷の関数として一層ゆっくりと上昇する。
図７に示すように、２つの傾斜電荷転送特性が得られ、これは慣例のイメージセンサについての図４のグラフとは異なるものである。慣例のイメージセンサは、ひとつの直線的な勾配ステップ（図４）の後、比較的迅速に飽和点に達するも、図５の画素は、異なる出力電圧勾配を有する第１および第２の動作範囲を有している。光強度が低い場合のように、電荷キャリアを浮遊拡散領域に転送した後に浮遊拡散領域の電圧がＶＰＩＸ−ＶＰＩＮ２よりも低くなる場合に、図５の画素は、図４に示すように光強度の増加に伴って直線的な勾配で上昇する出力電圧関数を有する、図２の画素と非常に似たような動作をする。しかしながら、光強度が比較的高い場合のように、浮遊拡散領域の電圧がＶＰＩＸ−ＶＰＩＮ２よりも大きな値に達する場合には、出力電圧関数の勾配は低くなり、浮遊拡散領域がＶＳＡＴにて飽和する前に光強度を比較的高くすることができる。
図７はまた、異なる画素飽和レベルを生み出すために、キャパシタ３１の電極３２に供給される３つの異なる画素供給電圧条件下の動作状態を示している。ＶＰＩＸＡ、ＶＰＩＸＢおよびＶＰＩＸＣは、ＶＰＩＸに対する異なる（減少する）電圧を表している。ＶＰＩＸを下げると、画素飽和電圧も低下する。ＶＰＩＸＡ、ＶＰＩＸＢおよびＶＰＩＸＣの全ての場合において、ピンドダイオード浮遊拡散領域４３により、飽和点に達する前に、拡散領域４３にて一層多くの電荷が受信でき、浮遊拡散領域４３から移送される画素の出力電圧は、累積電荷に対して２つの関連する勾配を有するようになる。
図８〜１３は、ピンドダイオード浮遊拡散領域４３を有する画素センサセルを形成する種々の形成段階における、ひとつの模範的な方法を示している。便宜上、連続して説明するために図８〜１３では図５と同じ断面図を用いているため、ソースフォロワおよび行選択トランジスタは図示していない。ピンド浮遊拡散領域４３はｐ形基板６０のｐ形ウェル６１内に形成されるものとして説明するが、ｎ形基板のｎ形ウェルにて形成することも可能であり、他の構成のものを使用することもできる。先ず、図８に示すように、基板６０を形成する。この模範的な構成では、基板６０は、ｐ形シリコン基板とし、この上にゲートスタック１５および１９を形成する。基板６０内にはｐ形ウェル６１を形成する。分離領域５５も形成する。ｐ形ウェル６１は、分離領域５５とゲートスタック１５および１９とを形成する前または後に形成することができる。ｐ形ウェル６１のインプラントは、画素アレイウェル６１と画素アレイを制御する論理回路を含むｐ形周辺論理ウェル（図示せず）とが異なるドーピング特性を有するように行うことができる。この分野では周知のように、ｐ形ウェル６１の特性を調整するには、多重高エネルギーインプラントを用いることができる。
分離領域５５を用いて、画素セルが形成される基板の領域を電気的に隔離する。分離領域５５は、ＬＯＣＯＳ法で、内在するシリコンを熱酸化させるようなような任意の既知の技法によるか、またはＳＴＩ（シャロートレンチ・アイソレーション）法にて、トレンチをエッチングしてこのトレンチを酸化物で充填することにより形成することができる。ｐ形ウェル６１をまだ形成していない場合の分離領域５５の形成に続いて、ｐ形ウェル６１を形成するための、マスクするインプラントによって、これを形成することができる。
図８は、転送トランジスタおよびリセットトランジスタ用のゲートスタック１５および１９をそれぞれ有する模範的な実施例を示している。転送ゲートスタック１５およびリセットゲートスタック１９は、例えば、ゲート酸化物をブランケット堆積し、ポリシリコンをドープし、シリサイド用の金属を堆積し、アニーリングをしてシリサイドを形成し、次いでパターン形成およびエッチングを行うような、周知の方法にて形成することができる。本発明は、転送ゲートスタック１５および１９を形成する特定の方法に限定されるものではない。転送ゲートスタック１５は、例示で、ｐ形ウェル６１の境界にまたがっているが、完全にｐ形ウェル６１上に位置させることもできる。
ピンド浮遊拡散領域４３のｎ形領域４１は、図９で説明するように、ｎ形ドーパントのイオン注入によって形成することもできる。同様に形成したｎ形ソース／ドレイン領域３０もまた図９に示してある。模範例として、領域３０はｎ＋ドープして、基板にマスクを設けて、イオン注入によって領域３０をドーピングすることで形成することもできる。
図１０は、転送ゲートスタック１５の付近でｎ形領域４１内に位置付けられるｐ＋領域４０を形成して、これによりｐ／ｎダイオードを形成する例を示している。領域４０は、本実施例ではｐ＋にドープし、リセットゲートスタック１９のチャネル領域までは延在させないようにする。本実施例では、領域４０と、その後形成されるｎ＋接点領域４２（図５）とは分離させて、互いに関連させないようにすべきである。領域４２は、以下説明するように、エッチ注入工程によって接点２７を形成するために、上方の絶縁層に開口を形成した後に形成する。
図１１は、ｐ形領域２２およびｎ形領域２４を有するピンドフォトダイオード５０の注入形成法を説明している。フォトダイオード５０の領域２２および２４は、製造過程における任意の点にて、この分野では既知の任意の方法により注入形成され、図９に示した製造状態に先行するステップおよびその後のステップのいくつかのステップにおいて注入形成が可能である。領域４０、２２および２４の形成の後、関連するゲート２６および２８を有するトランジスタを形成する慣例の技法を用いて、ゲートスタック１５および１９それぞれの側部にゲートスタック側壁絶縁体を形成する。ゲートスタック側壁絶縁体は、図１１には示していない他の残りのゲートスタックにも形成する。
ゲートラインを接続するためおよび画素セルに他の接続を施すために、慣例の処理方法を用いて、絶縁、遮蔽、および金属化層を形成することができる。例えば、表面全体を、シリコン酸化物、ＢＳＧ、ＰＳＧまたはＢＰＳＧの不活性層８８で覆うことができる。この層はＣＭＰによる平坦化をしてエッチングし、接点孔を形成し、次いで接点を設けるために金属化する。図１２は、ＢＰＳＧの不活性層８８およびこの層内に浮遊拡散領域４３への接点開口を形成する方法を示している。
接点開口を形成した後、図１３に示すように、エッチ注入ステップにより、ｎ形領域４１内に領域４２を形成する。例示として、良好なオーム接点を設けるために、領域４２はｎ＋形にドープして、ｎ形領域４１よりも高濃度にドープする。領域４２を注入形成した後、接点開口に接点２７を形成する。領域４２は接点２７に接続され、かつ領域４１内に位置付けられているが、ｐ＋領域４０からは離間されて、互いに関連せず、干渉しないようになっている。不活性層８８上または基板６０の他の表面部位に、この分野では既知の方法により蓄積キャパシタ３１（図５）を随意形成することができる。慣例の導体および絶縁体の層を用いて、構体を相互接続し、画素を周辺回路に接続し、および周囲環境から回路を保護することもできる。
図１４は、本発明の画素セルの他の実施例を示している。本実施例では、ピンドダイオード浮遊拡散領域４５のｐ＋領域４０’がｎ＋領域４２を包囲しているが、リセットトランジスタゲート２８の下方の領域４１内までは延在していない。図５に示した上記の実施例とは異なり、ｐ＋領域４０’およびｎ＋領域４２は互いに離間されていない。本実施例の領域４２は、ｐ＋領域４０’の底端部を越えて延在するように位置付けて、ｎ＋領域４２がピンドダイオード浮遊拡散領域４５のｎ形領域にまで延在するようにする。
図１４に示す実施例を形成する方法は図８〜１３に示した方法と似ているが、以下の点で異なっている。ｐ＋領域４０’が浮遊拡散領域４５の一層大きな部分に亘って延在し、かつｎ＋領域４２がｎ形領域４１内に埋め込まれるように、ｐ＋領域４０’を埋め込むようにしている。図１４の実施例は、図１５に示すように、図５の実施例と比べて変更した電位図を有するようになる。ｐ＋領域４０’がｎ＋領域４２を包囲して、ｎ＋領域４２がｎ形領域４５、ｐ＋領域４０’および接点２７と接触する場合には、追加の蓄積キャパシタンス（ΔＣ）が加えられる。図１４の実施例は、図５に示すキャパシタ３１を含めることも、または省略することもできる。
図１５は、図１４の実施例についての電位図である。ｐ＋領域４０’はｎ＋領域４２を包囲しているため、ΔＣで示すように、ピンドダイオードのキャパシタンスは増大する。その結果、外部のキャパシタがなくとも、一層ゆっくりとＶＳＡＴに達する。
図１５の電荷図は、キャパシタ３１（図５）のような外部のキャパシタに関連する任意の電荷キャパシタンス、および図６の電荷蓄積領域ＣＡＰを省略している。図１６は図５の実施例の電位図を示しているが、外部キャパシタ３１は省略している。図５の実施例のｐ＋領域４０と比べて、図１４の実施例での大きめのｐ＋領域４０’により発生される追加の蓄積キャパシタンスΔＣは、図１５および１６と比較することで容易に見てとれる。
図１７は、図１に示した全体の構成を有するイメージャデバイス３０８を含むが、本発明の種々の実施例のうち任意のものにより構成した画素アレイ２００を有するプロセサシステム３００を示している。このシステム３００は、バス３０４を経て種々のデバイスと通信する中央処理装置（ＣＰＵ）を有するプロセサ３０２を具えている。バス３０４に接続されているデバイスのいくつかは、システム３００に対する通信およびシステム３００からの通信を行う。入出力（Ｉ／Ｏ）デバイス３０６およびイメージャデバイス３０８はこのような通信デバイスの例である。バス３０４に接続される他のデバイスには、メモリがあり、例示としてはランダムアクセスメモリ（ＲＡＭ）３１０、ハードドライブ３１２を具え、かつフロッピディスクドライブ３１４およびコンパクトディスク（ＣＤ）ドライブ３１６のような１つ以上の周辺メモリデバイスを具えている。イメージャデバイス３０８は、図１に示すように構成することができるが、画素アレイ２００は、図５〜１６につき上述したような本発明の実施例の特徴を有している。イメージャデバイス３０８は、制御または他のデータを、ＣＰＵ３０２またはシステム３００の他のコンポーネントから受信することができる。イメージャデバイス３０８は、画像処理または他のイメージ処理動作のために、プロセサ３０２に画像を規定する信号を供給することができる。
本発明は、ピンドダイオードを有する浮遊拡散領域の観点から説明したが、光強度が増大するにつれて出力電圧の傾斜が変化するようにした他の構成も、本発明の範囲内にある。また、本発明は電子転送に関連して説明したが、空乏層タイプのフォトダイオードへのホールの転送に適用することもできる。
上述の方法および装置は、使用および生産することができる好適な方法および典型的な装置につき説明した。上述の説明および図面は、本発明の目的、特徴、利点を達成する実施例を説明している。しかしながら、本発明は上で説明および図示した実施例に厳格に限定されるものではなく、本発明の精神および範囲内にて幾多もの変更や変形を加え得ることは当業者には明らかである。
Claims (80)
- 光変換デバイスと、
前記光変換デバイスからの電荷を受け取り、ダイオードを具えている電荷収集領域と、
を具えている画素センサセル。 - 前記光変換デバイスから前記電荷収集領域へ電荷を転送する転送トランジスタをさらに具えている請求項１記載の画素センサセル。
- 前記電荷収集領域を浮遊拡散領域とする請求項１記載の画素センサセル。
- 前記光変換デバイスをフォトダイオードとする請求項１記載の画素センサセル。
- 前記フォトダイオードをピンドフォトダイオードとする請求項４記載の画素センサセル。
- 前記ダイオードは、第１導電形の領域、および前記第１導電形の領域内に形成した第２導電形の領域を具えている請求項１記載の画素センサセル。
- 前記ダイオードはｎ形領域を具え、前記ｎ形領域内に形成したｐ＋形領域を有する、請求項１記載の画素センサセル。
- 前記ｎ形領域内にｎ＋形領域をさらに具えている請求項７記載の画素センサセル。
- 前記ｎ＋形領域と前記ｐ＋形領域とを、前記ｎ形領域の部分によって互いに離間させる、請求項８記載の画素センサセル。
- 前記ｐ＋形領域は前記ｎ＋形領域を包囲し、前記ｎ＋形領域は前記ｎ形領域内にまで延在させる、請求項８記載の画素センサセル。
- 前記ｎ＋形領域を接点に関連付けた請求項８記載の画素センサセル。
- 前記ｐ＋形領域を、転送トランジスタゲートに隣接させて位置させる、請求項７記載の画素センサセル。
- 前記ｐ＋形領域を、リセットトランジスタのゲートチャネル領域に接触させないようにする、請求項７記載の画素センサセル。
- 外部キャパシタをさらに具えている請求項１記載の画素センサセル。
- 光変換デバイスと、
前記光変換デバイスからの電荷を受け取る電荷収集領域と、
前記光変換デバイスから前記電荷収集領域へと電荷を転送する転送トランジスタと、
を具えている画素センサセルであって、
前記電荷収集領域は、前記光変換デバイスからの電荷を受け取るための第１導電形の第１ドープ領域と、前記第１ドープ領域と関連付けた第２導電形の第２ドープ領域と、前記第１ドープ領域と関連付けた第１導電形の第３ドープ領域とを具え、
前記第２ドープ領域および前記第１ドープ領域はダイオードを形成し、かつ前記第２ドープ領域は前記転送トランジスタのゲートに隣接させる、画素センサセル。 - 前記光変換デバイスをフォトダイオードとし、該デバイスは第１ピン電位（ＶＰＩＮ１）を有し、前記ダイオードは、前記第１ピン電位（ＶＰＩＮ１）とは異なる第２ピン電位（ＶＰＩＮ２）を有するようにした請求項１５記載の画素センサセル。
- 前記第２ピン電位ＶＰＩＮ２は前記第１ピン電位ＶＰＩＮ１よりも大きくした請求項１６記載の画素センサセル。
- 前記第３ドープ領域を、前記電荷収集領域の前記第１ドープ領域よりも高い前記第１導電形のドーパント濃度で注入した、請求項１５記載の画素センサセル。
- 前記電荷収集領域を浮遊拡散領域とする請求項１５記載の画素センサセル。
- 前記光変換デバイスをフォトダイオードとする請求項１５記載の画素センサセル。
- 前記フォトダイオードをピンドフォトダイオードとする請求項２０記載の画素センサセル。
- 前記第２ドープ領域をｐ＋形にドープする、請求項１５記載の画素センサセル。
- 前記第３ドープ領域に接続した蓄積キャパシタをさらに具えている、請求項１５記載の画素センサセル。
- 前記蓄積キャパシタを、接点によって前記第３ドープ領域に接続する、請求項２３記載の画素センサセル。
- 前記接点を低オーム接点とする請求項２３記載の画素センサセル。
- 前記第２ドープ領域と前記第３ドープ領域とを、前記第１ドープ領域の部分によって互いに離間させる、請求項１５記載の画素センサセル。
- 前記第２ドープ領域に前記第３領域を包囲させ、前記第３ドープ領域を前記第１ドープ領域内にまで延在させる、請求項１５記載の画素センサセル。
- 光変換デバイスと、
前記光変換デバイスから電荷を受け取り、これに応答して、前記光変換デバイスに入射する光を表す出力信号を供給するダイオードを有する電荷収集領域であって、当該電荷収集領域は少なくとも２つの出力信号対受信電荷の特性を有し、これらの２つの特性はそれぞれの出力信号勾配を有し、第２の勾配は第１の勾配よりもゆるやかな割合で上昇するようにした電荷収集領域と、
を具えている画素センサセル。 - 前記出力信号を電圧信号とする請求項２８記載の画素センサセル。
- 前記光変換デバイスから前記電荷収集領域へと電荷を転送する転送トランジスタをさらに具えている、請求項２８記載の画素センサセル。
- 前記電荷収集領域を浮遊拡散領域とする請求項２８記載の画素センサセル。
- 前記光変換デバイスをフォトダイオードとする請求項２８記載の画素センサセル。
- 前記フォトダイオードをピンドフォトダイオードとする請求項３２記載の画素センサセル。
- 前記ダイオードは、第１導電形の領域、および前記第１導電形の領域内に形成した第２導電形の領域を具えている請求項２８記載の画素センサセル。
- 前記ダイオードはｎ形領域を具え、前記ｎ形領域内に形成したｐ＋形領域を有する、請求項２８記載の画素センサセル。
- 前記ｎ形領域内にｎ＋形領域をさらに具えている請求項３５記載の画素センサセル。
- 前記ｎ＋形領域と前記ｐ＋形領域とを、前記ｎ形領域の部分によって互いに離間させる、請求項３６記載の画素センサセル。
- 前記ｐ＋形領域は前記ｎ＋形領域を包囲し、前記ｎ＋形領域は前記ｎ形領域内にまで延在させる、請求項３６記載の画素センサセル。
- 前記ｎ＋形領域を接点に関連付けた請求項３６記載の画素センサセル。
- 前記ｐ＋形領域を、転送トランジスタゲートに隣接させて位置させる、請求項３５記載の画素センサセル。
- 前記ｐ＋形領域を、リセットトランジスタのゲートチャネル領域に接触させないようにする、請求項３５記載の画素センサセル。
- 外部キャパシタをさらに具えている請求項２８記載の画素センサセル。
- プロセサと、
前記プロセサと結合したイメージャとを有する処理システムであって、
前記イメージャは、画素センサセルを有し、該画素センサセルは各々が電荷収集領域および光変換デバイスを有し、
前記電荷収集領域は、ダイオードと、前記光変換デバイスから前記電荷収集領域へと電荷を転送する転送トランジスタとを有し、
かつ前記画素センサセルは少なくとも出力トランジスタを具えている読み取り回路を有している処理システム。 - 前記電荷収集領域を浮遊拡散領域とする請求項４３記載のシステム。
- 蓄積キャパシタをさらに具えている請求項４３記載のシステム。
- 前記イメージャをＣＭＯＳイメージャとする請求項４３記載のシステム。
- 基板内に形成したドープ層と、
前記ドープ層内に形成した画素センサセルのアレイであって、該画素センサセルは各々が電荷収集領域および光変換デバイスを有し、前記電荷収集領域はダイオードを具えている画素センサセルのアレイと、
前記基板に形成した信号処理回路であって、前記アレイによって得られる画像を表わす画素信号を受信および処理して前記画像を表わす出力データを提供する前記アレイに電気的に接続した信号処理回路と、
を具えているイメージャ集積回路。 - 前記電荷収集領域を浮遊拡散領域とする請求項４７記載のイメージャ。
- 蓄積キャパシタをさらに具えている請求項４７記載のイメージャ。
- 前記イメージャをＣＭＯＳイメージャとする請求項４７記載のイメージャ。
- 少なくとも１つの光変換デバイスから電荷を受け取り、これに応答して、前記少なくとも１つの光変換デバイスに入射する光を表す出力信号を供給するダイオードを有する電荷収集領域であって、当該電荷収集領域は少なくとも２つの出力信号対受信電荷の特性を有し、これらの２つの特性はそれぞれの出力信号勾配を有し、第２の勾配は第１の勾配よりもゆるやかな割合で上昇するようにした電荷収集領域と、
を具えているイメージャ。 - 前記電荷収集領域を浮遊拡散領域とする請求項５１記載のイメージャ。
- 前記イメージャを電荷結合デバイス（ＣＣＤ）イメージャとする請求項５１記載のイメージャ。
- 光変換デバイスを有する画素センサセルを形成するステップと、
前記光変換デバイスから電荷を受け取り、ダイオードを具えている電荷収集領域を形成するステップと、
を具えている画素センサセル形成方法。 - 前記光変換デバイスから前記電荷収集領域へ電荷を転送する転送トランジスタを形成するステップをさらに具えている請求項５４記載の方法。
- 前記電荷収集領域を浮遊拡散領域とする請求項５４記載の方法。
- 前記光変換デバイスをフォトダイオードとする請求項５４記載の方法。
- 前記フォトダイオードをピンドフォトダイオードとする請求項５７記載の方法。
- 前記ダイオードは、第１導電形の領域、および前記第１導電形の領域内に形成した第２導電形の領域を具えている請求項５４記載の方法。
- 前記ダイオードはｎ形領域を具え、前記ｎ形領域内に形成したｐ＋形領域を有する、請求項５４記載の方法。
- 前記ｎ形領域内にｎ＋形領域を形成するステップをさらに具えている請求項６０記載の方法。
- 前記ｎ＋形領域を接点に関連付けた請求項６１記載の方法。
- 前記ｎ＋形領域と前記ｐ＋形領域とを、前記ｎ形領域の部分によって互いに離間させる、請求項６１記載の方法。
- 前記ｐ＋形領域は前記ｎ＋形領域を包囲し、前記ｎ＋形領域は前記ｎ形領域内にまで延在させる、請求項６１記載の方法。
- 前記ｐ＋形領域を、転送トランジスタゲートに隣接させて位置させる、請求項６０記載の方法。
- 前記ｐ＋形領域を、リセットトランジスタのゲートチャネル領域に接触させないようにする、請求項６０記載の方法。
- 外部キャパシタを設けるステップをさらに具えている請求項５４記載の方法。
- 画素センサセルを形成する方法であって、
光変換デバイスと、第１の導電形の第１ドープ領域を有する電荷収集領域と、を有する前記画素センサセルを形成するステップと、
第２の導電形の前記電荷収集領域と関連付けた第２ドープ領域を形成するステップと、
前記電荷収集領域と接続した接点を形成するステップと、
前記接点の下方に、前記第１の導電形を有し、前記電荷収集領域と関連付けた第３のドープ領域をエッチ注入するステップと、
を具えている画素センサセル形成方法。 - 前記光変換デバイスをフォトダイオードとし、該デバイスは第１ピン電位（ＶＰＩＮ１）を有し、前記ダイオードは、前記第１ピン電位（ＶＰＩＮ１）とは異なる第２ピン電位（ＶＰＩＮ２）を有するようにした請求項６８記載の方法。
- 前記第２ピン電位ＶＰＩＮ２は前記第１ピン電位ＶＰＩＮ１よりも大きくした請求項６９記載の方法。
- 前記第３ドープ領域を、前記電荷収集領域の前記第１ドープ領域よりも高い前記第１導電形のドーパント濃度で注入した、請求項６８記載の方法。
- 前記電荷収集領域を浮遊拡散領域とする請求項６８記載の方法。
- 前記光変換デバイスをフォトダイオードとする請求項６８記載の方法。
- 前記フォトダイオードをピンドフォトダイオードとする請求項７３記載の方法。
- 前記第２ドープ領域をｐ＋形にドープする、請求項６８記載の方法。
- 前記第３ドープ領域に接続した蓄積キャパシタを設けるステップをさらに具えている、請求項６８記載の方法。
- 前記蓄積キャパシタを、接点によって前記第３ドープ領域に接続する、請求項７６記載の方法。
- 前記接点を低オーム接点とする請求項７６記載の方法。
- 前記第２ドープ領域と前記第３ドープ領域とを、前記第１ドープ領域の部分によって互いに離間させる、請求項６８記載の方法。
- 前記第２ドープ領域に前記第３領域を包囲させ、前記第３ドープ領域を前記第１ドープ領域内にまで延在させる、請求項６８記載の方法。
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