KR100676284B1 - 고체 촬상 소자 및 그 제조 방법 - Google Patents

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히로시 이와타
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Abstract

광 조사에 의해 전하를 발생시키는 수광 영역 및 상기 수광 영역에 따른 전기 신호를 출력하는 트랜지스터를 각각 포함하는 복수의 단위 화소부가 이차원 어레이로 형성된 고체 촬상 소자에 있어서: 상기 각 단위 화소부는 제 1 도전형 기판에서의 제 2 도전형 반도체 층상에 형성된 제 1 도전형 웰 영역을 포함하고, 제 1 도전형 웰 영역의 일부와 상기 제 1 도전형 웰 영역의 일부상에 적층된 제 2 도전형 반도체 층 영역은 상기 수광 영역을 형성하며; 상기 수광 영역에서 발생된 전하를 축적하는 전하 축적 영역이 상기 제 1 도전형 웰 영역내에 형성되어, 상기 전하 축적 영역에 축적된 전하량에 따른 전기 신호를 상기 트랜지스터로부터 판독하고; 상기 제 2 도전형 반도체 층 영역은 상기 제 1 도전형 기판의 표면에 있는 상기 제 1 도전형 기판의 깊이 방향의 불순물 농도 극대부를 갖는다.
고체 촬상 소자, 단위 화소부, 전하 축적 영역

Description

고체 촬상 소자 및 그 제조 방법{SOLID-STATE IMAGE SENSOR AND METHOD FOR FABRICATING THE SAME}
도 1은 본 발명에 따른 MOS형 이미지 센서의 일실시형태에 있어서의 단위 화소부의 대표적인 레이아웃을 나타내는 평면도이다.
도 2는 도 1의 A-A 라인에 따른 단면도이다.
도 3a 내지 3k는 도 1에 도시된 MOS형 이미지 센서를 제조하기 위한 공정에서의 대표적인 단계를 각각 나타내는 단면도이다.
도 4는 본 발명에 따른 수광 다이오드에 있어서의 n형 불순물 농도 분포를 나타내는 그래프이다.
도 5는 본 발명에 따른 표면 발생 리크 전류와 주입 평균 범위간의 관계를 나타내는 그래프이다.
도 6a 및 6b는 종래의 MOS형 이미지 센서를 제조하기 위한 공정에서의 대표적인 단계를 각각 나타내는 단면도이다.
도 7은 종래의 수광 다이오드에 있어서의 n형 불순물 농도 분포를 나타내는 그래프이다.
본 발명은 비디오 카메라, 디지털 카메라, 카메라 내장 휴대 전화기 등에 이용되는 고체 촬상 소자, 및 그 제조 방법에 관한 것이다. 더 구체적으로는, 본 발명은 임계 전압 변조 방식의 MOS형 이미지 센서 등의 고체 촬상 소자, 및 그 제조 방법에 관한 것이다.
종래, CCD형 이미지 센서, MOS형 이미지 센서 등은 화상 광을 화상 신호로서 전기 신호로 변환하는 고체 촬상 소자로 공지되어 있다. 예컨대, MOS형 이미지 센서는 광 조사에 의해 전하를 발생시키는 수광 영역(포토다이오드), 및 이 수광 영역에서 발생된 전하를 전기 신호로서 판독하는 트랜지스터(MOS 트랜지스터)를 포함하며, 이들은 둘 다 공통 기판에 설치되어 있다. 이러한 MOS형 이미지 센서는 CCD형 이미지 센서에 비해 저전력을 소비한다. 또한, 이 센서는 시스템 LSI 등의 표준CMOS 프로세스 기술을 이용할 수 있다. 따라서, MOS형 이미지 센서는 비용을 감소시키는 장점을 가지므로, 일반적으로 이용될 수 있다.
최근에, 이온 주입 장치가 발달함에 따라, 일본 공개 공보 2002-26303호에 개시되어 있는 바와 같이, 고체 촬상 소자의 수광 영역(포토다이오드)에서 불순물 영역을 형성할 때에, 기판 깊이 방향의 농도 극대부는 소망의 위치에 형성될 수 있디. 따라서, 효율적으로 농도를 제어하는 것이 가능하다.
일본 공개 공보 2001-223351호는 임계 전압 변조 방식의 MOS형 이미지 센서를 개시하고 있다. 이 임계 전압 변조 방식의 MOS형 이미지 센서는 일본 공개 공보 2002-26303호에 기재된 기술을 이용함으로써 제조될 수 있다.
일본 공개 공보 2001-223351호에 개시되어 있는 임계 전압 변조 방식의 이미지 센서에는, MOS 트랜지스터와 포토다이오드가 동일 기판상에 설치되어 있다. MOS 트랜지스터의 게이트 전극의 하방에는, 홀 포켓(hole pockets)이라 칭하는 전하 축적 영역이 형성되어 있다. 이 전하 축적 영역은 반도체 층의 표면 결함에 대한 광 발생 전하의 주입을 억제하여 잡음을 저감시키기 위해, 수광 영역에서 발생하는 전하가 축적되도록 매립 구조를 갖는다. 수광 영역인 포토다이오드에 있어서, 광 조사에 의해 발생되는 전하(홀)는 전하 축적 영역에 축적된다. MOS 트랜지스터의 임계 전압은 축적 전하량에 비례하여 변조된다. 따라서, 이 임계 전압 변조 방식의 MOS형 이미지 센서는 전하 축적 영역에 축적된 전하량에 따른 신호를 판독할 수 있다. 광 발생 전하 이외의 전하에 의한 잡음, 및 암전류는 낮게 유지될 수 있다.
일본 공개 공보 2001-223351호에 개시되어 있는 임계 전압 변조 방식의 MOS형 이미지 센서는 도 6 및 도 7을 참조하여 설명될 것이다.
도 6a 및 6b는 임계 전압 변조 방식의 MOS형 이미지 센서를 제조하기 위한 제조 공정을 나타내는 개략 단면도이다. MOS형 이미지 센서에는, 수광 다이오드(포토다이오드)(60) 및 MOS 트랜지스터(100)가 동일 기판에 설치되어 있다. 이하, 수광 다이오드(60) 및 MOS 트랜지스터(100)의 주요부만이 설명될 것이다.
도 6a에 도시된 바와 같이, 종래의 임계 전압 변조 방식의 MOS형 이미지 센서는 p형 에피택셜 반도체 층을 구비한 실리콘 기판(50)[이하, 실리콘 기판(50)이라 칭함], 및 포토다이오드(60)에 대응하는 n형 불순물 영역(58)과 이 n형 불순물 영역(58)에 인접하는 p형 불순물 영역(57)을 포함하며, 이들은 실리콘 기판(50)에 형성되어 있다.
실리콘 기판(50)상에는, p형 불순물 영역(57) 및 n형 불순물 영역(58)을 커버하도록 n형 층(59)이 적층되어 있다. 이 n형 층(59)상에는, p형 불순물 영역(54) 및 n형 저농도 불순물 영역(53)이 p형 불순물 영역(57) 및 n형 불순물 영역(58)에 대응하는 영역에서 이 순번으로 적층되어 있다. 적층된 p형 불순물 영역(54) 및 n형 저농도 불순물 영역(53)은 n형 층(59)상에 형성된 n형 웰 분리 영역(56)에서 둘러싸여 있다.
불순물 영역이 형성된 실리콘 기판(50)에는, 실리콘 기판(50)의 전면을 커버하는 게이트 절연 막(51)이 형성되어 있다. 그 다음, 이 게이트 절연 막(51)상에, MOS 트랜지스터(100)에 있어서의 링형상의 게이트 전극(52)이 p형 불순물 영역(54)상에 있어서의 n형 웰 분리 영역(56)에 인접하는 위치에 형성된다. n형 저농도 불순물 영역(53)의 표면에는, 게이트 절연 막(51)이 게이트 전극(52)의 드라이 에칭 가공으로부터의 나머지로서 잔존하고 있다.
그 다음, 도 6b에 도시된 바와 같이, 게이트 전극(52)을 마스크로 하고 게이트 절연 막(51)을 주입 보호 막으로 하여, 이온을 주입함으로써, MOS 트랜지스터(100)의 소스 영역 및 드레인 영역이 되는 n형 불순물 영역(55)이 형성된다. 이 때, 수광 다이오드(60)의 영역에 있어서, 광 발생 전하에 대한 매립 구조는 p형 불순물 영역(54)의 상면측에 n형 불순물 영역(55)을 형성함으로써 형성된다. 이 n형 불순물 영역(55)은 고농도이고, 실리콘 기판(50)의 표면으로부터 얕은 위치에 형성된다. 수광 다이오드(60)의 영역에, 실리콘 기판(50)의 표면으로부터 얕은 위치에 고 농도의 n형 불순물 영역(55)을 형성함으로써, 실리콘 기판(50)의 표면의 근방에서 급격히 감쇠될 수 있는 단파장의 청색광은 강도를 쇠퇴시키는 것없이 고강도로 확실히 수광될 수 있다.
도 7은 상술한 바와 같이 제작된 수광 다이오드(60)에 대하여, 실리콘 기판(50)의 표면으로부터 깊이 방향으로의 n형 불순물 농도 분포를 나타낸다. 도 7의 수직축은 불순물 농도를 나타낸다. 도 7의 수평축은 실리콘 기판(50)의 표면으로부터의 거리(깊이)을 나타낸다.
도 7에 도시된 바와 같이, n형 불순물 영역(55)은 실리콘 기판(50)의 표면으로부터 200nm(0.2㎛) 전후의 깊이 위치까지 형성되어 있다. n형 불순물 영역(55)의 불순물 농도의 피크는 기판의 표면으로부터 50nm 이하의 깊이에 있다.
종래의 임계 전압 변조 방식의 MOS형 이미지 센서(100)에서, 불순물 농도 영역은 단파장을 갖고 표면 근처에서 급격히 감쇠되는 청색광을, 강도를 감쇠시키는 것없이 고강도로 확실히 수광하기 위해, 수광 다이오드(60)의 표면에 대하여 얇게 형성되어 있다.
그러나, 게이트 전극(52)의 드라이 에칭 가공이 수행될 때, 실리콘 기판(50)의 표면에 게이트 절연 막(51)이 잔존하고 있어, 그 잔존하는 게이트 절연 막(51)의 막 두께에 편차가 있다. 따라서, 수광 다이오드(60)의 표면부의 n형 불순물 영역(55)이 이온 주입에 의해 형성될 때, 주입 보호 막으로서 기능을 하는 게이트 절연 막(51)의 막 두께의 편차에 의해, n형 불순물 영역(55)의 불순물 농도의 피크 위치에 편차가 발생될 수 있다. 또한, 수광 다이오드(60)에서의 광 발생 전하에 대 한 매립 내성에 편차가 발생될 수 있다.
또한, 게이트 절연 막(51)은 드라이 에칭 후에 약 300옹스트롬의 막 두께로 잔존한다. 수광 다이오드(60)의 표면에 n형 불순물 영역(55)을 형성하기 위해, 저에너지에서의 이온 주입을 수행하는 것이 필요하다. 그러나, 약 300옹스트롬의 게이트 절연 막(51)이 존재할 때, 게이트 절연 막(51)의 표면에서 실리콘 기판(50)의 표면까지의 거리가 길어진다. 이것은 이온이 주입될 때의 이온 주입 범위의 편차(ΔRp)가 커지고 실리콘 기판(50)의 깊이 방향에 대한 불순물 영역의 범위가 커진다고 하는 문제를 야기시킨다.
또한, 이온 주입 불순물이 주입될 때의 평균 범위가 실리콘 기판(50)의 표면에서 깊은 내부 위치로 설정되면, 주입 결함이 수광 다이오드(60)부에서 발생되어 표면 리크 전류가 바람직하지 않게 생기는 우려가 있다.
더욱이, 게이트 전극(52)이 플라즈마 가공에 의해 형성될 때, 플라즈마가 수광 다이오드(60)의 최표면을 손상시키면, 표면 결함에 의한 표면 리크 전류가 바람직하지 않게 발생될 수 있다.
본 발명은 상기 종래 기술의 문제를 해결하는 것으로, 수광 영역에서의 이온 주입에 의해 생기는 결함을 저감시키고, 수광 영역의 표면에서 광 발생 전하에 의한 표면 리크 전류를 저감시킬 수 있는 고체 촬상 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 양상에 따르면, 광 조사에 의해 전하를 발생시키는 수광 영역 및 상기 수광 영역에 따른 전기 신호를 출력하는 트랜지스터를 각각 포함하는 복수의 단위 화소부가 이차원 어레이로 제공된 고체 촬상 소자가 제공되며: 상기 각 단위 화소부는 제 1 도전형 기판에서의 제 2 도전형 반도체 층상에 형성된 제 1 도전형 웰 영역을 포함하고, 제 1 도전형 웰 영역의 일부와 상기 제 1 도전형 웰 영역의 일부상에 적층된 제 2 도전형 반도체 층 영역은 상기 수광 영역을 형성하며; 상기 수광 영역에서 발생된 전하를 축적하는 전하 축적 영역이 상기 제 1 도전형 웰 영역내에 형성되어, 상기 전하 축적 영역에 축적된 전하량에 따른 전기 신호를 상기 트랜지스터로부터 판독하고; 상기 제 2 도전형 반도체 층 영역은 상기 제 1 도전형 기판의 표면에 있는 상기 제 1 도전형 기판의 깊이 방향의 불순물 농도 극대부를 갖는다.
본 발명의 일실시형태에 있어서, 상기 고체 촬상 소자는 상기 제 1 도전형 기판의 표면을 커버하도록 열산화 막으로 이루어진 절연 막을 포함한다.
본 발명의 일실시형태에 있어서, 상기 절연 막은 200옹스트롬으로 설정된 막 두께를 갖는다.
본 발명의 일실시형태에 있어서, 상기 트랜지스터는 MOS 트랜지스터이다.
본 발명의 다른 양상에 따르면, 상기 고체 촬상 소자 제조 방법이 제공되며: 상기 제 1 도전형 기판에, 상기 각 단위 화소부에서의 제 2 도전형 반도체 층을 형성하고, 상기 제 2 도전형 반도체 층상에 제 1 도전형 웰 영역을 형성하는 공정; 형성된 제 1 도전형 웰 영역내에 상기 전하 축적 영역을 형성하는 공정; 상기 제 1 도전형 기판의 표면을 커버하도록 절연 막을 형성하는 공정; 및 상기 형성된 절연 막을 통하여 상기 제 1 도전형 기판에 불순물을 이온 주입하여 상기 수광 영역에서의 제 2 도전형 반도체 층 영역을 상기 제 1 도전형 웰 영역상에 형성하는 불순물 주입 공정을 포함하며, 상기 불순물 주입 공정에서 상기 제 1 도전형 기판의 깊이 방향의 농도 극대부가 상기 제 1 도전형 기판의 표면에 있도록 주입 조건이 설정된다.
본 발명의 일실시형태에 있어서, 상기 불순물 주입 공정에서 불순물 이온의 평균 범위가 상기 절연 막내에 있도록 주입 조건이 설정된다.
본 발명의 일실시형태에 있어서, 고체 촬상 소자 제조 방법은 상기 전하 축적 영역을 형성하는 공정 후에, 상기 제 1 도전형 기판의 표면에 게이트 절연 막을 형성하여, 상기 트랜지스터의 게이트 전극을 형성한 다음, 형성된 게이트 전극의 하방 영역 이외의 영역에서 상기 게이트 절연 막을 제거하는 공정을 더 포함하며, 상기 제 1 도전형 기판의 표면을 커버하는 절연 막은 상기 절연 막을 제거하는 공정 후에 형성된다.
본 발명의 일실시형태에 있어서, 상기 제 1 도전형 기판의 표면을 커버하는 절연 막은 열산화 막이다.
본 발명에 따르면, MOS형 이미지 센서 등의 고체 촬상 소자는 이차원 어레이로 형성된 복수의 단위 화소부를 포함한다. 상기 각 단위 화소부는 수광 영역, 전하 축적 영역, 및 트랜지스터를 포함한다. 상기 고체 촬상 소자에 있어서, 상기 수광 영역 표면의 제 2 도전형 반도체 층 영역의 불순물 농도 극대부는 제 1 도전형 기판의 표면에 있다. 따라서, 상기 수광 영역에서의 주입 결함의 발생이 저감되어, 표면 리크 전류가 저감될 수 있다. 또한, 상기 수광 영역의 제 1 도전형 기판의 표면에서 제 2 도전형 반도체 층 영역에 의한 표면 발생 리크 전류가 저감되기 때문에, 단파장을 갖는 청색광의 감도는 제 1 도전형 기판의 표면보다 하방의 제 2 도전형 반도체 층에서 향상될 수 있다.
또한, 본 발명에 따른 고체 촬상 소자 제조 방법에 있어서, 기판 표면을 커버하도록 열산화 막 등의 절연 막을 주입 보호 막으로 하여 이온 주입이 수행되고, 상기 수광 영역 표면의 제 2 도전형 반도체 층 영역이 형성된다. 따라서, 상기 수광 영역 표면에서의 표면 결함에 의한 표면 리크 전류가 저감될 수 있고, 상기 수광 영역에서의 특성이 향상될 수 있다. 그 결과, 단파장을 갖는 청색광의 감도가 향상될 수 있다.
따라서, 여기에 기재된 발명은 이온 주입에 의해 발생되는 결함을 수광 영역에서 감소시킬 수 있고 광발생 전하에 의한 표면 리크 전류를 상기 수광 영역의 표면에서 저감시킬 수 있는 고체 촬상 소자; 및 그 제조 방법이 제공하는 장점을 가능하게 한다.
당업자는 첨부 도면을 참조하여 이하의 상세한 설명을 판독할 때 본 발명의 이들 및 다른 목적을 명백히 이해할 것이다.
이하, 본 발명에 따른 고체 촬상 소자 및 그 제조 방법을 임계 전압 변조 방식의 MOS형 이미지 센서에 적용한 때의 실시형태는 도면을 참조하여 설명될 것이다. 본 발명의 고체 촬상 소자는 MOS형 이미지 센서에 한정되지 않는다.
도 1은 본 발명에 따른 고체 촬상 소자의 일실시형태인 MOS형 이미지 센서에서의 단위 화소부(10)의 대표적인 레이아웃을 나타내는 평면도이다. 도 2는 도 1의 A-A 라인에 따른 단면도이다. 도 1 및 도 2에 도시되지 않을 지라도, MOS형 이미지 센서(고체 촬상 소자)에는, 복수의 단위 화소부가 행 방향 및 열 방향의 매트릭스(이차원 어레이)로 배치되어 있다.
도 1 및 도 2에 도시된 MOS형 이미지 센서의 단위 화소부(10)는 광전 변환용 수광 영역인 수광 다이오드(포토다이오드)(1); 이 수광 다이오드(1)에 인접하여 설치된 광 신호 검출용 MOS 트랜지스터(2); 및 MOS 트랜지스터(2)의 하부에 설치된 전하 축적용 캐리어 포켓 영역(3)(홀 포켓 영역)을 포함한다. 또한, 화소간 분리 전극(28a 및 28b)은 이 단위 화소부(10)와, 행 방향으로 인접하는 단위 화소부 사이에 각각 설치되어 있다. 화소간 분리 전극(28a 및 28b)이 형성되는 동시에 게이트 전극(22)이 형성되고, 인접하는 단위 화소부(10)가 서로 분리되어 있다.
도 2에 도시된 바와 같이, 실리콘 기판(11)은 광전 변환용 수광 다이오드(1)가 형성된 영역[수광 다이오드(1)의 형성 영역]에서 n형 매립 층(12)을 포함한다. 또한, 실리콘 기판(12)은 수광 다이오드(1)의 형성 영역에 인접하는 광신호 검출용 MOS 트랜지스터(2)가 형성되는 영역[MOS 트랜지스터(2)의 형성 영역]에서 n형 매립 층(12)에 인접한 p형 매립 층(13)을 포함한다. n형 매립 층(12) 및 p형 매립 층(13)을 커버하여, 실리콘 기판(11)의 전표면에 걸쳐 n형 층(14)이 형성되어 있다.
n형 층(14)상에는, 수광 다이오드(1) 및 MOS 트랜지스터(2)의 형성 영역에 형성된 n형 매립 층(12) 및 p형 매립 층(13)의 상방 영역에 p형 웰 영역(15)이 형 성되어 있다. 이 p형 웰 영역(15)은 n형 웰 분리 영역(17)에 의해 둘러싸여 있다. 이 n형 웰 분리 영역(17)은 p형 웰 영역(15)을 형성하는 영역을 규정한다. 수광 다이오드(1)측의 p형 웰 영역(15)은 전하 발생 영역의 일부(수광 영역)를 이루어 광전 변환부로서 기능을 한다. 광신호 검출용 MOS 트랜지스터(2)측의 p형 웰 영역(15)은 MOS 트랜지스터(2)의 트랜지스터 영역을 형성한다.
p형 웰 영역(15) 및 n형 웰 분리 영역(17)상에는, MOS 트랜지스터(2)의 트랜지스터 영역에서의 일부 영역을 제외하고, n형 고농도 확산 영역(16)이 형성되어 있다. p형 웰 영역(15), 즉, 수광 다이오드(1)에서의 광전 변환된 신호 전하를 발생시키는 영역상에 n형 고농도 확산 영역(16)이 형성되어 있다. 따라서, p형 웰 영역(15)은 n형 고농도 확산 영역(16)에 의해 광 발생 전하에 대한 매립 구조를 갖는다.
n형 고농도 확산 영역(16)은 수광 다이오드(1)에 대응하는 p형 웰 영역(15)상에서 및 p형 웰 영역(15)의 외주를 둘러싸는 n형 웰 분리 영역(17)상에서 MOS 트랜지스터(2)의 n형 드레인 영역(16a)으로서 기능을 한다. n형 고농도 확산 영역(16)은 MOS 트랜지스터(2)에 인접하는 n형 웰 분리 영역(17)에 근접한 p형 웰 영역(15)상에서 MOS 트랜지스터(2)의 n형 소스 영역(16b)으로서 기능을 한다. p형 웰 영역(15)상에서의 n형 소스 영역(16b)을 둘러싸는 링형상의 영역에는, n형 고농도 확산 영역(16) 대신에 n형 채널 도프 층(20)이 형성되어 있다. 이 n형 채널 도프 층(20)은 MOS 트랜지스터(2)에서의 전류 캐리어가 이동하는 채널 영역으로서 기능을 한다.
n형 드레인 영역(16a)은 그 아래로 형성된 웰 분리 영역(17)을 통하여 단위 화소부(10)의 전영역에 걸쳐 형성된 n형 층(14)과 전기적으로 접속되어 있다.
p형 웰 영역(15)상에 있어서 n형 소스 영역(16b)을 둘러싸는 링형상으로 형성된 n형 채널 도프 층(20)상에는, 게이트 절연 막(21) 사이에 삽입되어 링형상을 갖는 게이트 전극(22)이 설치되어 있다. 게이트 절연 막(21)은 게이트 전극(22)의 하방 영역을 제외하고 제거되어 있다. 실리콘 기판(11)의 표면으로서 기능을 하는 n형 고농도 확산 영역(16)상에는, 절연 막(23)이 제공되어 있다. 또한, 이 절연 막(23)은 실리콘 기판(11)상에 설치된 링형상의 전극(22)을 커버한다. 링형상의 게이트 전극(22)의 측면은 절연 막(23) 사이에 삽입되어 형성된 측벽(24)에 의해 커버되어 있다.
실리콘 기판(11)상에는, 전표면에 걸쳐 층간 절연 막(29)이 형성되어 있다. 이 층간 절연 막(29)은 링형상의 게이트 전극(22)을 커버하는 절연 막(23) 및 측벽(24)을 커버한다. 게이트 전극(22)의 중앙부에 형성된 n형 소스 영역(16b)은 층간 절연 막(29)에 형성된 소스 컨택트 홀(25a)에 의해 소스 전극(25)에 접속되어 있다. 또한, 링형상의 게이트 전극(22)은 층간 절연 막(29)에 형성된 게이트 컨택트 홀(27a)(도 1 참조)에 의해 게이트 전극(27)에 접속되어 있다. 더욱이, n형 드레인 영역(16a)은 층간 절연 막(29)에 형성된 드레인 컨택트 홀(26a)에 의해 드레인 전극(26)에 접속되어 있다.
p형 웰 영역(15)내에는, 전하 축적 영역인 캐리어 포켓 영역으로서 홀 포켓 영역(3)이 형성되어 있다. 홀 포켓 영역(3)은 p형 웰 영역(15)보다 높은 불순물 농 도를 갖는 고농도 매립 층으로서 n형 소스 영역(16b)을 둘러싸는 링형상으로 형성되어 있다. 링형상의 홀 포켓 영역(3)은 그 상방에 설치되는 링형상의 게이트 전극(22)에 대하여, 게이트 전극(22)에 의해 둘러싸인 소스 전극(25) 측(중심측)에 근접한 동심 상태로 형성되어 있다. 홀 포켓 영역(3)내에는, 수광 다이오드(1)에서 광 조사에 의해 발생된 광신호 캐리어인 정공(홀)이 축적되어 있다. 이 홀 포켓 영역(3)에 축적된 광신호 캐리어의 양에 비례하여, MOS 트랜지스터(2)의 임계값이 변화된다.
상기 구조를 갖는 MOS형 이미지 센서(10)의 동작이 이하 설명될 것이다.
본 실시형태에 따른 MOS형 이미지 센서(10)(고체 촬상 소자)에서는, 일련의 동작, 즉, 초기화 동작, 전하 축적 동작, 및 판독 동작이 반복적으로 수행된다.
우선, 초기화 동작 기간에는, 정의 고전압이 게이트 전극(22), 소스 전극(25), 및 드레인 전극(26)에 인가된다. 그 다음, 홀 포켓 영역(3)에 잔존하는 광신호 캐리어가 p형 매립 층(13)을 통해 실리콘 기판(11)의 하부로 배출된다.
그 다음, 전하 축적 동작 기간에는, 수광 다이오드(1)로의 광 조사에 의해 발생된 광신호 캐리어인 홀(정공)이 p형 웰 영역(15)을 통해 게이트 전극(22) 아래의 홀 포켓 영역(3)내에 축적된다.
이어서, 신호 판독 동작 기간에는, 홀 포켓 영역(3)에 축적된 광신호 캐리어의 양에 비례한 신호가 소스 영역(16b)으로부터 출력되어, 광전 변환 신호로서 검출된다.
이하, 본 실시형태에 따른 MOS형 이미지 센서(10)의 제조 방법은 도 3a 내지 도 3k를 참조하여 설명될 것이다.
도 3a 내지 도 3k는 도 1 및 2의 MOS형 이미지 센서(10)의 제조 공정의 단계를 나타내는 단면도이다. 이 단면도는 도 1의 A-A 라인에 따른 단면도에 대응한다.
우선, 도 3a에 도시된 바와 같이, 보호 막(30)은 실리콘 기판(11)의 전표면에 걸쳐 형성되어 있다. 그 보호 막(30)상에, 마스크 패턴 막(31)이 적층된다. 그 다음, 이 마스크 패턴 막(31)에, 수광 다이오드(1)의 형성 영역에 대응한 개구부가 형성된다. 그 개구부를 통하여, 불순물이 실리콘 기판(11)에 도입된다. 수광 다이오드(1)의 형성 영역에 있어서, 약 1×1017cm-3의 피크 불순물 농도의 n형 매립 층(12)은 피크 위치가 실리콘 기판(11)의 표면에서 약 1.5㎛의 깊이에 있도록 형성된다.
그 다음, 도 3b에 도시된 바와 같이, 마스크 패턴 막(31)이 제거되고, n형 불순물이 단위 화소부(10)의 전영역에 걸쳐 도입되어 있다. 따라서, n형 층(14)은 수광 다이오드(1)의 n형 매립 층(12)을 커버하도록 형성되어 있다. n형 층(14)은 피크 불순물 농도가 약 3×1016cm-3이고, 피크 위치가 실리콘 기판(11)의 표면에서 약 0.7㎛의 깊이에 있도록 형성된다. 이것에 의해, n형 매립 층(12)과 이 n형 매립 층(12)을 커버하여 적층된 n형 층(14)은 실리콘 기판(11)에 형성된다.
이어서, 화소간 분리 전극(28a 및 28b)(도 1 참조)의 영역상에 형성된 마스크 패턴에 있어서, p형 불순물은 실리콘 기판(11)의 전표면에 걸쳐 도입된다. n형 층(14)상에 접하여 p형 웰 영역(15)이 형성되어 있다. n형 불순물은 그 p형 웰 영 역(15)의 표면 측부에 도입된다. 따라서, n형 채널 도프 층(20)은 실리콘 기판(11)의 전표면에 걸쳐 형성된다.
그 다음, 도 3c에 도시된 바와 같이, 보호 막(30)상에 마스크 패턴 막(32)이 적층되어 있다. 이어서, 광신호 검출용 MOS 트랜지스터(2)의 형성 영역에 대응한 개구부가 형성된다. 이 개구부를 통하여, p형 불순물은 n형 매립 층(12)과 동일한 깊이에 도입된다. n형 층(14)보다 높은 불순물 농도를 갖는 p형 매립 층(13)은 n형 매립 층(12)에 인접하여 형성되어 있다.
그 후, 도 3d에 도시된 바와 같이, 마스크 패턴(33)은 p형 매립 층(13) 및 n형 매립 층(12)을 커버하도록 보호 막(30)상에 형성되어 있다. p형 매립 층(13) 및 n형 매립 층(12)의 상방 영역 이외의 영역이 개방된 상태에서, n형 불순물은 p형 웰 영역(15)에 있어서의 p형 매립 층(13) 및 n형 매립 층(12)을 둘러싸는 영역에 도입된다. 따라서, p형 웰 영역(15) 및 n형 채널 도프 층(20)을 둘러싸는 n형 웰 분리 영역(17)이 형성된다. 이것에 의해, p형 웰 영역(15)은 n형 웰 분리 영역(17)에 의해 분리되고 수광 다이오드(1)에서의 광신호에 대한 감도를 결정하는 수광 영역은 소정의 면적으로 형성된다.
그 다음, 도 3e에 도시된 바와 같이, 마스크 패턴(34)은 절연 막(30)상에 적층되어 있다. 마스크 패턴(34)은 MOS 트랜지스터(2)의 p형 웰 영역(15)에 형성되는 홀 포켓 영역(3)에 대응한 링형상의 개구부를 포함한다. 이 개구부를 통하여, p형 불순물은 MOS 트랜지스터(2)의 p형 웰 영역(15)내에 도입된다. 따라서, p형 웰 영역(15)보다 높은 불순물 농도 및 약 1.4×1017cm-3의 피크 불순물 농도를 갖는 링형상의 홀 포켓 영역(3)은 피크 위치가 실리콘 기판(11)의 표면에서 약 0.15㎛에 있도록 형성된다.
이어서, 도면에 도시되어 있지 않을 지라도, 마스크 패턴(34)이 제거된 다음, 실리콘 기판(11)의 표면이 전표면에 걸쳐 열산화되어 게이트 절연 막(21)을 형성한다.
그 후, 도 3f에 도시된 바와 같이, 홀 포켓 영역(3) 위의 게이트 절연 막(21)상에, 홀 포켓 영역(3)의 표면보다 넓은 면적을 갖고 전체 홀 포켓 영역(3)을 커버하는 링형상의 게이트 전극(22)이 형성되어 있다. 링형상의 게이트 전극(22)은 링형상의 홀 포켓 영역(3)과 동심 패턴이고 게이트 전극(22)의 중심측에 홀 포켓 영역(3)이 접근한 상태에 있도록 형성된다.
그 다음, 도 3g에 도시된 바와 같이, 게이트 절연 막(21)이 웨트 에칭 가공에 의해 제거되어, p형 웰 영역(15)의 표면 및 웰 분리 영역(17)의 표면을 노출시킨다. 이 때, 게이트 절연 막(21)은 마스크로 사용되는 게이트 전극(22)이 에칭되기 때문에, 게이트 전극(22) 아래의 영역에만 잔존한다.
이어서, 도 3h에 도시된 바와 같이, 실리콘 기판(11)의 표면이 전표면에 걸쳐 800℃의 드라이 O2 산화에 의해 열산화되어 절연 막(23)을 형성한다. 이 때의 절연 막(23)의 막 두께는 약 200옹스트롬이다. p형 기판(11)의 전표면에서의 막 두께 편차는 약 5옹스트롬내에서 제어된다. 이 경우, 열산화 막(23)은 게이트 전극(22) 의 상면 및 측면에 형성된다. 그러나, 이 열산화 막(23)은 형성되는 MOS 트랜지스터의 특성에 영향을 주지 않고, 게이트 전극(22)에 측면에 형성되는 측벽의 가공동안 플라즈마 대미지(damage)에 대한 보호 막으로서의 기능을 제공한다.
그 다음, 도 3i에 도시된 바와 같이, 절연 막(23)을 이온 주입의 보호 막으로 하고 게이트 전극(22)을 마스크로 하여, n형 불순물은 실리콘 기판(11)의 전표면에 도입된다. 따라서, n형 고농도 확산 영역(16)은 게이트 전극(22)이 형성되어 있는 영역 이외의 실리콘 기판(11)의 표면 층부에 형성된다. 이 때, 피크 불순물 농도는 이온 주입의 평균 범위가 절연 막(23)내에 있도록 약 6×1018cm-3으로 설정된다. n형 불순물 영역(16)의 불순물 농도의 극대부는 실리콘 기판(11)의 표면, 즉, n형 불순물 영역(16)의 표면에 있다. 그 농도는 약 3×1018cm-3이다.
이어서, 도 3j에 도시된 바와 같이, 측벽용의 SiO2로 이루어지는 실리콘 산화막 층은 실리콘 기판(11)의 전표면에 걸쳐 형성되어 있다. 그 다음, 드라이 에칭 가공이 수행되어 게이트 전극(22)의 측면에 측벽 막(24)을 형성한다.
그 후, 도 3k에 도시된 바와 같이, 층간 절연 막(29)은 실리콘 기판(11)의 전표면에 걸쳐 형성되어 있다. 이어서, 컨택트 홀(25a, 26a 및 27a)이 소스 영역(16b), 드레인 영역(16a) 및 게이트 전극(22)에 각각 형성되어 소스 전극(25), 드레인 전극(26) 및 게이트 전극(27)을 형성한다.
이것에 의해, 본 실시형태에 따른 MOS형 이미지 센서가 형성된다.
도 4는 상기와 같이 형성된 MOS형 이미지 센서에 있어서, 수광 다이오드부 (1)에서의 실리콘 기판(11)의 표면에서 깊이 방향으로 향하는 n형 불순물 농도 분포를 나타내는 그래프이다. 도 4의 수직축은 불순물 농도를 나타낸다. 도 4의 수평축은 기판 표면에서 깊이 방향의 위치를 나타낸다.
도 4에 도시된 바와 같이, 본 실시형태에 따른 MOS형 이미지 센서에서는, n형 고농도 확산 영역(16)의 두께가 약 100nm이고, n형 고농도 확산 영역(16)의 불순물 농도의 피크 위치가 실리콘 기판의 최표면에 있다.
도 5는 n형 고농도 확산 영역(16)을 형성하기 위한 불순물 주입 공정 동안, 주입되는 이온의 평균 범위와 표면 발생 리크 전류간의 관계를 나타내는 그래프이다. 도 5의 수직축은 표면 리크 전류를 나타내고, 도 5의 수평축은 주입되는 이온의 평균 범위(주입 도달 깊이)를 나타낸다.
도 5에 도시된 바와 같이, 평균 범위가 절연 막(23)내에 있을 때, 표면 발생 리크 전류가 극소값이 된다.
상술한 바와 같이, 본 실시형태에 따르면, MOS형 이미지 센서는 2차원 어레이로 형성된 복수의 단위 화소부(10)를 포함한다. 상기 각 단위 화소부(10)는 수광 다이오드(포토다이오드)(1) 및 전하 축적 영역(3)을 갖는 MOS 트랜지스터(2)를 포함한다. 이러한 MOS형 이미지 센서에서, 수광 영역의 표면을 커버하는 절연 막(게이트 절연 막)(21)은 웨트 에칭 등에 의한 게이트 전극 공정 후에 제거된다. 그 다음, 열산화막으로 형성된 절연 막(23)은 실리콘 기판(11)의 표면을 커버하도록 형성된다. 이어서, 이 절연 막(23)을 주입 보호 막으로서 이온 주입을 행하여, 수광 다이오드부(1)의 표면에 n형 고농도 확산 영역(16)을 형성한다. 따라서, 수광 영역 을 커버하는 절연 막(23)은 게이트 전극(22)이 가공될 때, 게이트 전극 막을 잔존시킴으로써 발생되는 게이트 절연 막의 필름 두께보다 극히 작은 필름 두께 편차를 갖는다. 또한, 절연 막(23)의 막 두께 자체는 종래 기술에 비해 얇아질 수 있다. 따라서, 이온이 주입될 때 이온 도달 깊이의 편차에 의해 발생되는 표면 리크 전류의 편차는 극소화될 수 있다.
더욱이, 이 절연 막(23)은 게이트 전극(22)의 공정 동안 수광 영역의 플라즈마 대미지를 경감시키는 막으로서 또한 기능을 한다. 따라서, 수광 다이오드(1) 표면에서의 표면 결함에 대한 표면 리크 전류가 저감될 수 있다.
게다가, n형 고농도 확산 영역(16)이 수광 다이오드(1)의 표면에 형성될 때 이온 주입 불순물의 주입 평균 범위를 절연 막(23)내에 설정함으로써, 이온을 수광 영역에 주입함으로써 발생되는 결함이 저감될 수 있다. 또한, 실리콘 기판(11)의 최표면에서 실리콘 기판(11)의 깊이 방향으로 불순물 농도 경사도를 제공하는 것이 가능해진다. 따라서, n형 고농도 확산 영역(16)에 의한 표면 발생 리크 전류는 실리콘 기판(11)의 최표면에서 저감될 수 있다. 단파장의 청색광의 감도는 실리콘 기판(11)의 최표면보다 깊은 n형 고농도 확산 영역(16)에서 향상될 수 있다.
본 발명은 이상의 실시형태에 한정되지 않는다. 동일한 효과를 얻기 위해서, 상기 실시형태에서 설명한 층 및 영역의 도전형이 모두 역전되어 n형 기판상에 이러한 층 및 영역을 형성할 수 있다.
본 발명은 본 발명의 바람직한 실시형태를 참조하여 설명되었다. 그러나, 본 발명은 이 실시형태에 한정되어 해석되지 않아야 한다. 본 발명의 범위는 특허청구 범위에 의해서만 해석된다. 당업자는 본 발명의 기재 및 기술상식에 근거하여, 구체적이고 바람직한 실시형태의 기재로부터 균등 범위를 실시할 수 있다. 또한, 본 명세서에서 인용한 특허, 특허 출원 및 문헌은 그 내용 전체가 기재되어 있는 것처럼 본 명세서에 대한 참고로서 채용될 수 있다.
본 발명은 예컨대 비디오 카메라, 디지털 카메라, 카메라 내장 휴대 전화기 등에 이용되는 임계 전압 변조 방식의 MOS형 이미지 센서 등의 고체 촬상 소자 및 그 제조 방법의 분야에 있어서, 수광 영역에서의 이온 주입에 의한 결함의 발생을 저감시키고, 수광 다이오드 표면에서의 표면 결함에 의한 표면 리크 전류를 저감시킨다. 본 발명에 따른 고체 촬상 소자는 우수한 포토다이오드 특성을 갖기 때문에, 이것은 비디오 카메라, 디지털 카메라, 카메라 내장 휴대 전화기 등, 고체 촬상 소자를 이용할 수 있는 전자 정보 기기에 폭넓게 이용될 수 있다.
여러 다른 수정은 본 발명의 범위 및 정신으로부터 벗어남이 없이 당업자에게 명백해지고 당업자에 의해 용이하게 이루어질 수 있다. 따라서, 본원에 정의된 바와 같이, 첨부된 특허청구범위의 범위가 명세서에 한정되는 것이 아니라, 오히려 특허청구범위가 넓게 해석되는 것으로 의도되지 않는다.
본 발명에 따르면, MOS형 이미지 센서 등의 고체 촬상 소자는 이차원 어레이로 형성된 복수의 단위 화소부를 포함한다. 상기 각 단위 화소부는 수광 영역, 전하 축적 영역, 및 트랜지스터를 포함한다. 상기 고체 촬상 소자에 있어서, 상기 수광 영역 표면의 제 2 도전형 반도체 층 영역의 불순물 농도 극대부는 제 1 도전형 기판의 표면에 있다. 따라서, 상기 수광 영역에서의 주입 결함의 발생이 저감되어, 표면 리크 전류가 저감될 수 있다. 또한, 상기 수광 영역의 제 1 도전형 기판의 표면에서 제 2 도전형 반도체 층 영역에 의한 표면 발생 리크 전류가 저감되기 때문에, 단파장을 갖는 청색광의 감도는 제 1 도전형 기판의 표면보다 하방의 제 2 도전형 반도체 층에서 향상될 수 있다.
또한, 본 발명에 따른 고체 촬상 소자 제조 방법에 있어서, 기판 표면을 커버하도록 열산화 막 등의 절연 막을 주입 보호 막으로 하여 이온 주입이 수행되고, 상기 수광 영역 표면의 제 2 도전형 반도체 층 영역이 형성된다. 따라서, 상기 수광 영역 표면에서의 표면 결함에 의한 표면 리크 전류가 저감될 수 있고, 상기 수광 영역에서의 특성이 향상될 수 있다. 그 결과, 단파장을 갖는 청색광의 감도가 향상될 수 있다.

Claims (8)

  1. 광 조사에 의해 전하를 발생시키는 수광 영역 및 상기 수광 영역에 따른 전기 신호를 출력하는 트랜지스터를 각각 포함하는 복수의 단위 화소부가 이차원 어레이로 형성된 고체 촬상 소자에 있어서:
    상기 트랜지스터는 소스, 게이트, 및 드레인을 갖는 MOS 트랜지스터이며;
    상기 각 단위 화소부는 제 1 도전형 기판에서의 제 2 도전형 반도체 층상에 형성된 제 1 도전형 웰 영역을 포함하고, 상기 제 1 도전형 웰 영역의 일부와 상기 제 1 도전형 웰 영역의 일부상에 적층된 제 2 도전형 반도체 층 영역은 상기 수광 영역을 형성하며;
    상기 고체 촬상 소자는 상기 제 1 도전형 기판의 표면 및 상기 트랜지스터의 게이트의 표면을 커버하도록 열산화 막으로 형성된 절연 막을 포함하며;
    상기 수광 영역에서 발생된 전하를 축적하는 전하 축적 영역이 상기 제 1 도전형 웰 영역내에 형성되어, 상기 전하 축적 영역에 축적된 전하량에 따른 전기 신호를 상기 트랜지스터로부터 판독하고;
    상기 제 2 도전형 반도체 층 영역은 불순물 농도 극대 층부가 상기 제 1 도전형 웰 영역과 상기 절연 막 간에 삽입되고 상기 제 1 도전형 웰 영역과 상기 절연막에 직접 접촉되도록, 상기 트랜지스터의 게이트 아래의 영역 이외의 제 1 도전형 기판의 전표면을 커버하기 위하여 제공되는 상기 제 1 도전형 기판의 깊이 방향의 불순물 농도 극대 층부를 갖는 것을 특징으로 고체 촬상 소자.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 절연 막은 200옹스트롬으로 설정된 막 두께를 갖는 것을 특징으로 고체 촬상 소자.
  4. 삭제
  5. 제 1 항 또는 제 3 항에 따른 고체 촬상 소자 제조 방법에 있어서:
    상기 제 1 도전형 기판에, 상기 각 단위 화소부에서의 제 2 도전형 반도체 층을 형성하고, 상기 제 2 도전형 반도체 층상에 제 1 도전형 웰 영역을 형성하는 공정;
    형성된 제 1 도전형 웰 영역내에 상기 전하 축적 영역을 형성하는 공정;
    상기 제 1 도전형 기판의 표면에 게이트 절연 막을 형성하여 상기 트랜지스터의 게이트 전극을 형성한 다음, 형성된 게이트 전극 아래의 영역 이외의 영역에서 상기 게이트 절연 막을 제거하는 공정;
    상기 제 1 도전형 기판의 표면 및 상기 게이트 전극의 표면을 커버하도록 절연 막을 형성하는 공정; 및
    상기 형성된 절연 막을 통하여 상기 제 1 도전형 기판에 불순물을 이온 주입하여 상기 수광 영역에서의 제 2 도전형 반도체 층 영역을 상기 제 1 도전형 웰 영역상에 형성하는 불순물 주입 공정을 포함하며,
    주입 조건은 불순물 농도 극대 층부가 상기 제 1 도전형 웰 영역과 상기 절연 막 간에 삽입되고 상기 제 1 도전형 웰 영역과 상기 절연막에 직접 접촉되도록, 상기 제 1 도전형 기판의 깊이 방향의 불순물 농도 극대 층부가 상기 트랜지스터의 게이트 아래의 영역 이외의 제 1 도전형 기판의 전표면을 커버하기 위하여 상기 불순물 주입 공정에서 설정되는 것을 특징으로 고체 촬상 소자 제조 방법.
  6. 제 5 항에 있어서,
    상기 불순물 주입 공정에서 불순물 이온의 평균 범위가 상기 절연 막내에 있도록 주입 조건이 설정되는 것을 특징으로 고체 촬상 소자 제조 방법.
  7. 삭제
  8. 제 5 항에 있어서,
    상기 제 1 도전형 기판의 표면을 커버하는 절연 막은 열산화 막인 것을 특징으로 고체 촬상 소자 제조 방법.
KR1020050027134A 2004-03-31 2005-03-31 고체 촬상 소자 및 그 제조 방법 KR100676284B1 (ko)

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JP2004107904A JP4004484B2 (ja) 2004-03-31 2004-03-31 固体撮像素子の製造方法
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